JP5203340B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、基板をエッチングして形成する半導体装置の製造方法に関する。

近年、半導体の集積化の手法の一つとして、三次元実装技術が注目されている。三次元実装技術の中に、集積回路を作りこんだ基板に深穴を形成し、上下方向に積層して深穴内に銅などで配線を作成し、立体的に基板を配置することで集積度を上げる方法がある。この深穴を形成する方法では、いかに早く、安い費用で深穴を形成することができるかどうかが、重要である。

基板へ深穴を形成する方法として、集積回路を作りこんだ基板上に、深穴を作成するための開口部を備えたレジストパターンを作成し、レジストパターン（開口部を有するフォトレジスト膜）をマスクとしてプラズマによるエッチングを行う方法が知られている。レジストパターンは、フォトレジストを塗布してフォトレジスト膜を形成し、露光および現像の工程を経て、形成される。開口部を有するフォトレジスト膜が形成された基板をエッチングする場合、穴を形成するエッチング工程と、ポリマーを付着させる重合工程とを交互に繰り返しながら深穴を形成する、いわゆる「ボッシュプロセス」と呼ばれる手法が特に知られている（例えば、特許文献１参照）。エッチング工程では、ＳＦ_６ガスとＡｒガスの混合ガスを用いて穴を形成する。重合工程では、ＣＨＦ_３ガスとＡｒガスの混合ガスを用いて穴の内壁及び基板表面にポリマーを付着させる。

特開２００７−１２９２６０号公報

しかしながら、ボッシュプロセスでは、エッチング工程と重合工程とを交互に繰り返すことによって、深穴の側壁にスキャロップと呼ばれる微細な凹凸が形成されてしまう。このような微細な凹凸が形成されると、その後の工程で深穴の側壁に絶縁膜を形成する場合に、側壁を被覆する被覆率を低下させ、被覆性を劣化させるおそれがある。

この問題を避けるために別のプロセスの適用が検討される。しかしながら、シリコンをエッチングするプロセスでは、フォトレジスト膜との選択比を十分高く確保することが難しい。フォトレジスト膜との選択比を十分高くできないときは、数十〜数百μｍ程度の深さの深穴を形成している間に、フォトレジスト膜が消失してしまうことがある。フォトレジスト膜が消失してしまうと、開口部以外の基板表面がエッチングされて基板表面の表面荒れが発生するという問題がある。また、深穴の底部側ほど深穴の穴幅が細くなってしまい、形状良く基板に深穴を形成することができないという問題がある。

また、ボッシュプロセスでは、略同程度の時間長を有するエッチング工程及び重合工程を交互に繰り返して深穴を形成する。そのため、全体のプロセス時間に占める約半分の時間が重合工程に費やされ、全プロセス時間での平均的なエッチング速度が高くないという問題がある。

本発明は上記の点に鑑みてなされたものであり、基板上に形成したフォトレジスト膜をマスクとして、高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる半導体装置の製造方法を提供する。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

本発明の一実施例によれば、基板上に開口部を有するフォトレジスト膜が形成された前記基板をエッチングチャンバ内に設置する設置工程と、前記フォトレジスト膜をマスクとして、ＳｉＦ_４とＯ_２とを含むガスを用いて、前記エッチングチャンバ内に設置された前記基板をエッチングする第１のエッチング工程と、前記第１のエッチング工程に続いて、ＳＦ_６とＯ_２とＨＢｒとを含むガスを用いて前記基板をエッチングし、前記基板に穴を形成する第２のエッチング工程とを有する、半導体装置の製造方法が提供される。

本発明によれば、基板上に形成したフォトレジスト膜をマスクとして、高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。

プラズマエッチング装置の構成を示す概略断面図である。 第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第１の実施の形態に係る半導体装置の製造方法の各工程における基板の構造を示す概略断面図である。 ステップＳ１３の工程を省略したときの、各工程における基板の構造を示す概略断面図である。 ボッシュプロセスを行う際の、各工程における基板の構造を示す概略断面図である。 第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第２の実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。 第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第３の実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。 第４の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第４の実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。

次に、本発明を実施するための形態について図面と共に説明する。
（第１の実施の形態）
最初に、図１から図５を参照し、第１の実施の形態に係る半導体装置の製造方法について説明する。

始めに図１を参照し、本実施の形態に係る半導体装置の製造方法を行うためのプラズマエッチング装置について説明する。図１は、プラズマエッチング装置の構成を示す概略断面図である。

図１に示すように、プラズマエッチング装置１は、処理容器２を有する。処理容器２は、例えば表面に陽極酸化処理を施して酸化アルミニウム膜が形成されたアルミニウムからなるとともに、接地されている。処理容器２の側面には基板を搬出入するための搬送口３が設けられている。処理容器２の内部は、搬送口３の外に設けられたゲートバルブ４によって気密に保持されている。処理容器２の底面には排気口５が設けられており、排気口５には外部の真空ポンプ６が接続されている。真空ポンプ６は、排気口５を介し、処理容器２の内部を真空排気する。処理容器２の上面はガスを供給するためのシャワープレートを兼ねた上部電極７になっている。また、処理容器２の上面には供給口７ａが設けられており、供給口７ａにはガス供給源８が接続されている。ガス供給源８は、供給口７ａを介し、エッチングに必要なガス等を処理容器２内に供給する。

なお、処理容器２は、本発明におけるエッチングチャンバに相当する。

処理容器２内には、被処理体である基板Ｓ、例えば半導体ウェハを載置する、下部電極９が配置されている。下部電極９には、整合器１０を介して第１高周波電源１１と第２高周波電源１２とが接続されている。下部電極９の載置面の下側内部には、図示しない高圧直流電源に接続された図示しない静電チャック電極が設けられている。石英で構成されるフォーカスリング１３は、基板Ｓと下部電極９を囲うように配置されている。下部電極９の下面には、セラミックス等よりなる絶縁部材１４が配置されている。下部電極９は、保持部材１５とベローズ１６によって支えられており、図示しない駆動部によって上下動可能になっている。上下動可能なベローズ１６は、ベローズ１６の外側に保持部材１５から下方に延びるカバー部材１７と処理容器２の底面から上方向に延びるカバー部材１８とによって、処理容器２内のプラズマ雰囲気から遮断されている。

なお、下部電極９は、本発明における載置台に含まれるものとする。また、基板Ｓを下部電極９に載置することは、本発明における基板をエッチングチャンバに設置することに相当する。

次に、図１を参照しながら、上記プラズマエッチング装置の動作について説明する。

後述する所定の開口部を有するフォトレジスト膜をマスクとして備えた基板Ｓを、搬送口３よりプラズマエッチング装置１の処理容器２内に搬入し、下部電極９上に載置する。基板Ｓを載置した後、図示しない高圧直流電源のスイッチを入れ、基板Ｓを下部電極９上に静電力により固定する。その状態で排気口５から真空ポンプ６により処理容器２内を排気した後、ガス供給源８からシャワープレート７を介して処理ガスを処理容器２内に導入する。

上記処理ガスとしては、ＳＦ_６ガス、Ｏ_２ガスに、ＳｉＦ_４ガスやＨＢｒガスを加えた混合ガスを使用する。処理ガスの流量は、例えばＳＦ_６ガスが５０〜１５０ｓｃｃｍ、Ｏ_２ガスが６０〜２００ｓｃｃｍ、ＳｉＦ_４ガスが２００〜１０００ｓｃｃｍ、ＨＢｒガスは２０〜２００ｓｃｃｍの範囲で組み合わせることができる。

上記処理ガスを所定の流量に設定し、図示しない温度調節機構により基板Ｓや処理容器２内を所定の温度に設定した状態で、処理容器２内の圧力を所定の値に設定する。また、下部電極９には、第１高周波電源１１から第１周波数ω１を有する第１高周波電力Ｐ１を整合器１０を介して供給するとともに、第２高周波電源１２から第２周波数ω２を有する第２高周波電力Ｐ２を整合器１０を介して供給する。

第１周波数ω１は１００ＭＨｚとし、第２周波数ω２は１３．５６ＭＨｚとする。ここで、それぞれの周波数はこれに固定されるものではないが、自己バイアス電圧を制御するために、４０ＭＨｚ以上の周波数の電源を少なくとも１つ使用することが好ましい。

次に、図２及び図３を参照し、本実施の形態に係る半導体装置の製造方法について説明する。図２は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図３は、本実施の形態に係る半導体装置の製造方法の各工程における基板の構造を示す概略断面図である。

本実施の形態に係る半導体装置の製造方法は、図２に示すように、設置工程（ステップＳ１１）、予備エッチング工程（ステップＳ１２）、第１のエッチング工程（ステップＳ１３）、第２のエッチング工程（ステップＳ１４）及び第３のエッチング工程（ステップＳ１５）を有する。

始めに、ステップＳ１１の設置工程を行う。ステップＳ１１では、開口部１０３を有するフォトレジスト膜１０２が形成された基板１０１（図１に示す基板Ｓと同じ）を処理容器２内に設置する。図３（ａ）は、ステップＳ１１を行った後の基板の構造を示す。

図３（ａ）に示すように、基板１０１として、例えば直径が３００ｍｍの単結晶シリコンからなる半導体ウェハを用いる。また、基板１０１の表面に、深穴を形成するための開口部１０３がフォトリソグラフィ工程によりパターニングされたフォトレジスト膜１０２を形成しておく。深穴として、平面視で円形の断面形状を有するもの、例えばその直径は２〜２０μｍ程度であることが多い。またそのときは、開口部１０３も平面視で同一の形状を有する。フォトレジスト膜１０２と基板１０１との間には、必要に応じて反射防止膜や、形成済みの半導体装置を保護するためのシリコン酸化膜が形成されていることがある。しかし、その場合でも、最表面はフォトレジスト膜１０２となり、フォトレジスト膜１０２がプラズマに対するマスクとなる。

なお、前述したように開口部が平面視において円形の断面形状を有する場合には、後述する開口幅寸法Ｗ１は、円形の開口部の直径を意味するものとする。

次に、フォトレジスト膜１０２をマスクに用い、半導体ウェハ１０１のエッチングを行う。本実施の形態に係るエッチングは、複数の工程（ステップＳ１２〜ステップＳ１５）により行われる。

まず、ステップＳ１２の予備エッチング工程を行う。ステップＳ１２では、予めフォトレジスト膜１０２の上面から開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１まで基板１０１をエッチングして、穴１０４を形成する。図３（ｂ）は、ステップＳ１２を行った後の基板の構造を示す。

図３（ａ）に示す、開口部１０３を有するフォトレジスト膜１０２を備えた基板１０１を、ＳＦ_６とＯ_２とＳｉＦ_４とＨＢｒとよりなる混合ガス（以下、「ＳＦ_６／Ｏ_２／ＳｉＦ_４／ＨＢｒよりなる混合ガス」と表記する。）を用いて、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。ガスの流量を、たとえばＳＦ_６は６０ｓｃｃｍ、Ｏ_２は１２０ｓｃｃｍ、ＳｉＦ_４は６００ｓｃｃｍ、ＨＢｒは５０ｓｃｃｍとする。処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗとする。ガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０〜９０秒間エッチングを行う。このとき、基板温度は、１０〜６０℃程度であって、処理容器２の内壁よりも低温になるようにする。また、上記の条件により得られるエッチングレートは、例えば５〜１５μｍ／ｍｉｎである。

フォトレジスト膜１０２の開口部１０３の開口幅寸法Ｗ１に対する開口部１０３の深さ寸法Ｔ１の比率であるアスペクト比Ｔ１／Ｗ１が小さい場合には、開口部１０３の底の基板１０１の表面にもシリコン酸化物よりなる薄い膜が形成されてしまう。ここで、開口部１０３の深さ寸法Ｔ１は、フォトレジスト膜１０２の厚さ寸法と同じである。開口部１０３の底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されると、この後のエッチングを行った際に、基板１０１のエッチングが阻害されてしまうことがある。

一方、本実施の形態では、最初に若干のエッチング工程を加えるステップＳ１２を行って、予め基板１０１をエッチングして穴１０４を形成しておく。これにより、開口部１０３の開口幅寸法Ｗ１に対する穴１０４のフォトレジスト膜１０２上面からの深さ寸法Ｄ１の比率であるアスペクト比Ｄ１／Ｗ１が大きくなる。従って、開口部１０３の見かけのアスペクト比を大きくすることができ、ステップＳ１３で形成されるシリコン酸化物よりなる薄い膜が開口部１０３の底部へ付着することを防ぐことができる。

具体的には、少なくともフォトレジスト膜１０２上面から開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１まで基板１０１をエッチングして、穴１０４を形成する。穴１０４の幅寸法Ｗ１（開口部１０３の開口幅寸法に略等しいためＷ１とする）に対する深さ寸法Ｄ１のアスペクト比Ｄ１／Ｗ１は、１以上とすることができる。

次に、ステップＳ１３の第１のエッチング工程を行う。ステップＳ１３では、フォトレジスト膜１０２をマスクとして、ＳｉＦ_４とＯ_２とを含むガスを用いて、基板１０１をエッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。図３（ｃ）は、ステップＳ１３を行った後の基板の構造を示す。

ステップＳ１３では、ステップＳ１２でフォトレジスト膜１０２が有する開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１までエッチングを行って穴１０４が形成された基板１０１を、ＳＦ_６とＯ_２とＳｉＦ_４とよりなる混合ガス（以下、「ＳＦ_６／Ｏ_２／ＳｉＦ_４よりなる混合ガス」と表記する。）を用いて、エッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。また、このとき、フォトレジスト膜１０２の表面にシリコン酸化物よりなる薄い膜１０６が形成される。ガスの流量を、ＳＦ_６は６０ｓｃｃｍ、Ｏ_２は１２０ｓｃｃｍ、ＳｉＦ_４は６００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。また、下部電極９に載置された基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖ以下の低バイアス条件になるようにして行う。そのような低バイアス条件にするために、たとえば第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗ程度とし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗ以下程度とする。本ステップもガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０〜１２０秒間エッチングを行う。このとき、基板温度は、１０〜６０℃程度であって、処理容器２の内壁よりも低温になるように制御する。また、上記の条件により得られるエッチングレートは、例えば３〜１０μｍ／ｍｉｎである。

ここで、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖ以下にするのは、フォトレジスト膜１０２をプラズマから保護するためである。基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖよりも大きくなると、フォトレジスト膜１０２がプラズマからダメージを受けたり、除去されてしまう場合がある。従って、ステップＳ１３では、基板１０１の自己バイアス電圧が５０Ｖ以下になるように、第１周波数ω１の第１高周波電力Ｐ１及び第２周波数ω２の第２高周波電力Ｐ２を調整する。

あるいは、基板温度など他のプロセス条件によってフォトレジスト膜１０２をプラズマから保護することができるのであれば、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖより大きくすることもできる。

この結果、図３（ｃ）に示すように、穴１０４が更に深さ方向にエッチングされ、開口部１０３を介して基板１０１に穴１０５が形成される。それとともに、フォトレジスト膜１０２の表面には約１００ｎｍ程度の厚さのシリコン酸化物よりなる薄い膜１０６が堆積される。薄い膜１０６が堆積される堆積レートは、例えば０．１〜０．５μｍ／ｍｉｎである。

次に、ステップＳ１４の第２のエッチング工程を行う。ステップＳ１４では、ステップＳ１３に続いて、ＳＦ_６とＯ_２とＨＢｒとを含むガスを用いて基板１０１をエッチングし、基板１０１に深穴１０７を形成する。図３（ｄ）は、ステップＳ１４を行った後の基板の構造を示す。

ステップＳ１４では、ステップＳ１３の第１のエッチング工程に引き続き、基板１０１を処理容器２内で下部電極９に載置したまま、ＳＦ_６／Ｏ_２／ＳｉＦ_４よりなる混合ガスに更にＨＢｒを加え、ＳＦ_６／Ｏ_２／ＳｉＦ_４／ＨＢｒよりなる混合ガスを用いてエッチングする。ガスの流量を、ＳＦ_６は６０ｓｃｃｍ、Ｏ_２は１２０ｓｃｃｍ、ＳｉＦ_４は６００ｓｃｃｍ、ＨＢｒは５０ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は１２００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は８０Ｗとする。本ステップも同様にガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件でたとえば５分間エッチングを行う。このとき、基板温度は、１０〜６０℃程度であって、処理容器２の内壁よりも低温になるようにする。また、上記の条件により得られるエッチングレートは、例えば５〜１５μｍ／ｍｉｎである。

この結果、図３（ｄ）に示すように、フォトレジスト膜１０２を残したまま、基板１０１に深さ寸法５０〜１００μｍ程度の深穴１０７を形成することができる。後述するように、ステップＳ１３でフォトレジスト膜１０２の表面に形成されたシリコン酸化物よりなる薄い膜１０６が、ステップＳ１４で行うＨＢｒを含んだガスを用いたエッチングの際に、いわゆるハードマスクのような働きをする。その結果、フォトレジスト膜１０２がプラズマから保護され、深穴１０７を形成することができる。

なお、本実施の形態における「深穴」は、本発明における「穴」に相当する。また、深穴とは、数十〜数百μｍ程度の深さの深穴を意味する。

ここで、図４を参照し、ステップＳ１３の工程を省略すると、形状よく深穴を形成することができないことを説明する。図４は、ステップＳ１３の工程を省略したときの、各工程における基板の構造を示す概略断面図である。

図４（ａ）は、ステップＳ１１を行った後の基板の構造を示すものであり、図３（ａ）と同様の構造を示している。また、ステップＳ１２は、ステップＳ１３において形成されるシリコン酸化物よりなる薄い膜が開口部１０３の底部へ付着することを防ぐためのものであるから、ステップＳ１３の工程を省略するとともに、ステップＳ１２の工程を省略する。

図４（ｂ）は、ステップＳ１２及びステップＳ１３の工程を省略したときの、ステップＳ１４を行った後の基板の構造を示す。図４（ｂ）に示すように、ステップＳ１３（及びステップＳ１２）を省略すると、フォトレジスト膜１０２はエッチングにより全て消失してしまう。その結果、基板１０１の表面全体に細かい穴２０１が形成されてしまい、深穴２０２の形状も底部に向かうほど細くなってしまう。よって、ステップＳ１３（及びステップＳ１２）を省略すると所望の形状の深穴を得ることができない。

上記したようにステップＳ１４までの工程を行った後、ステップＳ１５の第３のエッチング工程を行う。ステップＳ１５では、フルオロカーボンを含むガスを用いて、低バイアス条件でエッチングを行う。図３（ｅ）は、ステップＳ１５を行った後の基板の構造を示す。

ステップＳ１５では、ステップＳ１４の第２のエッチング工程に引き続き、基板１０１を処理容器２内の下部電極９に載置したまま、フルオロカーボンを含むガス、例えばＣＦ_４ガスを用いてエッチングする。ＣＦ_４ガスの流量は１００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は５００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は３００Ｗなどとする。この条件で１分間エッチングを行う。

この結果、図３（ｅ）に示すように、フォトレジスト膜１０２表面に形成されたシリコン酸化物よりなる薄い膜１０６を除去することができる。ステップＳ１５の工程を追加することにより、更に後の工程でフォトレジスト膜１０２を除去する際の工程を簡略化することが出来る。

次に、図５を参照し、本実施の形態に係る半導体装置の製造方法が、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴を形成することができることについて、ボッシュプロセスと比較しながら説明する。図５は、ボッシュプロセスを行う際の、各工程における基板の構造を示す概略断面図である。

ボッシュプロセスでは、図５（ａ）に示す、開口部３０３を有するフォトレジスト膜３０２が形成された基板３０１をエッチングする場合、エッチング工程と、重合工程を、交互に繰り返しながら、図５（ｄ）のような深穴３０６を形成する。エッチング工程では、ＳＦ_６ガスとＡｒガスの混合ガスを用いて基板３０１をエッチングし、図５（ｂ）に示すように穴３０４を形成する。重合工程では、図５（ｃ）に示すように、ＣＨＦ_３ガスとＡｒガスの混合ガスを用いて穴３０４の内壁及び基板３０１の表面（フォトレジスト膜３０２の表面）にポリマー３０５を付着させる。

しかしながら、ボッシュプロセスでは、エッチング工程と重合工程とを繰り返すことによって、図５（ｄ）に示すように、深穴３０６の側壁に、スキャロップと呼ばれる微細な凹凸が形成されてしまう。この微細な凹凸が形成されると、その後の工程で深穴３０６の側壁に絶縁膜を形成する場合に、側壁を被覆する被覆率を低下させ、被覆性を悪くしてしまうおそれがある。

また、ボッシュプロセス以外のプロセスにおいて、フォトレジスト膜をマスクとして基板をエッチングする場合、フォトレジスト膜のエッチング速度に対する基板のエッチング速度の比である選択比は、１０〜２０程度である。従って、数十〜数百μｍ程度の深さの深穴を形成している間に、フォトレジスト膜が消失してしまうことがある。

一方、本実施の形態では、第１のエッチング工程において、ＳｉＦ_４とＯ_２とを含むガスを用いて、開口部１０３の底の基板１０１の一部をエッチングするとともに、フォトレジスト膜１０２の表面にシリコン酸化物よりなる薄い膜１０６が形成する。そして、第１のエッチング工程に引続いて更にＨＢｒを含むガスを用いて第２のエッチング工程を行う際に、第１のエッチング工程で形成された薄いシリコン酸化物よりなる薄い膜１０６が、いわゆるハードマスクのような働きをする。従って、ＨＢｒを含んだガスを用いてエッチングするときも、フォトレジスト膜１０２はプラズマから保護され、フォトレジスト膜のエッチング速度に対する基板のエッチング速度の比である選択比を高くすることができる。よって、基板１０１内に深穴１０７を形成している間にフォトレジスト膜１０２が消失せず、所望の深さの深穴１０７を形成することができる。

また、本実施の形態では、シリコン酸化物よりなる薄い膜１０６がハードマスクのような働きをするため、深穴１０７を形成する際に、ボッシュプロセスのようにエッチング工程と重合工程を繰り返す必要がない。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴１０７を形状良く形成することができる。

また、ボッシュプロセスでは、略同程度の時間長を有するエッチング工程及び重合工程を交互に繰り返して深穴を形成するため、全体のプロセス時間に占めるエッチング工程の時間の比率は、略１／２である。一方、本実施の形態では、ボッシュプロセスの重合工程に相当する第１のエッチング工程を、１回行えばよい。また、第１のエッチング工程と、ボッシュプロセスのエッチング工程に相当する第２のエッチング工程との時間の長さの比率は、例えば１：１０程度とすることができる。従って、本実施の形態では、全体のプロセス時間に占めるエッチング工程の時間の比率は、例えば１０／１１程度とすることができ、全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。すなわち、ボッシュプロセスに比べ、高いエッチング速度で基板に深穴等の穴を形成することができる。

更に、本実施の形態では、ボッシュプロセスで用いるＣＨＦ_３ガス等のＣＦ系（フルオロカーボン系）ガスを堆積させる重合工程を有していない。従って、深穴の側壁に異物等が付着して半導体装置の特性が劣化することを防止できる。

なお、本実施の形態では、下部電極に高周波を重畳する方式のプラズマエッチング装置を用いて半導体装置の製造方法を行うが、プラズマエッチング装置に限定されず、ＩＣＰプラズマ装置等を用いて行うことが可能である。ただし、低バイアスによるプラズマ処理が行えることが必要であるため、下部電極に高周波電力を供給可能な構成の装置の場合には、供給する高周波電力の周波数を４０ＭＨｚ以上にすることが好ましい。
（第２の実施の形態）
次に、図６及び図７を参照し、第２の実施の形態に係る半導体装置の製造方法について説明する。

図６は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図７は、本実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。なお、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の実施の形態についても同様）。

本実施の形態に係る半導体装置の製造方法は、第１の実施の形態における予備エッチング工程（ステップＳ１２）を行わない。

本実施の形態に係る半導体装置の製造方法は、図６に示すように、設置工程（ステップＳ２１）、第１のエッチング工程（ステップＳ２２）、第２のエッチング工程（ステップＳ２３）及び第３のエッチング工程（ステップＳ２４）を有する。

始めに、ステップＳ２１の設置工程を行う。ステップＳ２１は、第１の実施の形態におけるステップＳ１１と同様である。図７（ａ）は、ステップＳ２１を行った後の基板の構造を示す。

ただし、本実施の形態では、後述するように、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくする。従って、開口部１０３ａの開口幅寸法Ｗ２にもよるが、例えば開口部１０３ａの開口幅寸法Ｗ２が第１の実施の形態における開口幅寸法Ｗ１と等しい場合には、フォトレジスト膜１０２ａの厚さ寸法Ｔ２を第１の実施の形態における厚さ寸法Ｔ１よりも大きくする。

次に、ステップＳ２２の第１のエッチング工程を行う。ステップＳ２２では、フォトレジスト膜１０２ａをマスクとして、ＳｉＦ_４とＯ_２とを含むガスを用いて、基板１０１をエッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。図７（ｂ）は、ステップＳ２２を行った後の基板の構造を示す。

ステップＳ２２では、基板１０１を、ＳＦ_６／Ｏ_２／ＳｉＦ_４よりなる混合ガスを用いて、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。また、同時に、フォトレジスト膜１０２ａの表面にシリコン酸化物よりなる薄い膜１０６ａを形成する。ガスの流量を、ＳＦ_６は６０ｓｃｃｍ、Ｏ_２は１２０ｓｃｃｍ、ＳｉＦ_４は６００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。また、下部電極９に載置された基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖ以下の低バイアス条件になるようにして行う。そのような低バイアス条件にするために、第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗとする。ガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０〜９０秒間エッチングを行う。このとき、基板温度は、１０〜６０℃程度であって、処理容器２の内壁よりも低温になるように制御する。また、上記の条件により得られるエッチングレートは、例えば３〜１０μｍ／ｍｉｎである。

ここで、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖ以下にするのは、第１の実施の形態と同様に、フォトレジスト膜１０２ａをプラズマから保護するためである。あるいは、基板温度など他のプロセス条件によってフォトレジスト膜１０２ａをプラズマから保護することができるのであれば、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖより大きくすることもできる。

また、本実施の形態では、予め予備エッチング工程を行っていないため、ステップＳ２２を行う前に基板１０１に穴は形成されていない。しかしながら、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくしている。これにより、フォトレジスト膜１０２ａの表面にシリコン酸化物よりなる薄い膜１０６ａを形成する際に、開口部１０３ａの底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されてしまうことを防止できる。

あるいは、第１周波数ω１の第１高周波電力Ｐ１及び第２周波数ω２の第２高周波電力Ｐ２を調整し、シリコン酸化物よりなる薄い膜１０６ａの堆積速度を大きくしてもよい。この方法によっても、開口部１０３ａの底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されることを防止できる。

この結果、図７（ｂ）に示すように、開口部１０３ａを介して基板１０１に穴１０５ａが形成される。それとともに、フォトレジスト膜１０２ａの表面には約１００ｎｍ程度の厚さのシリコン酸化物よりなる薄い膜１０６ａが堆積される。このときの薄い膜１０６ａが堆積される堆積レートは、例えば０．１〜０．５μｍ／ｍｉｎである。

なお、図７（ｂ）に示すフォトレジスト膜１０２ａの厚さは、図７（ａ）に示すフォトレジスト膜１０２ａの厚さＴ２と同じに記載されている。しかしながら、ステップＳ２２のプロセス条件によっては、フォトレジスト膜１０２ａの表面がエッチングされ、図７（ｂ）に示すフォトレジスト膜１０２ａの厚さが、図７（ａ）に示すフォトレジスト膜１０２ａの厚さＴ２よりも小さくなることもある。

その後、ステップＳ２３の第２のエッチング工程及びステップＳ２４の第３のエッチング工程を行う。ステップＳ２３及びステップＳ２４は、それぞれ第１の実施の形態におけるステップＳ１４及びステップＳ１５と同様である。図７（ｃ）及び図７（ｄ）は、それぞれステップＳ２３及びステップＳ２４を行った後の基板の構造を示す。

なお、本実施の形態における「深穴」も、第１の実施の形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十〜数百μｍ程度の深さの深穴を意味する。

本実施の形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施の形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。

加えて、本実施の形態では、フォトレジスト膜の開口部のアスペクト比を１程度に大きくするか、プロセス条件を調整することにより、予備エッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を簡略化することができる。
（第３の実施の形態）
次に、図８及び図９を参照し、第３の実施の形態に係る半導体装置の製造方法について説明する。

図８は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図９は、本実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。

本実施の形態に係る半導体装置の製造方法は、第１の実施の形態における第３のエッチング工程（ステップＳ１５）に代え、フォトレジスト除去工程を行う。

本実施の形態に係る半導体装置の製造方法は、図８に示すように、設置工程（ステップＳ３１）、予備エッチング工程（ステップＳ３２）、第１のエッチング工程（ステップＳ３３）、第２のエッチング工程（ステップＳ３４）及びフォトレジスト除去工程（ステップＳ３５）を有する。

始めに、ステップＳ３１の設置工程からステップＳ３４の第２のエッチング工程を行う。ステップＳ３１からステップＳ３４の各ステップは、第１の実施の形態におけるステップＳ１１からステップＳ１４の各ステップと同様である。図９（ａ）から図９（ｄ）は、それぞれステップＳ３１からステップＳ３４の各ステップを行った後の基板の構造を示す。

なお、本実施の形態における「深穴」も、第１の実施の形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十〜数百μｍ程度の深さの深穴を意味する。

本実施の形態では、ステップＳ３４までを行った後、ステップＳ３５のフォトレジスト除去工程を行う。ステップＳ３５では、例えばリフトオフにより、フォトレジスト膜１０２及びシリコン酸化物よりなる薄い膜１０６を除去する。図９（ｅ）は、ステップＳ３５を行った後の基板の構造を示す。

ステップＳ３５では、プラズマエッチング装置内でステップＳ３４までを行って基板１０１に深穴１０７を形成した後、基板１０１をプラズマエッチング装置から取り出す。そして、有機溶剤等のリフトオフ溶剤中に基板１０１を浸漬するか、あるいはリフトオフ溶剤を基板１０１の表面に供給することにより、フォトレジスト膜１０２を溶解除去し、フォトレジスト膜１０２とともにシリコン酸化物よりなる薄い膜１０６を除去する。

また、ステップＳ３５では、フォトレジスト膜１０２とシリコン酸化物よりなる薄い膜１０６とをともに除去することができるのであれば、リフトオフに限られず、各種の方法を用いることができる。

本実施の形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施の形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。

加えて、本実施の形態では、リフトオフ等によりフォトレジスト膜とシリコン酸化物とをともに除去することにより、第３のエッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を簡略化することができる。
（第４の実施の形態）
次に、図１０及び図１１を参照し、第４の実施の形態に係る半導体装置の製造方法について説明する。

図１０は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図１１は、本実施の形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。

本実施の形態に係る半導体装置の製造方法は、第２の実施の形態における第３のエッチング工程（ステップＳ２４）に代え、フォトレジスト除去工程を行う。

本実施の形態に係る半導体装置の製造方法は、図１０に示すように、設置工程（ステップＳ４１）、第１のエッチング工程（ステップＳ４２）、第２のエッチング工程（ステップＳ４３）及びフォトレジスト除去工程（ステップＳ４４）を有する。

始めに、ステップＳ４１の設置工程からステップＳ４３の第２のエッチング工程を行う。ステップＳ４１からステップＳ４３の各ステップは、第２の実施の形態におけるステップＳ２１からステップＳ２３の各ステップと同様である。図１１（ａ）から図１１（ｃ）は、それぞれステップＳ４１からステップＳ４３の各ステップを行った後の基板の構造を示す。

ただし、本実施の形態でも、第２の実施の形態と同様に、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくする。従って、開口部１０３ａの開口幅寸法Ｗ２にもよるが、例えば開口部１０３ａの開口幅寸法Ｗ２が第１の実施の形態における開口幅寸法Ｗ１と等しい場合には、フォトレジスト膜１０２ａの厚さ寸法Ｔ２を第１の実施の形態における厚さ寸法Ｔ１よりも大きくする。

なお、本実施の形態における「深穴」も、第１の実施の形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十〜数百μｍ程度の深さの深穴を意味する。

本実施の形態では、ステップＳ４３までを行った後、ステップＳ４４のフォトレジスト除去工程を行う。ステップＳ４４は、第３の実施の形態におけるステップＳ３５と同様である。図１１（ｄ）は、ステップＳ４４を行った後の基板の構造を示す。

本実施の形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施の形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。

加えて、本実施の形態では、予備エッチング工程及び第３のエッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を更に簡略化することができる。

以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、本発明はシリコン基板上に半導体装置を製造する場合にのみ適用されるものではなく、例えばＳＯＩ（Silicon On Insulator）基板等各種の基板上に半導体装置を製造する場合にも適用可能である。

また、本発明の好ましい実施の形態では、基板をエッチングして数十〜数百μｍ程度の深さの深穴を形成する半導体装置の製造方法について説明した。しかしながら、基板をエッチングして形成する穴は深穴に限定されない。従って、本発明は、数十μｍ程度以下の深さのより浅い穴を形成する場合にも適用可能である。

２ 処理容器（エッチングチャンバ）
９ 下部電極（載置台）
１０１、Ｓ 基板（半導体ウェハ）
１０２、１０２ａ フォトレジスト膜
１０３、１０３ａ 開口部
１０４、１０５、１０５ａ 穴
１０６、１０６ａ 薄い膜
１０７、１０７ａ 深穴

Claims (4)

1. シリコン基板上に開口部を有するフォトレジスト膜が形成された前記シリコン基板をエッチングチャンバ内に設置する設置工程と、
   前記フォトレジスト膜をマスクとして、ＳｉＦ_４とＯ_２とを含むガスを用いて、前記エッチングチャンバ内に設置された前記シリコン基板をエッチングする第１のエッチング工程と、
   前記第１のエッチング工程に続いて、ＳＦ_６とＯ_２とＨＢｒとを含むガスを用いて前記シリコン基板をエッチングし、前記シリコン基板に穴を形成する第２のエッチング工程と
   を有し、
   前記第１のエッチング工程の前に、予め前記開口部の開口幅寸法と略等しい深さまで前記シリコン基板をエッチングする予備エッチング工程を有する、半導体装置の製造方法。
2. 前記第２のエッチング工程に続いて、フルオロカーボンを含むガスを用いて、前記シリコン基板をエッチングする第３のエッチング工程を有する、請求項１記載の半導体装置の製造方法。
3. 前記設置工程において、前記シリコン基板を前記エッチングチャンバ内に設けられた載置台に載置し、
   前記第３のエッチング工程において、前記載置台に載置された前記シリコン基板の自己バイアス電圧が５０Ｖ以下の条件でエッチングする、請求項２に記載の半導体装置の製造方法。
4. 前記第１のエッチング工程において、前記載置台に載置された前記シリコン基板の自己バイアス電圧が５０Ｖ以下の条件でエッチングする、請求項３に記載の半導体装置の製造方法。

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