TWI503881B - A plasma etch method, a plasma etch apparatus, and a computer memory medium - Google Patents
A plasma etch method, a plasma etch apparatus, and a computer memory medium Download PDFInfo
- Publication number
- TWI503881B TWI503881B TW098106472A TW98106472A TWI503881B TW I503881 B TWI503881 B TW I503881B TW 098106472 A TW098106472 A TW 098106472A TW 98106472 A TW98106472 A TW 98106472A TW I503881 B TWI503881 B TW I503881B
- Authority
- TW
- Taiwan
- Prior art keywords
- protective film
- plasma etching
- plasma
- single crystal
- crystal germanium
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 89
- 238000001020 plasma etching Methods 0.000 claims description 84
- 238000012545 processing Methods 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 61
- 230000001681 protective effect Effects 0.000 claims description 61
- 239000013078 crystal Substances 0.000 claims description 56
- 229910052732 germanium Inorganic materials 0.000 claims description 51
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000007789 gas Substances 0.000 description 91
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 19
- 239000003507 refrigerant Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000006227 byproduct Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- OYLGJCQECKOTOL-UHFFFAOYSA-L barium fluoride Chemical compound [F-].[F-].[Ba+2] OYLGJCQECKOTOL-UHFFFAOYSA-L 0.000 description 1
- 229910001632 barium fluoride Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BYMUNNMMXKDFEZ-UHFFFAOYSA-K trifluorolanthanum Chemical compound F[La](F)F BYMUNNMMXKDFEZ-UHFFFAOYSA-K 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Description
本發明是有關藉由處理氣體的電漿來蝕刻單晶矽層的電漿蝕刻方法、電漿蝕刻裝置及電腦記憶媒體。
以往，在半導體裝置的製造工程中，是以光阻劑等作為光罩，進行電漿蝕刻，該電漿蝕刻是藉由處理氣體的電漿來蝕刻構成作為被處理基板的矽晶圓的單晶矽等。
在上述那樣的單晶矽的電漿蝕刻中是使用SF6
與O2
的混合氣體作為處理氣體為人所知。然而，使用SF6
與O2
的混合氣體作為處理氣體的單晶矽的電漿蝕刻，藉由各向同性蝕刻容易產生底切，難以取得垂直的側壁形狀。因此，交替進行在單晶矽的側壁形成保議膜的保護膜形成及蝕刻的方法為人所知。並且，以氧化矽膜作為光罩來蝕刻單晶矽時，在上述處理氣體中添加氟化矽氣體，一邊在單晶矽的側壁形成保護膜，一邊使蝕刻進行，藉此抑止底切的發生之技術為人所知(例如參照專利文獻1)。
另外，蝕刻絕緣膜來形成接觸孔的電漿蝕刻，為了進行更微細化，在形成於絕緣膜的上層的氮化矽膜的蝕刻中使聚合物堆積於氮化矽膜的側壁部來縮小開口尺寸，予以作為光罩來蝕刻絕緣膜，藉此形成直徑小的接觸孔的技術為人所知(例如參照專利文獻2)。然而，此技術是蝕刻氧化膜等的絕緣膜的技術，非蝕刻單晶矽的技術。
[專利文獻1]特開2004-87738號公報
[專利文獻2]特開平11-330245號公報
如上述般，電漿蝕刻單晶矽時，以往是在進行電漿蝕刻的處理氣體中添加氟化矽氣體等，一面形成側壁保護膜，一面使蝕刻進行，藉此抑止底切的發生。
然而，就如此的以往技術而言，因為在處理氣體中添加發揮堆積性的氣體，所以有不能避免單晶矽的蝕刻速度降低的課題。
本發明是有鑑於上述情事而研發者，其目的是在於提供一種可抑止底切(undercut)的發生，且比起以往可高速蝕刻單晶矽的電漿蝕刻方法、電漿蝕刻裝置及電腦記憶媒體。
申請專利範圍1的電漿蝕刻方法，係經由形成於單晶矽層的上部被圖案化成預定的圖案之上層，利用處理氣體的電漿來蝕刻被處理基板的單晶矽層之電漿蝕刻方法，其特徵為：在開始進行上述單晶矽層的蝕刻的電漿蝕刻工程之前，利用含碳的氣體的電漿來進行在上述上層的側壁部形成保護膜的保護膜形成工程，上述保護膜形成工程，係將上
述被處理基板載置於被配設於處理腔室內的載置台，並將第1頻率之電漿生成用第1高頻電力與低於上述第1頻率之第2頻率之電漿生成用第2高頻電力施加至該載置台來予以進行，且，藉由調整上述第2高頻電力的方式，一面濺射形成於上述單晶矽層之表面的保護膜，一面使附著於上述上層的側壁部，藉此，使形成於上述上層的側壁部之保護膜的厚度成為比形成於上述單晶矽層之表面的保護膜之厚度更厚。
申請專利範圍2的電漿蝕刻方法，係於申請專利範圍1記載的電漿蝕刻方法中，將形成於上述上層的側壁部之保護膜的厚度設成為0.5μm以上。
申請專利範圍3的電漿蝕刻方法，係於申請專利範圍1或2記載的電漿蝕刻方法中，在上述電漿蝕刻工程之後，進行除去上述上層的側壁部所形成的保護膜之蝕刻後保護膜除去工程。
申請專利範圍4的電漿蝕刻方法，係於申請專利範圍1或2記載的電漿蝕刻方法中，在上述保護膜形成工程與上述電漿蝕刻工程之間，進行除去露出於上述上層的圖案之間的上述單晶矽層的表面所形成的上述保護膜的至少一部分之蝕刻前保護膜除去工程。
申請專利範圍5的電漿蝕刻方法，係於申請專利範圍4記載的電漿蝕刻方法中，在露出於上述上層的圖案之間的上述單晶矽層的表面所形成的上述保護膜的厚度為0.1μm以上時，進行上述蝕刻後保護膜除去工程。
申請專利範圍6的電漿蝕刻方法，係於申請專利範圍1或2記載的電漿蝕刻方法中，上述單晶矽層的蝕刻係使用SF6
與O2
的混合氣體作為處理氣體。
申請專利範圍7的電漿蝕刻方法，係於申請專利範圍6記載的電漿蝕刻方法中，上述單晶矽層的蝕刻係以O2
的流量對上述處理氣體的總流量為形成5%以上的流量比來進行。
申請專利範圍8的電漿蝕刻方法，係於申請專利範圍6記載的電漿蝕刻方法中，上述單晶矽層的蝕刻係於壓力為13.3Pa以上的環境中進行。
申請專利範圍9的電漿蝕刻裝置的特徵係具備：處理腔室，其係收容被處理基板；處理氣體供給手段，其係對上述處理腔室內供給處理氣體；電漿生成手段，其係使從上述處理氣體供給手段供給的上述處理氣體電漿化，而來處理上述被處理基板；及控制部，其係控制成可在上述處理腔室內進行申請專利範圍1~8中任一項所記載的電漿蝕刻方法。
申請專利範圍10的電腦記憶媒體，係記憶有動作於電腦上的控制程式之電腦記憶媒體，其特徵為：上述控制程式係控制電漿蝕刻裝置，而使能夠在實行時進行申請專利範圍1~8中任一項所記載的電漿蝕刻方法。
若根據本發明，則可提供一種可抑止底切的發生，且比起以往可高速蝕刻單晶矽的電漿蝕刻方法、電漿蝕刻裝置及電腦記憶媒體。
以下，參照圖面來說明有關本發明的實施形態。圖1是擴大顯示作為本實施形態的電漿蝕刻方法的被處理基板的半導體晶圓的剖面構成者。又，圖2是表示本實施形態的電漿蝕刻裝置的構成者。首先，參照圖2來說明有關電漿蝕刻裝置的構成。
電漿蝕刻裝置是被氣密地構成，具有電性地成為接地電位的處理腔室1。此處理腔室1是形成圓筒狀，例如由鋁等所構成。在處理腔室1內設有作為下部電極的載置台2，其係水平支撐被處理基板的半導體晶圓W。載置台2是例如以鋁等所構成，隔著絕緣板3被導體的支撐台4所支撐。並且，在載置台2上方的外周設有聚焦環5。更以能夠包圍載置台2及支撐台4的周圍之方式，設有例如由石英等所構成的圓筒狀的內壁構件3a。
在載置台2是經由第1整合器11a來連接第1RF電源10a，且經由第2整合器11b來連接第2RF電源10b。第1RF電源10a是電漿形成用，可由此第1RF電源10a供給預定頻率(例如27MHz以上)的高頻電力至載置台2。又，第2RF電源10b是離子引入用，可由此第2RF電源10b供給比第1RF電源10a低的預定頻率(例如
13.56MHz以下)的高頻電力至載置台2。另一方面，在載置台2的上方，以能夠和載置台2平行對向的方式，設有成為接地電位的淋浴頭16，該等的載置台2及淋浴頭16是形成具有作為一對的電極之機能。
在載置台2的上面設有用以靜電吸附半導體晶圓W的靜電吸盤6。此靜電吸盤6是使電極6a介於絕緣體6b之間，在電極6a連接直流電源12。然後從直流電源12施加直流電壓至電極6a，藉此可利用庫倫力來吸附半導體晶圓W。
在支撐台4的內部形成有冷媒流路4a，在冷媒流路4a連接冷媒入口配管4b、冷媒出口配管4c。然後，在冷媒流路4a中使適當的冷媒例如冷卻水等循環，藉此可將支撐台4及載置台2控制成預定的溫度。又，以能夠貫通載置台2等的方式設有背側氣體供給配管30，其係用以對半導體晶圓W的背面側供給氦氣體等的冷熱傳達用氣體(背側氣體)，此背側氣體供給配管30是被連接至未圖示的背側氣體供給源。藉由該等的構成，可將藉由靜電吸盤6來吸附保持於載置台2上面的半導體晶圓W控制成預定的溫度。
上述淋浴頭16是被設於處理腔室1的頂壁部分。淋浴頭16是具備本體部16a及成為電極板的上部頂板16b，經由支撐構件45來被支撐於處理腔室1的上部。本體部16a是由導電性材料例如表面被陽極氧化處理的鋁所構成，在其下部可裝卸自如地支持上部頂板16b。
在本體部16a的內部設有氣體擴散室16c，以能夠位於該氣體擴散室16c的下部之方式，在本體部16a的底部形成有多數的氣體通流孔16d。並且，在上部頂板16b以能夠在厚度方向貫通該上部頂板16b的方式，氣體導入孔16e會被設成與上述氣體通流孔16d重疊。藉由如此的構成，被供給至氣體擴散室16c的處理氣體可經由氣體通流孔16d及氣體導入孔16e來淋浴狀地被分散供給至處理腔室1內。另外，在本體部16a等設有用以使冷媒循環的配管(未圖示)，可在電漿蝕刻處理中將淋浴頭16冷卻至所望溫度。
在上述的本體部16a形成有用以導入處理氣體至氣體擴散室16c的氣體導入口16d。在此氣體導入口16d連接氣體供給配管15a，在此氣體供給配管15a的另一端是連接供給蝕刻用的處理氣體(蝕刻氣體)的處理氣體供給源15。在氣體供給配管15a從上游側依序設有質量流控制器(MFC)15b、及開閉弁V1。然後，從此處理氣體供給源15經由氣體供給配管15a來供給作為電漿蝕刻用的處理氣體例如SF6
氣體與O2
氣體的混合氣體至氣體擴散室16c，且從此氣體擴散室16c經由氣體通流孔16d及氣體導入孔16e來淋浴狀地分散供給至處理腔室1內。
以能夠從處理腔室1的側壁延伸至比淋浴頭16的高度位置更上方的方式，設有圓筒狀的接地導體1a。此圓筒狀的接地導體1a是在其上部具有頂壁。
在處理腔室1的底部形成有排氣口71，在此排氣口
71是經由排氣管72來連接排氣裝置73。排氣裝置73是具有真空泵，藉由使該真空泵作動，可將處理腔室1內減壓至預定的真空度。另一方面，在處理腔室1的側壁設有晶圓W的搬入．搬出口74，在此搬入．搬出口74設有開閉該搬入．搬出口74的閘閥75。
圖中76，77是裝卸自如的副生成物屏蔽。副生成物屏蔽76是沿著處理腔室1的內壁面來設置，具有防止蝕刻副生成物附著於處理腔室1的任務，在此副生成物屏蔽76之與半導體晶圓W大致相同的高度位置設有DC地連接至地線的導電性構件(GND區塊)79，藉此防止異常放電。
上述構成的電漿蝕刻裝置是藉由控制部60來統括性地控制其動作。在此控制部60是設有具備CPU控制電漿蝕刻裝置的各部的製程控制器61、使用者介面62、及記憶部63。
使用者介面62是由鍵盤、顯示器等所構成，該鍵盤是為了工程管理者管理電漿蝕刻裝置而進行命令的輸入操作者，顯示器是使電漿蝕刻裝置的操業狀況可視化顯示。
在記憶部63容納有處方，該處方是記憶有用以在製程控制器61的控制下實現在電漿蝕刻裝置所被實行的各種處理的控制程式(軟體)或處理條件資料等。然後，因應所需，以來自使用者介面62的指示等，從記憶部63叫出任意的處方，而使實行於製程控制器61，在製程控制器61的控制下，進行在電漿蝕刻裝置的所望處理。又，
控制程式或處理條件資料等的處方，可利用能讀取於電腦的電腦記憶媒體(例如硬碟、CD、軟碟、半導體記憶體等)中儲存的狀態者，或從其他的裝置例如經由專用線路來隨時傳送上線利用。
說明有關以如此構成的電漿蝕刻裝置來電漿蝕刻半導體晶圓W的單晶矽等的程序。首先，開啟閘閥75，利用未圖示的搬送機器人等，經由未圖示的裝載鎖定室，從搬入．搬出口74來將半導體晶圓W搬入至處理腔室1內，載置於載置台2上。然後，使搬送機器人退避至處理腔室1外，關閉閘閥75。然後，利用排氣裝置73的真空泵，經由排氣口71來將處理腔室1內予以排氣。
在處理腔室1內形成預定的真空度之後，在處理腔室1內從處理氣體供給源15導入預定的處理氣體(蝕刻氣體)，處理腔室1內會被保持於預定的壓力、例如26.6Pa(200mTorr)，在此狀態下從第1RF電源10a供給頻率高的高頻電力至載置台2。並且，從第2RF電源10b為了離子引入，供給頻率比第1RF電源10a低的高頻電力至載置台2。此時，從直流電源12施加預定的直流電壓至靜電吸盤6的電極6a，藉由庫倫力來吸附半導體晶圓W。
此時，如上述那樣藉由對下部電極的載置台2施加高頻電力，在上部電極的淋浴頭16與下部電極的載置台2之間形成電場。在半導體晶圓W存在的處理空間產生放電，藉由因此形成的處理氣體的電漿，蝕刻處理半導體晶圓W上所形成的多晶矽、非晶形矽等的矽。
然後，一旦上述的蝕刻處理終了，則停止高頻電力的供給及處理氣體的供給，以和上述的程序相反的程序，從處理腔室1內搬出半導體晶圓W。
其次，參照圖1來說明有關使用上述電漿蝕刻裝置的本實施形態的電漿蝕刻方法。圖1是擴大顯示作為本實施形態的被處理基板的半導體晶圓W的要部構成。如圖1(a)所示，在構成半導體晶圓W的單晶矽層101的表面形成有被圖案化成預定的圖案之光阻劑層102。
本實施形態，首先是如圖1(b)所示，主要進行在光阻劑層102的圖案的側壁部分形成保護膜103的保護膜形成工程。此工程是為了形成在後述的單晶矽層101的電漿蝕刻時難以被蝕刻的材料所構成的保護膜103，使用含碳的氣體，例如CF系氣體(例如C4
F8
)的電漿來進行而形成有機系的膜。
使用C4
F8
氣體時，較理想是將壓力範圍例如設為6.65~133Pa(50~1000mTorr)程度，更理想是設為13.3~53.2Pa(100~400mTorr)程度。又，氣體流量，較理想是設為50~1000sccm程度，更理想是設為300~600sccm程度。又，亦可因應所需，添加其他的氣體例如CH4
氣體等。一旦添加CH4
氣體，則可形成富有碳的保護膜103，可形成對於氟自由基強的保護膜103。
又，從第1RF電源10a施加之電漿生成用的頻率高的高頻電力的電壓，較理想是例如設為1000~3000V程度，更理想是設為大致2000V程度。另一方面，從第2RF電
源10b施加之偏壓用的頻率低的高頻電力的電壓，較理想是例如設為100~1000V程度，更理想是設為大致200V程度。此保護膜形成工程所要的時間是5~120秒程度。
在光阻劑層102的圖案的側壁部分所被形成的保護膜103較理想是形成厚度為0.5μm以上。此情況，保護膜103也被形成於光阻劑層102的表面及圖案底部的單晶矽層101表面，其中，形成於單晶矽層101表面的保護膜103最好較薄，成為未滿0.1μm。如此使形成於圖案的側壁部的保護膜103厚，使形成於底部的保護膜103薄，是可藉由調整從第2RF電源10b施加的偏壓電壓，一面濺射形成於底部的保護膜，一面使附著於側壁等來實現。
另外，當形成於單晶矽層101表面(圖案的底部)之保護膜103的厚度為形成0.1μm以上時，較理想是在進行其次的單晶矽層101的電漿蝕刻工程之前，進行除去形成於此單晶矽層101表面的保護膜103的至少一部分的蝕刻前保護膜除去工程。藉此，在單晶矽層101的電漿蝕刻工程中，可迅速地進行單晶矽層101的蝕刻。此蝕刻前保護膜除去工程是可藉由與後述的蝕刻後保護膜除去工程同樣的製程來進行。但，因為主要是除去形成於單晶矽層101表面(圖案的底部)之保護膜103，所以較理想是某程度提高從第2RF電源10b施加之偏壓用的頻率低的高頻電力的電壓。
其次，如圖1(c)所示，以在圖案的側壁部形成有保護膜103的光阻劑層102作為光罩，進行單晶矽層101
的電漿蝕刻，在光阻劑層102形成對應於光罩的形狀的孔或溝104。在此單晶矽層101的電漿蝕刻工程是使用SF6
與O2
的混合氣體作為處理氣體。
圖3的圖表是顯示將縱軸設為Si的蝕刻速率及側面蝕刻值，將橫軸設為壓力，測定以SF6
與O2
的混合氣體作為處理氣體使用之電漿蝕刻工程的壓力與Si的蝕刻速率及側面蝕刻值的關係的結果。如此圖3的圖表所示，電漿蝕刻工程的壓力高，則Si的蝕刻速率變高，且側面蝕刻量也變多。因此，為了以高蝕刻速率來高速地進行蝕刻，電漿蝕刻工程的壓力範圍，較理想是例如設為13.3~133Pa(100~1000mTorr)程度，更理想是設為26.6Pa(200mTorr)程度。此情況，側面蝕刻量也會增加，但如本實施形態那樣預先在光阻劑層102的側壁部形成保護膜103，藉此可抑止對最終取得的蝕刻形狀之側面蝕刻的影響。
又，SF6
合氣體的氣體流量，較理想是設為100~1000sccm程度，更理想是設為大致400sccm程度。又，O2
氣體的氣體流量，較理想是設為10~500sccm程度，更理想是設為大致80sccm程度。又，亦可因應所需，添加其他的氣體，例如CF4
、N2
等。圖4的圖表是顯示將縱軸設為Si的蝕刻速率，將橫軸設為O2
的流量比(O2
氣體流量/全氣體流量)，測定該等的關係的結果。如此圖4的圖表所示，O2
的流量比是某程度高，則Si的蝕刻速率會變高，一旦提高一定以上O2
的流量比，則相反的Si的
蝕刻速率會變低。因此，O2
的流量比(O2
氣體流量/全氣體流量(SF6
氣體流量+O2
氣體流量))較理想是設為5%以上50%以下的範圍。
又，從第1RF電源10a施加之電漿生成用的頻率高的高頻電力的電壓，較理想是例如設為500~3000V程度，更理想是設為大致1500V程度。另一方面，從第2RF電源10b施加之偏壓用的頻率低的高頻電力的電壓，較理想是例如設為0~1000V程度，更理想是設為大致100V程度。此電漿蝕刻工程所要的時間是30~1200秒程度。
然後，如圖1(d)所示，進行除去光阻劑層102及保護膜103的蝕刻後保護膜除去工程。此工程可藉由使用O2
氣體作為處理氣體的氧電漿之灰化等來進行。此情況，蝕刻後保護膜除去工程的壓力範圍，較理想是例如設為13.3~106Pa(100~800mTorr)程度，更理想是設為大致26.6Pa(200mTorr)程度。又，O2
氣體的氣體流量，較理想是設為200~2000sccm程度，更理想是設為大致600sccm程度。又，亦可因應所需，添加其他的氣體，例如CF4
、N2
等。
又，從第1RF電源10a施加之電漿生成用的頻率高的高頻電力的電壓，較理想例如設為500~3000V程度，更理想是設為大致1000V程度。另一方面，從第2RF電源10b施加之偏壓用的頻率低的高頻電力的電壓，較理想是例如設為0~500V程度，更理想是設為大致100V程度。此蝕刻後保護膜除去工程所要的時間是0~300秒程度。
如以上那樣，本實施形態是以藉由保護膜形成工程在圖案的側壁部形成保護膜103的光阻劑層102作為光罩，進行單晶矽層101的電漿蝕刻。
因此，藉由以高蝕刻速率來進行單晶矽層101的電漿蝕刻，即使在單晶矽層101的光阻劑層102正下方的部分側面蝕刻進展，照樣圖案的開口部分的尺寸(圖1(b)所示的d2)會預先藉由保護膜103而變小，因此可使被側面蝕刻的部分的尺寸(圖1(d)所示的d3)接近目的之最初圖案的尺寸(圖1(a)所示的d1)。
亦即，藉由事先在光阻劑層102的側壁部形成保護膜103，可減輕光阻劑層102正下方的部分產生之側面蝕刻的底切對最終的蝕刻形狀造成的影響。
實施例實際在進行上述實施形態的工程之電漿蝕刻時，將單晶矽層101的電漿蝕刻工程的壓力設為26.6Pa(200mTorr)，將O2
氣體的流量比設為21%，藉此可在31μm/min的高蝕刻速率下，蝕刻單晶矽層101。並且，側面蝕刻的底切(d3對上述d1的擴大)亦可成為大致0。
如以上說明般，若根據本實施形態，則可抑止底切的發生，且比起以往可高速地蝕刻單晶矽。另外，本發明並非限於上述實施形態及實施例，可實施各種的變形。例如，電漿蝕刻裝置並非限於圖2所示的平行平板型的下部雙頻施加型，可使用上下雙頻施加型的電漿蝕刻裝置、或下部單頻施加型的電漿蝕刻裝置等其他各種的電漿蝕刻裝置。
又，上述實施形態是說明有關在單晶矽層101上形成光阻劑層102時，但如圖5所示，亦可在單晶矽層101與光阻劑層102之間介在由其他的材料所構成的層，例如多層膜105。此情況，在蝕刻多層膜105後，在光阻劑層102的側壁部與多層膜105的側壁部形成保護膜103，然後進行單晶矽層101的蝕刻。又，形成於單晶矽層101上之被圖案化的層並非限於光阻劑層102，亦可為由其他的材料所構成的硬質光罩等。
101‧‧‧單晶矽層
102‧‧‧光阻劑層
103‧‧‧保護膜
104‧‧‧孔或溝
圖1是表示本發明的電漿蝕刻方法的實施形態的半導體晶圓的剖面構成。
圖2是表示本發明的實施形態的電漿蝕刻裝置的概略構成。
圖3是表示測定電漿蝕刻工程的壓力與Si的蝕刻速率及側面蝕刻值的關係的結果圖表。
圖4是表示測定Si的蝕刻速率與O2
的流量比(O2
氣體流量/全氣體流量)的關係的結果圖表。
圖5是表示變形例的半導體晶圓的剖面構成。
101‧‧‧單晶矽層
102‧‧‧光阻劑層
103‧‧‧保護膜
104‧‧‧孔或溝
Claims (10)
- 一種電漿蝕刻方法，係經由形成於單晶矽層的上部被圖案化成預定的圖案之上層，利用處理氣體的電漿來蝕刻被處理基板的單晶矽層之電漿蝕刻方法，其特徵為：在開始進行上述單晶矽層的蝕刻的電漿蝕刻工程之前，利用含碳的氣體的電漿來進行在上述上層的側壁部形成保護膜的保護膜形成工程，上述保護膜形成工程，係將上述被處理基板載置於被配設於處理腔室內的載置台，並將第1頻率之電漿生成用第1高頻電力與低於上述第1頻率之第2頻率之電漿生成用第2高頻電力施加至該載置台來予以進行，且，藉由調整上述第2高頻電力的方式，一面濺射形成於上述單晶矽層之表面的保護膜，一面使附著於上述上層的側壁部，藉此，使形成於上述上層的側壁部之保護膜的厚度成為比形成於上述單晶矽層之表面的保護膜之厚度更厚。
- 如申請專利範圍第1項所記載之電漿蝕刻方法，其中，將形成於上述上層的側壁部之保護膜的厚度設成為0.5μm以上。
- 如申請專利範圍第1或2項所記載之電漿蝕刻方法，其中，在上述電漿蝕刻工程之後，進行除去上述上層的側壁部所形成的保護膜之蝕刻後保護膜除去工程。
- 如申請專利範圍第1或2項所記載之電漿蝕刻方法，其中，在上述保護膜形成工程與上述電漿蝕刻工程之間，進行除去露出於上述上層的圖案之間的上述單晶矽層 的表面所形成的上述保護膜的至少一部分之蝕刻前保護膜除去工程。
- 如申請專利範圍第4項所記載之電漿蝕刻方法，其中，在露出於上述上層的圖案之間的上述單晶矽層的表面所形成的上述保護膜的厚度為0.1μm以上時，進行上述蝕刻後保護膜除去工程。
- 如申請專利範圍第1或2項所記載之電漿蝕刻方法，其中，上述單晶矽層的蝕刻係使用SF6 與O2 的混合氣體作為處理氣體。
- 如申請專利範圍第6項所記載之電漿蝕刻方法，其中，上述單晶矽層的蝕刻係以O2 的流量對上述處理氣體的總流量為形成5%以上的流量比來進行。
- 如申請專利範圍第6項所記載之電漿蝕刻方法，其中，上述單晶矽層的蝕刻係於壓力為13.3Pa以上的環境中進行。
- 一種電漿蝕刻裝置，其特徵係具備：處理腔室，其係收容被處理基板；處理氣體供給手段，其係對上述處理腔室內供給處理氣體；電漿生成手段，其係使從上述處理氣體供給手段供給的上述處理氣體電漿化，而來處理上述被處理基板；及控制部，其係控制成可在上述處理腔室內進行如申請專利範圍第1~8項中任一項所記載的電漿蝕刻方法。
- 一種電腦記憶媒體，係記憶有動作於電腦上的控 制程式之電腦記憶媒體，其特徵為：上述控制程式係控制電漿蝕刻裝置，而使能夠在實行時進行如申請專利範圍第1~8項中任一項所記載的電漿蝕刻方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008049500A JP5102653B2 (ja) | 2008-02-29 | 2008-02-29 | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200947548A TW200947548A (en) | 2009-11-16 |
| TWI503881B true TWI503881B (zh) | 2015-10-11 |
Family
ID=41013515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098106472A TWI503881B (zh) | 2008-02-29 | 2009-02-27 | A plasma etch method, a plasma etch apparatus, and a computer memory medium |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20090221148A1 (zh) |
| JP (1) | JP5102653B2 (zh) |
| KR (1) | KR101088254B1 (zh) |
| CN (1) | CN101521158B (zh) |
| TW (1) | TWI503881B (zh) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8193096B2 (en) | 2004-12-13 | 2012-06-05 | Novellus Systems, Inc. | High dose implantation strip (HDIS) in H2 base chemistry |
| US8129281B1 (en) | 2005-05-12 | 2012-03-06 | Novellus Systems, Inc. | Plasma based photoresist removal system for cleaning post ash residue |
| US7740768B1 (en) | 2006-10-12 | 2010-06-22 | Novellus Systems, Inc. | Simultaneous front side ash and backside clean |
| US8435895B2 (en) | 2007-04-04 | 2013-05-07 | Novellus Systems, Inc. | Methods for stripping photoresist and/or cleaning metal regions |
| JP4551913B2 (ja) * | 2007-06-01 | 2010-09-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US8591661B2 (en) | 2009-12-11 | 2013-11-26 | Novellus Systems, Inc. | Low damage photoresist strip method for low-K dielectrics |
| JP2010272758A (ja) * | 2009-05-22 | 2010-12-02 | Hitachi High-Technologies Corp | 被エッチング材のプラズマエッチング方法 |
| WO2011072061A2 (en) * | 2009-12-11 | 2011-06-16 | Novellus Systems, Inc. | Enhanced passivation process to protect silicon prior to high dose implant strip |
| US20110143548A1 (en) | 2009-12-11 | 2011-06-16 | David Cheung | Ultra low silicon loss high dose implant strip |
| US8476168B2 (en) * | 2011-01-26 | 2013-07-02 | International Business Machines Corporation | Non-conformal hardmask deposition for through silicon etch |
| JP5701654B2 (ja) | 2011-03-23 | 2015-04-15 | 東京エレクトロン株式会社 | 基板処理方法 |
| JP5830275B2 (ja) | 2011-06-15 | 2015-12-09 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| US9613825B2 (en) | 2011-08-26 | 2017-04-04 | Novellus Systems, Inc. | Photoresist strip processes for improved device integrity |
| CN103681281B (zh) * | 2012-09-26 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化膜层的方法 |
| CN104253035A (zh) * | 2013-06-27 | 2014-12-31 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 基片刻蚀方法 |
| JP6207947B2 (ja) * | 2013-09-24 | 2017-10-04 | 東京エレクトロン株式会社 | 被処理体をプラズマ処理する方法 |
| US9305822B2 (en) | 2014-01-17 | 2016-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment marks in non-STI isolation formation and methods of forming the same |
| JP6151215B2 (ja) * | 2014-05-15 | 2017-06-21 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| US9514954B2 (en) | 2014-06-10 | 2016-12-06 | Lam Research Corporation | Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films |
| KR102223145B1 (ko) | 2014-07-04 | 2021-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 |
| CN106298498B (zh) * | 2015-06-11 | 2018-12-25 | 中微半导体设备(上海)有限公司 | 刻蚀形成硅通孔的方法与硅通孔刻蚀装置 |
| JP6859088B2 (ja) * | 2016-12-14 | 2021-04-14 | エイブリック株式会社 | 半導体装置の製造方法 |
| JP6561093B2 (ja) | 2017-07-24 | 2019-08-14 | 東京エレクトロン株式会社 | シリコン酸化膜を除去する方法 |
| JP7229750B2 (ja) * | 2018-12-14 | 2023-02-28 | 東京エレクトロン株式会社 | プラズマ処理方法およびプラズマ処理装置 |
| US20210210355A1 (en) * | 2020-01-08 | 2021-07-08 | Tokyo Electron Limited | Methods of Plasma Processing Using a Pulsed Electron Beam |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677170A (ja) * | 1992-08-26 | 1994-03-18 | Nippon Soken Inc | 高速ドライエッチング方法 |
| US20060266478A1 (en) * | 2005-05-31 | 2006-11-30 | Lam Research Corporation | Critical dimension reduction and roughness control |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4241045C1 (de) * | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
| KR100256137B1 (ko) * | 1996-03-26 | 2000-05-15 | 아사무라 타카싯 | 반도체장치및그제조방법 |
| US5882535A (en) * | 1997-02-04 | 1999-03-16 | Micron Technology, Inc. | Method for forming a hole in a semiconductor device |
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| JP3063710B2 (ja) * | 1997-11-17 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2834382B1 (fr) * | 2002-01-03 | 2005-03-18 | Cit Alcatel | Procede et dispositif de gravure anisotrope du silicium a haut facteur d'aspect |
| US6979652B2 (en) * | 2002-04-08 | 2005-12-27 | Applied Materials, Inc. | Etching multi-shaped openings in silicon |
| JP2004087738A (ja) * | 2002-08-26 | 2004-03-18 | Tokyo Electron Ltd | Ｓｉエッチング方法 |
| US6911399B2 (en) * | 2003-09-19 | 2005-06-28 | Applied Materials, Inc. | Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition |
| KR100549204B1 (ko) * | 2003-10-14 | 2006-02-02 | 주식회사 리드시스템 | 실리콘 이방성 식각 방법 |
| US7988816B2 (en) * | 2004-06-21 | 2011-08-02 | Tokyo Electron Limited | Plasma processing apparatus and method |
| JP4672318B2 (ja) * | 2004-09-22 | 2011-04-20 | 東京エレクトロン株式会社 | エッチング方法 |
| JP2006222154A (ja) * | 2005-02-08 | 2006-08-24 | Sharp Corp | 半導体装置の製造方法 |
| US7902078B2 (en) * | 2006-02-17 | 2011-03-08 | Tokyo Electron Limited | Processing method and plasma etching method |
| JP4877747B2 (ja) * | 2006-03-23 | 2012-02-15 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| TW200806567A (en) * | 2006-07-26 | 2008-02-01 | Touch Micro System Tech | Method of deep etching |
| US8262920B2 (en) * | 2007-06-18 | 2012-09-11 | Lam Research Corporation | Minimization of mask undercut on deep silicon etch |
-
2008
- 2008-02-29 JP JP2008049500A patent/JP5102653B2/ja active Active
-
2009
- 2009-02-26 US US12/393,466 patent/US20090221148A1/en not_active Abandoned
- 2009-02-27 CN CN2009101183583A patent/CN101521158B/zh not_active Expired - Fee Related
- 2009-02-27 TW TW098106472A patent/TWI503881B/zh active
- 2009-02-27 KR KR1020090016849A patent/KR101088254B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677170A (ja) * | 1992-08-26 | 1994-03-18 | Nippon Soken Inc | 高速ドライエッチング方法 |
| US20060266478A1 (en) * | 2005-05-31 | 2006-11-30 | Lam Research Corporation | Critical dimension reduction and roughness control |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009206401A (ja) | 2009-09-10 |
| TW200947548A (en) | 2009-11-16 |
| KR20090093875A (ko) | 2009-09-02 |
| KR101088254B1 (ko) | 2011-11-30 |
| US20090221148A1 (en) | 2009-09-03 |
| JP5102653B2 (ja) | 2012-12-19 |
| CN101521158A (zh) | 2009-09-02 |
| CN101521158B (zh) | 2012-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI503881B (zh) | A plasma etch method, a plasma etch apparatus, and a computer memory medium | |
| US9177823B2 (en) | Plasma etching method and plasma etching apparatus | |
| JP4912907B2 (ja) | プラズマエッチング方法及びプラズマエッチング装置 | |
| US8518830B2 (en) | Plasma etching method and storage medium | |
| TWI401741B (zh) | Plasma etching method | |
| US9209034B2 (en) | Plasma etching method and plasma etching apparatus | |
| JP4652140B2 (ja) | プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体 | |
| JP5568340B2 (ja) | プラズマエッチング方法及びプラズマエッチング装置 | |
| US20090203218A1 (en) | Plasma etching method and computer-readable storage medium | |
| JP6298391B2 (ja) | プラズマ処理方法及びプラズマ処理装置 | |
| JP6017928B2 (ja) | プラズマエッチング方法及びプラズマエッチング装置 | |
| KR101540816B1 (ko) | 플라즈마 에칭 방법, 컴퓨터 기억 매체 및 플라즈마 에칭 장치 | |
| US20060292876A1 (en) | Plasma etching method and apparatus, control program and computer-readable storage medium | |
| JP2012195569A (ja) | 半導体装置の製造方法及びコンピュータ記録媒体 | |
| US20070212887A1 (en) | Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium | |
| KR20160110153A (ko) | 플라즈마 에칭 방법 및 플라즈마 에칭 장치 | |
| US20070197040A1 (en) | Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium | |
| US20070102399A1 (en) | Method and apparatus for manufacturing a semiconductor device, control program and computer-readable storage medium | |
| JP2007242753A (ja) | プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体 |