KR20120073365A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판 상에 형성한 포토레지스트막을 마스크로 하여, 기판에 깊은 홀을 형성하기 위한 반도체 장치의 제조 방법으로서, 개구부를 가지는 포토레지스트막이 형성된 기판을 에칭 챔버 내에 설치하는 설치 공정과, 포토레지스트막을 마스크로 하고, 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 에칭 챔버 내에 설치된 기판을 플라즈마 에칭하는 제 1 에칭 공정과, 제 1 에칭 공정에 이어서, 적어도 SF6과 O2와 HBr를 포함하는 제 2 혼합 가스를 이용하여 기판을 플라즈마 에칭하여, 기판에 홀을 형성하는 제 2 에칭 공정을 가진다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 플라즈마 에칭에 의해 기판에 깊은 홀을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 집적화의 방법의 하나로서 삼차원 실장 기술이 주목되고 있다. 삼차원 실장 기술 중에, 집적 회로를 탑재한 기판에 깊은 홀을 형성하고, 상하 방향으로 적층하여 깊은 홀 내에 구리 등으로 배선을 작성하고, 입체적으로 기판을 배치함으로써 집적도를 높이는 방법이 있다. 이 깊은 홀을 형성하는 방법에서는 얼마나 빠르고 저렴한 비용으로 깊은 홀을 형성할 수 있는지의 여부가 중요하다.
기판에 깊은 홀을 형성하는 방법으로서, 집적 회로를 탑재한 기판 상에, 깊은 홀을 작성하기 위한 개구부를 구비한 레지스트 패턴을 작성하고, 레지스트 패턴(개구부를 가지는 포토레지스트막)을 마스크로 하여서 플라즈마에 의한 에칭을 행하는 방법이 알려져 있다. 레지스트 패턴은 포토레지스트를 도포하여 포토레지스트막을 형성하고, 노광 및 현상의 공정을 거쳐 형성된다. 개구부를 가지는 포토레지스트막이 형성된 기판을 에칭할 경우, 홀을 형성하는 에칭 공정과, 폴리머를 부착시키는 중합 공정을 교호로 반복하여 깊은 홀을 형성하는, 이른바 ‘보쉬 프로세스’라고 불리는 방법이 특히 알려져 있다(예를 들면, 특허 문헌 1 참조). 에칭 공정에서는 SF6 가스와 Ar 가스의 혼합 가스를 이용하여 홀을 형성한다. 중합 공정에서는 CHF3 가스와 Ar 가스의 혼합 가스를 이용하여 홀의 내벽 및 기판 표면에 폴리머를 부착시킨다.
일본특허공개공보 2007-129260호
그러나, 보쉬 프로세스에서는 에칭 공정과 중합 공정을 교호로 반복함으로써, 깊은 홀의 측벽에 스캘럽이라고 불리는 미세한 요철이 형성된다. 이러한 미세한 요철이 형성되면, 그 후의 공정에서 깊은 홀의 측벽에 절연막을 형성할 경우에, 측벽을 피복하는 피복율을 저하시켜, 피복성을 열화시킬 우려가 있다.
이 문제를 피하기 위하여, 다른 프로세스의 적용이 검토된다. 그러나, 실리콘을 에칭하는 프로세스에서는, 포토레지스트막과의 선택비를 충분히 높게 확보하는 것이 어렵다. 포토레지스트막과의 선택비를 충분히 높게 할 수 없을 때에는, 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 형성하고 있는 사이에, 포토레지스트막이 소실되는 경우가 있다. 포토레지스트막이 소실되면, 개구부 이외의 기판 표면이 에칭되어 기판 표면의 표면 조도(roughness)가 발생한다고 하는 문제가 있다. 또한, 깊은 홀의 저부(底部)측일수록 깊은 홀의 홀 폭이 좁아져, 좋은 형상으로 기판에 깊은 홀을 형성할 수 없다고 하는 문제가 있다.
또한, 보쉬 프로세스에서는 대략 동일한 정도의 시간 길이를 가지는 에칭 공정 및 중합 공정을 교호로 반복하여 깊은 홀을 형성한다. 이 때문에, 전체의 프로세스 시간에 차지하는 대략 절반의 시간이 중합 공정에 소비되고, 전 프로세스 시간에서의 평균적인 에칭 속도가 높지 않다고 하는 문제가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것이며, 기판 상에 형성한 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀 등의 홀을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위하여, 본 발명의 반도체 장치의 제조 방법은 기판 상에 개구부를 가지는 포토레지스트막이 형성된 상기 기판을 에칭 챔버 내에 설치하는 설치 공정과, 상기 포토레지스트막을 마스크로 하고, 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 상기 에칭 챔버 내에 설치된 상기 기판을 플라즈마 에칭하는 제 1 에칭 공정과, 상기 제 1 에칭 공정에 이어서, 적어도 SF6과 O2와 HBr를 포함하는 제 2 혼합 가스를 이용하여 상기 기판을 플라즈마 에칭하여, 상기 기판에 홀을 형성하는 제 2 에칭 공정을 가지는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 기판 상에 형성한 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀 등의 홀을 형성할 수 있다.
도 1은 플라즈마 에칭 장치의 구성을 도시한 개략 단면도이다.
도 2는 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다.
도 3은 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
도 4는 단계(S13)의 공정을 생략했을 때의, 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
도 5는 보쉬 프로세스를 행할 때의, 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
도 6은 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다.
도 7은 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다.
도 8은 제 3 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다.
도 9는 제 3 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다.
도 10은 제 4 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다.
도 11은 제 4 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다.
이하에, 본 발명의 실시예의 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다.
우선, 도 1내지 도 5를 참조하여, 제 1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
먼저, 도 1을 참조하여, 본 실시예에 따른 반도체 장치의 제조 방법을 행하기 위한 플라즈마 에칭 장치에 대하여 설명한다. 도 1은 플라즈마 에칭 장치의 구성을 도시한 개략 단면도이다.
도 1에 도시한 바와 같이, 플라즈마 에칭 장치(1)는 처리 용기(2)를 가진다. 처리 용기(2)는, 예를 들면 표면에 양극 산화 처리를 실시하여 산화 알루미늄막이 형성된 알루미늄으로 이루어지고 또한 접지되어 있다. 처리 용기(2)의 측면에는 기판을 반출입하기 위한 반송구(3)가 형성되어 있다. 처리 용기(2)의 내부는 반송구(3)의 밖에 설치된 게이트 밸브(4)에 의해 기밀하게 보지(保持)되어 있다. 처리 용기(2)의 저면에는 배기구(5)가 형성되어 있고, 배기구(5)에는 외부의 진공 펌프(6)가 접속되어 있다. 진공 펌프(6)는 배기구(5)를 통하여 처리 용기(2)의 내부를 진공 배기한다. 처리 용기(2)의 상면은 가스를 공급하기 위한 샤워 플레이트를 겸한 상부 전극(7)으로 되어 있다. 또한, 처리 용기(2)의 상면에는 공급구(7a)가 형성되어 있고, 공급구(7a)에는 가스 공급원(8)이 접속되어 있다. 가스 공급원(8)은 공급구(7a)를 통하여 플라즈마 에칭에 필요한 가스 등을 처리 용기(2) 내로 공급한다.
또한, 처리 용기(2)는 본 발명에서의 에칭 챔버에 상당한다.
처리 용기(2) 내에는 피처리체인 기판(S), 예를 들면 반도체 웨이퍼를 재치(載置)하는 하부 전극(9)이 배치되어 있다. 하부 전극(9)에는 정합기(10)를 개재하여 제 1 고주파 전원(11)과 제 2 고주파 전원(12)이 접속되어 있다. 하부 전극(9)의 재치면의 하측 내부에는 도시하지 않은 고압 직류 전원에 접속된 도시하지 않은 정전 척 전극이 설치되어 있다. 석영으로 구성되는 포커스 링(13)은 기판(S)과 하부 전극(9)을 감싸도록 배치되어 있다. 하부 전극(9)의 하면에는 세라믹 등으로 이루어지는 절연 부재(14)가 배치되어 있다. 하부 전극(9)은 보지 부재(15)와 벨로우즈(16)에 의해 지지되어 있고, 도시하지 않은 구동부에 의해 상하 이동 가능하게 되어 있다. 상하 이동 가능한 벨로우즈(16)는 벨로우즈(16)의 외측에 보지 부재(15)로부터 하방으로 연장되는 커버 부재(17)와 처리 용기(2)의 저면으로부터 상방향으로 연장되는 커버 부재(18)에 의해, 처리 용기(2) 내의 플라즈마 분위기로부터 차단되어 있다.
또한, 하부 전극(9)은 본 발명에서의 재치대에 포함되는 것으로 한다. 또한, 기판(S)을 하부 전극(9)에 재치하는 것은 본 발명에서의 기판을 에칭 챔버에 설치하는 것에 상당한다.
이어서, 도 1을 참조하여, 상기 플라즈마 에칭 장치의 동작에 대하여 설명한다.
후술하는 소정의 개구부를 가지는 포토레지스트막을 마스크로서 구비한 기판(S)을 반송구(3)로부터 플라즈마 에칭 장치(1)의 처리 용기(2) 내로 반입하여, 하부 전극(9) 상에 재치한다. 기판(S)을 재치한 다음, 도시하지 않은 고압 직류 전원의 스위치를 켜, 기판(S)을 하부 전극(9) 상에 정전력에 의해 고정한다. 이 상태에서, 배기구(5)로부터 진공 펌프(6)에 의해 처리 용기(2) 내를 배기한 다음, 가스 공급원(8)으로부터 샤워 플레이트(7)를 개재하여 처리 가스를 처리 용기(2) 내로 도입한다.
상기 처리 가스로서는 SF6 가스, O2 가스에 SiF4 가스 또는 HBr 가스를 더한 혼합 가스를 사용한다. 처리 가스의 유량은, 예를 들면 SF6 가스가 50 ~ 150 sccm, O2 가스가 60 ~ 200 sccm, SiF4 가스가 200 ~ 1000 sccm, HBr 가스는 20 ~ 200 sccm의 범위에서 조합할 수 있다.
상기 처리 가스를 소정의 유량으로 설정하고, 도시하지 않은 온도 조절 기구에 의해 기판(S) 또는 처리 용기(2) 내를 소정의 온도로 설정한 상태에서, 처리 용기(2) 내의 압력을 소정의 값으로 설정한다. 또한, 하부 전극(9)으로는 제 1 고주파 전원(11)으로부터 제 1 주파수(ω1)를 가지는 제 1 고주파 전력(P1)을 정합기(10)를 개재하여 공급하고, 또한 제 2 고주파 전원(12)으로부터 제 2 주파수(ω2)를 가지는 제 2 고주파 전력(P2)을 정합기(10)를 개재하여 공급한다.
제 1 주파수(ω1)는 100 MHz로 하고, 제 2 주파수(ω2)는 13.56 MHz로 한다. 여기서, 각각의 주파수는 이에 고정되지는 않지만, 자기(自己) 바이어스 전압을 제어하기 위하여, 40 MHz 이상의 주파수의 전원을 적어도 1 개 사용하는 것이 바람직하다.
이어서, 도 2 및 도 3을 참조하여, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 2는 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다. 도 3은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 2에 나타낸 바와 같이, 설치 공정(단계(S11)), 예비 에칭 공정(단계(S12)), 제 1 에칭 공정(단계(S13)), 제 2 에칭 공정(단계(S14)) 및 제 3 에칭 공정(단계(S15))을 가진다.
먼저, 단계(S11)의 설치 공정을 행한다. 단계(S11)에서는 개구부(103)를 가지는 포토레지스트막(102)이 형성된 기판(101)(도 1에 도시한 기판(S)과 동일함)을 처리 용기(2) 내에 설치한다. 도 3의 (a)는 단계(S11)을 행한 후의 기판의 구조를 나타낸다.
도 3의 (a)에 도시한 바와 같이, 기판(101)으로서, 예를 들면 직경이 300 mm인 단결정 실리콘으로 이루어지는 반도체 웨이퍼를 이용한다. 또한, 기판(101)의 표면에 깊은 홀을 형성하기 위한 개구부(103)가 포토리소그래피 공정에 의해 패터닝된 포토레지스트막(102)을 형성한다. 깊은 홀로서 평면에서 봤을 때 원형의 단면 형상을 가지는 것, 예를 들면 그 직경은 2 ~ 20 μm 정도인 것이 많다. 또한, 이 경우는 개구부(103)도 평면에서 봤을 때 동일한 형상을 가진다. 포토레지스트막(102)과 기판(101)의 사이에는 필요에 따라 반사 방지막 또는 형성 완료된 반도체 장치를 보호하기 위한 실리콘 산화막이 형성되어 있는 경우가 있다. 그러나, 이 경우에도 최표면(最表面)은 포토레지스트막(102)이 되고, 포토레지스트막(102)이 플라즈마에 대한 마스크가 된다.
또한, 전술한 바와 같이, 개구부가 평면에서 봤을 때 원형의 단면 형상을 가질 경우에는 후술하는 개구 폭 치수(W1)는 원형의 개구부의 직경을 의미하는 것으로 한다.
이어서, 포토레지스트막(102)을 마스크로 이용하여, 반도체 웨이퍼(101)의 에칭을 행한다. 본 실시예에 따른 에칭은 복수의 공정(단계(S12) ~ 단계(S15))에 의해 행해진다.
우선, 단계(S12)의 예비 에칭 공정을 행한다. 단계(S12)에서는 미리 포토레지스트막(102)의 상면으로부터 개구부(103)의 개구 폭 치수(W1)와 대략 동일한 깊이(D1)까지 기판(101)을 플라즈마 에칭하여, 홀(104)을 형성한다. 도 3의 (b)는 단계(S12)를 행한 후의 기판의 구조를 나타낸다.
도 3의 (a)에 도시한, 개구부(103)를 가지는 포토레지스트막(102)을 구비한 기판(101)을 SF6과 O2와 SiF4와 HBr로 이루어지는 혼합 가스(이하, ‘SF6 / O2 / SiF4 / HBr로 이루어지는 혼합 가스’라고 표기함)를 이용하여, 기판(101)에 걸리는 자기 바이어스 전압을 낮게 억제한 조건을 이용하여 에칭한다. 가스의 유량을, 예를 들면 SF6은 60 sccm, O2는 120 sccm, SiF4는 600 sccm, HBr는 50 sccm로 한다. 처리 용기(2) 내의 압력은 20.1 Pa(150 mTorr 상당)로 한다. 제 1 주파수(ω1)의 제 1 고주파 전력(P1)은 1100 W로 하고, 제 2 주파수(ω2)의 제 2 고주파 전력(P2)은 50 W로 한다. 가스의 비율, 압력, 파워는 원하는 에칭 형상·에칭 레이트에 의해 적절히 변경할 수 있다. 이 조건으로 30 ~ 90 초간 에칭을 행한다. 이 때, 기판 온도는 10 ~ 60℃ 정도로, 처리 용기(2)의 내벽보다 저온이 되도록 한다. 또한, 상기의 조건에 의해 얻어지는 에칭 레이트는, 예를 들면 5 ~ 15 μm/min이다.
포토레지스트막(102)의 개구부(103)의 개구 폭 치수(W1)에 대한 개구부(103)의 깊이 치수(T1)의 비율인 애스펙트비(T1 / W1)가 작을 경우에는 개구부(103)의 바닥인 기판(101)의 표면에도 실리콘 산화물로 이루어지는 얇은 막이 형성된다. 여기서, 개구부(103)의 깊이 치수(T1)는 포토레지스트막(102)의 두께 치수와 동일하다. 개구부(103)의 바닥인 기판(101)의 표면에 실리콘 산화물로 이루어지는 얇은 막이 형성되면, 이 후의 에칭을 행했을 때, 기판(101)의 에칭이 저해되는 경우가 있다.
또한, 본 실시예에서는, 먼저 약간의 에칭 공정을 가하는 단계(S12)를 행하여, 미리 기판(101)을 에칭하여 홀(104)을 형성한다. 이에 의해, 개구부(103)의 개구 폭 치수(W1)에 대한 홀(104)의 포토레지스트막(102) 상면으로부터의 깊이 치수(D1)의 비율인 애스펙트비(D1 / W1)가 커진다. 따라서, 개구부(103)의 외관상의 애스펙트비를 크게 할 수 있어, 단계(S13)에서 형성되는 실리콘 산화물로 이루어지는 얇은 막이 개구부(103)의 저부에 부착되는 것을 방지할 수 있다.
구체적으로, 적어도 포토레지스트막(102) 상면으로부터 개구부(103)의 개구 폭 치수(W1)와 대략 동일한 깊이(D1)까지 기판(101)을 에칭하여, 홀(104)을 형성한다. 홀(104)의 폭 치수(W1)(개구부(103)의 개구 폭 치수와 대략 동일하기 때문에 W1로 함)에 대한 깊이 치수(D1)의 애스펙트비(D1 / W1)는 1 이상으로 할 수 있다.
이어서, 단계(S13)의 제 1 에칭 공정을 행한다. 단계(S13)에서는 포토레지스트막(102)을 마스크로 하고, 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 기판(101)을 플라즈마 에칭한다. 또한, 기판(101)에 걸리는 자기 바이어스 전압을 낮게 억제한 조건을 이용하여 플라즈마 에칭한다. 도 3의 (c)는 단계(S13)를 행한 후의 기판의 구조를 나타낸다.
단계(S13)에서는 단계(S12)에서 포토레지스트막(102)이 가지는 개구부(103)의 개구 폭 치수(W1)와 대략 동일한 깊이(D1)까지 플라즈마 에칭을 행하여 홀(104)이 형성된 기판(101)을 SF6과 O2와 SiF4로 이루어지는 제 1 혼합 가스(이하, ‘SF6 / O2 / SiF4로 이루어지는 제 1 혼합 가스’라고 표기함)를 이용하여, 플라즈마 에칭한다. 또한, 기판(101)에 걸리는 자기 바이어스 전압을 낮게 억제한 조건을 이용하여 플라즈마 에칭한다. 또한, 이 때, 포토레지스트막(102)의 표면에 실리콘 산화물로 이루어지는 얇은 막(106)이 형성된다. 가스의 유량을 SF6은 60 sccm, O2는 120 sccm, SiF4는 600 sccm로 하고, 처리 용기(2) 내의 압력은 20.1 Pa(150 mTorr 상당)로 한다. 또한, 하부 전극(9)에 재치된 기판(101)의 자기 바이어스 전압(Vdc)이 50 V 이하의 저바이어스 조건이 되도록 하여 행한다. 이러한 저바이어스 조건으로 하기 위하여, 예를 들면 제 1 주파수(ω1)의 제 1 고주파 전력(P1)은 1100 W 정도로 하고, 제 2 주파수(ω2)의 제 2 고주파 전력(P2)은 50 W 이하 정도로 한다. 본 단계도 가스의 비율, 압력, 파워는 원하는 에칭 형상·에칭 레이트에 의해 적절히 변경할 수 있다. 이 조건으로 30 ~ 120 초간 에칭을 행한다. 이 때, 기판 온도는 10 ~ 60 ℃정도로, 처리 용기(2)의 내벽보다 저온이 되도록 제어한다. 또한, 상기한 조건에 의해 얻어지는 에칭 레이트는, 예를 들면 3 ~ 10 μm/min이다.
여기서, 기판(101)의 자기 바이어스 전압(Vdc)을 50 V 이하로 하는 것은 포토레지스트막(102)을 플라즈마로부터 보호하기 위함이다. 기판(101)의 자기 바이어스 전압(Vdc)이 50 V보다 커지면, 포토레지스트막(102)이 플라즈마로부터 데미지를 받거나 제거되는 경우가 있다. 따라서, 단계(S13)에서는 기판(101)의 자기 바이어스 전압이 50 V 이하가 되도록, 제 1 주파수(ω1)의 제 1 고주파 전력(P1) 및 제 2 주파수(ω2)의 제 2 고주파 전력(P2)을 조정한다.
혹은, 기판 온도 등 다른 프로세스 조건에 의해 포토레지스트막(102)을 플라즈마로부터 보호할 수 있으면, 기판(101)의 자기 바이어스 전압(Vdc)을 50 V 보다 크게 할 수도 있다.
그 결과, 도 3의 (c)에 도시한 바와 같이, 홀(104)이 깊이 방향으로 더 에칭되어, 개구부(103)를 개재하여 기판(101)에 홀(105)이 형성된다. 이와 함께, 포토레지스트막(102)의 표면에는 약 100 nm 정도의 두께의 실리콘 산화물로 이루어지는 얇은 막(106)이 퇴적된다. 얇은 막(106)이 퇴적되는 퇴적 레이트는, 예를 들면 0.1 ~ 0.5 μm/min이다.
이어서, 단계(S14)의 제 2 에칭 공정을 행한다. 단계(S14)에서는 단계(S13)에 이어서, 적어도 SF6과 O2와 HBr를 포함하는 제 2 혼합 가스를 이용하여 기판(101)을 플라즈마 에칭하여, 기판(101)에 깊은 홀(107)을 형성한다. 도 3의 (d)는 단계(S14)를 행한 후의 기판의 구조를 나타낸다.
단계(S14)에서는 단계(S13)의 제 1 에칭 공정에 이어서, 기판(101)을 처리 용기(2) 내에서 하부 전극(9)에 재치한 채로, SF6 / O2 / SiF4로 이루어지는 제 1 혼합 가스에 HBr를 더 더하여, SF6 / O2 / SiF4 / HBr로 이루어지는 제 2 혼합 가스를 이용하여 플라즈마 에칭한다. 가스의 유량을 SF6은 60 sccm, O2는 120 sccm, SiF4는 600 sccm, HBr는 50 sccm로 하고, 처리 용기(2) 내의 압력은 20.1 Pa(150 mTorr 상당)로 한다. 제 1 주파수(ω1)의 제 1 고주파 전력(P1)은 1200 W로 하고, 제 2 주파수(ω2)의 제 2 고주파 전력(P2)은 80 W로 한다. 본 단계도 마찬가지로, 가스의 비율, 압력, 파워는 원하는 에칭 형상·에칭 레이트에 따라 적절히 변경할 수 있다. 이 조건으로, 예를 들면 5 분간 에칭을 행한다. 이 때, 기판 온도는 10 ~ 60℃ 정도이며, 처리 용기(2)의 내벽보다 저온이 되도록 한다. 또한, 상기한 조건에 의해 얻어지는 에칭 레이트는, 예를 들면 5 ~ 15 μm/min이다.
그 결과, 도 3의 (d)에 도시한 바와 같이, 포토레지스트막(102)을 남긴 채로, 기판(101)에 깊이 치수 50 ~ 100 μm 정도의 깊은 홀(107)을 형성할 수 있다. 후술하는 바와 같이, 단계(S13)에서 포토레지스트막(102)의 표면에 형성된 실리콘 산화물로 이루어지는 얇은 막(106)이 단계(S14)에서 행하는 HBr를 포함한 가스를 이용한 에칭 시에, 이른바 하드 마스크와 같은 기능을 한다. 그 결과, 포토레지스트막(102)이 플라즈마로부터 보호되어, 깊은 홀(107)을 형성할 수 있다.
또한, 본 실시예에서의 ‘깊은 홀’은 본 발명에서의 ‘홀’에 상당한다. 또한, 깊은 홀이란 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 의미한다.
여기서, 도 4를 참조하여, 단계(S13)의 공정을 생략하면, 좋은 형상으로 깊은 홀을 형성할 수 없음을 설명한다. 도 4는 단계(S13)의 공정을 생략했을 때의, 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
도 4의 (a)는 단계(S11)을 행한 후의 기판의 구조를 도시한 것이며, 도 3의 (a)와 동일한 구조를 나타내고 있다. 또한, 단계(S12)는 단계(S13)에서 형성되는 실리콘 산화물로 이루어지는 얇은 막이 개구부(103)의 저부에 부착되는 것을 방지하기 위한 것이기 때문에, 단계(S13)의 공정을 생략하고, 또한 단계(S12)의 공정을 생략한다.
도 4의 (b)는 단계(S12) 및 단계(S13)의 공정을 생략했을 경우의, 단계(S14)를 행한 후의 기판의 구조를 나타낸다. 도 4의 (b)에 도시한 바와 같이, 단계(S13)(및 단계(S12))을 생략하면, 포토레지스트막(102)은 에칭에 의해 전부 소실된다. 그 결과, 기판(101)의 표면 전체에 좁은 홀(201)이 형성되고, 깊은 홀(202)의 형상도 저부를 향할수록 좁아진다. 따라서, 단계(S13)(및 단계(S12))을 생략하면, 원하는 형상의 깊은 홀을 얻을 수 없다.
상기한 바와 같이, 단계(S14)까지의 공정을 행한 다음, 단계(S15)의 제 3 에칭 공정을 행한다. 단계(S15)에서는 플루오로 카본을 포함하는 가스를 이용하여, 저바이어스 조건으로 플라즈마 에칭을 행한다. 도 3의 (e)는 단계(S15)를 행한 후의 기판의 구조를 나타낸다.
단계(S15)에서는 단계(S14)의 제 2 에칭 공정에 이어서, 기판(101)을 처리 용기(2) 내의 하부 전극(9)에 재치한 채로, 플루오로 카본을 포함하는 가스, 예를 들면 CF4 가스를 이용하여 플라즈마 에칭한다. CF4 가스의 유량은 100 sccm로 하고, 처리 용기(2) 내의 압력은 20.1 Pa(150 mTorr 상당)로 한다. 제 1 주파수(ω1)의 제 1 고주파 전력(P1)은 500 W로 하고, 제 2 주파수(ω2)의 제 2 고주파 전력(P2)은 300 W 등으로 한다. 이 조건으로 1 분간 에칭을 행한다.
그 결과, 도 3의 (e)에 도시한 바와 같이, 포토레지스트막(102) 표면에 형성된 실리콘 산화물로 이루어지는 얇은 막(106)을 제거할 수 있다. 단계(S15)의 공정을 추가함으로써, 다음의 공정에서 포토레지스트막(102)을 제거할 때의 공정을 더 간략화할 수 있다.
이어서, 도 5를 참조하여 본 실시예에 따른 반도체 장치의 제조 방법이, 기판 상에 형성된 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀을 형성할 수 있는 것에 대하여, 보쉬 프로세스와 비교하여 설명한다. 도 5는 보쉬 프로세스를 행할 때의 각 공정에서의 기판의 구조를 도시한 개략 단면도이다.
보쉬 프로세스에서는, 도 5의 (a)에 도시한 바와 같이, 개구부(303)를 가지는 포토레지스트막(302)이 형성된 기판(301)을 에칭할 경우, 에칭 공정과 중합 공정을 교호로 반복하여, 도 5의 (d)와 같은 깊은 홀(306)을 형성한다. 에칭 공정에서는 SF6 가스와 Ar 가스의 혼합 가스를 이용하여 기판(301)을 에칭하고, 도 5의 (b)에 도시한 바와 같이, 홀(304)을 형성한다. 중합 공정에서는, 도 5의 (c)에 도시한 바와 같이, CHF3 가스와 Ar 가스의 혼합 가스를 이용하여 홀(304)의 내벽 및 기판(301)의 표면(포토레지스트막(302)의 표면)에 폴리머(305)를 부착시킨다.
그러나, 보쉬 프로세스에서는 에칭 공정과 중합 공정을 반복함으로써, 도 5의 (d)에 도시한 바와 같이, 깊은 홀(306)의 측벽에 스캘럽이라고 불리는 미세한 요철이 형성된다. 이 미세한 요철이 형성되면, 그 후의 공정에서 깊은 홀(306)의 측벽에 절연막을 형성할 경우에, 측벽을 피복하는 피복률을 저하시켜, 피복성을 나쁘게 할 우려가 있다.
또한, 보쉬 프로세스 이외의 프로세스에서 포토레지스트막을 마스크로 하여 기판을 에칭할 경우, 포토레지스트막의 에칭 속도에 대한 기판의 에칭 속도의 비인 선택비는 10 ~ 20 정도이다. 따라서, 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 형성하고 있는 동안에, 포토레지스트막이 소실되는 경우가 있다.
한편, 본 실시예에서는 제 1 에칭 공정에서 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 개구부(103)의 바닥인 기판(101)의 일부를 플라즈마 에칭하고, 또한 포토레지스트막(102)의 표면에 실리콘 산화물로 이루어지는 얇은 막(106)을 형성한다. 그리고, 제 1 에칭 공정에 이어서, HBr를 더 포함하는 제 2 혼합 가스를 이용하여 제 2 에칭 공정을 행할 때에, 제 1 에칭 공정에서 형성된 얇은 실리콘 산화물로 이루어지는 얇은 막(106)이, 이른바 하드 마스크와 같은 기능을 한다. 따라서, HBr를 포함하는 제 2 혼합 가스를 이용하여 플라즈마 에칭할 때에도, 포토레지스트막(102)은 플라즈마로부터 보호되고, 포토레지스트막의 에칭 속도에 대한 기판의 에칭 속도의 비인 선택비를 높게 할 수 있다. 따라서, 기판(101) 내에 깊은 홀(107)을 형성하고 있는 동안에 포토레지스트막(102)이 소실되지 않고, 원하는 깊이의 깊은 홀(107)을 형성할 수 있다.
또한, 본 실시예에서는 실리콘 산화물로 이루어지는 얇은 막(106)이 하드 마스크와 같은 기능을 하기 때문에, 깊은 홀(107)을 형성할 때에, 보쉬 프로세스와 같이 에칭 공정과 중합 공정을 반복할 필요가 없다. 따라서, 보쉬 프로세스에서 문제가 되고 있는 스캘럽이 발생하지 않아, 깊은 홀(107)을 좋은 형상으로 형성할 수 있다.
또한, 보쉬 프로세스에서는 대략 동일한 정도의 시간 길이를 가지는 에칭 공정 및 중합 공정을 교호로 반복하여 깊은 홀을 형성하기 때문에, 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율은 대략 1 / 2이다. 한편, 본 실시예에서는 보쉬 프로세스의 중합 공정에 상당하는 제 1 에칭 공정을 1 회 행하면 된다. 또한, 제 1 에칭 공정과 보쉬 프로세스의 에칭 공정에 상당하는 제 2 에칭 공정과의 시간의 길이의 비율은, 예를 들면 1 : 10 정도로 할 수 있다. 따라서, 본 실시예에서는 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율은, 예를 들면 10 / 11 정도로 할 수 있고, 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율을 증대시킬 수 있다. 즉, 보쉬 프로세스에 비해 높은 에칭 속도로 기판에 깊은 홀 등의 홀을 형성할 수 있다.
또한, 본 실시예에서는 보쉬 프로세스에서 이용하는 CHF3 가스 등의 CF계(플루오로 카본계) 가스를 퇴적시키는 중합 공정을 가지고 있지 않다. 따라서, 깊은 홀의 측벽에 이물 등이 부착되어 반도체 장치의 특성이 열화되는 것을 방지할 수 있다.
또한, 본 실시예에서는 하부 전극에 고주파를 중첩하는 방식의 플라즈마 에칭 장치를 이용하여 반도체 장치의 제조 방법을 행하지만, 플라즈마 에칭 장치에 한정되지 않고, ICP 플라즈마 장치 등을 이용하여 행하는 것이 가능하다. 단, 저바이어스에 의한 플라즈마 처리를 행할 수 있는 것이 필요하기 때문에, 하부 전극에 고주파 전력을 공급 가능한 구성의 장치의 경우에는 공급하는 고주파 전력의 주파수를 40 MHz 이상으로 하는 것이 바람직하다.
이어서, 도 6 및 도 7을 참조하여, 제 2 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 6은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다. 도 7은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다. 또한, 이하에서는 앞서 설명한 부분에는 동일한 부호를 부여하여, 설명을 생략하는 경우가 있다(이하의 실시예에 대해서도 동일함).
본 실시예에 따른 반도체 장치의 제조 방법은 제 1 실시예에서의 예비 에칭 공정(단계(S12))을 행하지 않는다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 6에 나타낸 바와 같이, 설치 공정(단계(S21)), 제 1 에칭 공정(단계(S22)), 제 2 에칭 공정(단계(S23)) 및 제 3 에칭 공정(단계(S24))을 가진다.
먼저, 단계(S21)의 설치 공정을 행한다. 단계(S21)은 제 1 실시예에서의 단계(S11)과 동일하다. 도 7의 (a)는 단계(S21)를 행한 후의 기판의 구조를 나타낸다.
단, 본 실시예에서는, 후술하는 바와 같이, 개구부(103a)의 개구 폭 치수(W21)에 대한 포토레지스트막(102a)의 두께 치수(T2)의 비율인 애스펙트비(T2 / W2)를, 예를 들면 1 정도까지 크게 한다. 따라서, 개구부(103a)의 개구 폭 치수(W2)에도 의하지만, 예를 들면 개구부(103a)의 개구 폭 치수(W2)가 제 1 실시예에서의 개구 폭 치수(W1)와 동일할 경우에는 포토레지스트막(102a)의 두께 치수(T2)를 제 1 실시예에서의 두께 치수(T1)보다 크게 한다.
이어서, 단계(S22)의 제 1 에칭 공정을 행한다. 단계(S22)에서는 포토레지스트막(102a)을 마스크로 하고, 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 기판(101)을 플라즈마 에칭한다. 또한, 기판(101)에 걸리는 자기 바이어스 전압을 낮게 억제한 조건을 이용하여 플라즈마 에칭한다. 도 7의 (b)는 단계(S22)를 행한 후의 기판의 구조를 나타낸다.
단계(S22)에서는 기판(101)을 SF6 / O2 / SiF4로 이루어지는 제 1 혼합 가스를 이용하여, 기판(101)에 걸리는 자기 바이어스 전압을 낮게 억제한 조건을 이용하여 에칭한다. 또한, 동시에 포토레지스트(102a)의 표면에 실리콘 산화물로 이루어지는 얇은 막(106a)을 형성한다. 가스의 유량을 SF6은 60 sccm, O2는 120 sccm, SiF4는 600 sccm로 하고, 처리 용기(2) 내의 압력은 20.1 Pa(150 mTorr 상당)로 한다. 또한, 하부 전극(9)에 재치된 기판(101)의 자기 바이어스 전압(Vdc)이 50 V 이하의 저바이어스 조건이 되도록 하여 행한다. 이러한 저바이어스 조건으로 하기 위하여, 제 1 주파수(ω1)의 제 1 고주파 전력(P1)은 1100 W로 하고, 제 2 주파수(ω2)의 제 2 고주파 전력(P2)은 50 W로 한다. 가스의 비율, 압력, 파워는 원하는 에칭 형상·에칭 레이트에 따라 적절히 변경할 수 있다. 이 조건으로 30 ~ 90 초간 에칭을 행한다. 이 때, 기판 온도는 10 ~ 60℃ 정도로, 처리 용기(2)의 내벽보다 저온이 되도록 제어한다. 또한, 상기의 조건에 의해 얻어지는 에칭 레이트는, 예를 들면 3 ~ 10 μm/min이다.
여기서, 기판(101)의 자기 바이어스 전압(Vdc)을 50 V 이하로 하는 것은, 제 1 실시예와 마찬가지로, 포토레지스트막(102a)을 플라즈마로부터 보호하기 위함이다. 혹은, 기판 온도 등 다른 프로세스 조건에 의해 포토레지스트막(102a)을 플라즈마로부터 보호할 수 있으면, 기판(101)의 자기 바이어스 전압(Vdc)을 50 V보다 크게 할 수도 있다.
또한, 본 실시예에서는 미리 예비 에칭 공정을 행하고 있지 않기 때문에, 단계(S22)를 행하기 전에 기판(101)에 홀은 형성되어 있지 않다. 그러나, 개구부(103a)의 개구 폭 치수(W2)에 대한 포토레지스트막(102a)의 두께 치수(T2)의 비율인 애스펙트비(T2 / W2)를, 예를 들면 1 정도까지 크게 하고 있다. 이에 따라, 포토레지스트막(102a)의 표면에 산화물로 이루어지는 얇은 막(106a)을 형성할 때에, 개구부(103a)의 바닥인 기판(101)의 표면에 실리콘 산화물로 이루어지는 얇은 막이 형성되는 것을 방지할 수 있다.
혹은, 제 1 주파수(ω1)의 제 1 고주파 전력(P1) 및 제 2 주파수(ω2)의 제 2 고주파 전력(P2)을 조정하여, 실리콘 산화물로 이루어지는 얇은 막(106a)의 퇴적 속도를 크게 해도 좋다. 이 방법에 의해서도, 개구부(103a)의 바닥인 기판(101)의 표면에 실리콘 산화물로 이루어지는 얇은 막이 형성되는 것을 방지할 수 있다.
그 결과, 도 7의 (b)에 도시한 바와 같이, 개구부(103a)를 개재하여 기판(101)에 홀(105a)이 형성된다. 이와 함께, 포토레지스트막(102a)의 표면에는 약 100 nm 정도의 두께의 실리콘 산화물로 이루어지는 얇은 막(106a)이 퇴적된다. 이 때의 얇은 막(106a)이 퇴적되는 퇴적 레이트는, 예를 들면 0.1 ~ 0.5 μm/min이다.
또한, 도 7의 (b)에 도시한 포토레지스트막(102a)의 두께는, 도 7의 (a)에 도시한 포토레지스트막(102a)의 두께(T2)와 동일하게 기재되어 있다. 그러나, 단계(S22)의 프로세스 조건에 따라서는 포토레지스트막(102a)의 표면이 에칭되어, 도 7의 (b)에 도시한 포토레지스트막(102a)의 두께가 도 7의 (a)에 도시한 포토레지스트막(102a)의 두께(T2)보다 작게 되는 경우도 있다.
이 후, 단계(S23)의 제 2 에칭 공정 및 단계(S24)의 제 3 에칭 공정을 행한다. 단계(S23) 및 단계(S24)는 각각 제 1 실시예에서의 단계(S14) 및 단계(S15)와 동일하다. 도 7의 (c) 및 도 7의 (d)는 각각 단계(S23) 및 단계(S24)를 행한 후의 기판의 구조를 나타낸다.
또한, 본 실시예에서의 ‘깊은 홀’도, 제 1 실시예와 마찬가지로, 본 발명에서의 ‘홀’에 상당한다. 또한, 깊은 홀이란 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 의미한다.
본 실시예에서도, 제 1 에칭 공정에서 형성된 실리콘 산화물로 이루어지는 얇은 막이, 이어서 행하는 제 2 에칭 공정에서 하드 마스크와 같은 기능을 한다. 따라서, 보쉬 프로세스에서 문제가 되고 있는 스캘럽이 발생하지 않아, 깊은 홀을 좋은 형상으로 형성할 수 있다. 또한, 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율을 증대시킬 수 있다. 따라서, 본 실시예에서도 기판 상에 형성한 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀 등의 홀을 형성할 수 있다.
또한, 본 실시예에서는 포토레지스트막의 개구부의 애스펙트비를 1 정도로 크게 하거나 프로세스 조건을 조정함으로써, 예비 에칭 공정을 생략할 수 있다. 이에 따라, 기판 상에 형성한 포토레지스트막을 마스크로 하여 깊은 홀 등의 홀을 형성하기 위한 공정을 간략화할 수 있다.
이어서, 도 8 및 도 9를 참조하여, 제 3 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 8은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다. 도 9는 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다.
본 실시예에 따른 반도체 장치의 제조 방법은 제 1 실시예에서의 제 3 에칭 공정(단계(S15)) 대신에, 포토레지스트 제거 공정을 행한다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 8에 나타낸 바와 같이, 설치 공정(단계(S31)), 예비 에칭 공정(단계(S32)), 제 1 에칭 공정(단계(S33)), 제 2 에칭 공정(단계(S34)) 및 포토레지스트 제거 공정(단계(S35))을 가진다.
먼저, 단계(S31)의 설치 공정부터 단계(S34)의 제 2 에칭 공정을 행한다. 단계(S31)부터 단계(S34)의 각 단계는 제 1 실시예에서의 단계(S11)부터 단계(S14)의 각 단계와 동일하다. 도 9의 (a)부터 도 9의 (d)는 각각 단계(S31)부터 단계(S34)의 각 단계를 행한 후의 기판의 구조를 나타낸다.
또한, 본 실시예에서의 ‘깊은 홀’도, 제 1 실시예와 마찬가지로, 본 발명에서의 ‘홀’에 상당한다. 또한, 깊은 홀이란 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 의미한다.
본 실시예에서는, 단계(S34)까지를 행한 다음, 단계(S35)의 포토레지스트 제거 공정을 행한다. 단계(S35)에서는, 예를 들면 리프트 오프에 의해, 포토레지스트막(102) 및 실리콘 산화물로 이루어지는 얇은 막(106)을 제거한다. 도 9의 (e)는 단계(S35)를 행한 후의 기판의 구조를 나타낸다.
단계(S35)에서는 플라즈마 에칭 장치 내에서 단계(S34)까지를 행하여 기판(101)에 깊은 홀(107)을 형성한 다음, 기판(101)을 플라즈마 에칭 장치로부터 취출한다. 그리고, 유기 용제 등의 리프트 오프 용제 중에 기판(101)을 침지하거나 혹은 리프트 오프 용제를 기판(101)의 표면으로 공급함으로써, 포토레지스트막(102)을 용해 제거하고, 포토레지스트막(102)과 함께 실리콘 산화물로 이루어지는 얇은 막(106)을 제거한다.
또한, 단계(S35)에서는 포토레지스트막(102)과 실리콘 산화물로 이루어지는 얇은 막(106)을 함께 제거할 수 있으면, 리프트 오프에 한정되지 않고, 각종의 방법을 이용할 수 있다.
본 실시예에서도, 제 1 에칭 공정에서 형성된 실리콘 산화물로 이루어지는 얇은 막이, 이어서 행하는 제 2 에칭 공정에서 하드 마스크와 같은 기능을 한다. 따라서, 보쉬 프로세스에서 문제가 되고 있는 스캘럽이 발생하지 않아, 깊은 홀을 좋은 형상으로 형성할 수 있다. 또한, 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율을 증대시킬 수 있다. 따라서, 본 실시예에서도, 기판 상에 형성한 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀 등의 홀을 형성할 수 있다.
또한, 본 실시예에서는, 리프트 오프 등에 의해 포토레지스트막과 실리콘 산화물을 함께 제거함으로써, 제 3 에칭 공정을 생략할 수 있다. 이에 따라, 기판 상에 형성한 포토레지스트막을 마스크로 하여 깊은 홀 등의 홀을 형성하기 위한 공정을 간략화할 수 있다.
이어서, 도 10 및 도 11을 참조하여, 제 4 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 10은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 순서도이다. 도 11은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정에서의 기판의 구조를 모식적으로 도시한 단면도이다.
본 실시예에 따른 반도체 장치의 제조 방법은, 제 2 실시예에서의 제 3 에칭 공정(단계(S24)) 대신에, 포토레지스트 제거 공정을 행한다.
본 실시예의 반도체 장치의 제조 방법은, 도 10에 나타낸 바와 같이, 설치 공정(단계(S41)), 제 1 에칭 공정(단계(S42)), 제 2 에칭 공정(단계(S43)) 및 포토레지스트 제거 공정(단계(S44))을 가진다.
먼저, 단계(S41)의 설치 공정부터 단계(S43)의 제 2 에칭 공정을 행한다. 단계(S41)부터 단계(S43)의 각 단계는 제 2 실시예에서의 단계(S21)부터 단계(S23)의 각 단계와 동일하다. 도 11의 (a)부터 도 11의 (c)는 각각 단계(S41)부터 단계(S43)의 각 단계를 행한 후의 기판의 구조를 나타낸다.
단, 본 실시예에서도, 제 2 실시예와 마찬가지로, 개구부(103a)의 개구 폭 치수(W2)에 대한 포토레지스트막(102a)의 두께 치수(T2)의 비율인 애스펙트비(T2 / W2)를, 예를 들면 1 정도까지 크게 한다. 따라서, 개구부(103a)의 개구 폭 치수(W2)에도 의하지만, 예를 들면 개구부(103a)의 개구 폭 치수(W2)가 제 1 실시예에서의 개구 폭 치수(W1)와 동일할 경우에는, 포토레지스트막(102a)의 두께 치수(T2)를 제 1 실시예에서의 두께 치수(T1)보다 크게 한다.
또한, 본 실시예에서의 ‘깊은 홀’도, 제 1 실시예와 마찬가지로, 본 발명에서의 ‘홀’에 상당한다. 또한, 깊은 홀이란 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 의미한다.
본 실시예에서는, 단계(S43)까지를 행한 다음, 단계(S44)의 포토레지스트 제거 공정을 행한다. 단계(S44)는 제 3 실시예에서의 단계(S35)와 동일하다. 도 11의 (d)는 단계(S44)를 행한 후의 기판의 구조를 나타낸다.
본 실시예에서도, 제 1 에칭 공정에서 형성된 실리콘 산화물로 이루어지는 얇은 막이, 이어서 행하는 제 2 에칭 공정에서 하드 마스크와 같은 기능을 한다. 따라서, 보쉬 프로세스에서 문제가 되고 있는 스캘럽이 발생하지 않아, 깊은 홀을 좋은 형상으로 형성할 수 있다. 또한, 전체의 프로세스 시간에 차지하는 에칭 공정의 시간의 비율을 증대시킬 수 있다. 따라서, 본 실시예에서도, 기판 상에 형성한 포토레지스트막을 마스크로 하여 높은 에칭 속도 및 높은 선택비로 좋은 형상으로 기판에 깊은 홀 등의 홀을 형성할 수 있다.
또한, 본 실시예에서는, 예비 에칭 공정 및 제 3 에칭 공정을 생략할 수 있다. 이에 따라, 기판 상에 형성한 포토레지스트막을 마스크로 하여 깊은 홀 등의 홀을 형성하기 위한 공정을 더욱 간략화할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 기술했지만, 본 발명은 이러한 특정의 실시예에 한정되지 않고, 특허 청구의 범위 내에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
또한, 본 발명은 실리콘 기판 상에 반도체 장치를 제조할 경우에만 적용되는 것은 아니고, 예를 들면 SOI(Silicon On Insulator) 기판 등 각종의 기판 상에 반도체 장치를 제조할 경우에도 적용 가능하다.
또한, 본 발명의 바람직한 실시예에서는, 기판을 에칭하여 수십 ~ 수백 μm 정도의 깊이의 깊은 홀을 형성하는 반도체 장치의 제조 방법에 대하여 설명했다. 그러나, 기판을 에칭하여 형성하는 홀은 깊은 홀에 한정되지 않는다. 따라서, 본 발명은 수십 μm 정도 이하의 깊이보다 얕은 홀을 형성할 경우에도 적용 가능하다.
본 국제출원은 2009년 12월 1일에 출원된 일본국특허출원 2009-273840호에 기초하는 우선권을 주장하는 것이며, 일본국특허출원 2009-273840호의 전 내용을 본 국제출원에 원용한다.

Claims (8)

  1. 기판 상에 개구부를 가지는 포토레지스트막이 형성된 상기 기판을 에칭 챔버 내에 설치하는 설치 공정과,
    상기 포토레지스트막을 마스크로 하고, 적어도 SiF4와 O2를 포함하는 제 1 혼합 가스를 이용하여, 상기 에칭 챔버 내에 설치된 상기 기판을 플라즈마 에칭하는 제 1 에칭 공정과,
    상기 제 1 에칭 공정에 이어서, 적어도 SF6과 O2와 HBr를 포함하는 제 2 혼합 가스를 이용하여 상기 기판을 플라즈마 에칭하여, 상기 기판에 홀을 형성하는 제 2 에칭 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판은 실리콘 기판이며, 상기 제 1 에칭 공정에서, 상기 포토레지스트막의 표면 상에 실리콘 산화막이 형성되고, 상기 제 2 에칭 공정에서, 상기 실리콘 산화막이 플라즈마에 대하여 마스크로서 기능하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 에칭 공정 전에, 미리 상기 개구부의 개구 폭 치수와 대략 동일한 깊이까지 상기 기판을 에칭하는 예비 에칭 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 에칭 공정에 이어서, 플루오로 카본을 포함하는 가스를 이용하여, 상기 기판을 에칭하는 제 3 에칭 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 설치 공정에서, 상기 기판을 상기 에칭 챔버 내에 설치된 재치대(載置臺)에 재치하고,
    상기 제 3 에칭 공정에서, 상기 재치대에 재치된 상기 기판의 자기(自己) 바이어스 전압이 50 V 이하인 조건으로 에칭하는 것을 특징으로 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 에칭 공정에서, 상기 재치대에 재치된 상기 기판의 자기 바이어스 전압이 50 V 이하인 조건으로 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 기판은 실리콘 기판이며, 상기 제 1 에칭 공정에서, 상기 포토레지스트막의 표면 상에 실리콘 산화막이 형성되고, 상기 제 2 에칭 공정에서, 상기 실리콘 산화막이 플라즈마에 대하여 마스크로서 기능하고, 상기 제 3 에칭 공정에서, 상기 실리콘 산화막이 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 에칭 공정에 이어서, 리프트 오프 용제를 이용하여, 상기 기판으로부터 상기 포토레지스트막을 제거하는 포토레지스트 제거 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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