KR100680502B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100680502B1
KR100680502B1 KR1020050087764A KR20050087764A KR100680502B1 KR 100680502 B1 KR100680502 B1 KR 100680502B1 KR 1020050087764 A KR1020050087764 A KR 1020050087764A KR 20050087764 A KR20050087764 A KR 20050087764A KR 100680502 B1 KR100680502 B1 KR 100680502B1
Authority
KR
South Korea
Prior art keywords
chamber
semiconductor device
manufacturing
etching
photoresist pattern
Prior art date
Application number
KR1020050087764A
Other languages
English (en)
Inventor
주상민
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050087764A priority Critical patent/KR100680502B1/ko
Application granted granted Critical
Publication of KR100680502B1 publication Critical patent/KR100680502B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 공정 시간을 단축시키는 반도체 소자의 제조 방법으로서, 챔버 내에서 소정의 하부 구조를 가지는 반도체 기판 위에 절연막 및 감광막 패턴을 차례로 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 제1 식각 조건으로 절연막을 식각하여 절연막에 비아홀을 형성하는 단계, 그리고 제2 식각 조건으로 감광막 패턴을 제거하는 단계를 포함하고, 비아홀 형성 단계 및 감광막 패턴 제거 단계는 동일한 챔버에서 진행한다. 이와 같이, 동일한 챔버 내에서 비아홀 형성을 위한 식각 공정 및 감광막을 제거하기 위한 식각 공정을 진행함에 따라 공정이 단순화되며 생산비를 절감할 수 있다.
반도체 소자, 비아홀, 챔버

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 한 실시예에 따른 고밀도 플라스마를 이용한 식각 장비의 개략도이다.
도 2는 본 발명의 한 실시예를 설명하기 위한 공정 순서도이다.
도 3은 본 발명의 한 실시예에 따른 반도체 소자 제조 공정의 중간 단계에서의 반도체 소자의 단면도이다.
도 4는 도 3의 다음 단계에서의 단면도이다.
도 5는 도 4의 다음 단계에서의 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막 위에 감광막 패턴을 형성하고, 금속 배선 패 턴이 형성될 부위의 절연막을 감광막 패턴을 마스크로 하여 식각함으로써 비아홀을 형성하고, 감광막을 제거한 다음, 베리어 메탈과 텅스텐을 이용하여 비아홀을 채우는 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다. 여기서, 감광막 제거 공정은 고온일수록 감광제 제거율이 증가하므로 150℃ 내지 300℃의 고온에서 진행된다.
이러한 비아홀을 형성하는 공정과 감광막을 제거하는 공정은 각기 다른 장비에서 진행되므로 공정 진행 시간이 길어질 수 있다.
따라서, 본 발명의 기술적 과제는 공정 시간을 단축시키는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 챔버 내에서 소정의 하부 구조를 가지는 반도체 기판 위에 절연막 및 감광막 패턴을 차례로 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 하여 제1 식각 조건으로 상기 절연막을 식각하여 상기 절연막에 비아홀을 형성하는 단계, 그리고 제2 식각 조건으로 상기 감광막 패턴을 제거하는 단계를 포함하고, 상기 비아홀 형성 단계 및 상기 감광막 패턴 제거 단계는 동일한 상기 챔버에서 진행한다.
상기 제1 식각 조건은 10sccm 내지 50sccm의 불화탄소(CF4), 1sccm 내지 10sccm의 산소(O2) 및 100sccm 내지 800sccm의 아르곤(Ar)을 주입하고, 상기 챔버 내부의 온도는 10℃ 내지 30℃이고, 상기 챔버 내부의 압력은 80mTorr 내지 130mTorr이며, 상기 챔버에 공급되는 플라스마 전력은 400W 내지 600W일 수 있다.
상기 제2 식각 조건은 200sccm 내지 500sccm의 질소(N2), 및 1,000sccm 내지 3,000sccm의 산소(O2)를 주입하고, 상기 챔버 내부의 온도는 10℃ 내지 30℃로 이고, 상기 챔버 내부의 압력은 250mTorr 내지 350mTorr일 수 있다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 제조 장치를 개략적으로 도시한 도면이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 반도체 소자의 제조 장치인 챔버(100)는 유도 코일(도시하지 않음)에 의해 둘러싸여 있다.
챔버(100) 내부에는 웨이퍼(wafer)(200)를 들어 올려 지지하는 척(chuck)(121)과 웨이퍼(200)를 상하로 이동할 수 있는 웨이퍼 리프트(wafer lift)(130)가 있다.
이러한 챔버(100)는 바이어스 전원(bias power source)(150) 및 플라스마 전원(plasma power source)(140)에 접속된다.
또한, 챔버(100) 내부에 식각 가스를 각각 공급하는 식각 가스 저장소(160)가 가스 배관(110)을 통해 챔버(100)에 연결되어 있다.
그러면 이와 같은 장비를 이용한 본 발명의 공정을 도 2 내지 도 5를 참고로하여 상세히 설명한다.
도 2는 본 발명의 한 실시예를 설명하기 위한 공정 순서도이고, 도 3은 본 발명의 한 실시예에 따른 반도체 소자 제조 공정의 중간 단계에서의 반도체 소자의 단면도이고, 도 4는 도 3의 다음 단계에서의 단면도이고, 도 5는 도 4의 다음 단계에서의 단면도이다.
우선, 도 3에 도시한 바와 같이, 소정의 구조를 가지는 반도체 기판(1) 위에 절연막(2) 및 감광막(3)이 차례로 형성되어 있는 웨이퍼(200)를 공정 챔버(100) 내로 로딩(loading)하여 챔버(100) 내에 설치된 척(chuck)(121) 상에 고정한다(S10).
그런 다음, 감광막(3)을 마스크로 하여 플라스마(plasma) 식각 공정을 진행하기 위해 챔버(100) 내로 식각 가스 저장소(160)에 저장된 식각 가스를 주입한다. 이때, 식각 가스는 10sccm 내지 50sccm의 불화탄소(CF4), 10sccm 이하의 산소(O2) 및 100sccm 내지 800sccm 정도의 아르곤(Ar)이다.
이어, 챔버(100)에 플라스마 전력을 400W 내지 600W로 인가하여 비아홀(4)을 형성한다(S20). 이때, 바이어스 전력은 인가하지 않는 것이 바람직하며, 챔버(100) 내부의 온도는 10℃ 내지 30℃로, 압력은 80mTorr 내지 130mTorr로 하는 것이 바람직하다.
플라스마 식각 공정은 챔버(100)에 라디오 주파수(RF)를 인가하여 플라스마를 형성하고, 이에 따라 생성된 각 가스의 이온들을 가속하여 웨이퍼(200)를 식각하는 방식이다.
이러한 공정을 통하여 도 4에 도시한 바와 같이, 절연막(2)이 식각되어 비아홀(via hole)(4)이 형성된다.
다음, 챔버(100) 내의 공기를 진공 펌프(도시하지 않음)를 이용하여 배기시켜 챔버(100) 내의 공간을 진공 상태로 만든다. 이러한 펌핑(pumping) 공정은 공정 시작부터 공정을 마칠때까지 연속적으로 이루어진다.
이어, 식각 공정을 진행한 챔버(100) 내에서 감광막(3)을 제거하기 위한 공정을 진행하기 위하여 400W 내지 600W로 인가된 플라스마 전력을 차단한다.
그런 다음, 감광막(3)을 제거하기 위한 공정을 진행하기 위해 챔버(100) 내로 식각 가스를 주입한다. 이때, 식각 가스는 200sccm 내지 500sccm의 질소(N2)와 1,000sccm 내지 3,000sccm정도의 산소(O2)이다.
다음, 플라스마 전원(140)에 400W 내지 600W의 전력을 공급한다. 이와 같은 공정을 진행함으로써 도 5에 도시한 바와 같이, 감광막(3)이 제거된다(S30). 이 때, 바이어스 전원(150)에는 전력을 공급하지 않는 것이 바람직하며, 챔버(100) 내부의 온도는 10℃ 내지 30℃로, 압력은 250mTorr 내지 350mTorr로 하는 것이 바람직하다.
이와 같이 본 발명에서의 감광막(3) 식각 공정은 종래에 150℃ 내지 300℃의 고온에서 진행된 것에 반해 10℃ 내지 30℃의 저온에서 진행되므로 생산비가 절감될 수 있다.
또한, 동일한 챔버(100) 내에서 비아홀(4) 형성을 위한 식각 공정 및 감광막을 제거하기 위한 식각 공정을 진행함에 따라 공정이 단순화 될 수 있다.
본 발명에 따르면 동일한 챔버 내에서 비아홀 형성을 위한 식각 공정 및 감광막을 제거하기 위한 식각 공정을 진행함에 따라 공정이 단순화되며 생산비를 절감할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 챔버 내에서 소정의 하부 구조를 가지는 반도체 기판 위에 절연막 및 감광막 패턴을 차례로 형성하는 단계,
    상기 챔버 내부의 온도가 10℃ 내지 30℃인 상태에서, 상기 감광막 패턴을 식각 마스크로 하여 제1 식각 조건으로 상기 절연막을 식각하여 상기 절연막에 비아홀을 형성하는 단계, 그리고
    상기 챔버 내부의 온도가 10℃ 내지 30℃인 상태에서, 제2 식각 조건으로 상기 감광막 패턴을 제거하는 단계
    를 포함하고,
    상기 비아홀 형성 단계 및 상기 감광막 패턴 제거 단계는 동일한 상기 챔버에서 진행되는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 식각 조건은 10sccm 내지 50sccm의 불화탄소(CF4), 1sccm 내지 10sccm의 산소(O2) 및 100sccm 내지 800sccm의 아르곤(Ar)을 주입하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제2항에서,
    상기 챔버 내부의 압력은 80mTorr 내지 130mTorr인 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 챔버에 공급되는 플라스마 전력은 400W 내지 600W인 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 제2 식각 조건은 200sccm 내지 500sccm의 질소(N2), 및 1,000sccm 내지 3,000sccm의 산소(O2)인 반도체 소자의 제조 방법.
  7. 삭제
  8. 제6항에서,
    상기 챔버 내부의 압력은 250mTorr 내지 350mTorr인 반도체 소자의 제조 방법.
KR1020050087764A 2005-09-21 2005-09-21 반도체 소자의 제조 방법 KR100680502B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050087764A KR100680502B1 (ko) 2005-09-21 2005-09-21 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050087764A KR100680502B1 (ko) 2005-09-21 2005-09-21 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100680502B1 true KR100680502B1 (ko) 2007-02-08

Family

ID=38105825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050087764A KR100680502B1 (ko) 2005-09-21 2005-09-21 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100680502B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118830A (ja) * 1999-10-19 2001-04-27 Tokyo Electron Ltd プラズマ処理方法
JP2003100719A (ja) * 2001-09-26 2003-04-04 Tokyo Electron Ltd 処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118830A (ja) * 1999-10-19 2001-04-27 Tokyo Electron Ltd プラズマ処理方法
JP2003100719A (ja) * 2001-09-26 2003-04-04 Tokyo Electron Ltd 処理方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
13118830 *
15100719 *

Similar Documents

Publication Publication Date Title
KR100465947B1 (ko) 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정
KR101811910B1 (ko) 질화규소막에 피처를 에칭하는 방법
KR101772701B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
KR102071732B1 (ko) 반도체 장치의 제조 방법 및 컴퓨터 기록 매체
JP2008198659A (ja) プラズマエッチング方法
KR101295889B1 (ko) 반도체 장치의 제조 방법
JP3950446B2 (ja) 異方性エッチング方法
KR100680502B1 (ko) 반도체 소자의 제조 방법
KR100669560B1 (ko) 반도체 소자의 도전 배선 형성 방법
JP2001156041A (ja) 半導体装置の製造方法及びその製造装置
JP2000164571A (ja) コンタクトホール形成方法およびプラズマエッチング方法
CN110808228B (zh) 蚀刻方法和半导体器件的制造方法
KR100657762B1 (ko) 반도체 소자의 제조 방법
JP2022538595A (ja) 選択的不動態化のために標的蒸着を用いてフィーチャをエッチングするための方法
JP2900525B2 (ja) 半導体装置の製造方法
KR100282416B1 (ko) 반도체소자의제조방법
JP2004327507A (ja) 半導体装置の製造方法
KR100214500B1 (ko) 반도체소자 제조방법
JP3722772B2 (ja) 半導体装置の製造方法
KR100641480B1 (ko) 반도체 기판의 폴리머 제거방법
JPH0590420A (ja) 接続孔の形成方法
KR100782325B1 (ko) 반도체 소자의 제조 방법
KR100274345B1 (ko) 반도체 소자의 금속배선 형성 방법
KR20000060960A (ko) 고밀도 플라즈마 식각 설비를 사용한 반도체소자의 알루미늄막식각 방법
JP2000150471A (ja) エッチング装置及びこれを用いた半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee