TWI445080B - Manufacturing method of semiconductor device - Google Patents
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Description
本發明係關於一種以電漿蝕刻於基板形成深孔之半導體裝置之製造方法。
近年來，三維構裝技術作為半導體裝置之積體化手法之一受到矚目。於三維構裝技術當中，有一種方法係於已製作積體電路之基板形成深孔，於上下方向積層而於深孔內以銅等作成配線，以立體方式配置基板來提高積體度之方法。此形成深孔之方法，如何以迅速、便宜費用來形成深孔為重要之事。
作為對基板形成深孔之方法，已知有於已製作積體電路之基板上，作成阻劑圖案(具備用以作成深孔之開口部)，以阻劑圖案(具有開口部之光阻膜)為罩體利用電漿進行蝕刻之方法。阻劑圖案乃塗佈光阻形成光阻膜，經過露光以及顯影之製程所形成者。對形成有光阻膜(具有開口部)之基板進行蝕刻之情況，尤其已知有一種讓形成孔之蝕刻製程與使得聚合物附著之聚合製程交互反覆進行而形成深孔之所謂的「波希程序(Bosch process)」之手法(參見例如專利文獻1)。於蝕刻製程中係使用SF6
氣體與Ar氣體之混合氣體來形成孔。於聚合製程係使用CHF3
氣體與Ar氣體之混合氣體於孔之內壁以及基板表面附著聚合物。
習知技術文獻
專利文獻1 日本特開2007-129260號公報
但是，波希程序會因為使得蝕刻製程與聚合製程交互反覆進行，而於深孔之側壁形成被稱為小滲孔(scallop)之微細凹凸。若形成此種微細凹凸，當於其後之製程於深孔側壁形成絕緣膜之情況，會有被覆側壁之被覆率降低，被覆性惡化之虞。
為了避免此問題，有人檢討其他程序之適用。但是，於蝕刻矽之程序中，難以確保其與光阻膜之充分高選擇比。當無法充分提高其與光阻膜之選擇比，則在形成數十～數百μm程度之深度的深孔之間，有時光阻膜會消失。一旦光阻膜消失，會有於開口部以外之基板表面受到蝕刻而發生基板表面之表面粗糙的問題。此外，愈往深孔之底部側，深孔之孔寬變得愈細，無法於基板以良好形狀形成深孔，此為問題所在。
此外，於波希程序，係使得具有大致相同程度之時間長度的蝕刻製程與聚合製程交互地反覆進行來形成深孔。是以，整體程序時間中約一半的時間耗費在聚合製程，而有在全程序時間之平均蝕刻速度不高之問題。
本發明係鑑於上述問題點所得者，其目的在於提供一種半導體裝置之製造方法，能以於基板上所形成之光阻膜為罩體，以高蝕刻速度以及高選擇比於基板以良好形狀來形成深孔等孔。
為了解決上述課題，本發明之半導體裝置之製造方法，具有下述製程：設置製程，係將基板上形成有具開口部之光阻膜的該基板設置於蝕刻室內；第1蝕刻製程，以該光阻膜為罩體，使用至少含有SiF4
與O2
之第1混合氣體，對設置於該蝕刻室內之該基板進行電漿蝕刻；以及第2蝕刻製程，係接續於該第1蝕刻製程，使用至少含有SF6
與O2
與HBr之第2混合氣體，對該基板進行電漿蝕刻，而於該基板形成孔。
依據本發明之半導體裝置之製造方法，能以於基板上所形成之光阻膜為罩體，以高蝕刻速度以及高選擇比於基板以良好形狀形成深孔等孔。
以下，針對本發明之實施形態的半導體裝置之製造方法參照圖式來說明。
首先，參照圖1到圖5來針對第1實施形態之半導體裝置之製造方法作說明。
一開始參照圖1，針對用以進行本實施形態之半導體裝置之製造方法的電漿蝕刻裝置作說明。圖1係顯示電漿蝕刻裝置構成之概略截面圖。
如圖1所示般，電漿蝕刻裝置1具有處理容器2。處理容器2係由例如表面施行過陽極氧化處理而形成有氧化鋁膜之鋁所構成且處於接地狀態。於處理容器2之側面設有用以進行基板之搬出搬入的搬運口3。處理容器2之內部係藉由於搬運口3之外所設之閘閥4來保持於氣密狀態。於處理容器2之底面設有排氣口5，於排氣口5連接有外部之真空泵6。真空泵6係經由排氣口5來對處理容器2之內部進行真空排氣。處理容器2之上面有上部電極7，兼作為用以供給氣體之淋灑板。此外，於處理容器2之上面設有供給口7a，於供給口7a連接著氣體供給源8。氣體供給源8係經由供給口7a而將電漿蝕刻所需之氣體等供給於處理容器2內。
此外，處理容器2相當於本發明中之蝕刻室。
於處理容器2內係配置有下部電極9，而可載置作為被處理體之基板S(例如半導體晶圓)。下部電極9係經由整合器10而與第1高頻電源11以及第2高頻電源12連接著。於下部電極9之載置面下側內部設有與未圖示之高壓直流電源連接之未圖示之靜電夾電極。以石英所構成之聚焦環13係以圍繞基板S與下部電極9的方式配置著。於下部電極9之下面配置著由陶瓷等所構成之絕緣構件14。下部電極9係由保持構件15與波紋管16所支撐，可藉由未圖示之驅動部上下動。可上下動之波紋管16係藉由於波紋管16外側自保持構件15朝下方延伸之蓋體構件17以及自處理容器2底面朝上方向延伸蓋體構件18而被遮斷於處理容器2內之電漿環境氣氛之外。
此外，下部電極9係成為本發明之載置台所包含者。此外，將基板S載置於下部電極9一事，相當於將本發明之基板設置於蝕刻室。
其次，參照圖1來說明上述電漿蝕刻裝置之動作。
將基板S(具備後述之具有既定開口部之光阻膜作為罩體)從搬運口3搬入至電漿蝕刻裝置1之處理容器2內，載置於下部電極9上。載置基板S之後，打開未圖示之高壓直流電源的開關，將基板S以静電力固定於下部電極9上。於該狀態下自排氣口5利用真空泵6對處理容器2內進行排氣之後，自氣體供給源8經由淋灑板7而將處理氣體導入於處理容器2內。
作為上述處理氣體，係使用於SF6
氣體、O2
氣體添加有SiF4
氣體或HBr氣體之混合氣體。處理氣體之流量能以例如SF6
氣體為50～150sccm、O2
氣體為60～200sccm、SiF4
氣體為200～1000sccm、HBr氣體為20～200sccm之範圍進行組合。
將上述處理氣體設定於既定流量，以未圖示之溫度調節機構來將基板S、處理容器2內設定於既定溫度，於此狀態下，將處理容器2內之壓力設定於既定值。此外，對於下部電極9，係自第1高頻電源11將具有第1頻率ω1之第1高頻電力P1經由整合器10進行供給，且自第2高頻電源12將具有第2頻率ω2之第2高頻電力P2經由整合器10進行供給。
第1頻率ω1設定為100MHz，第2頻率02設定為13.56MHz。此處，分別之頻率並未固定於此，然為了控制自偏壓，至少使用1個頻率為40MHz以上之電源為佳。
其次，參照圖2以及圖3來說明本實施形態之半導體裝置之製造方法。圖2係用以說明本實施形態之半導體裝置之製造方法的各製程順序之流程圖。圖3係顯示本實施形態之半導體裝置之製造方法的各製程中基板構造之概略截面圖。
本實施形態之半導體裝置之製造方法，如圖2所示般，具有：設置製程(步驟S11)、預備蝕刻製程(步驟S12)、第1蝕刻製程(步驟S13)、第2蝕刻製程(步驟S14)以及第3蝕刻製程(步驟S15)。
剛開始，進行步驟S11之設置製程。步驟S11，係將形成有光阻膜102(具有開口部103)之基板101(與圖1所示基板S相同)設置於處理容器2內。圖3(a)係顯示進行步驟S11之後的基板構造。
如圖3(a)所示般，基板101係使用例如直徑300mm之單晶矽所構成之半導體晶圓。此外，於基板101表面事先形成光阻膜102，此光阻膜102經由光微影製程被圖案化而有用以形成深孔之開口部103。深孔多使用俯視具有圓形截面形狀者(例如直徑為2～20μm程度)。此時，開口部103於俯視上也具有同一形狀。於光阻膜102與基板101之間，視需要有時會形成抗反射膜或是用以保護已形成之半導體裝置的矽氧化膜。但是，即使此情況下，最表面會成為光阻膜102，光阻膜102會成為相對於電漿之罩體。
此外，如前述般當開口部俯視上具有圓形截面形狀之情況，意指後述之開口寬度尺寸W1為圓形開口部之直徑。
其次，使用光阻膜102作為罩體，進行半導體晶圓101之蝕刻。本實施形態之蝕刻係以複數之製程(步驟S12～步驟S15)來進行。
首先，進行步驟S12之預備蝕刻製程。步驟S12，乃事先自光阻膜102上面對基板101進行電漿蝕刻直到深度D1與開口部103之開口寬度尺寸W1大致相等，來形成孔104。圖3(b)係顯示經過步驟S12後之基板構造。
將圖3(a)所示之具備光阻膜102(具有開口部103)之基板101，使用由SF6
與O2
與SiF4
與HBr所構成之混合氣體(以下表記為「SF6
/O2
/SiF4
/HBr所構成之混合氣體」)，以可壓低對基板101所施加之自偏壓的條件進行蝕刻。氣體流量係設定為例如SF6
為60sccm、O2
為120sccm、SiF4
為600sccm、HBr為50sccm。處理容器2內之壓力係設定為20.1Pa(相當於150mTorr)。第1頻率ω1之第1高頻電力P1係設定為1100W，第2頻率ω2之第2高頻電力P2係設定為50W。氣體之比率、壓力、功率可依據所需要之蝕刻形狀、蝕刻速率來適宜變更。在此條件進行30～90秒之蝕刻。此時，基板溫度為10～60℃程度，設定為較處理容器2之內壁來得低溫。此外，以上述條件所得之蝕刻速率為例如5～15μm/min。
當開口部103之深度尺寸T1相對於光阻膜102之開口部103之開口寬度尺寸W1的比率亦即高寬比T1/W1小的情況下，於開口部103底的基板101表面也會形成矽氧化物所構成之薄膜。此處，開口部103之深度尺寸T1係與光阻膜102之厚度尺寸相同。若於開口部103底之基板101表面形成矽氧化物所構成之薄膜，則進行其後蝕刻之際，有時會阻礙基板101之蝕刻。
另一方面，於本實施形態，最初係進行加入若干蝕刻製程之步驟S12，事先蝕刻基板101來形成孔104。藉此，孔104距離光阻膜102上面之深度尺寸D1相對於開口部103之開口寬度尺寸W1的比率亦即高寬比D1/W1會變大。從而，可提高開口部103之表觀高寬比，可防止於步驟S13所形成之矽氧化物所構成之薄膜附著於開口部103底部。
具體而言，至少自光阻膜102上面將基板101加以蝕刻至與開口部103之開口寬度尺寸W1大致相等之深度D1，來形成孔104。可將深度尺寸D1相對於孔104之寬度尺寸W1(由於與開口部103之開口寬度尺寸大致相等故定為W1)之高寬比D1/W1設定為1以上。
其次，進行步驟S13之第1蝕刻製程。步驟S13，係以光阻膜102為罩體，使用至少含有SiF4
與O2
之第1混合氣體，對基板101進行電漿蝕刻。此外，以壓低對基板101所施加之自偏壓的條件進行電漿蝕刻。圖3(c)係顯示進行步驟S13之後之基板構造。
在步驟S13，係將於步驟S12進行電漿蝕刻直到蝕刻深度D1和光阻膜102所具有之開口部103之開口寬度尺寸W1大致相等為止而形成孔104的基板101，以由SF6
與O2
與SiF4
所構成之第1混合氣體(以下表記為「SF6
/O2
/SiF4
所構成之第1混合氣體」)來進行電漿蝕刻。此外，使用將於基板101所施加之自偏壓加以壓低之條件來進行電漿蝕刻。此外，此時，於光阻膜102之表面形成由矽氧化物所構成之薄膜106。將氣體流量設定成SF6
為60sccm、O2
為120sccm、SiF4
為600sccm，將處理容器2內之壓力設定為20.1Pa(相當於150mTorr)。此外，係使得於下部電極9所載置之基板101之自偏壓Vdc成為50V以下之低偏壓條件。為了成為如此低偏壓條件，例如將第1頻率ω1之第1高頻電力P1設定為1100W程度，將第2頻率ω2之第2高頻電力P2設定為50W以下程度。本步驟同樣地氣體之比率、壓力、功率可依據所需之蝕刻形狀、蝕刻速率來適宜變更。以此條件進行30～120秒之蝕刻。此時，基板溫度為10～60℃程度，控制成較處理容器2之內壁來得低溫。此外，以上述條件所得之蝕刻速率係例如為3～10μm/min。
此處，之所以將基板101之自偏壓Vdc設定為50V以下，乃因避免光阻膜102受電漿影響。若基板101之自偏壓Vdc大於50V，則有時光阻膜102會受到來自電漿之損害而被去除。從而，在步驟S13，係以基板101之自偏壓成為50V以下的方式來調整第1頻率ω1之第1高頻電力P1以及第2頻率ω2之第2高頻電力P2。
或是，只要隨基板溫度等其他程序條件而可避免光阻膜102受到電漿影響，則基板101之自偏壓Vdc亦可設定為大於50V。
其結果，如圖3(c)所示般，孔104會進而朝深度方向被蝕刻，經由開口部103而於基板101形成孔105。與此同時，於光阻膜102之表面沉積厚度約100nm程度之矽氧化物所構成之薄膜106。沉積薄膜106之沉積速率為例如0.1～0.5μm/min。
其次，進行步驟S14之第2蝕刻製程。於步驟S14，接續步驟S13，使用至少含有SF6
與O2
與HBr之第2混合氣體對基板101進行電漿蝕刻，於基板101形成深孔107。圖3(d)係顯示經過步驟S14後之基板構造。
於步驟S14，係接續步驟S13之第1蝕刻製程，使得基板101於處理容器2內保持在載置於下部電極9之狀態下，使用於SF6
/O2
/SiF4
所構成之第1混合氣體中進而添加有HBr、亦即SF6
/O2
/SiF4
/HBr所構成之第2混合氣體進行電漿蝕刻。將氣體流量設定成SF6
為60sccm、O2
為120sccm、SiF4
為600sccm、HBr為50sccm，處理容器2內之壓力係設定為20.1Pa(相當於150mTorr)。第1頻率ω1之第1高頻電力P1係設定為1200W，第2頻率ω2之第2高頻電力P2係設定為80W。本步驟也同樣地，氣體之比率、壓力、功率可依據所需之蝕刻形狀、蝕刻速率來適宜變更。於此條件下進行例如5分鐘蝕刻。此時，基板溫度設定為10～60℃程度，較處理容器2之內壁來得低溫。此外，以上述條件所得之蝕刻速率為例如5～15μm/min。
其結果，如圖3(d)所示般，可於殘留光阻膜102之狀態下，於基板101形成深度尺寸50～100μm程度之深孔107。如後述般，於步驟S13在光阻膜102之表面所形成之矽氧化物所構成之薄膜106，當於步驟S14以含有HBr之氣體進行蝕刻之際，扮演所謂硬罩體之功用。其結果，可避免光阻膜102受到電漿影響，可形成深孔107。
此外，本實施形態中之「深孔」係相當於本發明之「孔」。此外，所謂深孔意指深度數十～數百μm程度之深孔。
此處，參照圖4，來說明若省略步驟S13之製程，將無法以良好形狀形成深孔。圖4係顯示當省略步驟S13之製程之時，各製程中基板構造之概略截面圖。
圖4(a)係顯示經過步驟S11後之基板構造，顯示了與圖3(a)為同樣的構造。此外，由於步驟S12為為了防止於步驟S13所形成之矽氧化物所構成之薄膜附著於開口部103底部者，故於省略步驟S13之製程之同時也省略步驟S12之製程。
圖4(b)係顯示當省略步驟S12以及步驟S13之製程之時，經過步驟S14之後之基板構造。如圖4(b)所示般，若省略步驟S13(以及步驟S12)，則光阻膜102會因為蝕刻而完全消失。其結果，會於基板101表面整體形成細孔201，深孔202之形狀也會愈朝向底部變得愈細。結果，若省略步驟S13(以及步驟S12)將無法得到所需形狀之深孔。
如上述般，在進行到步驟S14之製程後，進行步驟S15之第3蝕刻製程。於步驟S15，使用含有氟碳之氣體，以低偏壓條件進行電漿蝕刻。圖3(e)係顯示於經過步驟S15後之基板構造。
於步驟S15，係接續於步驟S14之第2蝕刻製程，在基板101維持於載置在處理容器2內之下部電極9的狀態下，使用含氟碳之氣體、例如CF4
氣體進行電漿蝕刻。CF4
氣體流量設定為100sccm，處理容器2內之壓力設定為20.1Pa(相當於150mTorr)。第1頻率ω1之第1高頻電力P1係設定為500W，第2頻率ω2之第2高頻電力P2係設定為300W。以此條件進行1分鐘蝕刻。
其結果，如圖3(e)所示般，可將於光阻膜102表面所形成之矽氧化物所構成的薄膜106加以去除。藉由追加步驟S15之製程，可使得於更後續之製程將光阻膜102去除之際的製程加以簡略化。
其次，參照圖5，針對本實施形態之半導體裝置之製造方法能以基板上所設之光阻膜為罩體，以高蝕刻速度以及高選擇比而以良好形狀於基板形成深孔之事，與波希程序作比較來說明。圖5係顯示進行波希程序之際之各製程中基板構造之概略截面圖。
波希程序，如圖5(a)所示，當將形成有光阻膜302(具有開口部303)之基板301加以蝕刻之情況，一邊使得蝕刻製程與聚合製程交互地反覆進行，一邊形成圖5(d)般之深孔306。蝕刻製程，係使用SF6
氣體與Ar氣體之混合氣體將基板301蝕刻，如圖5(b)所示般形成孔304。聚合製程，如圖5(c)所示般，使用CHF3
氣體與Ar氣體之混合氣體而於孔304之內壁以及基板301表面(光阻膜302表面)附著聚合物305。
但是，波希程序，使得蝕刻製程與聚合製程反覆進行，會如圖5(d)所示般，於深孔306之側壁形成被稱為小滲孔之微細凹凸。一旦形成此微細凹凸，當於其後之製程在深孔306之側壁形成絕緣膜的情況，有造成被覆側壁之被覆率降低、被覆性變差之虞。
此外，於波希程序以外之程序，以光阻膜為罩體將基板加以蝕刻之情況，基板蝕刻速度相對於光阻膜蝕刻速度之比亦即選擇比為10～20程度。從而，有時於形成深度數十～數百μm程度之深孔之間，光阻膜會消失。
另一方面，於本實施形態，在第1蝕刻製程，係使用至少含有SiF4
與O2
之第1混合氣體，將開口部103底之基板101的一部份加以電漿蝕刻，且於光阻膜102之表面形成矽氧化物所構成之薄膜106。然後，當接續第1蝕刻製程使用進而含有HBr之第2混合氣體來進行第2蝕刻製程之際，於第1蝕刻製程所形成之薄矽氧化物所構成之薄膜106係扮演所謂硬罩體之功用。從而，即使於使用含HBr之第2混合氣體進行電漿蝕刻之際，也可避免光阻膜102受到電漿影響，可提高基板之蝕刻速度對光阻膜之蝕刻速度之比亦即選擇比。從而，於基板101內形成深孔107之間，光阻膜102不會消失，可形成所需深度之深孔107。
此外，於本實施形態，由於矽氧化物所構成之薄膜106係扮演硬罩體之功用，故於形成深孔107之際，毋需如波希程序般使得蝕刻製程與聚合製程反覆進行。從而，不會發生於波希程序所出現之問題(亦即出現小滲孔)，可以良好形狀形成深孔107。
此外，於波希程序，由於使得具有大致同程度之時間長度的蝕刻製程以及聚合製程交互地反覆進行來形成深孔，故蝕刻製程之時間於整體程序時間所占比率為約1/2。另一方面，於本實施形態，與波希程序之聚合製程相當之第1蝕刻製程只要進行1次即可。此外，可將第1蝕刻製程和相當於波希程序之蝕刻製程的第2蝕刻製程之時間長度的比率調整為例如1：10程度。從而，於本實施形態，蝕刻製程時間於整體程序時間所占之比率可成為例如10/11程度，可增加蝕刻製程時間於整體程序時間所占比率。亦即，相較於波希程序，能以高蝕刻速度於基板形成深孔等孔。
再者，於本實施形態，並不具有使得於波希程序所使用之CHF3
氣體等CF系(氟碳系)氣體沉積之聚合製程。從而，可防止異物等附著於深孔側壁導致半導體裝置之特性惡化。
此外，於本實施形態，係使用於下部電極採高頻重疊方式之電漿蝕刻裝置來進行半導體裝置之製造方法，惟不限定於電漿蝕刻裝置，亦可使用ICP電漿裝置等來進行。不過，由於必須能以低偏壓進行電漿處理，所以當為構成上可對下部電極供給高頻之裝置的情況，以將所供給之高頻電力之頻率設定為40MHz以上為佳。
其次，參照圖6以及圖7，針對第2實施形態之半導體裝置之製造方法作說明。
圖6係用以說明本實施形態之半導體裝置之製造方法之各製程順序的流程圖。圖7係示意顯示本實施形態之半導體裝置之製造方法的各製程中之基板構造截面圖。此外，於下文中，針對先前已說明過之部分有時賦予相同符號而省略說明(以下之實施形態也同樣)。
本實施形態之半導體裝置之製造方法並不進行第1實施形態中之預備蝕刻製程(步驟S12)。
本實施形態之半導體裝置之製造方法，如圖6所示般，具有：設置製程(步驟S21)、第1蝕刻製程(步驟S22)、第2蝕刻製程(步驟S23)以及第3蝕刻製程(步驟S24)。
首先，進行步驟S21之設置製程。步驟S21係與第1實施形態之步驟S11同樣。圖7(a)係顯示進行步驟S21之後之基板構造。
其中，本實施形態，如後述般，光阻膜102a之厚度尺寸相對於T2開口部103a之開口寬度尺寸W2之比率亦即高寬比T2/W2係增加至例如1程度。從而，雖亦取決於開口部103a之開口寬度尺寸W2，惟例如當開口部103a之開口寬度尺寸W2與第1實施形態之開口寬度尺寸W1為同樣之情況，係將光阻膜102a之厚度尺寸T2設定為較第1實施形態之厚度尺寸T1來得大。
其次，進行步驟S22之第1蝕刻製程。於步驟S22，係以光阻膜102a為罩體，使用至少含有SiF4
與O2
之第1混合氣體，將基板101加以電漿蝕刻。此外，採用將對於基板101所施加之自偏壓加以壓低之條件進行電漿蝕刻。圖7(b)係顯示進行步驟S22之後之基板構造。
於步驟S22，使用由SF6
/O2
/SiF4
所構成之第1混合氣體，採用將對於基板101所施加之自偏壓加以壓低之條件將基板101加以蝕刻。此外，同時於光阻膜102a表面形成矽氧化物所構成之薄膜106a。氣體流量係設定成SF6
為60sccm、O2
為120sccm、SiF4
為600sccm，處理容器2內之壓力係設定為20.1Pa(相當於150mTorr)。此外，係以於下部電極9所載置之基板101之自偏壓Vdc成為50V以下之低偏壓條件的方式來進行。為了成為此種低偏壓條件，第1頻率ω1之第1高頻電力P1係設定為1100W，第2頻率ω2之第2高頻電力P2係設定為50W。氣體之比率、壓力、功率可依據所需之蝕刻形狀、蝕刻速率來適宜變更。於此條件進行30～90秒之蝕刻。此時，控制使得基板溫度為10～60℃程度，而較處理容器2之內壁來得低溫。此外，以上述條件所得之蝕刻速率係為例如3～10μm/min。
此處，之所以將基板101之自偏壓Vdc設定為50V以下，乃由於與第1實施形態同樣地為了避免光阻膜102a受到電漿之影響之故。或是，只要可藉由基板溫度等其他程序條件而避免光阻膜102a受到電漿之影響，亦可將基板101之自偏壓Vdc設定為大於50V。
此外，於本實施形態，由於未事先進行預備蝕刻製程，所以於進行步驟S22之前，基板101並未形成孔。但是，光阻膜102a之厚度尺寸T2相對於開口部103a之開口寬度尺寸W2之比率亦即高寬比T2/W2係增加至例如1程度。藉此，可防止於光阻膜102a表面形成矽氧化物所構成之薄膜106a之際，於開口部103a底之基板101表面形成矽氧化物所構成之薄膜。
或是，亦可調整第1頻率ω1之第1高頻電力P1以及第2頻率ω2之第2高頻電力P2，增加矽氧化物所構成之薄膜106a的沉積速度。即使依據此方法，亦可防止於開口部103a底之基板101表面形成由矽氧化物所構成之薄膜。
其結果，如圖7(b)所示般，經由開口部103a於基板101形成孔105a。與此同時，於光阻膜102a表面沉積約100nm程度之厚度的矽氧化物所構成之薄膜106a。此時所沉積之薄膜106a的沉積速率為例如0.1～0.5μm/min。
此外，圖7(b)所示光阻膜102a之厚度係記載為與圖7(a)所示光阻膜102a之厚度T2相同。但是，隨步驟S22之程序條件的不同，也有可能光阻膜102a表面受到蝕刻，使得圖7(b)所示光阻膜102a之厚度較圖7(a)所示光阻膜102a之厚度T2來得小。
之後，進行步驟S23之第2蝕刻製程以及步驟S24之第3蝕刻製程。步驟S23以及步驟S24分別與第1實施形態之步驟S14以及步驟S15同樣。圖7(c)以及圖7(d)分別表示進行過步驟S23以及步驟S24之後之基板構造。
此外，本實施形態之「深孔」與第1實施形態同樣，相當於本發明中之「孔」。此外，所謂深孔意指數十～數百μm程度之深度的深孔。
於本實施形態同樣地以第1蝕刻製程所形成之矽氧化物所構成之薄膜於後續所進行之第2蝕刻製程中係扮演硬罩體之功用。從而，不會發生於波希程序中成為問題之小滲孔，可以良好形狀形成深孔。又可增加蝕刻製程時間於整體程序時間所占比率。從而，即使於本實施形態，亦能以基板上所設之光阻膜為罩體而以高蝕刻速度以及高選擇比於基板以良好形狀形成深孔等孔。
進而，於本實施形態，係將光阻膜之開口部之高寬比設定為達到1程度，惟亦可藉由調整程序條件，而省略預備蝕刻製程。藉此，可將以基板上所設之光阻膜為罩體來形成深孔等孔之製程加以簡略化。
其次，參照圖8以及圖9，來針對第3實施形態之半導體裝置之製造方法作說明。
圖8係用以說明本實施形態之半導體裝置之製造方法之各製程順序的流程圖。圖9係示意顯示本實施形態之半導體裝置之製造方法之各製程中的基板構造截面圖。
本實施形態之半導體裝置之製造方法，係取代第1實施形態中之第3蝕刻製程(步驟S15)，進行光阻去除製程。
本實施形態之半導體裝置之製造方法，如圖8所示般，具有設置製程(步驟S31)、預備蝕刻製程(步驟S32)、第1蝕刻製程(步驟S33)、第2蝕刻製程(步驟S34)以及光阻去除製程(步驟S35)。
一開始，進行從步驟S31之設置製程到步驟S34之第2蝕刻製程。從步驟S31到步驟S34之各步驟係與第1實施形態之步驟S11到步驟S14之各步驟同樣。圖9(a)到圖9(d)分別表示從步驟S31進行到步驟S34之各步驟後之基板構造。
此外，本實施形態之「深孔」亦與第1實施形態同樣，相當於本發明中之「孔」。此外，所謂深孔意指深度數十～數百μm程度之深孔。
於本實施形態，在進行到步驟S34之後，進行步驟S35之光阻去除製程。在步驟S35，係以例如剝離(lift off)來將光阻膜102以及矽氧化物所構成之薄膜106加以去除。圖9(e)係顯示經過步驟S35之後之基板構造。
於步驟S35，於電漿蝕刻裝置內進行到步驟S34而於基板101形成深孔107之後，將基板101自電漿蝕刻裝置取出。然後，將基板101浸漬於有機溶劑等剝離溶劑中、或是將剝離溶劑供給於基板101表面，藉此將光阻膜102溶解去除，而將矽氧化物所構成之薄膜106連同光阻膜102加以去除。
此外，於步驟S35，只要可將光阻膜102與矽氧化物所構成之薄膜106一同去除，則不限於剝離，亦可使用各種方法。
在本實施形態，以第1蝕刻製程所形成之矽氧化物所構成之薄膜同樣地於後續進行之第2蝕刻製程中扮演硬罩體之功用。從而，不會發生在波希程序成為問題之小滲孔，能以良好形狀來形成深孔。此外可增加蝕刻製程時間於整體程序時間所占比率。從而，即便於本實施形態，亦能以基板上所設之光阻膜為罩體，以高蝕刻速度以及高選擇比而以良好形狀於基板形成深孔等孔。
進而，於本實施形態，亦可藉由剝離等將光阻膜與矽氧化物去除而省略第3蝕刻製程。藉此，可將以基板上所設之光阻膜為罩體而形成深孔等孔之製程加以簡略化。
其次，參照圖10以及圖11針對第4實施形態之半導體裝置之製造方法來說明。
圖10係用以說明本實施形態之半導體裝置之製造方法之各製程順序之流程圖。圖11係示意顯示本實施形態之半導體裝置之製造方法之各製程中基板構造截面圖。
本實施形態之半導體裝置之製造方法係取代第2實施形態之第3蝕刻製程(步驟S24)，進行光阻去除製程。
本實施形態之半導體裝置之製造方法，如圖10所示般，具有設置製程(步驟S41)、第1蝕刻製程(步驟S42)、第2蝕刻製程(步驟S43)以及光阻去除製程(步驟S44)。
一開始，進行從步驟S41之設置製程到步驟S43之第2蝕刻製程。從步驟S41到步驟S43之各步驟係與第2實施形態中之步驟S21到步驟S23之各步驟同樣。從圖11(a)到圖11(c)係分別表示進行從步驟S41到步驟S43之各步驟後之基板構造。
其中，於本實施形態係和第2實施形態同樣，可將光阻膜102a之厚度尺寸T2相對於開口部103a之開口寬度尺寸W2之比率亦即高寬比T2/W2增高至例如1程度。從而，雖依開口部103a之開口寬度尺寸W2而不同，但當例如開口部103a之開口寬度尺寸W2相等於第1實施形態之開口寬度尺寸W1之情況，係將光阻膜102a之厚度尺寸T2設定為大於第1實施形態之厚度尺寸T1。
此外，本實施形態之「深孔」亦與第1實施形態同樣相當於本發明之「孔」。此外，所謂深孔意指深度數十～數百μm程度之深孔。
於本實施形態，在進行到步驟S43之後，進行步驟S44之光阻去除製程。步驟S44係與第3實施形態之步驟S35同樣。圖11(d)係顯示經過步驟S44之後之基板構造。
於本實施形態，以第1蝕刻製程所形成之矽氧化物所構成之薄膜於後續進行之第2蝕刻製程中係扮演硬罩體之功用。從而，不會發生於波希程序成為問題之小滲孔，能以良好形狀來形成深孔。且可增加蝕刻製程時間於整體程序時間所占比率。從而，本實施形態亦能以基板上所設之光阻膜為罩體，以高蝕刻速度以及高選擇比而以良好形狀於基板形成深孔等孔。
進而，於本實施形態，亦可省略預備蝕刻製程以及第3蝕刻製程。藉此，可將以基板上所設之光阻膜為罩體而形成深孔等孔之製程進一步簡略化。
以上，針對本發明之較佳實施形態作了說明，惟本發明並不受限於特定之實施形態，可於申請專利範圍內所記載之本發明要旨的範圍內作各種變形、變更。
此外，本發明不僅適用於在矽基板上製造半導體裝置之情況，亦可適用於例如於SOI(Silicon On Insulator)基板等各種基板上製造半導體裝置之情況。
此外，本發明之較佳實施形態，係就將基板蝕刻形成深度數十～數百μm程度之深孔的半導體裝置製造方法作了說明。但是，將基板蝕刻所形成之孔不限定於深孔。從而，本發明亦可適用於形成深度數十μm程度以下之淺孔之情況。
本國際專利申請係基於2009年12月1日所申請之日本專利申請2009-273840號主張優先權，而將日本專利申請2009-273840號之全內容援用於本國際專利申請。
1．．．電漿蝕刻裝置
2．．．處理容器
3．．．搬運口
4．．．閘閥
5．．．排氣口
6．．．真空泵
7．．．上部電極
7a．．．供給口
8．．．氣體供給源
9．．．下部電極
10．．．整合器
11．．．第1高頻電源
12．．．第2高頻電源
13．．．聚焦環
14．．．絕緣構件
15．．．保持構件
16．．．波紋管
17,18．．．蓋體構件
101．．．基板
102,102a．．．光阻膜
103,103a．．．開口部
104,105,105a．．．孔
106,106a．．．薄膜
107．．．深孔
201．．．細孔
202．．．深孔
301．．．基板
302．．．光阻膜
303．．．開口部
304．．．孔
305．．．聚合物
306．．．深孔
S．．．基板
S11,S21,S31,S41．．．設置製程
S12,S32．．．預備蝕刻製程
S13,S22,S33,S42．．．第1蝕刻製程
S14,S23,S34,S43．．．第2蝕刻製程
S15,S24,S35,S44．．．第3蝕刻製程
圖1係顯示電漿蝕刻裝置構成之概略截面圖。
圖2係用以說明第1實施形態之半導體裝置之製造方法的各製程順序之流程圖。
圖3(a)～(e)係顯示第1實施形態之半導體裝置之製造方法之各製程中基板構造之概略截面圖。
圖4(a)、(b)係顯示當省略步驟S13之製程時，各製程中基板構造之概略截面圖。
圖5(a)～(d)係顯示進行波希程序之際，各製程中基板構造之概略截面圖。
圖6係用以說明第2實施形態之半導體裝置之製造方法之各製程順序之流程圖。
圖7(a)～(d)係示意顯示第2實施形態之半導體裝置之製造方法之各製程的基板構造之截面圖。
圖8係用以說明第3實施形態之半導體裝置之製造方法之各製程順序之流程圖。
圖9(a)～(e)係示意顯示第3實施形態之半導體裝置之製造方法之各製程中基板構造之截面圖。
圖10係用以說明第4實施形態之半導體裝置之製造方法之各製程順序之流程圖。
圖11(a)～(d)係顯示第4實施形態之半導體裝置之製造方法之各製程中基板構造之截面圖。
S11．．．設置製程
S12．．．預備蝕刻製程
S13．．．第1蝕刻製程
S14．．．第2蝕刻製程
S15．．．第3蝕刻製程
Claims (7)
- 一種半導體裝置之製造方法，具有下述製程：設置製程，係將基板上形成有具開口部之光阻膜的該基板設置於蝕刻室內；第1蝕刻製程，係以該光阻膜為罩體，使用至少含有SiF4 與O2 之第1混合氣體，對設置於該蝕刻室內之該基板進行電漿蝕刻；以及第2蝕刻製程，係接續於該第1蝕刻製程，使用至少含有SF6 與O2 與HBr之第2混合氣體，對該基板進行電漿蝕刻，而於該基板形成孔；具有預備蝕刻製程，係在該第1蝕刻製程之前，事先將該基板蝕刻至深度與該開口部寬度尺寸大致相等。
- 如申請專利範圍第1項之半導體裝置之製造方法，其中該基板為矽基板，於該第1蝕刻製程，在該光阻膜表面上形成矽氧化膜，於該第2蝕刻製程，該矽氧化膜相對於電漿係扮演罩體之功用。
- 如申請專利範圍第1項之半導體裝置之製造方法，其中具有第3蝕刻製程，係接續於該第2蝕刻製程，使用含氟碳之氣體，將該基板加以蝕刻。
- 如申請專利範圍第3項之半導體裝置之製造方法，其中於該設置製程中，將該基板載置於該蝕刻室內所設之載置台；於該第3蝕刻製程，係以於該載置台所載置之 該基板的自偏壓為50V以下之條件進行蝕刻。
- 如申請專利範圍第4項之半導體裝置之製造方法，其中於該第1蝕刻製程中，以於該載置台所載置之該基板之自偏壓為50V以下之條件進行蝕刻。
- 如申請專利範圍第3項之半導體裝置之製造方法，其中該基板為矽基板，於該第1蝕刻製程中，於該光阻膜表面上形成矽氧化膜，於該第2蝕刻製程中，該矽氧化膜相對於電漿係扮演罩體之功用，於該第3蝕刻製程，該矽氧化膜被去除。
- 如申請專利範圍第1項之半導體裝置之製造方法，其中具有光阻去除製程，係接續於該第2蝕刻製程，使用剝離溶劑，自該基板將該光阻膜加以去除。
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