KR100576439B1 - 반도체 소자의 식각 챔버 클리닝 방법 - Google Patents

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Abstract

본 발명은 알루미늄 식각 챔버 내 시즈닝 공정을 수행한다는 것으로, 이를 위하여 본 발명은, 반도체 소자의 제조 과정에서 이용되는 산화막 식각 챔버 내 시즈닝 공정은 테스트 웨이퍼, 폴리 실리콘 및 포토 레지스트 패턴을 이용하여 메인 공정 전 또는 습식 세정 후에 수행하는 종래 방법과는 달리, 알루미늄 식각 챔버에서 제 1 실리콘 기판 상에 열 산화막을 증착하는 제 1 시즈닝 공정을 수행하고, 식각 챔버에서 제 2 실리콘 기판 상에 열 산화막 및 알루미늄을 증착하는 제 2 시즈닝 공정을 수행하며, 식각 챔버에서 제 3 실리콘 기판 상에 열 산화막 및 포토레지스트 패턴을 증착하는 제 3 시즈닝 공정을 수행함으로써, 반도체 소자의 제조 과정에서 알루미늄 식각 챔버 내 각각의 웨이퍼에 대해 공정 조건을 달리하는 시즈닝 공정을 수행하여 파티클을 감소시키고, 챔버 내 습기를 제거하여 반도체 소자의 수율 및 생산성을 향상시킬 수 있는 것이다.
시즈닝 공정, ARC, 파티클

Description

반도체 소자의 식각 챔버 클리닝 방법{METHOD FOR CLEANNING ETCHING CHAMBER OF SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 본 발명의 일 실시 예에 따라 반도체 제조 과정에서 알루미늄 식각 챔버 내 산화막 웨이퍼의 제 1 시즈닝 공정을 수행하고, 알루미늄 웨이퍼의 제 2 시즈닝 공정을 수행한 후에 포토레지스트 웨이퍼의 제 3 시즈닝 공정을 수행하는 공정순서도.
본 발명은 알루미늄 식각 챔버 내 시스닝 공정을 수행하는 방법에 관한 것으로, 더욱 상세하게는 반도체 제조 과정에서 이용되는 알루미늄 식각 챔버 내 시즈닝 공정을 수행하는데 적합한 반도체 소자의 식각 챔버 클리닝 방법에 관한 것이다.
잘 알려진 바와 같이, 플라즈마 식각 공정은 식각될 기판의 노출 부분을 형성하기 위해 상부 기판 표면 위에 마스크를 놓는 과정을 포함한다. 이 후에, 기판 혹은 여러 기판들이 식각 챔버 내에 놓여지고, 식각 챔버 내로 식각 가스가 주입되며, 이러한 공정 중에 플라즈마 내에서 반응 성분이 기판의 노출 부분과 접촉하여 금속, 유전체 또는 반도체 물질의 노출 부분을 식각한다.
이러한 플라즈마 식각 공정은 하나의 기판을 식각하고 난 이후에 다음 기판을 식각하는 과정에 대한 식각율의 변화가 중요하고, 이는 10% 미만이 바람직하다.
그리고, 식각율의 실질적인 변화는 식각 챔버의 세정 공정 후에 체크되는데, 식각 공정 도중에 식각 챔버 내 표면상에 형성된 부산물의 대부분은 식각 챔버 밖으로 펌핑되지만, 이같은 부산물은 휘발성 부산물의 형성을 줄이기 위해 산소 첨가제 등의 할로겐 플라즈마에 의해 실리콘 식각에 사용되는 여러 가스 성분과 반응할 수도 있다.
또한, 휘발성이 약한 성분은 식각 챔버 벽 및 내부의 노출된 표면상에 증착될 수 있고, 이러한 과정이 여러 번 지속될 경우 증착된 성분은 주요 오염원으로 형성되어 마스크나 기판 표면에 결함을 발생하게 한다.
그래서, 이러한 오염을 감소시키기 위해 반도체 소자의 플라즈마 식각 공정 시에 메인 식각 공정 전 테스트 웨이퍼를 이용하여 시즈닝(seasoning) 공정을 수행한다. 여기에서, 시즈닝 공정은 동일한 식각 챔버 내에서 메인 식각 공정을 진행하기 전에 먼저 메인 식각 공정과 동일한 공정 조건으로 테스트 웨이퍼를 식각하는 공정을 의미한다.
한편, 종래 방법에 따른 알루미늄(Al)을 식각하는 식각 챔버 내 시즈닝 공정을 수행하는 방법은 메인 공정(예를 들면, 플라즈마 식각 공정 등)을 수행하기 전 또는 습식 세정 공정을 수행한 후에 반도체 기판, 폴리 실리콘, 포토레지스트 패턴 등을 이용하여 시즈닝 공정을 수행하게 되는데, 이러한 경우에도 반도체 장비 내 습기를 완전히 제거하지 못할 뿐만 아니라 습식 세정 주기가 짧아지게 되어 반도체 소자의 수율 및 생산성을 감소시키는 요인으로 작용하고 있는 실정이다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 산화막 웨이퍼의 제 1 시즈닝 공정을 수행하고, 알루미늄 웨이퍼의 제 2 시즈닝 공정을 수행하며, 포토레지스트 웨이퍼의 제 3 시즈닝 공정을 수행하여 장비 내 습기를 완전히 제거할 수 있는 반도체 소자의 식각 챔버 클리닝 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 알루미늄 식각 챔버를 사용하는 반도체 소자의 식각 챔버 시즈닝 공정을 수행하는 방법으로서, 상기 식각 챔버에서 제 1 실리콘 기판 상에 열 산화막을 증착하는 제 1 시즈닝 공정을 수행하는 과정과, 상기 식각 챔버에서 제 2 실리콘 기판 상에 열 산화막 및 알루미늄을 증착하는 제 2 시즈닝 공정을 수행하는 과정과, 상기 식각 챔버에서 제 3 실리콘 기판 상에 열 산화막 및 포토레지스트 패턴을 증착하는 제 3 시즈닝 공정을 수행하는 과정을 포함하는 반도체 소자의 식각 챔버 클리닝 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하 게 설명한다.
본 발명의 핵심 기술요지는, 반도체 소자의 제조 과정에서 이용되는 산화막 식각 챔버 내 시즈닝 공정은 테스트 웨이퍼, 폴리 실리콘 및 포토 레지스트 패턴을 이용하여 메인 공정 전 또는 습식 세정 후에 수행하는 종래 방법과는 달리, 알루미늄 식각 챔버에서 제 1 실리콘 기판 상에 열 산화막을 증착하는 제 1 시즈닝 공정을 수행하고, 식각 챔버에서 제 2 실리콘 기판 상에 열 산화막 및 알루미늄을 증착하는 제 2 시즈닝 공정을 수행하며, 식각 챔버에서 제 3 실리콘 기판 상에 열 산화막 및 포토레지스트 패턴을 증착하는 제 3 시즈닝 공정을 수행한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1 내지 도 3은 본 발명의 일 실시 예에 따라 반도체 제조 과정에서 알루미늄 식각 챔버 내 산화막 웨이퍼의 제 1 시즈닝 공정을 수행하고, 알루미늄 웨이퍼의 제 2 시즈닝 공정을 수행한 후에 포토레지스트 웨이퍼의 제 3 시즈닝 공정을 수행하는 공정순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 식각 챔버 클리닝 방법을 설명한다.
도 1을 참조하면, 식각 챔버 내에서 제 1 실리콘 기판(100) 상에 BCl3/Ar 플라즈마를 이용하여 열 산화막(102)을 3000 Å 이상의 두께로 증착하는 제 1 시즈닝 공정을 수행한다. 여기에서, 제 1 시즈닝 공정은 7 mTorr - 9 mTorr, 450 W - 750 W의 소스전원, 150 W - 250 W의 바이어스 전원, 90 sccm - 110 sccm의 BCl3, 45 sccm- 55 sccm의 Ar, 55 초 - 65 초의 범위 조건으로 수행하고, 바람직하게는 8 mTorr, 600 W의 소스전원, 200 W의 바이어스전원, 100 sccm의 BCl3, 50 sccm의 Ar, 60 초의 조건으로 수행한다.
이러한 산화막 웨이퍼는 소스전원과 바이어스전원의 비율이 3 : 1이며, 최소한 바이어스전원은 150 W 이상을 사용하고, BCl3와 Ar의 비율은 2 : 1을 사용하며, Ar 가스는 희석 가스로 사용한다. 이에 따라, 알루미늄 식각 시 산화막 식각 특성이 낮아 폴리머 증착을 최소화하고, 고바이어스전원을 사용하여 식각 챔버 내의 습기를 강제적으로 제거할 수 있다.
그리고, 도 2에 도시한 바와 같이 상기 식각 챔버 내에서 제 2 실리콘 기판(200) 상에 Cl2/Ar 플라즈마를 이용하여 열 산화막(202)을 대략 3000 Å 이상의 두께로 증착한 후에, 그 상부면에 알루미늄(Al)층(204)을 대략 10000 Å의 두께로 증착하는 제 2 시즈닝 공정을 수행한다. 여기에서, 제 2 시즈닝 공정은 7 mTorr - 9 mTorr, 900 W - 1100 W의 소스전원, 90 W - 110 W의 바이어스 전원, 90 sccm - 110 sccm의 Cl2, 45 sccm- 55 sccm의 Ar, 25 초 - 35 초의 범위 조건으로 수행하고, 바람직하게는 8 mTorr, 1000 W의 소스전원, 100 W의 바이어스전원, 100 sccm의 BCl3, 50 sccm의 Ar, 30 초의 조건으로 수행한다.
또한, 알루미늄 웨이퍼는 소스전원과 바이어스전원의 비율이 10 : 1이며, 최대한 바이어스전원은 100 W 이하를 사용하고, Cl2와 Ar의 비율은 2 : 1을 사용하며, Ar 가스는 희석 가스로 사용한다. 이에 따라, 알루미늄을 챔버 내에 증착하여 산화막과의 결합력을 증가시킬 수 있다.
다음에, 도 3에 도시한 바와 같이 상기 식각 챔버 내에서 제 3 실리콘 기판(300) 상에 Cl2/Ar/CHF3 플라즈마를 이용하여 열 산화막(302)을 대략 3000 Å이상 의 두께로 증착하고, 그 상부에 ARC 코팅된 포토레지스트(304)를 대략 1㎛ 이상의 두께로 도포하는 제 3 시즈닝 공정을 수행한다. 여기에서, 제 3 시즈닝 공정은 7 mTorr - 9 mTorr, 900 W - 1100 W의 소스전원, 90 W - 110 W의 바이어스 전원, 90 sccm - 110 sccm의 Cl2, 45 sccm- 55 sccm의 Ar, 20 sccm- 30 sccm의 CHF3, 55 초 - 65 초의 범위 조건으로 수행하고, 바람직하게는 8 mTorr, 1000 W의 소스전원, 100 W의 바이어스전원, 100 sccm의 Cl2, 50 sccm의 Ar, 25 sccm의 CHF3, 60 초의 조건으로 수행한다.
또한, 포토레지스트 웨이퍼는 소스전원과 바이어스전원의 비율이 10 : 1이며, 최대한 바이어스전원은 100 W 이하을 사용하고, Cl2와 Ar의 비율은 2 : 1을 사용하며, Ar 가스는 희석 가스로 사용한다. 이에 따라, 포토레지스트를 인위적으로 증착할 경우 폴리머의 결합력 및 시즈닝 효과를 증대시킬 수 있다.
따라서, 반도체 소자의 제조 과정에서 알루미늄 식각 챔버 내에 산화막 웨이퍼의 제 1 시즈닝 공정을 수행하고, 알루미늄 웨이퍼의 제 2 시즈닝 공정을 수행하며, 포토레지스트 웨이퍼의 제 3 시즈닝 공정을 수행하여 파티클을 감소시키고, 장비 내 습기를 완전히 제거할 수 있다
이상 설명한 바와 같이 본 발명은, 반도체 소자의 제조 과정에서 이용되는 산화막 식각 챔버 내 시즈닝 공정은 테스트 웨이퍼, 폴리 실리콘 및 포토 레지스트 패턴을 이용하여 메인 공정 전 또는 습식 세정 후에 수행하는 종래 방법과는 달리, 알루미늄 식각 챔버에서 제 1 실리콘 기판 상에 열 산화막을 증착하는 제 1 시즈닝 공정을 수행하고, 식각 챔버에서 제 2 실리콘 기판 상에 열 산화막 및 알루미늄을 증착하는 제 2 시즈닝 공정을 수행하며, 식각 챔버에서 제 3 실리콘 기판 상에 열 산화막 및 포토레지스트 패턴을 증착하는 제 3 시즈닝 공정을 수행함으로써, 반도체 소자의 제조 과정에서 알루미늄 식각 챔버 내 각각의 웨이퍼에 대해 공정 조건을 달리하는 시즈닝 공정을 수행하여 파티클을 감소시키고, 챔버 내 습기를 제거하여 반도체 소자의 수율 및 생산성을 향상시킬 수 있다.

Claims (10)

  1. 알루미늄 식각 챔버를 사용하는 반도체 소자의 식각 챔버 시즈닝 공정을 수행하는 방법으로서,
    상기 식각 챔버에서 제 1 실리콘 기판 상에 열 산화막을 증착하는 제 1 시즈닝 공정을 수행하는 과정과,
    상기 식각 챔버에서 제 2 실리콘 기판 상에 열 산화막 및 알루미늄을 증착하는 제 2 시즈닝 공정을 수행하는 과정과,
    상기 식각 챔버에서 제 3 실리콘 기판 상에 열 산화막 및 포토레지스트 패턴을 증착하는 제 3 시즈닝 공정을 수행하는 과정
    을 포함하는 반도체 소자의 식각 챔버 클리닝 방법.
  2. 제 1 항에 있어서,
    상기 제 1 시즈닝 공정은, 450 W - 750 W의 소스전원, 150 W - 250 W의 바이어스 전원, 90 sccm - 110 sccm의 BCl3, 45 sccm- 55 sccm의 Ar 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  3. 제 2 항에 있어서,
    상기 제 1 시즈닝 공정은, 소스전원과 바이어스전원의 비율이 3 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  4. 제 2 항에 있어서,
    상기 제 1 시즈닝 공정은, BCl3와 Ar의 비율은 2 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  5. 제 1 항에 있어서,
    상기 제 2 시즈닝 공정은, 7 mTorr - 9 mTorr, 900 W - 1100 W의 소스전원, 90 W - 110 W의 바이어스 전원, 90 sccm - 110 sccm의 Cl2, 45 sccm- 55 sccm의 Ar 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  6. 제 5 항에 있어서,
    상기 제 2 시즈닝 공정은, 소스전원과 바이어스전원의 비율이 10 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  7. 제 5 항에 있어서,
    상기 제 2 시즈닝 공정은, Cl2와 Ar의 비율은 2 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  8. 제 1 항에 있어서,
    상기 제 3 시즈닝 공정은, 7 mTorr - 9 mTorr, 900 W - 1100 W의 소스전원, 90 W - 110 W의 바이어스 전원, 90 sccm - 110 sccm의 Cl2, 45 sccm- 55 sccm의 Ar, 20 sccm- 30 sccm의 CHF3 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  9. 제 8 항에 있어서,
    상기 제 3 시즈닝 공정은, 소스전원과 바이어스전원의 비율이 10 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
  10. 제 8 항에 있어서,
    상기 제 3 시즈닝 공정은, Cl2와 Ar의 비율은 2 : 1인 것을 특징으로 하는 반도체 소자의 식각 챔버 클리닝 방법.
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