JPH0414831A - 配線形成方法 - Google Patents
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- JPH0414831A JPH0414831A JP2117917A JP11791790A JPH0414831A JP H0414831 A JPH0414831 A JP H0414831A JP 2117917 A JP2117917 A JP 2117917A JP 11791790 A JP11791790 A JP 11791790A JP H0414831 A JPH0414831 A JP H0414831A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
産業上の利用分野
発明の概要
従来の技術
発明が解決しようとする問題点
発明の目的
問題点を解決するための手段
作用
実施例
実施例−１
実施例−２
実施例−３
実施例−４
実施例−５
実施例−６
実施例−７
発明の効果
〔産業上の利用分野〕
本発明は、配線形成方法に関し、
特に、
下地の
凹部にバイアスＥＣＲ−ＣＶＤ法Ｇごより導電材料を埋
め込む工程を有する配線形成方法に関寸゛るものである
。本発明は、例えば、半導体装置の配線構造や、その他
各種電子材料における配線形成のために用いることがで
き、例えば導電材料として高融点金属であるタングステ
ン（以下適宜、Ｗと記載することもある）を用い、これ
を配線材料とした半導体装置を製造する場合に適用する
ことができる。
め込む工程を有する配線形成方法に関寸゛るものである
。本発明は、例えば、半導体装置の配線構造や、その他
各種電子材料における配線形成のために用いることがで
き、例えば導電材料として高融点金属であるタングステ
ン（以下適宜、Ｗと記載することもある）を用い、これ
を配線材料とした半導体装置を製造する場合に適用する
ことができる。
本出願の請求項１の発明は、下地の四部にバイアスＥＣ
Ｒ−ＣＶＤ法により導電材料を埋め込む工程を有する配
線形成方法において、前記凹部の肩部における堆積速度
とエツチング速度とを等しい条件にして前記埋め込みを
行うことによって、凹部を良好に埋め込むようにしたも
のである。
Ｒ−ＣＶＤ法により導電材料を埋め込む工程を有する配
線形成方法において、前記凹部の肩部における堆積速度
とエツチング速度とを等しい条件にして前記埋め込みを
行うことによって、凹部を良好に埋め込むようにしたも
のである。
本出願の請求項２の発明は、下地の凹部にバイアスＣＶ
Ｄ法により導電材料を埋め込む工程を有する配線形成方
法において、前記凹部の肩部における堆積速度がエツチ
ング速度より大きい条件にし７て前記埋め込みを行うご
とによって、凹部を良好に埋め込めるようにするととも
に、配線層を容易に形成できるようにしたものである。
Ｄ法により導電材料を埋め込む工程を有する配線形成方
法において、前記凹部の肩部における堆積速度がエツチ
ング速度より大きい条件にし７て前記埋め込みを行うご
とによって、凹部を良好に埋め込めるようにするととも
に、配線層を容易に形成できるようにしたものである。
配線を要する電子材料、例えば半導体装置の分野では、
微細化・集積化の傾向が著しいく半導体装置の微細化・
集積化に関連する従来技術としては、例えば特開昭６４
−２３５５４号、同６４−１０６２９号公報などに記載
の技術がある）、、これに伴って、半導体装置に形成さ
れる配線幅も狭くなりつつある。例えば、コンタクトホ
ールないしはピアホールと称される接続孔等の凹部を穴
埋めし７て接続部を形成して成る配線構造においては、
７該接続孔が微細化し、その間しｌがきわめて狭くなっ
て来ている。このような背景で、配線幅が小さくても高
い信鯨性で接続孔等の四部に導電材料を埋め込むことが
できる技術が望まれている。このため例えば、高耐熱性
・高信転竹の導電材料として、Ｗ等の高融点金属が注目
されている。
微細化・集積化の傾向が著しいく半導体装置の微細化・
集積化に関連する従来技術としては、例えば特開昭６４
−２３５５４号、同６４−１０６２９号公報などに記載
の技術がある）、、これに伴って、半導体装置に形成さ
れる配線幅も狭くなりつつある。例えば、コンタクトホ
ールないしはピアホールと称される接続孔等の凹部を穴
埋めし７て接続部を形成して成る配線構造においては、
７該接続孔が微細化し、その間しｌがきわめて狭くなっ
て来ている。このような背景で、配線幅が小さくても高
い信鯨性で接続孔等の四部に導電材料を埋め込むことが
できる技術が望まれている。このため例えば、高耐熱性
・高信転竹の導電材料として、Ｗ等の高融点金属が注目
されている。
高融点金属１、特にＷを導電材料と１５．て配線を形成
する場合、Ｗを成膜するには、ブランケットＷＣＶＤ法
を用いるのが好ましい。ブランケットＷ −ＣＶ Ｄ法
は１、成膜を必要とする部分全体にＷを被覆し、その後
バターニングする技術であるが、これによると、下地に
形成した凹部（コンタクトホールやビ′７ホールと称さ
れる接続孔等）の埋め込み（リフィル）と配線形成とを
同時に行うことが可能である。また、開しコ等の四部埋
め込みの他の技術である選択ＣＶ Ｄ法によるＷ埋め込
みに比して、プロセスの安定性が格段に良く１、実用的
である。更に、例えばスパッタ法に比較し、て低抵抗に
成膜できる。この種の技術については５４例えば特開昭
６２−２１９９４５号に記載がある。
する場合、Ｗを成膜するには、ブランケットＷＣＶＤ法
を用いるのが好ましい。ブランケットＷ −ＣＶ Ｄ法
は１、成膜を必要とする部分全体にＷを被覆し、その後
バターニングする技術であるが、これによると、下地に
形成した凹部（コンタクトホールやビ′７ホールと称さ
れる接続孔等）の埋め込み（リフィル）と配線形成とを
同時に行うことが可能である。また、開しコ等の四部埋
め込みの他の技術である選択ＣＶ Ｄ法によるＷ埋め込
みに比して、プロセスの安定性が格段に良く１、実用的
である。更に、例えばスパッタ法に比較し、て低抵抗に
成膜できる。この種の技術については５４例えば特開昭
６２−２１９９４５号に記載がある。
〔発明が解決し２ようとする問題点〕
しかし、上記ブランケットＷ−Ｃ，Ｖ Ｉ）法を用いて
開口の埋め込のを行う場合、その埋め込みが必ずしも充
分良好には達成できないことがある。
開口の埋め込のを行う場合、その埋め込みが必ずしも充
分良好には達成できないことがある。
例えば、第９図（ａ）に示すのは、４ブランケットＷ−
ＣＶ Ｄ法を用いて、基板等の下地ｌに形成した開Ｄ２
である接続孔を埋め込んでＷプラグ３′を形成するとと
もＣ１゛、Ｗ配線４′を同時に形成した場合である。し
かし２、例えば開口２がそのアスペクト比の大きい深い
穴である場合など、埋め込みが不充分になって１．第９
図（ｂ）に略示するように中空、いわゆるす（髭）が住
した状態で穴埋めされることがある。かかる中空を符号
ａで示す。
ＣＶ Ｄ法を用いて、基板等の下地ｌに形成した開Ｄ２
である接続孔を埋め込んでＷプラグ３′を形成するとと
もＣ１゛、Ｗ配線４′を同時に形成した場合である。し
かし２、例えば開口２がそのアスペクト比の大きい深い
穴である場合など、埋め込みが不充分になって１．第９
図（ｂ）に略示するように中空、いわゆるす（髭）が住
した状態で穴埋めされることがある。かかる中空を符号
ａで示す。
このように、ブフンゲットＷ−ＣＶＤ法を用いると５Ｃ
ＶＤ時のステップカバレージ（被覆性）が悪いと、’ａ
ｓ」（上記中空ａ）が生じてしまうという欠点があり、
よって開口の埋め込みに関しでは、新しい］夫が求めら
れていた。
ＶＤ時のステップカバレージ（被覆性）が悪いと、’ａ
ｓ」（上記中空ａ）が生じてしまうという欠点があり、
よって開口の埋め込みに関しでは、新しい］夫が求めら
れていた。
また、Ｂ ＬＫ−Ｗ形成の一手段として、バイアスＥ
ＣＲ−ＣＶ Ｄ法を用いる方法がある。バイアスＥＣＲ
−ＣＶＤ法により、凹部の埋め込め能力の向上が期待で
きる。しかしこの方法であると１、広い平坦部でＢＬＫ
−Ｗが厚く残ってし７まうという問題がある。
ＣＲ−ＣＶ Ｄ法を用いる方法がある。バイアスＥＣＲ
−ＣＶＤ法により、凹部の埋め込め能力の向上が期待で
きる。しかしこの方法であると１、広い平坦部でＢＬＫ
−Ｗが厚く残ってし７まうという問題がある。
本出願の各発明は上述した問題点を解決せんとするもの
で、本出願の請求項１の発明は、導電材料をバイアスＥ
ＣＲ−ＣＶＤ法により埋め込む場合に中空の生じない良
好な埋め込みを達成できる配線形成方法を提供すること
を目的とし、本出願の請求項２の発明は、上記目的に併
せ、広い平坦部でＢＬＫ−Ｗが厚く残ってしまう問題を
解決した配線形成方法を提供することを目的とする。
で、本出願の請求項１の発明は、導電材料をバイアスＥ
ＣＲ−ＣＶＤ法により埋め込む場合に中空の生じない良
好な埋め込みを達成できる配線形成方法を提供すること
を目的とし、本出願の請求項２の発明は、上記目的に併
せ、広い平坦部でＢＬＫ−Ｗが厚く残ってしまう問題を
解決した配線形成方法を提供することを目的とする。
本出願の各発明は、上記目的を達成すべく、次のような
構成をとる。
構成をとる。
即ち、本出願の請求項１の発明は、下地の凹部にバイア
スＥＣＲ−ＣＶＤ法により導電材料を埋め込む工程を有
する配線形成方法において、前記凹部の肩部における堆
積速度とエツチング速度とを等しい条件にして前記埋め
込みを行うことを特徴とする配線形成方法である。
スＥＣＲ−ＣＶＤ法により導電材料を埋め込む工程を有
する配線形成方法において、前記凹部の肩部における堆
積速度とエツチング速度とを等しい条件にして前記埋め
込みを行うことを特徴とする配線形成方法である。
本出願の請求項２の発明は、下地の凹部にバイアスＥＣ
Ｒ−ＣＶＤ法により導電材料を埋め込む工程を有する配
線形成方法において、前記凹部の肩部における堆積速度
がエツチング速度より大きい条件にして前記埋め込みを
行うことを特徴とする配線形成方法である。
Ｒ−ＣＶＤ法により導電材料を埋め込む工程を有する配
線形成方法において、前記凹部の肩部における堆積速度
がエツチング速度より大きい条件にして前記埋め込みを
行うことを特徴とする配線形成方法である。
本出願の請求項１の発明においては、凹部への導電材料
の埋め込みはバイアスＥＣＲ−ＣＶＤ法によるとともに
、凹部の肩部における堆積速度とエツチング速度とを等
しくしたので、凹部に中空等の生じない良好な埋め込み
を達成できる。
の埋め込みはバイアスＥＣＲ−ＣＶＤ法によるとともに
、凹部の肩部における堆積速度とエツチング速度とを等
しくしたので、凹部に中空等の生じない良好な埋め込み
を達成できる。
本出願の請求項２の発明においては、凹部への導電材料
の埋め込みはバイアスＥＣＲ−ＣＶＤ法によるとともに
、凹部の肩部における堆積速度がエツチング速度より大
きい条件にしてＣＶＤを行うので、凹部の埋め込みが中
空等を生じることなく良好に行えるとともに、堆積速度
とエツチング速度の制御により、上層の配線層を所望厚
さで形成するような構成とすることができ、これによっ
て良好な配線構造を容易な工程で得ることができる。
の埋め込みはバイアスＥＣＲ−ＣＶＤ法によるとともに
、凹部の肩部における堆積速度がエツチング速度より大
きい条件にしてＣＶＤを行うので、凹部の埋め込みが中
空等を生じることなく良好に行えるとともに、堆積速度
とエツチング速度の制御により、上層の配線層を所望厚
さで形成するような構成とすることができ、これによっ
て良好な配線構造を容易な工程で得ることができる。
以下本出願の発明の実施例について、図面を参照して説
明する。なお当然のことではあるが、各発明は以下の実
施例により限定されるものではない。
明する。なお当然のことではあるが、各発明は以下の実
施例により限定されるものではない。
実施例−１
この実施例（第１図）は、本出願に係る発明を、半導体
装置の製造の際の配線形成に具体化したものである。特
に、１６メガビツトクラス、更には３２メガビツトクラ
スのＳＲＡＭに用いることができる微細化・集積化した
半導体装置の形成の際に、この発明の配線形成方法を適
用したものである。
装置の製造の際の配線形成に具体化したものである。特
に、１６メガビツトクラス、更には３２メガビツトクラ
スのＳＲＡＭに用いることができる微細化・集積化した
半導体装置の形成の際に、この発明の配線形成方法を適
用したものである。
本実施例における下地１は、基板１１とこの上に形成さ
れた層間膜１２（ここではＳｉＯ□膜）であり、凹部２
は、該層間膜１２に形成されたコンタクトホールである
。本実施例では、フォトリソグラフィー技術とドライエ
ツチング手段を用いて眉間膜１２をバターニングするこ
とにより、コンタクトボールを形成して凹部２とした。
れた層間膜１２（ここではＳｉＯ□膜）であり、凹部２
は、該層間膜１２に形成されたコンタクトホールである
。本実施例では、フォトリソグラフィー技術とドライエ
ツチング手段を用いて眉間膜１２をバターニングするこ
とにより、コンタクトボールを形成して凹部２とした。
第１図中、符号１ｏで示すのは、不純物導入領域（特に
ここではＮ’ＳＪＩ域）であり、本実施例ではこの領域
１０上において層間膜１２に形成した凹部２であるコン
タクトボールを埋め込んで、該不純物導入領域１ｏと上
層配線層との接続をとるようにしたものである。
ここではＮ’ＳＪＩ域）であり、本実施例ではこの領域
１０上において層間膜１２に形成した凹部２であるコン
タクトボールを埋め込んで、該不純物導入領域１ｏと上
層配線層との接続をとるようにしたものである。
次に、バイアスＥＣＲ−ＣＶＤ法を用いて、凹部２への
導電材料の埋め込みを行う、ここでは導電材料としてＷ
を用い、凹部２であるコンタクトホールの埋め込みと配
線層形成部への導電材料（Ｗ）のＣＶＤを同時に行う。
導電材料の埋め込みを行う、ここでは導電材料としてＷ
を用い、凹部２であるコンタクトホールの埋め込みと配
線層形成部への導電材料（Ｗ）のＣＶＤを同時に行う。
なおＷにより導電材料層を形成する場合、下地に密着層
としてＴｉＮ層やスパッタＷ層などを形成するのが一般
的であり、本例でもそのようにしたが、該密着層の図示
は省略した。
としてＴｉＮ層やスパッタＷ層などを形成するのが一般
的であり、本例でもそのようにしたが、該密着層の図示
は省略した。
上記導電材料の堆積の時、凹部２の肩部における堆積速
度とエツチング速度とを等しい条件にして、この埋め込
み苓行う。バイアスＥＣＲ〜ＣＶ’Ｄ法によると、エツ
チングと堆積とを同時進行的に行ってＣＶＤを行わせる
が１．この時、コンタクトホールのコーナ一部で４工ツ
チング速度・−デポ（堆積）速度となる条件でＣＶＤを
行・）ように調整するのである。
度とエツチング速度とを等しい条件にして、この埋め込
み苓行う。バイアスＥＣＲ〜ＣＶ’Ｄ法によると、エツ
チングと堆積とを同時進行的に行ってＣＶＤを行わせる
が１．この時、コンタクトホールのコーナ一部で４工ツ
チング速度・−デポ（堆積）速度となる条件でＣＶＤを
行・）ように調整するのである。
このようにすると、凹部２ （：ｒンタクトポ・−ル］
１の埋め込みが、髭の発生なく良好に行われる。また、
下地１上の広い凸部（例えば１．第１図（１））に符号
１３で示す部分）では厚く導電材料層３１ａが形成され
、広い平坦部（同じく例えば符号１４ご示ス部分）でも
、コンタクトホールと同じ厚さで導電材料層３１１１が
形成される。なおここでは５、凹部２であるコンタクト
ボールのアスペクト比（凹部深さの間口径に対する比）
はすべて１．７９未満、特に１゜７８以下とした。この
範囲のアスペクト比であると、四部２の埋め込みが良好
Ｇこ行われるとともに、広い平坦部１４に厚くＷ膜が形
成されることを防止でき、好ましい。
１の埋め込みが、髭の発生なく良好に行われる。また、
下地１上の広い凸部（例えば１．第１図（１））に符号
１３で示す部分）では厚く導電材料層３１ａが形成され
、広い平坦部（同じく例えば符号１４ご示ス部分）でも
、コンタクトホールと同じ厚さで導電材料層３１１１が
形成される。なおここでは５、凹部２であるコンタクト
ボールのアスペクト比（凹部深さの間口径に対する比）
はすべて１．７９未満、特に１゜７８以下とした。この
範囲のアスペクト比であると、四部２の埋め込みが良好
Ｇこ行われるとともに、広い平坦部１４に厚くＷ膜が形
成されることを防止でき、好ましい。
次に１、第１図（ｃ）において符号１５で示す水平部と
１．−おいこは堆積速用ζが丁ン３ング速度より大きく
なる条件で、ＣＶ ｉｌｉ、ｉ） ４Ｅ行・）。これに
より必要な配線層の厚さと回し、ζ１１．なるよ・）に
厚さｌでＷ膜を追加成膜し２て導電材料層、３２を形成
１２、第１図（ｃ）の構ｉＤ２する。その際、角度のあ
るところ（肩部）では、エツチング速度、〉ｆ゛ボ（堆
積）速度となるようにし７にので、いわゆる水平戻しの
効果で、導電材料層３２は左右力向ζ１、”、多ノｊ２
後退する。この水中−戻しで後・退（、またご、ｌ！−
ａ、’より除去された部分を、第１図（（・）に希号３
３で示“佳。
１．−おいこは堆積速用ζが丁ン３ング速度より大きく
なる条件で、ＣＶ ｉｌｉ、ｉ） ４Ｅ行・）。これに
より必要な配線層の厚さと回し、ζ１１．なるよ・）に
厚さｌでＷ膜を追加成膜し２て導電材料層、３２を形成
１２、第１図（ｃ）の構ｉＤ２する。その際、角度のあ
るところ（肩部）では、エツチング速度、〉ｆ゛ボ（堆
積）速度となるようにし７にので、いわゆる水平戻しの
効果で、導電材料層３２は左右力向ζ１、”、多ノｊ２
後退する。この水中−戻しで後・退（、またご、ｌ！−
ａ、’より除去された部分を、第１図（（・）に希号３
３で示“佳。
この後退部分ち。利用し７−ζ２．し・ブス［・の「合
せしろ−１をとり、広い凸部（第１図（ｂ）で符号１３
で示しまた部分）ト枳７該当する厚い導電材料膜３４を
、配線層と同［、：厚さｉ ！Ｘｍ整形する。これ乙コ
°より第１図（ｄ）の構造が得ｉ、；れる。６ば１．・
シス１であり、ごれ・をマスク心こ除去）７た部分を３
３′ で示す。
せしろ−１をとり、広い凸部（第１図（ｂ）で符号１３
で示しまた部分）ト枳７該当する厚い導電材料膜３４を
、配線層と同［、：厚さｉ ！Ｘｍ整形する。これ乙コ
°より第１図（ｄ）の構造が得ｉ、；れる。６ば１．・
シス１であり、ごれ・をマスク心こ除去）７た部分を３
３′ で示す。
本実施例によれば２．四部２の埋め込みを、（（中空）
の生し２ない１１、うに行・うごとができる７、また、
−１；地１の広い平坦部に配線層が厚く残ってしまうＪ
いう問題もない。かつ本実施例では、凹部２の埋め込み
と配線層形成が同時に行え、この埋め込みは、アスベク
１へ比の大きい凹部２に、ついても配線層の形成と同時
に行・）ことができる。
の生し２ない１１、うに行・うごとができる７、また、
−１；地１の広い平坦部に配線層が厚く残ってしまうＪ
いう問題もない。かつ本実施例では、凹部２の埋め込み
と配線層形成が同時に行え、この埋め込みは、アスベク
１へ比の大きい凹部２に、ついても配線層の形成と同時
に行・）ことができる。
実施例−２
本実施例も、高集積化Ｌ７た半導体装置の製造方法とし
て本出願に係る発明を見体化したちのＣある。
て本出願に係る発明を見体化したちのＣある。
本実施例では、シリコン基板１１及び５ｉ（ｌｚ膜ごあ
る層間膜１２から成る下地１の配線を形成すべき面に、
ＣＶＤ （本例では熱ＣＶＤ）ｆより、Ｂ １．− Ｋ
−Ｗ層を形成し、これを配線材料層３０と１．た。この
配線材料Ｊｉｌｉ３０の形成については、特に被覆性（
カバレー・ジ）の要求はないので、スパ７７タ法で形成
するのでもよい。更Ｇこ反射防止膜４をＴｉＱＮ等の材
料により形成する。反射防１）：ｌｆｌ！４の膜厚は２
、約３００人とした。これにより第２図（ａ）の構造を
得た。なお一般に、Ｂ Ｌ Ｋ −Ｗ層の形成のために
は、核層のドに耐熱性密着層としてＴＡＮ層、スパッタ
Ｗ層などを形成と７で、ＢＬＫ−Ｗの密着性を良好にす
るが、第２図ではこの図示は省略し次Ｃキ、四部２ごあ
るコンタクトホールやピアホールをバター ごングして
形成４“る。、これは一般のリング′：７ノイ〜技術を
用いで行うごとができる。
る層間膜１２から成る下地１の配線を形成すべき面に、
ＣＶＤ （本例では熱ＣＶＤ）ｆより、Ｂ １．− Ｋ
−Ｗ層を形成し、これを配線材料層３０と１．た。この
配線材料Ｊｉｌｉ３０の形成については、特に被覆性（
カバレー・ジ）の要求はないので、スパ７７タ法で形成
するのでもよい。更Ｇこ反射防止膜４をＴｉＱＮ等の材
料により形成する。反射防１）：ｌｆｌ！４の膜厚は２
、約３００人とした。これにより第２図（ａ）の構造を
得た。なお一般に、Ｂ Ｌ Ｋ −Ｗ層の形成のために
は、核層のドに耐熱性密着層としてＴＡＮ層、スパッタ
Ｗ層などを形成と７で、ＢＬＫ−Ｗの密着性を良好にす
るが、第２図ではこの図示は省略し次Ｃキ、四部２ごあ
るコンタクトホールやピアホールをバター ごングして
形成４“る。、これは一般のリング′：７ノイ〜技術を
用いで行うごとができる。
この枝術を用いで１、Ｂ Ｌ、、 Ｋ−Ｗか（′；、成
る配線材料膜３０と層間膜１２ｔ ＲＩ Ｅ シて、四
部２の形成を行う。この時、特δ１耳り１部２が５１ン
タク１ホールごある場合ば、Ｗの）２・タオンを避ける
ため、層間膜１２をなｉｊ”５ｉＯｚの最俵・にＩ’？
Ｉト°する部分ｔよ、その掻く厚い最後の一皮に′ン
い乙部イーイ”ン、、Ｌ不ルギーの巣イア４ζ′１♀１
１！：を行替。Ｊうすることによ−７て、子のドのパ／
リコン基扱１１のＳｉ♂！の選択比もとれる。例えば、
ノン素糸ガスを用いで、上記のような条件設定°ど・Ｊ
ツチ：／グを行うよ・）にすることができる、、１体的
には、１例えば、まずＳｌ−バ１２系、。
る配線材料膜３０と層間膜１２ｔ ＲＩ Ｅ シて、四
部２の形成を行う。この時、特δ１耳り１部２が５１ン
タク１ホールごある場合ば、Ｗの）２・タオンを避ける
ため、層間膜１２をなｉｊ”５ｉＯｚの最俵・にＩ’？
Ｉト°する部分ｔよ、その掻く厚い最後の一皮に′ン
い乙部イーイ”ン、、Ｌ不ルギーの巣イア４ζ′１♀１
１！：を行替。Ｊうすることによ−７て、子のドのパ／
リコン基扱１１のＳｉ♂！の選択比もとれる。例えば、
ノン素糸ガスを用いで、上記のような条件設定°ど・Ｊ
ツチ：／グを行うよ・）にすることができる、、１体的
には、１例えば、まずＳｌ−バ１２系、。
もしくは、ＳＦ、／Ｎ、系のようにイオン性の強いガス
系を用いζＴｉ０Ｎ等から成る反射防止膜４を、■、ツ
チングし、次い′ｃＣ肝、ガスにより層間Ｗｉ、１２の
少なくとも最後の極く薄い被膜について、低イオンエネ
ル１゛〜条件でＲ１＋巳を行う。これにより第２図（ｂ
）の構造が得られる。
系を用いζＴｉ０Ｎ等から成る反射防止膜４を、■、ツ
チングし、次い′ｃＣ肝、ガスにより層間Ｗｉ、１２の
少なくとも最後の極く薄い被膜について、低イオンエネ
ル１゛〜条件でＲ１＋巳を行う。これにより第２図（ｂ
）の構造が得られる。
次にバイアスＥＣＲ−ＣＶＤ法で、凹部２の埋め込みを
行う。この時、例えば以下の条件にして、凹部２の肩部
における堆積速度とエツチング速度とを等しくして、埋
め込みを行う。即ち、凹部２の上部コーナ一部でのエツ
チング速度とデポ（堆積）速度とが等しくなる条件にす
る。このようにすると、第２図（ｃ）に示すように、導
電材料層５２が形成されるとともに、導電材料５１で凹
部２が埋め込まれた構造が得られる。
行う。この時、例えば以下の条件にして、凹部２の肩部
における堆積速度とエツチング速度とを等しくして、埋
め込みを行う。即ち、凹部２の上部コーナ一部でのエツ
チング速度とデポ（堆積）速度とが等しくなる条件にす
る。このようにすると、第２図（ｃ）に示すように、導
電材料層５２が形成されるとともに、導電材料５１で凹
部２が埋め込まれた構造が得られる。
（条件）
使用ガス ： ５ｉＨａ／Ｎｚ０＝ ２０／３５ ＳＣ
ＣＭマイクロ波： １． ＯｋＷ ＲＦパ°イアス： ０．５ ｋＷ 圧 カニ ７ ｘｉｏ−’ Ｔｏｒｒ磁
場： ８７５ Ｇａｕｓｓ 次に、導電材料層５２について、水平戻しの効果をもた
せたバイアスＥＣＲ−ＣＶＤを行う、これにより、第２
図（ｄ）に示すように、凹部２に埋め込まれた導電材料
５１と、反射防止膜４であるＴｉＯ上の導電材料層５３
とは分離される。水平戻しは、例えば下記条件で行うこ
とができる。
ＣＭマイクロ波： １． ＯｋＷ ＲＦパ°イアス： ０．５ ｋＷ 圧 カニ ７ ｘｉｏ−’ Ｔｏｒｒ磁
場： ８７５ Ｇａｕｓｓ 次に、導電材料層５２について、水平戻しの効果をもた
せたバイアスＥＣＲ−ＣＶＤを行う、これにより、第２
図（ｄ）に示すように、凹部２に埋め込まれた導電材料
５１と、反射防止膜４であるＴｉＯ上の導電材料層５３
とは分離される。水平戻しは、例えば下記条件で行うこ
とができる。
使用ガス ： ５ｉＨａ／ＮｔＯ＝ ７．５ ／３５
ＳＣＣＭ圧 カニ ７ Ｘｌ０−’ Ｔｏｒｒマ
イクロ波：１．０ｋＷ ＲＦバイアス： ０．５ ｋＷ 次にレジストをパターニングしてレジストパターン６を
得、これをマスクとして広い部分の導電材料層５３（Ｗ
）を除去し、第２図（ｅ）のようにする。除去された導
電材料層５３部分を第２図（ｅ）中、破線で示す。導電
材料であるＷの除去は、硫酸と過酸化水素水との混合液
であるいわゆる硫酸通水を用いるウェットエツチングや
、あるいはＳＦ。
ＳＣＣＭ圧 カニ ７ Ｘｌ０−’ Ｔｏｒｒマ
イクロ波：１．０ｋＷ ＲＦバイアス： ０．５ ｋＷ 次にレジストをパターニングしてレジストパターン６を
得、これをマスクとして広い部分の導電材料層５３（Ｗ
）を除去し、第２図（ｅ）のようにする。除去された導
電材料層５３部分を第２図（ｅ）中、破線で示す。導電
材料であるＷの除去は、硫酸と過酸化水素水との混合液
であるいわゆる硫酸通水を用いるウェットエツチングや
、あるいはＳＦ。
ガスを用いるなどしてイオン性を弱くしたＦｏを主体と
するプラズマエツチングで行うようにする。
するプラズマエツチングで行うようにする。
この上にリソグラフィー技術を用い、配線の形成（パタ
ーニング）を行う、この時、反射防止膜４がついている
ため、光反射による形状劣化が防がれ、良好なパターニ
ングが行える。なお凹部２の上には反射防止膜は存在し
ないが、通常、第３図のように、レジストパターン６は
凹部２を覆う形でパターニングされるので、問題はない
。
ーニング）を行う、この時、反射防止膜４がついている
ため、光反射による形状劣化が防がれ、良好なパターニ
ングが行える。なお凹部２の上には反射防止膜は存在し
ないが、通常、第３図のように、レジストパターン６は
凹部２を覆う形でパターニングされるので、問題はない
。
上述の如く、本実施例によれば、導電材料（ここではＷ
）により凹部２の埋め込みを行う場合に、予め導電材料
により配線材料層３０を形成し、かつその上に反射防止
膜４の形成を行い、更に、バイアスＥＣＲ−ＣＶＤ法を
用いて凹部２を導電材料で埋め込み、その後導電材料層
５２の水平戻しを行った後、広い部分の導電材料層５３
を除去するようにしたので、上記凹部２の埋め込みはバ
イアスＥＣＲ−ＣＶＤを用いる結果、「髭」のない良好
な埋め込みができ、また、反射防止膜４をストッパーに
して余分な導電材料を除去するようにでき、更に、該ス
トッパーを兼ねさせた反射防止膜を用いて、その上に導
電材料配線を良好なパターンでパターン形成できる。
）により凹部２の埋め込みを行う場合に、予め導電材料
により配線材料層３０を形成し、かつその上に反射防止
膜４の形成を行い、更に、バイアスＥＣＲ−ＣＶＤ法を
用いて凹部２を導電材料で埋め込み、その後導電材料層
５２の水平戻しを行った後、広い部分の導電材料層５３
を除去するようにしたので、上記凹部２の埋め込みはバ
イアスＥＣＲ−ＣＶＤを用いる結果、「髭」のない良好
な埋め込みができ、また、反射防止膜４をストッパーに
して余分な導電材料を除去するようにでき、更に、該ス
トッパーを兼ねさせた反射防止膜を用いて、その上に導
電材料配線を良好なパターンでパターン形成できる。
実施例−３
次に第４図を参照して、実施例−３を説明する。
本実施例においては、まず、基板１１と層間膜１２とを
有し、核層間膜１２に凹部２が形成されて成る下地１上
に、バイアスＥＣＲ−ＣＶＤ法で、導電材料層３１とし
てＷ層を形成する。即ち、配線層を形成すべき広い水平
面と、埋め込みを行うべきコンタクトホール（またはピ
アホール）等の凹部２を有する下地１に、バイアスＥＣ
Ｒ−ＣＶＤ法で、ブランケットＷを形成する。凹部２に
埋め込まれたＷを、特に符号３で示す。これらＢＬＫ−
Ｗ層３１の下地には、予め密着層としてＴｉＮ等が膜形
成されているが、これは図では省略した。
有し、核層間膜１２に凹部２が形成されて成る下地１上
に、バイアスＥＣＲ−ＣＶＤ法で、導電材料層３１とし
てＷ層を形成する。即ち、配線層を形成すべき広い水平
面と、埋め込みを行うべきコンタクトホール（またはピ
アホール）等の凹部２を有する下地１に、バイアスＥＣ
Ｒ−ＣＶＤ法で、ブランケットＷを形成する。凹部２に
埋め込まれたＷを、特に符号３で示す。これらＢＬＫ−
Ｗ層３１の下地には、予め密着層としてＴｉＮ等が膜形
成されているが、これは図では省略した。
上記バイアスＥＣＲ−ＣＶＤ法によるＢＬＫ−Ｗ層の形
成条件は、次のようにした。
成条件は、次のようにした。
使用カス： ＷＦｉ／５ｉＨｎ／Ｉｂ／Ａｒ＝２０／３
０／１００１５０ ＳＣＣＭマイクロ波：１ｋＷ ＲＦバイアス：５００Ｗ 圧 カニ ７ Ｘｌ０−’ Ｔｏｒｒ磁 場：
８７５ Ｇａｕｓｓ これによって第４図（ａ）の構造を得た。
０／１００１５０ ＳＣＣＭマイクロ波：１ｋＷ ＲＦバイアス：５００Ｗ 圧 カニ ７ Ｘｌ０−’ Ｔｏｒｒ磁 場：
８７５ Ｇａｕｓｓ これによって第４図（ａ）の構造を得た。
次に、前述の水平戻しの条件でＣＶＤを行い、広い水平
部分の導電材料層３２と、凹部２に埋め込まれた導電材
料３とを切り離す（第４図（ｂ）参照）。
部分の導電材料層３２と、凹部２に埋め込まれた導電材
料３とを切り離す（第４図（ｂ）参照）。
このとき、下記のように条件を設定してＣＶ Ｉ）を行
った。
った。
使用ガス ： ５ｉｎｓ／Ｎｚ０＝７．５／３５ ＳＣ
ＣＭ圧 力 ： ７ ｘｘｏ−’ Ｔｏｒｒ
マイクロ波：１に− ＲＦバイアス８０．５ ｋＷ 次に、上記の水平戻しにより形成された凹入部６０に、
液相ＣＶＤにより、耐エツチング部７である５ｉＯｚを
形成する。液相なるが故に、第４図（Ｃ）に示すように
凹部６０にたまるような形状で、５ｉ０２が形成される
。
ＣＭ圧 力 ： ７ ｘｘｏ−’ Ｔｏｒｒ
マイクロ波：１に− ＲＦバイアス８０．５ ｋＷ 次に、上記の水平戻しにより形成された凹入部６０に、
液相ＣＶＤにより、耐エツチング部７である５ｉＯｚを
形成する。液相なるが故に、第４図（Ｃ）に示すように
凹部６０にたまるような形状で、５ｉ０２が形成される
。
液相ＣＶＤは、例えばＴＥＯＳ１０□系の混合系を用い
て実施することができる。
て実施することができる。
次に等方性エツチングを用いて、上記耐工・ンチング部
７（ここではＳｉｎｇ）に覆われていないＢｌ、Ｋ−Ｗ
部分である導電材料層３２を除去する。等方性エツチン
グ手段としては、ＨｚＳＯａ／ＨＪｚ （硫酸通水）系
のエツチング液を用いるウエットユ、・ンチング１゛段
や、フッ素うパノカルＦ”を利用したプラズマエツチン
グ手段を用いることができる。Ｆ′″を利用する場合で
あれば、Ｂ １．に−Ｗ層の下地密着層としてＴ ｉ
Ｎが形成されていると、これはエツチングされにくいの
ごストッパ・−として機能でき、好適である。また必要
ニ応じて１．エツチングストッパー層を設けでおいても
よい。
７（ここではＳｉｎｇ）に覆われていないＢｌ、Ｋ−Ｗ
部分である導電材料層３２を除去する。等方性エツチン
グ手段としては、ＨｚＳＯａ／ＨＪｚ （硫酸通水）系
のエツチング液を用いるウエットユ、・ンチング１゛段
や、フッ素うパノカルＦ”を利用したプラズマエツチン
グ手段を用いることができる。Ｆ′″を利用する場合で
あれば、Ｂ １．に−Ｗ層の下地密着層としてＴ ｉ
Ｎが形成されていると、これはエツチングされにくいの
ごストッパ・−として機能でき、好適である。また必要
ニ応じて１．エツチングストッパー層を設けでおいても
よい。
先きの丁、程で水平戻しをし７ておいたため乙こ（第４
図（ｂ）参照）、この等方性エツチング工程では広い部
分の導電材料層３２のみを除去できる。、：れにより第
４［１１（（１）の構造が得られる。
図（ｂ）参照）、この等方性エツチング工程では広い部
分の導電材料層３２のみを除去できる。、：れにより第
４［１１（（１）の構造が得られる。
次Ｃコ、液相ＣＶ Ｄζ形成した耐エツチング部（エツ
チング保護部）７であるＳ ｉ、 Ｏｚを、ＩＦなどで
除去づ′る。ここでは密着層として’１’ｉＮが形成さ
れている場合、これがストッパーになる。また、必要に
νｙ；ｅ、、適宜のエツチングストッパー層を設けてお
いてもよい。これにより第４図（ｅ）の構造が得られる
。
チング保護部）７であるＳ ｉ、 Ｏｚを、ＩＦなどで
除去づ′る。ここでは密着層として’１’ｉＮが形成さ
れている場合、これがストッパーになる。また、必要に
νｙ；ｅ、、適宜のエツチングストッパー層を設けてお
いてもよい。これにより第４図（ｅ）の構造が得られる
。
更に、配線層３６として、ブランケットＷを形成する。
これは、熱ＣＶＤでもＰＥ−Ｃ：ＶＤでも、ＥＣＲ−・
ＣＶＤでも、光ＣＶＤによる形成でもよい。また、この
段階では埋め込みの必要がないので、スパッタを用いる
こともできる。これにより、全面に配線層３６であるＢ
Ｌ Ｋ −Ｗが形成された第４図（ｆ′）の構造が得
られる。
ＣＶＤでも、光ＣＶＤによる形成でもよい。また、この
段階では埋め込みの必要がないので、スパッタを用いる
こともできる。これにより、全面に配線層３６であるＢ
Ｌ Ｋ −Ｗが形成された第４図（ｆ′）の構造が得
られる。
上述の如く、本実施例によれば、凹部２の埋め込みの形
成（ここではＷ埋め込み部３の形成）と配線形成（ここ
ではＷ配線３１の形成）をバイアスＥＣＲ−ＣＶＤ法を
用いて行うにあ、たり、広い部分の導電材料（Ｗ）層３
２を、ＣＶＤで形成したマスク７を用いて除去するよう
にしたので、該広い部分の導電材料層３２を容易に除去
することができる。かつ本例は、連続プロセスで真空を
破らすに実施ｒ；ｓ＝、＝ｂ＜−ｃｈ〜°゛５”ｊ・”
飄９°１６・ ９以下余自、・・ 実施例 ４ 次乙ご第５図を参照して、実施例−４を説明する。
成（ここではＷ埋め込み部３の形成）と配線形成（ここ
ではＷ配線３１の形成）をバイアスＥＣＲ−ＣＶＤ法を
用いて行うにあ、たり、広い部分の導電材料（Ｗ）層３
２を、ＣＶＤで形成したマスク７を用いて除去するよう
にしたので、該広い部分の導電材料層３２を容易に除去
することができる。かつ本例は、連続プロセスで真空を
破らすに実施ｒ；ｓ＝、＝ｂ＜−ｃｈ〜°゛５”ｊ・”
飄９°１６・ ９以下余自、・・ 実施例 ４ 次乙ご第５図を参照して、実施例−４を説明する。
本実施例においては、まず、基板１１と層間膜１２とを
有Ｌ２、該層間膜１２に凹部２が形成されて成るＦ地１
１：に、バイアスＥＣＲ−ＣＶＤ法で、導電材＄Ｉ Ｍ
３１としてＷ層を形成する。即ち、配線層を形成すべ
き広い水平面と、埋め込みを行〜）べきコンタクトホー
ル（またはビ°アホー・ル）等の四部２を有する１ζ地
１に、予め密着層として例えばＴ ｉＮ層等を形成し７
（図示省略）、この上に、バイアスＥＣＲ−ＣＶＤ法で
、ブランケットＷにより導電材籾層３１を形成する。同
時に凹部２が埋め込まれる。埋め込みＷを符号３で示す
。
有Ｌ２、該層間膜１２に凹部２が形成されて成るＦ地１
１：に、バイアスＥＣＲ−ＣＶＤ法で、導電材＄Ｉ Ｍ
３１としてＷ層を形成する。即ち、配線層を形成すべ
き広い水平面と、埋め込みを行〜）べきコンタクトホー
ル（またはビ°アホー・ル）等の四部２を有する１ζ地
１に、予め密着層として例えばＴ ｉＮ層等を形成し７
（図示省略）、この上に、バイアスＥＣＲ−ＣＶＤ法で
、ブランケットＷにより導電材籾層３１を形成する。同
時に凹部２が埋め込まれる。埋め込みＷを符号３で示す
。
ブランケットＷ−ＣＶＤは、本実施例では以下の条件で
行った。
行った。
使用ガス： ＷＦｂ／５ＪＪＨｚ／Ａｒ ＝２０／３Ｏ
／１１００１５０ＳＣＣマイクロ波：１に− ＲＦバイアス８０．５ｋＷ 圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒ磁
場 ： ８７５Ｇａｕｓｓ これにより、第５図（ａ）の構造を得る。
／１１００１５０ＳＣＣマイクロ波：１に− ＲＦバイアス８０．５ｋＷ 圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒ磁
場 ： ８７５Ｇａｕｓｓ これにより、第５図（ａ）の構造を得る。
次に本実施例においても、水平戻しを行い、広い水平部
分の導電材料層３２と、凹部２に埋め込まれた導電材料
３とを切り離す。
分の導電材料層３２と、凹部２に埋め込まれた導電材料
３とを切り離す。
このときの水平戻しは、下記条件で行った。
使用ガス ： ５ｔ）１．／Ｎ、０＝７．５／３５ＳＣ
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイク
ロ波：１に＆Ｊ ＲＦバイアス： ０．５ｋＷ これによって、第５図（ｂ）に示す如く、ＢＬＫ−Ｗが
、埋め込まれた部分３，３１と、上層部分である導電材
料層３２とが切り離された構造とする。
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイク
ロ波：１に＆Ｊ ＲＦバイアス： ０．５ｋＷ これによって、第５図（ｂ）に示す如く、ＢＬＫ−Ｗが
、埋め込まれた部分３，３１と、上層部分である導電材
料層３２とが切り離された構造とする。
次に粘度の低いレジストをコートし、異方性エツチング
（ここでは（ｈＲＩＥで実施）を行い、第５図（ｂ）に
おいて生成した凹入部６０にのみレジストがたまるよう
にする。これによって、第１図（Ｃ）の如く、該凹入部
６０にのみレジスト６１．６２が入りこんでいる構造を
得る。
（ここでは（ｈＲＩＥで実施）を行い、第５図（ｂ）に
おいて生成した凹入部６０にのみレジストがたまるよう
にする。これによって、第１図（Ｃ）の如く、該凹入部
６０にのみレジスト６１．６２が入りこんでいる構造を
得る。
次に等方性エツチングを用いて、上記レジスト６１゜６
２をマスクとして、これにおおわれていないＢＬＫ−Ｗ
部分である導電材料層３２を除去する。等方性エツチン
グ手段としては、ＨｚＳＯ４／ＨｚＣｈ系のエツチング
液を用いるウェットエツチング手段や、フッ素ラジカル
Ｆ１を利用したプラズマエツチング手段を用いることが
できる。Ｆ９を利用する場合であれば、ＢＬＫ−Ｗ層の
下地密着層としてＴｉＮが形成されていれば、これはエ
ツチングされにくいのでそのままエツチングストッパー
層にでき、好適である。また必要に応じて、エツチング
ストッパー層を設けておいてもよい。
２をマスクとして、これにおおわれていないＢＬＫ−Ｗ
部分である導電材料層３２を除去する。等方性エツチン
グ手段としては、ＨｚＳＯ４／ＨｚＣｈ系のエツチング
液を用いるウェットエツチング手段や、フッ素ラジカル
Ｆ１を利用したプラズマエツチング手段を用いることが
できる。Ｆ９を利用する場合であれば、ＢＬＫ−Ｗ層の
下地密着層としてＴｉＮが形成されていれば、これはエ
ツチングされにくいのでそのままエツチングストッパー
層にでき、好適である。また必要に応じて、エツチング
ストッパー層を設けておいてもよい。
先きの工程で水平戻しをしておいたために（第５図（ｂ
）参照）、広い部分のＷである導電材料層３２のみを除
去できる。これにより第５図（ｄ）の構造が得られる。
）参照）、広い部分のＷである導電材料層３２のみを除
去できる。これにより第５図（ｄ）の構造が得られる。
次にレジスト６１．６２を除去する。ここではレジスト
６１．６２を０２アツシングすることによって、除去し
た。これにより第５図（ｅ）の構造とする。
６１．６２を０２アツシングすることによって、除去し
た。これにより第５図（ｅ）の構造とする。
更にブランケットＷにより、上層配線層３６を形成する
。これは、熱ＣｖＤでもＰＥ−ＣＶＤでも、ＥＣＲ−Ｃ
ＶＤでも、光ＣＶＤによるのでもよい。また二の段階で
は、埋め込みの必要がないので、スバフタを用いること
もできる。これにより、全面に配線層３６であるＢＬＫ
−Ｗ層が形成された第５図Ｃｆ）の構造が得られる。
。これは、熱ＣｖＤでもＰＥ−ＣＶＤでも、ＥＣＲ−Ｃ
ＶＤでも、光ＣＶＤによるのでもよい。また二の段階で
は、埋め込みの必要がないので、スバフタを用いること
もできる。これにより、全面に配線層３６であるＢＬＫ
−Ｗ層が形成された第５図Ｃｆ）の構造が得られる。
上述の如く、本実施例によれば、凹部２の埋め込みと、
導電材料層３１の形成とをバイアスＥＣＲ−ＣＶＤ法を
用いて行うにあたり、広い部分の導電材料層３２をレジ
ストで形成したマスク６１．６２を用いて除去するよう
にしたので、広い部分の導電材料であるＷを容易に除去
することができる。
導電材料層３１の形成とをバイアスＥＣＲ−ＣＶＤ法を
用いて行うにあたり、広い部分の導電材料層３２をレジ
ストで形成したマスク６１．６２を用いて除去するよう
にしたので、広い部分の導電材料であるＷを容易に除去
することができる。
上記構成例では凹入部６０をレジスト６１．６２により
埋め込んだが、その他、平坦化ポリマーなどを用いるよ
うにしてもよい６例えば平坦化ポリマーとしては、低温
でも流動性が高く、塗布して水平面のように平坦化が可
能な材料として提案されているスチレンとクロロメチル
スチレンの共重合体とシロキサンを含む材料（日刊工業
新聞平成２年１月４日）を用いて実施することができる
。
埋め込んだが、その他、平坦化ポリマーなどを用いるよ
うにしてもよい６例えば平坦化ポリマーとしては、低温
でも流動性が高く、塗布して水平面のように平坦化が可
能な材料として提案されているスチレンとクロロメチル
スチレンの共重合体とシロキサンを含む材料（日刊工業
新聞平成２年１月４日）を用いて実施することができる
。
実施例−５
第６図を参照する。
本実施例では、下地１（本例でも基板１１と層間膜１２
とから成る）の配線を形成すべき面に、コンタクトホー
ルを形成し、凹部２とする。次にバイアスＥＣＲ−ＣＶ
Ｄ法でＢＬＫ−Ｗを堆積し、該凹部２の埋め込みを行う
。この時、凹部２の上部においては、コーナ一部（凹部
２の肩部）でエツチング速度と堆積速度とが等しくなる
ような条件に設定して、バイアスＥＣＲ−ＣＶＤを行う
。この結果、第６図（ａ）に符号６０で示す導電材料（
Ｗ）層３１における凹入部ができる。埋め込み部分を符
号３で示す。この時、例えば以下の条件でバイアスＥＣ
Ｒ−ＣＶＤを行う。
とから成る）の配線を形成すべき面に、コンタクトホー
ルを形成し、凹部２とする。次にバイアスＥＣＲ−ＣＶ
Ｄ法でＢＬＫ−Ｗを堆積し、該凹部２の埋め込みを行う
。この時、凹部２の上部においては、コーナ一部（凹部
２の肩部）でエツチング速度と堆積速度とが等しくなる
ような条件に設定して、バイアスＥＣＲ−ＣＶＤを行う
。この結果、第６図（ａ）に符号６０で示す導電材料（
Ｗ）層３１における凹入部ができる。埋め込み部分を符
号３で示す。この時、例えば以下の条件でバイアスＥＣ
Ｒ−ＣＶＤを行う。
使用ガス ： ＳｉＨ４／Ｎｚ０＝１７．５／３５ＳＣ
ＣＭマイクロ波＝１に− ＲＦバイアス： ０．５ｋＷ 圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより第６図（ａ）の構造が得られる。
ＣＭマイクロ波＝１に− ＲＦバイアス： ０．５ｋＷ 圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより第６図（ａ）の構造が得られる。
次に液相ＣＶＤで、第６図（ａ）における凹入部６０を
埋め込み、符号７で示すように平坦化する。即ち、液相
なるが故に５、第６図（ｂ）で示す”ように］−度凹入
部６にのみたまる形で、平坦になる。
埋め込み、符号７で示すように平坦化する。即ち、液相
なるが故に５、第６図（ｂ）で示す”ように］−度凹入
部６にのみたまる形で、平坦になる。
次に、全面異方性ユ、ツチパックし７て、所定の導電材
料（Ｗ配線）層３１′の厚さＩになるようにする。
料（Ｗ配線）層３１′の厚さＩになるようにする。
以下バターニングを施し２、所定の配線構造と）る。
本実施例においては、導電材料層であるＢ Ｌ ＫＷに
よりコンタクトホールやピアホールである凹部２の埋め
込みと配線形成とを同時に行うＱこあたり、バイアスＥ
ＣＲ−ＣＶＤでまず埋め込みを完成し、しかる後に液相
ＣＶＤでｉ＋−坦化を行い、更に全面エッチバックする
ようにしたので５．バイアスＥＣＲＣＶ Ｉ）法による
配線形成の欠点であった広い部分で厚く形成された導電
材料ＪＷ（Ｗ配線）を簡便な方法で平坦化し、整形でき
る。
よりコンタクトホールやピアホールである凹部２の埋め
込みと配線形成とを同時に行うＱこあたり、バイアスＥ
ＣＲ−ＣＶＤでまず埋め込みを完成し、しかる後に液相
ＣＶＤでｉ＋−坦化を行い、更に全面エッチバックする
ようにしたので５．バイアスＥＣＲＣＶ Ｉ）法による
配線形成の欠点であった広い部分で厚く形成された導電
材料ＪＷ（Ｗ配線）を簡便な方法で平坦化し、整形でき
る。
かつ、１記の工程は、これを複数チェンバーで連続して
１、バイアスＥ ＣＲ−ＣＶ １〕、次いで液相ＣＶＤ
、次いでＲＵＥエッチバックのように行うようにでき、
このようにするとスルー・プツトの向１：を実現できる
。
１、バイアスＥ ＣＲ−ＣＶ １〕、次いで液相ＣＶＤ
、次いでＲＵＥエッチバックのように行うようにでき、
このようにするとスルー・プツトの向１：を実現できる
。
実施例−６
第７図を参照する。２
本実施例でば、基板１１上に５ｉ０２による層間膜１２
を形成１゜７１．４凹部２であるフンタクトホールやピ
アホールのバターこ、ングをリソグラフィーを用いて行
”う。
を形成１゜７１．４凹部２であるフンタクトホールやピ
アホールのバターこ、ングをリソグラフィーを用いて行
”う。
こごごは層間膜１２をＩｌ［Ｅｌ、、凹部２を形成した
。
。
これにより１．第７図（ａ）に示Ｃよ・）な凹部２を有
する下地１を形成した。
する下地１を形成した。
次にバイアスＥ ＣＲＣＶ Ｄで、導電材料としてＷを
形成し、凹部２の埋め込みを行・）。こごごはＢＬＫ−
Ｗ層を形成した（密着層の図示は省略）。但し本実施例
では、例えば以下の条件でｗ３１を形成ｊ、２、凹部２
の」一部コーナ一部でのデボレー トがエッチＬ／−ト
よりやや大きくなるようにする。
形成し、凹部２の埋め込みを行・）。こごごはＢＬＫ−
Ｗ層を形成した（密着層の図示は省略）。但し本実施例
では、例えば以下の条件でｗ３１を形成ｊ、２、凹部２
の」一部コーナ一部でのデボレー トがエッチＬ／−ト
よりやや大きくなるようにする。
使用ガス ： ＷＦ、／［！ｚ／Ａｒ −” １０／４
０／２０ＳＣＣＭマイクロ波８０．８ｋＷ ＲＦバイ゛７ス： ０．３ｋＷ 圧 力 ： ５ ＸＩＯ”３Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより第７図（ｂ）に示すように１、凹入部５′の
ある導電材料層５４を有する構造が得られる。
０／２０ＳＣＣＭマイクロ波８０．８ｋＷ ＲＦバイ゛７ス： ０．３ｋＷ 圧 力 ： ５ ＸＩＯ”３Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより第７図（ｂ）に示すように１、凹入部５′の
ある導電材料層５４を有する構造が得られる。
次に、前述した実施例の中でも行ったように、水平戻し
を行う。するとＢ １．、 Ｋ−Ｗから成る導電材料層
５４ばＪ−下方向には゛Ｉラッチングれず、凹部２上の
凹入部５′のコー・ナーがオーバーカットされる。これ
により第７図（Ｃ）の構造となる。このオーバーカット
により除去された部分を、第７図（ｃ）！；ｍ符号５６
で示す。また、これにより一部水平方向にカットされて
形成された導電材料層を符号５５で示す。
を行う。するとＢ １．、 Ｋ−Ｗから成る導電材料層
５４ばＪ−下方向には゛Ｉラッチングれず、凹部２上の
凹入部５′のコー・ナーがオーバーカットされる。これ
により第７図（Ｃ）の構造となる。このオーバーカット
により除去された部分を、第７図（ｃ）！；ｍ符号５６
で示す。また、これにより一部水平方向にカットされて
形成された導電材料層を符号５５で示す。
このときの水平戻しの条件は、例えば次のように設定で
きる。
きる。
使用ガス ： ５ｉ）１４／Ｎｚ０−７．５／３５５Ｃ
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイ
クロ波：１に讐 ＲＦバイ′７ス：００５ｋＷ 次にレジストをバターニングし、レジスト・パターン６
を形成し７て、これをマスクに、広い部分の導電材料で
あるＷを除去し１、これにより第７図（ｄ）の構造を得
る。除去された部分を符号５７で示す。Ｗの除去は硫酸
通水やＦ″′を主体とするグラズマエッチングを行うこ
とができる。
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイ
クロ波：１に讐 ＲＦバイ′７ス：００５ｋＷ 次にレジストをバターニングし、レジスト・パターン６
を形成し７て、これをマスクに、広い部分の導電材料で
あるＷを除去し１、これにより第７図（ｄ）の構造を得
る。除去された部分を符号５７で示す。Ｗの除去は硫酸
通水やＦ″′を主体とするグラズマエッチングを行うこ
とができる。
一１記の結末、レジストパターン６を除去すると、凹部
２にＩ゛度対応するサイズＡに対１２．２第７図（ｅ）
に示すように各片側にＢｌ＃′つ合わせのマージン（上
層配線に対するマージン）が生じる。凹部を埋め込んだ
部分を符号５８で示し７、その上の合わせのマージンＢ
が形成された部分を符号５９で示す、。
２にＩ゛度対応するサイズＡに対１２．２第７図（ｅ）
に示すように各片側にＢｌ＃′つ合わせのマージン（上
層配線に対するマージン）が生じる。凹部を埋め込んだ
部分を符号５８で示し７、その上の合わせのマージンＢ
が形成された部分を符号５９で示す、。
ト記第７図（ｅ）の構造とｔ７たトで、この上−に２Ｌ
層配線を形成する。第７図（ｅ）に示し７たよ・うに、
上層配線の合わゼのマージン部を残すように（，７たの
で、余裕の大きい配線形成を達成できる。
層配線を形成する。第７図（ｅ）に示し７たよ・うに、
上層配線の合わゼのマージン部を残すように（，７たの
で、余裕の大きい配線形成を達成できる。
本実施例によれば、凹部２を形成し、この四部２をバイ
アスＥＣＲ−ＣＶＤを用いて導電材料（ここではＷ）の
埋め込みを行う場合に、四部２の肩°部である角度のあ
る部分でやや堆積速度がエツチング速度より大きくなる
条件で行い、更に、広い部分の導電材料層（Ｗ）の水平
戻しを行った後、前記広い部分の導電材料を除去するよ
うにしたので、凹部２に“ｒ”のない良好な埋め込みが
できる。かつ、常に角度のある部分でも、堆積速度がエ
ツチング速度よりやや大きいので、凹部２が削られるこ
となく、安定した埋め込みができる。更に、上層配線に
対する合わせのマージンを凹部２上に残すことができ、
有利である。
アスＥＣＲ−ＣＶＤを用いて導電材料（ここではＷ）の
埋め込みを行う場合に、四部２の肩°部である角度のあ
る部分でやや堆積速度がエツチング速度より大きくなる
条件で行い、更に、広い部分の導電材料層（Ｗ）の水平
戻しを行った後、前記広い部分の導電材料を除去するよ
うにしたので、凹部２に“ｒ”のない良好な埋め込みが
できる。かつ、常に角度のある部分でも、堆積速度がエ
ツチング速度よりやや大きいので、凹部２が削られるこ
となく、安定した埋め込みができる。更に、上層配線に
対する合わせのマージンを凹部２上に残すことができ、
有利である。
実施例−７
次に第８図を参照して、実施例−７について説明する。
本実施例では、基板１１とこの上に形成された層間１１
１１２とから成る下地１について、該層間膜１２をリソ
グラフィーによりパターニングすることによって、凹部
２であるコンタクトホールやピアホールを形成する。こ
こではＳｉｎｇより成る層間膜をＲＩＥして、凹部２を
形成した。これにより第８図（ａ）の構造とする。
１１２とから成る下地１について、該層間膜１２をリソ
グラフィーによりパターニングすることによって、凹部
２であるコンタクトホールやピアホールを形成する。こ
こではＳｉｎｇより成る層間膜をＲＩＥして、凹部２を
形成した。これにより第８図（ａ）の構造とする。
次に、バイアスＥＣＲ−ＣＶＤで、導電材料としてＷを
堆積し、導電材料層８１を形成する。このとき、凹部２
の上部において、堆積速度がエツチング速度よりやや大
きくなるようにＣＶＤを行う。例えば、次の条件でＣＶ
Ｄを実施する。
堆積し、導電材料層８１を形成する。このとき、凹部２
の上部において、堆積速度がエツチング速度よりやや大
きくなるようにＣＶＤを行う。例えば、次の条件でＣＶ
Ｄを実施する。
使用ガス ： ＷＦｉ／Ｈｚ／Ａｒ ＝１０／４０／２
０５ＣＣＭマイクロ波： ０．８１Ｗ ＲＦバイアス： ０．３ｋＷ 圧 力 ： ５ ＸＩＯ”’Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより、第８図（ｂ）に示す如く、凹部２の上部に
おいて凹入８０が形成された構造が得られる。
０５ＣＣＭマイクロ波： ０．８１Ｗ ＲＦバイアス： ０．３ｋＷ 圧 力 ： ５ ＸＩＯ”’Ｔｏｒｒ磁 場
： ８７５Ｇａｕｓｓ これにより、第８図（ｂ）に示す如く、凹部２の上部に
おいて凹入８０が形成された構造が得られる。
次に、前掲の各実施例でも説明した水平戻しを行う。こ
の水平戻しにより、凹部２の肩部に該当する部分の導電
材料層８１０角度のある部分のみが左右方向に後退し、
第８図（ｃ）に示す如く凹入８０の水平方向だけにエツ
チングが進行した構造となる。このときの水平戻しによ
り除去された部分を符号８２で示す。
の水平戻しにより、凹部２の肩部に該当する部分の導電
材料層８１０角度のある部分のみが左右方向に後退し、
第８図（ｃ）に示す如く凹入８０の水平方向だけにエツ
チングが進行した構造となる。このときの水平戻しによ
り除去された部分を符号８２で示す。
この水平戻しは、例えば次の条件により行うことができ
る。
る。
使用ガス ： ＳｉＨ４／）ｂＯ＝ ７．５／３５５Ｃ
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイク
ロ波：１に賀 ＲＦバイアス： ０．５に匈 この水平戻しにより、後の工程のレジスト合わせ（第８
図（ｅ）参照）において、マージンをとることができる
。従って、レジスト合わせについて特に余裕をとった方
がよい場合に、この工程を必要に応じて追加すればよい
。
ＣＭ圧 力 ： ７ Ｘｌ０−’Ｔｏｒｒマイク
ロ波：１に賀 ＲＦバイアス： ０．５に匈 この水平戻しにより、後の工程のレジスト合わせ（第８
図（ｅ）参照）において、マージンをとることができる
。従って、レジスト合わせについて特に余裕をとった方
がよい場合に、この工程を必要に応じて追加すればよい
。
次に、異方性エツチングで、導電材料層８２を、第８図
（ｄ）に示すように、凹部２の上面と水平になるよう除
去する。これにより、凹部２内のみ導電材料８５が残り
、これで埋め込まれた構造が得られる。
（ｄ）に示すように、凹部２の上面と水平になるよう除
去する。これにより、凹部２内のみ導電材料８５が残り
、これで埋め込まれた構造が得られる。
このエツチングで除去された部分を符号８４で示す。
また、エツチング後の導電材料層を符号８３で示す。
このときのエツチング条件は、本例では以下のようにし
た。
た。
使用ガス： ＳＦｈ／Ｎｚ ＝ ３０／２８ＳＣＣＭ圧
カニ １５ｓＴｏｒｒ 印加電カニ ０．２４賀／ｄ 次にレジストをバターニングし、レジストパターン６を
形成し、これをマスクにしてエツチングを行って、第８
図（ｅ）に示す如く下地１上の広い部分の導電材料層８
３を除去する。除去された部分を符号８６で示す。導電
材料であるＷのエツチング除去は、硫酸通水を用いたり
、あるいはＦ”を主体とするプラズマエツチングで行う
ことができる。
カニ １５ｓＴｏｒｒ 印加電カニ ０．２４賀／ｄ 次にレジストをバターニングし、レジストパターン６を
形成し、これをマスクにしてエツチングを行って、第８
図（ｅ）に示す如く下地１上の広い部分の導電材料層８
３を除去する。除去された部分を符号８６で示す。導電
材料であるＷのエツチング除去は、硫酸通水を用いたり
、あるいはＦ”を主体とするプラズマエツチングで行う
ことができる。
この時、第８図（ｂ）（ｃ）（ｄ、）で説明した凹部２
の埋め込み、水平戻し、及び導電材料の異方性エツチン
グにより、レジストのマスク合わせのマージンが得られ
る。
の埋め込み、水平戻し、及び導電材料の異方性エツチン
グにより、レジストのマスク合わせのマージンが得られ
る。
次に、この上に上層配線９を形成するなどの火工・程を
行い、第８図（ｆ）のような配線構造を得る。
行い、第８図（ｆ）のような配線構造を得る。
本実施例では、凹部２の形成後、この凹部２をバイアス
ＥＣＲ−ＣＶＤ法を用いて、導電材料（ここではＷ）層
を形成して埋め込むので、Ｎ″のない良好な埋め込みが
できる。かつ、このとき、凹部２の肩部の角度のある部
分でやや堆積速度がエツチング速度より大きくなる条件
を採用するので、これにより、角度のある部分でも、上
記のように堆積速度の方がやや大きいことにより、凹部
２が削られることなく、安定した埋め込みが達成できる
。
ＥＣＲ−ＣＶＤ法を用いて、導電材料（ここではＷ）層
を形成して埋め込むので、Ｎ″のない良好な埋め込みが
できる。かつ、このとき、凹部２の肩部の角度のある部
分でやや堆積速度がエツチング速度より大きくなる条件
を採用するので、これにより、角度のある部分でも、上
記のように堆積速度の方がやや大きいことにより、凹部
２が削られることなく、安定した埋め込みが達成できる
。
また、凹部２内の導電材料８５が凹部２上面と略同−面
になるまでエツチングした後、下地１上の広い部分の導
電材料１８３を除去するので、この広い部りの導電材料
の除去を効率良く行うことができる。更に本実施例では
、このときのマスク合ねセを充分、マージンをとって行
うことができる。
になるまでエツチングした後、下地１上の広い部分の導
電材料１８３を除去するので、この広い部りの導電材料
の除去を効率良く行うことができる。更に本実施例では
、このときのマスク合ねセを充分、マージンをとって行
うことができる。
上記説明での」−層配線９（第８図（ｆ）参照）の形成
に代えて、次のように変形して実施することもできる。
に代えて、次のように変形して実施することもできる。
即ち、第８１ａ （ｂ）の構造（第８図（ｅ）でもよい
）において、凹部２上における導電材料層８１の厚さ！
を、上層配線に必要な厚さにする。次いで凹入部８０に
レジストを埋め込み、レジストと導電材料（Ｗ）とのエ
ツチング速度比が１：１になる条件でエッチバックして
、これによりレジストとその分の厚さの導電材料とをエ
ツチングし、厚さｌの導電材料のみを残して、これを１
−層配線とするように、実施することもできる。
）において、凹部２上における導電材料層８１の厚さ！
を、上層配線に必要な厚さにする。次いで凹入部８０に
レジストを埋め込み、レジストと導電材料（Ｗ）とのエ
ツチング速度比が１：１になる条件でエッチバックして
、これによりレジストとその分の厚さの導電材料とをエ
ツチングし、厚さｌの導電材料のみを残して、これを１
−層配線とするように、実施することもできる。
上述の如く本出願の各発明によれば、導電材料による凹
部の埋め込みを良好に行うことができ、また、配線形成
を良好かつ容易に行うようにすることができる。
部の埋め込みを良好に行うことができ、また、配線形成
を良好かつ容易に行うようにすることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は、本発明の実施例−」を工程順
に断面図で小すものである。第２図（ａ）・〜（ｅ）は
実施例−２，各同様に示づ〜ものごある。第３図は実施
例−２を説５明するための平面し１である。第４図（ａ
）〜（ｆ）は実施例−３を、第５し１（ａ）〜（ｆ）は
実施例−４を、第６回（ａ）〜・（Ｃ）は実施例−５を
、第′１図（ａンへ・（ｅ）は実施例−＝−（３を、第
８図（ａ）−・（ｆ）は実施例−７を、それぞれ、工程
順に断面図で示すものである。第９図は問題点を小ず図
である。 １・・・下地、２・・・四部、３．３０へ−３３，５４
，５５，５８８１〜８３・・・導電材料層。
に断面図で小すものである。第２図（ａ）・〜（ｅ）は
実施例−２，各同様に示づ〜ものごある。第３図は実施
例−２を説５明するための平面し１である。第４図（ａ
）〜（ｆ）は実施例−３を、第５し１（ａ）〜（ｆ）は
実施例−４を、第６回（ａ）〜・（Ｃ）は実施例−５を
、第′１図（ａンへ・（ｅ）は実施例−＝−（３を、第
８図（ａ）−・（ｆ）は実施例−７を、それぞれ、工程
順に断面図で示すものである。第９図は問題点を小ず図
である。 １・・・下地、２・・・四部、３．３０へ−３３，５４
，５５，５８８１〜８３・・・導電材料層。
Claims (1)
- 【特許請求の範囲】 １、下地の凹部にバイアスＥＣＲ−ＣＶＤ法により導電
材料を埋め込む工程を有する配線形成方法において、 前記凹部の肩部における堆積速度とエッチング速度とを
等しい条件にして前記埋め込みを行うことを特徴とする
配線形成方法。 ２、下地の凹部にバイアスＥＣＲ−ＣＶＤ法により導電
材料を埋め込む工程を有する配線形成方法において、 前記凹部の肩部における堆積速度がエッチング速度より
大きい条件にして前記埋め込みを行うことを特徴とする
配線形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117917A JPH0414831A (ja) | 1990-05-08 | 1990-05-08 | 配線形成方法 |
| US07/695,891 US5221640A (en) | 1990-05-08 | 1991-05-06 | Method of producing wiring structures for electronic materials |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117917A JPH0414831A (ja) | 1990-05-08 | 1990-05-08 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414831A true JPH0414831A (ja) | 1992-01-20 |
Family
ID=14723380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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