WO2006043554A1 - プラズマスパッタリングによる成膜方法および成膜装置 - Google Patents

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WO2006043554A1
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metal film
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Taro Ikeda
Kenji Suzuki
Tatsuo Hatano
Yasushi Mizusawa
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Tokyo Electron Limited
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    • H01L2221/1089—Stacks of seed layers

Definitions

  • the present invention relates to an improved film forming method and a film forming method for forming a metal thin film by plasma sputtering on an upper surface of an object to be processed such as a semiconductor wafer and a surface of a recess opening on the upper surface.
  • the present invention relates to a film forming apparatus.
  • a desired device is manufactured by repeatedly performing various processes such as a film forming process and a pattern etching process on a semiconductor wafer.
  • Line widths and hole diameters are becoming increasingly finer due to demands for further higher integration and miniaturization of semiconductor devices.
  • wiring materials and embedding materials there is a tendency to use Cu (copper), which has a lower electrical resistance and is less expensive, by miniaturizing various dimensions (Japanese Patent Laid-Open No. 2000-77365).
  • the tantalum metal film or tantalum nitride film is generally used as the underlying barrier layer in consideration of adhesion.
  • a tantalum nitride film (hereinafter also referred to as “TaN film”) is first formed on the upper surface of the wafer and the surface of the recess opening on the upper surface in the plasma sputtering apparatus. Form. Next, a tantalum film (hereinafter also referred to as “Ta film”) is formed on the TaN film in the same plasma sputtering apparatus. Thereafter, a thin seed film made of a Cu film is formed on the surface of the barrier layer. Next, the entire surface of the wafer (upper surface and the surface of the recess) is subjected to Cu plating treatment so that the recess is trapped.
  • TaN film tantalum nitride film
  • FIG. 8 partially shows a vertical cross section around a recess of a semiconductor wafer formed by a general plasma sputtering method.
  • this semiconductor wafer S recesses 2 corresponding to via holes, through holes, grooves (trench or Dual Damascene structure) and the like are formed so as to open on the upper surface.
  • the concave portion 2 has a very high aspect ratio (for example, about 3 to 4) as the design rule becomes finer.
  • the width or inner diameter of the recess 2 is about 0 ⁇ 01 ⁇ .
  • An underlayer 4 made of a TaN film is formed on the entire surface of the wafer S shown in FIG.
  • a metal film 6 made of a Ta film is formed by the same plasma sputtering apparatus.
  • metal ions are attracted by applying a bias power of a high frequency voltage to the mounting table on which the wafer S is mounted.
  • a seed film made of a thin Cu film is formed on the entire surface of the metal film 6, and a Cu plating process is performed on the seed film so that the recess 2 is filled with the Cu film.
  • bias power is applied to a mounting table on which a semiconductor wafer is mounted, and metal ions are attracted to the surface of the wafer, thereby forming the film.
  • a discharge gas introduced into the apparatus to generate plasma a gas of a substance that itself does not generate deposits even when converted to plasma
  • Ar argon
  • bias power is set so high.
  • the metal film 6 tends to be formed in the recess 2 in the state shown in FIG. That is, the force that the metal film 6 adheres to the bottom of the recess 2 and the upper part of the side wall
  • the overhang portion 8 that protrudes in a form that sandwiches the opening occurs in the portion of the metal film 6 in the opening of the recess 2 .
  • an unformed portion 10 of the metal film 6 may occur at the lower portion of the side wall of the recess 2. This is because the metal ions generated by the splatter are weak in straightness, so that the metal ions collide with the upper side wall before reaching the lower side wall. For this reason, there is a problem that even if the recess 2 is later filled with a Cu film by means of plating or the like, the inside is not sufficiently filled and voids are generated.
  • An object of the present invention is to provide a film forming method and a film forming apparatus by plasma sputtering, which can form a metal film uniformly on the side wall of a recess opening on the upper surface of a workpiece.
  • the present inventors have controlled the bias power supplied to the mounting table to perform film formation by drawing into metal ions and sputter etching by plasma of discharge gas.
  • the present invention provides:
  • a metal target is sputtered by a plasma of a discharge gas in the processing vessel to generate a metal ion, and a metal film is deposited on the upper surface of the object to be processed by the drawing of the metal ions and the plasma of the discharge gas.
  • a film forming method is provided.
  • the metal film is a tantalum film.
  • the bias power in the film forming step is such that the upper surface of the object to be processed is the etching rate of the metal film formed by drawing the metal ions and the sputter etching using the discharge gas plasma. It is preferable to set the size so that the rate is substantially balanced.
  • This film forming method further includes a step of forming a base layer made of a material different from the metal film on the upper surface and the concave surface of the object to be processed between the preparation step and the film forming step. It may be.
  • the bias power in the film forming step is set to such a magnitude that the base layer is not sputter-etched.
  • an initial metal film made of the same metal as the metal film is formed on the upper surface and the concave surface of the object to be processed between the preparation step and the film formation step. It is equipped with a process.
  • the film forming step includes
  • a first sub-process for forming a first metal film on an upper surface and a recess surface of the object to be processed; and a second metal film made of a metal different from the first metal film on the first metal film A second sub-process for forming
  • a step of forming a base layer made of a material different from the metal film on the upper surface and the concave surface of the object to be processed is further provided between the preparation step and the film forming step.
  • the film-forming step may further include a third sub-step for etching away the underlayer located at the bottom of the concave portion between the first sub-step and the second sub-step. If the second sub-process needs to be performed in a different processing container from the first sub-process, a further preparatory process or other process is interposed between the first sub-process and the second sub-process. obtain.
  • the first metal film is a tantalum film
  • the second metal film is a copper film
  • the underlayer is a tantalum nitride film.
  • the present invention also provides:
  • a bias power source for applying bias power to the mounting table
  • a bias power having such a magnitude that the deposition of the metal film by the drawing of the metal ions and the sputter etching by the plasma of the discharge gas simultaneously occur on the upper surface of the object to be processed is added to the mounting table,
  • the film-forming apparatus characterized by having provided.
  • the bias power supply controller is configured such that the bias power in the film forming step is such that the metal film is formed on the upper surface of the object to be processed by drawing metal ions. It is preferable to control the bias power source so that the etching rate of the sputter etching by the plasma of the discharge gas is approximately balanced.
  • the bias power applied to the mounting table is controlled, and the deposition of the metal film by the drawing of the metal ions and the sputtering etching by the plasma of the discharge gas are performed simultaneously.
  • a metal film can be uniformly formed on the side wall of the recess opening in the upper surface of the object to be processed.
  • the concave portion opened on the upper surface of the object to be processed can be appropriately embedded without generating voids by using a metal such as Cu, for example, by performing subsequent plating treatment.
  • FIG. 1 is a sectional view showing an embodiment of a film forming apparatus according to the present invention.
  • FIG. 2 is a graph showing the angle dependence of sputter etching.
  • FIG. 3 is a graph showing the relationship between bias power and the amount of film formed on the wafer upper surface.
  • FIG. 4 is a longitudinal sectional view of the periphery of a recess of a semiconductor wafer, showing the first embodiment of the method of the present invention in steps (A) to (E).
  • FIG. 5 is a graph showing the relationship between bias power and process pressure, and the verticality of metal ions.
  • FIG. 6 is a longitudinal sectional view of the periphery of a recess of a semiconductor wafer, showing a part of the second embodiment of the method of the present invention in each step (A) to (D).
  • FIG. 7 is a longitudinal sectional view around a concave portion of a semiconductor wafer showing a third embodiment of the method of the present invention in each step (A) to (E).
  • FIG. 8 is a longitudinal sectional view showing the periphery of a concave portion of a semiconductor wafer formed by a general plasma sputtering method.
  • FIG. 1 is a cross-sectional view showing an example of a film forming apparatus according to the present invention.
  • ICP Inductively Coupled Plasma
  • the film forming apparatus 12 includes a vacuum processing container 14 formed into a hollow cylindrical shape with, for example, aluminum.
  • the processing container 14 is grounded.
  • the processing container 14 has an exhaust port 18 at the bottom 16 thereof.
  • a vacuum pump 68 is connected to the exhaust port 18 via a throttle valve 66.
  • a disc-shaped mounting table 20 made of, for example, aluminum is provided on the upper surface of the mounting table 29, an electrostatic chuck 22 for attracting and holding the semiconductor wafer S, which is an object to be processed, is installed.
  • a DC voltage for suction (not shown) is applied to the electrostatic chuck 22 as necessary.
  • a bias power source 38 composed of a high frequency power source that generates a high frequency of 13.56 MHz, for example, is connected to the electrostatic chuck 22 via a wiring 36.
  • the bias power supply 38 is controlled in bias power output by a bias power supply controller 40 made of, for example, a microcomputer.
  • the mounting table 20 is supported by a support 24 that extends downward from the center of the lower surface. This support 24 passes through the bottom 16 of the processing vessel and is connected to a lifting mechanism (not shown). As a result, the mounting table 20 can be moved up and down in the processing container 14.
  • a metal bellows 26 that can extend and contract so as to surround the column 24 is provided.
  • the metal bellows 26 has an upper end hermetically joined to the lower surface of the mounting table 20 and a lower end hermetically joined to the upper surface of the bottom portion 16.
  • the mounting table 20 is formed with a refrigerant circulation path 28 through which a refrigerant for cooling the wafer S flows.
  • a plurality of support pins 30 are provided upright on the container bottom 16.
  • pin through holes 32 corresponding to the support pins 30 are formed. Therefore, when the mounting table 20 is lowered, the wafer S is supported by the upper end of the support pin 30 penetrating the through hole 32 so that the wafer S can be transferred between the transfer arm (not shown). ing.
  • a gate vano lever 34 is provided that can be opened and closed to allow the transfer arm to enter.
  • a gas inlet 62 for introducing a processing gas containing Ar gas as a discharge gas into the processing container 14 is provided in the processing container bottom 16.
  • a gas supply system 63 for supplying a processing gas into the container 14 is provided.
  • the gas supply system 63 has a gas source (not shown) and a gas controller 64 including a gas flow rate controller and a valve.
  • a transmission plate 42 made of a dielectric material such as aluminum nitride and having a high frequency permeability is attached above the processing container 14 through a seal member 44.
  • a plasma generation system 46 for generating plasma of discharge gas (Ar gas) in the processing space 52 in the processing vessel 14 is provided on the transparent plate 42.
  • the plasma generation system 46 includes an induction coil 48 disposed on the transmission plate 42 and a high frequency power supply 50 of 13.56 MHz, for example, connected to the coil 48.
  • a baffle plate 54 made of, for example, aluminum is provided immediately below the transmission plate 42 for diffusing a high frequency introduced from the induction coil 48 through the transmission plate 42 into the processing container 14.
  • an annular metal target 56 is disposed so as to surround the upper portion of the processing space 52 and constricts upward.
  • a variable DC power source 58 is connected to the metal target 56.
  • As a material of the metal target 56 for example, tantalum or Cu is used.
  • the metal target 56 is sputtered by discharge gas (Ar gas) plasma to generate metal ions. Specifically, metal atoms and atomic groups are released from the metal target 56 by collision of Ar ions in the plasma, and are ionized when these atoms or atomic groups pass through the plasma. It becomes a metal ion.
  • a cylindrical protective cover 60 made of, for example, aluminum is provided so as to surround the processing space 52.
  • the protective cover 60 is grounded, and a lower portion thereof is bent inward to extend to the vicinity of the side portion of the mounting table 20.
  • the film forming apparatus 12 includes an apparatus controller 100 that controls the operation of each unit. Specifically, the apparatus controller 100 controls the operation of the bias power supply controller 40, the high frequency power supply 50, the variable DC power supply 58, the gas controller 64, the throttle valve 66, the vacuum pump 68, etc. The following processing is performed roughly by the device 12.
  • Ar gas is allowed to flow through the gas controller 64 into the processing vessel 14 that has been evacuated by operating the vacuum pump 68, and the inside of the processing vessel 14 is maintained at a predetermined degree of vacuum by controlling the throttle valve 66. .
  • DC power is supplied from the variable DC power supply 58 to the metal target 56.
  • high frequency power is applied from the high frequency power source 50 to the induction coil 48.
  • a predetermined bias power is applied from the bias power supply controller 40 to the mounting table 20.
  • Ar gas plasma is generated in the processing space 52 by the electric power applied to the metal target 56 and the induction coil 48.
  • Ar ions in the plasma collide with the metal target 56, and the metal target 56 is sputtered.
  • the metal atoms or atomic groups of the sputtered metal target 56 are ionized as they pass through the plasma to become metal ions. These metal ions are attracted to the bias power applied to the mounting table 20 and are deposited on the surface of the wafer S.
  • the apparatus controller 100 controls the bias power supply controller 40 to increase the bias power applied to the mounting table 20, so that Ar ions in the plasma are also directed toward the mounting table 20. Can be attracted.
  • the control by the device controller 100 is performed based on a control program created in advance.
  • the control program can be read from various storage media such as a magnetic storage medium, an optical storage medium, and a semiconductor memory.
  • the method of the present invention is characterized in that when forming a metal film by plasma sputtering, the bias power applied to the mounting table is controlled to an appropriate magnitude so that the metal ions on the upper surface of the wafer having the recesses are formed.
  • the metal film is deposited on the side wall of the recess in such a way that the deposition of the metal film by drawing the metal and the sputter etching by the plasma (Ar ion) of the discharge gas occur simultaneously.
  • the bias power at this time is controlled so that the deposition rate of the metal film by drawing metal ions and the etching rate of sputter etching by plasma of the discharge gas are approximately balanced.
  • the angle of the sputtering surface refers to the angle between the normal of the sputtering surface and the incident direction of Ar ions.
  • the angles of the sputter surface are both 0 degrees.
  • the angle of the sputter surface is 90 degrees.
  • sputtering is performed to some extent at a sputtering surface angle of 0 degrees (wafer top surface).
  • Sputter etching is hardly performed at a sputtering surface angle of 90 degrees (side wall of the recess).
  • the sputter surface angle is about 40 to 80 degrees (near the opening of the recess)
  • the sputter etching is intense.
  • FIG. 3 shows the relationship between the film deposition amount and the film formation amount. That is, when the high frequency power for plasma generation is constant and the bias power is not so high, a high film formation amount can be obtained by drawing metal ions. However, as the bias power further increases, the tendency of the wafer top surface to be sputter-etched by ions in the plasma of the discharge gas accelerated by the noise power gradually increases (see FIG. 2). As a result, the folded metal film is removed by etching.
  • This region A1 is a region where a high film formation amount (film formation rate) can be obtained without increasing the bias power too much.
  • film formation is performed on the upper surface of the wafer in a region A2 where the film formation rate by drawing metal ions and the etching rate of sputter etching by plasma of discharge gas are substantially balanced.
  • substantially balanced is intended to include not only the case where the substantial film formation amount on the wafer upper surface is zero, but also the case where a film formation amount up to about 3Z10 of the film formation amount in the region A1 occurs.
  • the wafer S is loaded into the processing container 14 through the gate vanolev 34 and supported on the support pins 30.
  • the mounting table 20 is raised, the wafer S is mounted on the upper surface of the mounting table 20, and the wafer S is attracted and held by the electrostatic chuck 22 (preparation process).
  • the recess S 2 such as a via hole, a through hole, or a groove is formed in the wafer S in advance so as to open on the upper surface.
  • a high frequency voltage is applied to the induction coil 48 of the plasma generation system 46, and a predetermined bias power is applied from the bias power source 38 to the electrostatic chuck of the mounting table 20.
  • the film is applied by applying to 22.
  • Ta tantalum
  • a processing gas containing N gas which is a nitriding gas, is used in addition to the Ar gas, which is a discharge gas. Supply in.
  • a TaN film is formed substantially uniformly as the underlayer 4 on the entire surface of the wafer S (the upper surface and the surface of the recess 2).
  • the bias power at this time corresponds to the area A1 in FIG. 3 which is the same as the conventional general film formation conditions, and is specifically about 100 W (watts).
  • the thickness of the underlayer 4 made of the TaN film is very thin, an overhang does not occur in the opening of the recess 2.
  • the bias power applied to the mounting table 20 is increased to a value corresponding to the area A2 in FIG.
  • the bias power is set to a value corresponding to point XI in FIG. 3, specifically 350 W, so that the amount of film formation on the upper surface of the wafer becomes zero, and the Ta film as the first metal film is formed.
  • First sub-process the supply of the nitriding gas from the gas inlet 62 is stopped, and only Ar gas is supplied as the processing gas. As a result, as shown in FIG.
  • the first metal film 6 is hardly deposited on the upper surface of the wafer S or the bottom of the recess 2, and the Ta film is formed only on the side wall in the recess 2.
  • the first metal film 6 is deposited almost uniformly, and neither the force nor the overhang occurs in the opening of the recess 2.
  • the magnitude of the bias power is shown in the area in Fig. 3.
  • the upper surface of the wafer that is perpendicular to the metal ion attraction direction has a film formation rate due to metal ion attraction and an etching rate for sputter etching due to plasma of the discharge gas. Is almost balanced. For this reason, on the wafer upper surface, as a result, the amount of deposition of the metal film becomes substantially zero. Further, regarding the bottom portion in the recess 2, the metal scattered by the partial force sputtering adheres to the side wall in the recess 2 and is deposited.
  • the amount of film formation at the bottom in the recess 2 becomes substantially zero, and the amount adheres to the side wall and contributes to the improvement of the uniformity of the film thickness of the side wall.
  • the reason why the overhang 8 (FIG. 8) does not occur in the opening of the recess 2 is also due to the effect that the film formation phenomenon and the etching phenomenon cancel each other as described above.
  • the important point is that the metal contributing to the film formation is in the plasma. It means that almost all (95% or more, preferably 99% or more) is ionized without containing neutral metal atoms.
  • the high frequency power of the plasma generation system 46 should be set high (5000-6000W).
  • FIG. Figure 5 is a graph showing the perpendicularity of metal ions to bias power and process pressure.
  • each ellipse indicated by A, B, and C indicates the amount of metal ions deposited per unit area on the upper surface of the wafer and the incident angle thereof. Specifically, when a straight line intersecting each ellipse is drawn from the origin, the length from the origin to the intersection is the amount of metal ions, and the angle formed with the linear force 3 ⁇ 4 axis is the incident angle.
  • the incident angle is 0 degree when incident perpendicular to the upper surface of the wafer.
  • the ellipse A corresponds to the case where the film is formed in the region A1 in FIG. 3
  • the ellipse B corresponds to the case where the process pressure is low vacuum and the film is formed at the point XI in FIG. 3
  • the ellipse C corresponds to the process pressure.
  • This corresponds to the case where the film is formed at a high vacuum (0.5 mT OT r or less) and at point XI.
  • the straight lines Ll and L2 indicate the critical angle ⁇ of the metal ion that can reach the bottom of the recess 2 as shown in the lower part of FIG.
  • the bias power is set at a place other than the point XI in the region A2, and the first metal film 6 that is much thinner than that in the region A1 is formed on the upper surface of the wafer. But it ’s good. Also, the bias power is kept within a range where the underlayer 4 made of TaN film is not damaged (etching) by sputtering.
  • the first metal film 6 made of the Ta film is formed by the first sub-process, and the barrier layer made of the stacked structure of the TaN film and the Ta film as shown in FIG. 4B is formed.
  • the second sub-step is performed. In the second sub-process, except that the material of the metal target 56 is changed from tantalum to Cu, it is placed on the mounting table 20 of the second film forming apparatus having the same configuration as the first film forming apparatus 12 shown in FIG. Wafer S is transferred. Then, under the same plasma power conditions as in the first sub-process (point XI in FIG. 3), as shown in FIG.
  • the first metal film of the Ta film formed on the side wall in the recess 2 6 On top of this, as a second metal film made of a different metal, a metal film made of Cu film 70 Form. Also in this case, the metal film 70 is uniformly formed on the side wall in the recess 2.
  • the plasma power is set to the area A1 in FIG. 3, and the entire surface of the wafer S (the upper surface and the surface of the recess 2) is measured as shown in FIG. 4 (D).
  • a Cu film 72 for electrodes is formed.
  • the wafer S is taken out from the second film forming apparatus and subjected to a normal plating process, whereby the recess 2 is completely covered with Cu74 as shown in Fig. 4 (E). Include.
  • the recess 2 can be completely filled with Cu74 without causing a void or the like.
  • the process conditions during plasma sputtering deposition controlled by the apparatus controller 100 shown in FIG. 1 are, for example, as follows.
  • the output of the DC power supply 58 for the target is 0 ⁇ : 12000W
  • the flow rate of Ar gas is 50 ⁇ : 1000sccm
  • the noise power is about 320 ⁇ 350W
  • the flow rate of N gas is 5 ⁇ 500sccm.
  • the first sub-process (FIG. 6 (A)) and the second sub-process (FIG. 6 (C)), which are substantially the same as those in the first embodiment, are located at the bottom of the recess 2.
  • a third sub-process (Fig. 6 (B)) for removing the formation 4 by etching is added.
  • the first sub-process of the present embodiment is different from the first sub-process of the first embodiment (FIG. 4B) in the following points. That is, a bias power (for example, about 320 W) corresponding to the region A3 (region slightly above the point XI) in the region A2 in FIG. 3 is applied, and as shown in FIG. In preparation for etching, a metal film 6A having a slight thickness ⁇ H is also formed on the upper surface of the wafer S. At this time, a metal film (not shown) having a thickness of about 20% of the thickness ⁇ of the metal film 6A on the upper surface of the wafer S is also deposited on the bottom of the recess 2. [0052] In the next third sub-step, as shown in FIG.
  • This third sub-process is performed as sputtering using Ar gas plasma by using the film forming apparatus 12 shown in FIG. 1 with the metal target 56 removed. At that time, the upper surface of the wafer S is also sputter-etched. Since the thin metal film 6A formed in advance acts as a protective film, the upper surface of the wafer S is not damaged.
  • a second metal film 70 made of a Cu film is formed.
  • the recess 2 is filled with Cu 74 by the same plating process (FIG. 4 (E)) as in the first embodiment.
  • the recess 2 there is generally a wiring made of Cu or the like. Therefore, according to the present embodiment, a Cu_Cu contact without the TaN film 4 interposed is realized at the bottom of the recess 2, and the electrical resistance at this portion can be greatly reduced.
  • an initial metal film made of the same metal as the first metal film 6 is used as a stopper layer in place of the step of forming the base layer 4 made of the TaN film of the first embodiment (FIG. 4A).
  • (Ta film) 80 is formed (FIG. 7A).
  • the Ta film is formed on the entire surface of the wafer S (the upper surface and the surface of the recess 2) by plasma sputtering film deposition as in the prior art. Form as 80.
  • an initial metal film 80 having a sufficient thickness (for example, lOOnm or more) is deposited using a bias power corresponding to the region A1 in FIG.
  • an overhang portion 82 is formed in the opening of the recess 2 because the Ta film is deposited not only on the bottom surface of the recess 2 but also on the side wall.
  • the problem of the overhang portion 82 will be solved in the next step.
  • a first metal film 6 made of a Ta film is formed.
  • the bias power at this time is set to the point XI in FIG. 3 as in the first sub-process (FIG. 4B) of the first embodiment.
  • the first metal film 6 is formed only on the wall surface in the recess 2.
  • the film is formed by drawing metal ions and the discharge gas is discharged. Therefore, the thickness H of the initial metal film 80 on the upper surface of the wafer S hardly changes. Further, since the opening portion of the recess 2 is easily sputtered by Ar ions from multiple directions, the overhanging portion 82 (FIG. 7 (A)) is scraped off to return to a relatively normal opening shape.
  • a second metal film 70 made of a Cu film is formed.
  • the recess 2 is trapped with Cu 74 by the plating process shown in FIG. 7 (E).
  • the same operation and effect as in the case of the first embodiment are shown, and for example, it is possible to prevent a void or the like from being generated in the recess 2.
  • each numerical value in the above embodiment is merely an example, and it is needless to say that the present invention is not limited thereto.
  • the multilayer structure of the barrier film Z seed film that becomes TaNZTa / Cu (first and second embodiments) or TaZCu (third embodiment) has been described as an example.
  • the present invention can be applied to a TiN / Ti / Cu laminated structure, a TiN / Ti / Ru laminated structure, a Ti / Cu laminated structure, and a Ti / Ru laminated structure.
  • each high-frequency power source is not limited to 13.56 MHz, and other frequencies such as 27.0 MHz can be used.
  • the discharge gas is not limited to Ar gas, and other inert gas such as He or Ne may be used.
  • the semiconductor wafer has been described as an example of the object to be processed here, the present invention is not limited to this, and the present invention can also be applied to an LCD substrate, a glass substrate, and the like.

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Abstract

　本発明は、半導体ウエハ等の被処理体（Ｓ）における上面と、この上面に開口する凹部の表面に対して、プラズマスパッタリングにより金属の薄膜を形成するための技術に関する。本発明の成膜方法は、処理容器（１４）内で放電ガスのプラズマにより金属ターゲット（５６）をスパッタして金属イオンを発生させると共に、被処理体（Ｓ）の上面において金属イオンの引き込みによる金属膜の堆積と放電ガスのプラズマによるスパッタエッチングとが同時に生ずるような大きさのバイアス電力を載置台（２０）に加えることを特徴とする。

Description

明 細 書
プラズマスパッタリングによる成膜方法および成膜装置
技術分野
[0001] 本発明は、半導体ウェハ等の被処理体における上面と、この上面に開口する凹部 の表面に対して、プラズマスパッタリングにより金属の薄膜を形成するための、改良さ れた成膜方法および成膜装置に関する。
背景技術
[0002] 一般に、半導体デバイスを製造するには、半導体ウェハに成膜処理やパターンェ ツチング処理等の各種の処理を繰り返し行って所望のデバイスを製造する。半導体 デバイスの更なる高集積化および高微細化の要請より、線幅やホール径が益々微細 化されている。そして、配線材料や埋め込み材料としては、各種寸法の微細化により 、より電気抵抗を小さく且つ安価である Cu (銅）を用レ、る傾向にある（特開 2000— 77 365号公報)。配線材料ゃ坦め込み材料として Cuを用いる場合には、その下のバリ ャ層として、密着性等を考慮して、タンタル金属膜ゃ窒化タンタル膜等が一般的に用 いられる。
[0003] このバリヤ層を形成するには、プラズマスパッタ装置内にてウェハ上面と、この上面 に開口する凹部の表面にまず、下地層として窒化タンタル膜 (以下、「TaN膜」とも称 す）を形成する。次に、同じプラズマスパッタ装置内にて、 TaN膜の上にタンタル膜（ 以下、「Ta膜」とも称す）を形成する。その後、このバリヤ層の表面に Cu膜よりなる薄 いシード膜を形成する。次に、ウェハ表面全体（上面および凹部の表面）に Cuメツキ 処理を施すことにより、凹部内を坦め込むようにしている。
[0004] 図 8は、一般的なプラズマスパッタリングによる方法で成膜された半導体ウェハの凹 部周辺の縦断面を部分的に示している。この半導体ウェハ Sには、ビアホール、スル 一ホール、溝（トレンチや Dual Damascene構造）等に対応する凹部 2が、上面に 開口するように形成されている。この凹部 2は、設計ルールの微細化に伴ってァスぺ タト比が非常に大きく（例えば 3〜4程度に)なっている。例えば、凹部 2の幅ないし内 径は 0· 01 μ ΐη程度になっている。 [0005] 図 8に示すウェハ Sの表面全体（上面および凹部 2の表面）には略均一に、 TaN膜 よりなる下地層 4がプラズマスパッタ装置にて形成されている。下地層 4の上には、同 じくプラズマスパッタ装置にて Ta膜よりなる金属膜 6が形成される。下地層 4や金属膜 6をプラズマスパッタ装置内で形成する際、ウェハ Sを載置する載置台に高周波電圧 のバイアス電力を印加して、金属イオンの引き込みを行う。更に、金属膜 6の表面全 体に薄い Cu膜よりなるシード膜を形成し、その上に Cuメツキ処理を施すことにより、 凹部 2内を Cu膜で埋め込むようしている。
[0006] ところで、一般的にプラズマスパッタ装置内で成膜を行う場合、上述のように半導体 ウェハを載置する載置台にバイアス電力を印加してウェハ表面に金属イオンを引き 込むことにより、成膜レートを大きくする。この場合、バイアス電圧を過度に大きくする と、プラズマを発生させるために装置内に導入されている放電ガス（プラズマ化されて もそれ自体は堆積物を生じさせない物質のガス）、例えば Ar (アルゴン)ガスによりゥ ェハ表面がスパッタされ、折角堆積した金属膜が削り取られてしまう。このため、バイ ァス電力はそれ程大きくは設定されてレ、なレ、。
[0007] そのようにして Ta膜よりなる金属膜を形成した場合、図 8に示すような状態で凹部 2 内への金属膜 6の形成がなされる傾向がある。すなわち、凹部 2内の底部や側壁の 上部には金属膜 6が付着する力 凹部 2の開口における金属膜 6の部分に、開口を 挟めるような形で突出したオーバーハング部分 8が発生してしまう。また、凹部 2の側 壁の下部に金属膜 6の未形成部分 10が発生してしまう場合がある。この理由は、ス パッタにより発生した金属イオンの直進性が弱いために、金属イオンが側壁下部に到 達する前に側壁上部に衝突してしまうからである。このため、後で凹部 2をメツキ等に より Cu膜で坦め込んでも、内部が十分に埋まらずにボイドが発生するという問題があ る。
発明の開示
[0008] 本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたもの である。本発明の目的は、被処理体の上面に開口する凹部の側壁に均一に金属膜 を形成することができる、プラズマスパッタリングによる成膜方法および成膜装置を提 供することにある。 [0009] 本発明者等は、プラズマスパッタリングによる成膜方法について鋭意研究した結果 、載置台に供給するバイアス電力を制御して、金属イオンに対する引き込みによる成 膜と放電ガスのプラズマによるスパッタエッチングとを同時にバランスよく生じさせるこ とによって、半導体ウェハ表面 (被処理体の上面）に形成されている非常に微細な凹 部の側壁にも金属膜を均一に形成することができる、という知見を得ることにより、本 発明に至ったものである。
[0010] そこで、本発明は、
上面と、この上面に開口する凹部とを有する被処理体を、真空処理容器内の載置 台上に載置する準備工程と、
前記処理容器内で放電ガスのプラズマにより金属ターゲットをスパッタして金属ィォ ンを発生させると共に、前記被処理体の上面において前記金属イオンの引き込みに よる金属膜の堆積と前記放電ガスのプラズマによるスパッタエッチングとが同時に生 ずるような大きさのバイアス電力を前記載置台に加えて、前記凹部の側壁に前記金 属膜を堆積させる成膜工程と、
を備えたことを特徴とする成膜方法を提供する。
例えば、前記金属膜はタンタル膜である。
[0011] この成膜方法において、前記成膜工程におけるバイアス電力は、前記被処理体の 上面において、前記金属イオンの引き込みによる金属膜の成膜レートと、前記放電 ガスのプラズマによるスパッタエッチングのエッチングレートとが略均衡するような大き さに設定されることが好ましい。
[0012] この成膜方法において、前記準備工程と前記成膜工程との間に、前記被処理体の 上面および凹部表面に前記金属膜とは異なる物質からなる下地層を形成する工程 を更に備えていてもよい。
その場合、前記成膜工程におけるバイアス電力は、前記下地層をスパッタエツチン グしなレ、ような大きさに設定されることが好ましレ、。
[0013] また、この成膜方法において、前記準備工程と前記成膜工程との間に、前記被処 理体の上面および凹部表面に前記金属膜と同じ金属からなる初期金属膜を形成す る工程を更に備えてレ、てもよレ、。 [0014] この成膜方法において、前記成膜工程は、
前記被処理体の上面および凹部表面に第 1の金属膜を形成する第 1副工程と、 前記第 1の金属膜の上に前記第 1の金属膜とは異なる金属からなる第 2の金属膜を 形成する第 2副工程と、
を有していてもよい。
また、この成膜方法において、前記準備工程と前記成膜工程との間に、前記被処 理体の上面および凹部表面に前記金属膜とは異なる物質からなる下地層を形成す る工程を更に備え、
前記成膜工程は、前記第 1副工程と前記第 2副工程との間に、前記凹部の底部に 位置する下地層をエッチングにより削り取る第 3副工程を更に有していてもよい。 なお、第 2副工程を、第 1副工程とは異なる処理容器内で行う必要がある場合には 、第 1副工程と第 2副工程との間に更なる準備工程その他の工程が介在され得る。
[0015] 例えば、前記第 1の金属膜はタンタル膜であり、前記第 2の金属膜は銅膜である。
例えば、前記下地層は窒化タンタル膜である。
[0016] また、本発明は、
真空処理容器と、
前記処理容器内に設けられ、上面と、この上面に開口する凹部とを有する被処理 体を載置するための載置台と、
前記処理容器内へ放電ガスを含む処理ガスを供給するガス供給システムと、 前記処理容器内で前記放電ガスのプラズマを発生させるプラズマ発生システムと、 前記処理容器内に設けられ、前記プラズマによりスパッタされて金属イオンを発生 させる金属ターゲットと、
前記載置台にバイアス電力を加えるバイアス電源と、
前記被処理体の上面において前記金属イオンの引き込みによる金属膜の堆積と前 記放電ガスのプラズマによるスパッタエッチングとが同時に生ずるような大きさのバイ ァス電力を前記載置台に加えて、前記凹部の側壁に前記金属膜を堆積させるよう、 前記バイアス電源を制御するバイアス電源制御器と、
を備えたことを特徴とする成膜装置を提供する。 [0017] この成膜装置においては、前記バイアス電源制御器は、前記成膜工程におけるバ ィァス電力が、前記被処理体の上面において、前記金属イオンの引き込みによる金 属膜の成膜レートと、前記放電ガスのプラズマによるスパッタエッチングのエッチング レートとが略均衡するような大きさとなるように、前記バイアス電源を制御することが好 ましい。
[0018] 以上のような成膜方法および成膜装置によれば、載置台に加えるバイアス電力を 制御して、金属イオンの引き込みによる金属膜の堆積と放電ガスのプラズマによるス パッタエッチングとを同時にバランスよく生じさせることにより、被処理体の上面に開口 する凹部の側壁に金属膜を均一に形成することができる。この結果、被処理体の上 面に開口する凹部を、その後のメツキ処理を行うことにより例えば Cu等の金属により ボイドを発生させることなく適正に埋め込むことができる。
図面の簡単な説明
[0019] [図 1]は、本発明に係る成膜装置の一実施形態を示す断面図である。
[図 2]は、スパッタエッチングの角度依存性を示すグラフである。
[図 3]は、バイアス電力とウェハ上面の成膜量との関係を示すグラフである。
[図 4]は、本発明方法の第 1実施形態を (A)〜（E)の各工程で示す、半導体ウェハ の凹部周辺縦断面図である。
[図 5]は、バイアス電力やプロセス圧力と、金属イオンの垂直性との関係を示すグラフ である。
[図 6]は、本発明方法の第 2実施形態の一部を (A)〜（D)の各工程で示す、半導体 ウェハの凹部周辺縦断面図である。
[図 7]は、本発明方法の第 3実施形態を (A)〜（E)の各工程で示す、半導体ウェハ の凹部周辺縦断面図である。
[図 8]は、一般的なプラズマスパッタリングによる方法で成膜された半導体ウェハの凹 部周辺を示す縦断面図である。
発明を実施するための最良の形態
[0020] 以下に、本発明に係る成膜方法および成膜装置の一実施形態を添付図面に基づ いて詳述する。 図 1は本発明に係る成膜装置の一例を示す断面図である。ここでは成膜装置として ICP (Inductively Coupled Plasma)型プラズマスパッタ装置を例にとって説明す る。この成膜装置 12は、例えばアルミニウムにより中空円柱状に成形された真空処理 容器 14を有している。この処理容器 14は接地されている。処理容器 14は、その底部 16に排気口 18が設けられている。排気口 18には、スロットルバルブ 66を介して真空 ポンプ 68が接続されている。
[0021] この処理容器 14内には、例えばアルミニウムよりなる円板状の載置台 20が設けら れている。載置台 29の上面には、被処理体である半導体ウェハ Sを吸着保持するた めの静電チャック 22が設置されている。この静電チャック 22には、図示しない吸着用 の直流電圧が必要に応じて印加される。静電チャック 22には、配線 36を介して、例 えば 13. 56MHzの高周波を発生する高周波電源よりなるバイアス電源 38が接続さ れいる。このバイアス電源 38は、例えばマイクロコンピュータよりなるバイアス電源制 御器 40により、出力するバイアス電力を制御される。
[0022] 載置台 20は、下面中央より下方へ延びる支柱 24により支持されている。この支柱 2 4は、処理容器底部 16を貫通し、図示しない昇降機構に接続されている。これにより 、処理容器 14内で載置台 20を昇降できるようになつている。支柱 24を囲むようにし て伸縮可能な金属べローズ 26が設けられている。この金属べローズ 26は、その上端 が上記載置台 20の下面に気密に接合され、また下端が底部 16の上面に気密に接 合されている。載置台 20には、ウェハ Sを冷却するための冷媒を流す冷媒循環路 28 が形成されている。
[0023] また容器底部 16には、複数の支持ピン 30が起立させて設けられている。載置台 20 には、各支持ピン 30に対応したピン揷通孔 32が形成されている。従って、載置台 20 を降下させた際に、揷通孔 32を貫通した支持ピン 30の上端でウェハ Sを支持して、 図示しない搬送アームとの間でウェハ Sの移載ができるようになつている。処理容器 1 4の下部側壁には、搬送アームを進入させるために開閉可能になされたゲートバノレ ブ 34が設けられている。
[0024] また処理容器底部 16には、放電ガスとしての Arガスを含む処理ガスを処理容器 14 内へ導入するためのガス導入口 62が設けられる。また、この導入口 62を通じて処理 容器 14内へ処理ガスを供給するガス供給システム 63が備えられている。ガス供給シ ステム 63は、図示しないガス源と、ガス流量制御器やバルブ等よりなるガス制御器 64 とを有している。
[0025] 処理容器 14の上方には、窒化アルミニウム等の誘電体よりなる、高周波に対して透 過性のある透過板 42が、シール部材 44を介して気密に取り付けられている。この透 過板 42の上には、処理容器 14内の処理空間 52において放電ガス (Arガス）のプラ ズマを発生させるためのプラズマ発生システム 46が設けられる。このプラズマ発生シ ステム 46は、透過板 42上に配置された誘導コイル 48と、このコイル 48に接続された 、例えば 13. 56MHzの高周波電源 50とを有している。
[0026] 透過板 42の直下には、誘導コイル 48から透過板 42を通して処理容器 14内へ導入 される高周波を拡散させるための、例えばアルミニウムよりなるバッフルプレート 54が 設けられる。このバッフルプレート 54の下方には、処理空間 52の上部を囲むようにし て、上方へ窄まる環状の金属ターゲット 56が配置されている。この金属ターゲット 56 には可変直流電源 58が接続されている。金属ターゲット 56の材料としては、例えば タンタルや Cu等が用いられる。金属ターゲット 56は、放電ガス（Arガス）のプラズマに よりスパッタされて金属イオンを発生させる。具体的には、プラズマ中の Arイオンの衝 突により金属ターゲット 56から金属の原子なレ、し原子団が放出され、それらの原子な いし原子団がプラズマ中を通過する際にイオンィ匕されて金属イオンとなる。
[0027] 金属ターゲット 56の下方には、処理空間 52を囲むようにして、例えばアルミニウム よりなる円筒状の保護カバー 60が設けられている。この保護カバー 60は、接地され ると共に、その下部が内側へ屈曲されて載置台 20の側部近傍まで延びている。
[0028] 成膜装置 12は、その各部の動作を制御する装置制御器 100を備えている。具体的 には、装置制御器 100が、バイアス電源制御器 40、高周波電源 50、可変直流電源 5 8、ガス制御器 64、スロットルバルブ 66、真空ポンプ 68等の動作を制御することで、 成膜装置 12により概略次のような処理が行われるようにする。
まず、真空ポンプ 68を動作させることにより真空にされた処理容器 14内に、ガス制 御器 64を通じて Arガスを流し、スロットルバルブ 66を制御して処理容器 14内を所定 の真空度に維持する。その後、可変直流電源 58から DC電力を金属ターゲット 56に 印加し、更に高周波電源 50から誘導コイル 48に高周波電力を印加する。また、バイ ァス電源制御器 40から載置台 20に対して所定のバイアス電力を印加する。
[0029] すると、処理空間 52内において、金属ターゲット 56および誘導コイル 48に印加さ れた電力により Arガスのプラズマが生成される。そして、プラズマ中の Arイオンが、 金属ターゲット 56に衝突し、金属ターゲット 56がスパッタされる。スパッタされた金属 ターゲット 56の金属原子ないし原子団は、プラズマ中を通る際にイオンィ匕されて金属 イオンとなる。これらの金属イオンは、載置台 20に印加されたバイアス電力に引きつ けられ、ウェハ Sの表面に堆積する。
[0030] 後述するように、装置制御器 100でバイアス電源制御器 40を制御して、載置台 20 に加えるバイアス電力をより大きくすることにより、プラズマ中の Arイオンをも載置台 2 0に向かって引きつけることが可能となる。
なお、装置制御器 100による制御は、予め作成された制御プログラムに基づレ、て行 われる。その制御プログラムは、磁気記憶媒体、光学記憶媒体、半導体メモリ等の各 種記憶媒体に格納したものを読み取るようにすることもできる。
[0031] 次に、図 2および図 3を参照して、以上のように構成された成膜装置を用いて行わ れる本発明方法の原理について説明する。
まず、本発明方法の特徴は、プラズマスパッタリングによる金属膜の形成を行う際に 、載置台に加えるバイアス電力を適切な大きさに制御することにより、凹部の形成さ れたウェハの上面における金属イオンの引き込みによる金属膜の堆積と放電ガスの プラズマ (Arイオン）によるスパッタエッチングとが同時に生ずるようにして、凹部の側 壁に集中的に金属膜を堆積させるようにした点である。具体的には、この時のバイァ ス電力は、金属イオンの引き込みによる金属膜の成膜レートと、放電ガスのプラズマ によるスパッタエッチングのエッチングレートとが略均衡するような大きさとなるように 制御される。
[0032] この点について詳しく説明する。まず、成膜量を考慮しないで放電ガスのプラズマ によるスパッタエッチングのエッチングレートについてその特性を検討すると、スパッ タ面の角度とエッチングレートとの関係は図 2に示すグラフのようになる。ここでスパッ タ面の角度とは、スパッタ面の法線が Arイオンの入射方向となす角度を指す。例え ば、スパッタ面がウェハ上面および凹部の底部の場合は、スパッタ面の角度は共に 0 度である。また、スパッタ面が凹部側壁の場合は、スパッタ面の角度は 90度である。 このグラフから明らかなように、パッタ面の角度 0度（ウェハ上面）では、ある程度スパ ッタエッチングが行われる力 スパッタ面の角度 90度（凹部の側壁）ではほとんどスパ ッタエッチングが行われなレ、。また、スパッタ面の角度 40〜80度程度（凹部の開口付 近）では、カ^り激しくスパッタエッチングされる。
[0033] さて、図 1に示すような ICP型スパッタ装置よりなる成膜装置では、ウェハ S側に印 加するバイアス電力と、ウェハ Sの上面（凹部の側壁ではなレ、）への金属膜の成膜量 との関係は図 3に示すようになる。すなわち、プラズマ発生用の高周波電力を一定と して、バイアス電力がそれ程大きくない場合には、金属イオンの引き込みによって高 い成膜量が得られる。しかし、更にバイアス電力が増加すると、ノ ィァス電力により加 速された放電ガスのプラズマ中のイオンによりウェハ上面がスパッタエッチングされる 傾向が次第に強くなる（図 2参照)。その結果、折角、堆積した金属膜がエッチングに より除去されてしまうことになる。
[0034] 従って、ウェハ上面における金属イオンの引き込みによる成膜レートと放電ガスの プラズマによるスパッタエッチングのエッチングレートとが同一になると、成膜とエッチ ングとが相殺されて、ウェハ上面の実質的な成膜量がゼロになる。この時の条件は、 図 3中の点 XI (バイアス電力 350W)に対応する。尚、図 3中のバイアス電力や成膜 量は単に一例を示したに過ぎず、装置や成膜時間等によってこれらの数値が変動す るのは勿論である。
[0035] 従来、この種のスパッタ装置で一般的に用いられる条件は、図 3の領域 A1に相当 する。この領域 A1は、バイアス電力をあまり大きくせずに、高い成膜量 (成膜レート） を稼ぐことができる領域である。これに対して、本発明方法では、ウェハ上面におい て金属イオンの引き込みによる成膜レートと放電ガスのプラズマによるスパッタエツチ ングのエッチングレートとが略均衡するような領域 A2で成膜を行う。ここで「略均衡」と は、ウェハ上面の実質的な成膜量がゼロの場合のみならず、領域 A1における成膜 量の 3Z10程度までの成膜量が生ずる場合も含む趣旨である。
[0036] 次に、本発明方法のより具体的な実施形態について、第 1、第 2および第 3の実施 形態に分けて説明する。
<第 1実施形態 >
図 1において、まず、載置台 20を下方へ降下させた状態で、ゲートバノレブ 34を通じ て処理容器 14内へウェハ Sを搬入し、これを支持ピン 30上に支持させる。次に載置 台 20を上昇させて載置台 20上面にウェハ Sを載置し、ウェハ Sを静電チャック 22に より吸着保持する（準備工程)。なお、ウェハ Sには、図 8において説明したようにビア ホールやスルーホールや溝のような凹部 2が予め上面に開口するように形成されて いる。
[0037] さて、処理容器 14内を所定の圧力に真空引きした後に、プラズマ発生システム 46 の誘導コイル 48に高周波電圧を印加し、バイアス電源 38より所定のバイアス電力を 載置台 20の静電チャック 22に印加して成膜を行う。ここでは、 TaN膜を形成するた めに、金属ターゲット 56の材料として Ta (タンタル）を用いると共に、放電ガスである A rガスの他に窒化ガスである Nガスを含む処理ガスを処理容器 14内に供給する。こ
2
れにより、図 4 (A)に示すように、ウェハ Sの表面全体（上面および凹部 2の表面）に 下地層 4として TaN膜を略均一に形成する。この時のバイアス電力は、従来の一般 的な成膜条件と同じ図 3中の領域 A1に相当し、具体的には 100W (ワット)程度であ る。この場合、 TaN膜よりなる下地層 4の厚さは非常に薄いので、凹部 2の開口部に オーバーハングが生ずることはない。
[0038] 次に、本発明の特徴とする成膜工程を行う。この成膜工程では、載置台 20に加え るバイアス電力を図 3中の領域 A2内に相当する値まで増加させる。例えば、ウェハ 上面の成膜量をゼロになるよう、バイアス電力を図 3中のポイント XIに相当する値、 具体的には 350Wに設定して、第 1の金属膜である Ta膜の成膜を行う（第 1副工程） 。この時、ガス導入口 62からは窒化ガスの供給は停止して、処理ガスとして Arガスの みを供給する。これにより、図 4 (B)に示すように、ウェハ Sの上面や凹部 2の内の底 部には第 1の金属膜 6はほとんど堆積せず、凹部 2内の側壁のみに Ta膜よりなる第 1 の金属膜 6が略均一に堆積することになり、し力、も凹部 2の開口にもオーバーハング が生ずることもない。
[0039] この理由は次のように説明される。すなわち、バイアス電力の大きさを図 3中の領域 A2、特にポイント XIに相当する値にすることにより、金属イオンの引き込み方向と直 交することになるウェハ上面は、金属イオンの引き込みによる成膜レートと放電ガスの プラズマによるスパッタエッチングのエッチングレートとが略均衡する。このため、ゥェ ハ上面においては、結果的に金属膜の成膜量が略ゼロになるのである。また、凹部 2 内の底部に関しては、この部分力 スパッタにより飛散された金属が凹部 2内の側壁 に付着して堆積することになる。その結果、凹部 2内の底部の成膜量も略ゼロになり、 その分が、側壁に付着して側壁部分の膜厚の均一性向上に寄与することになる。ま た凹部 2の開口にオーバーハング部分 8 (図 8)が生じなレ、理由も、上記したように成 膜現象とエッチング現象とが互いに相殺するように作用した結果による。
[0040] このように金属イオンの引き込みによる成膜レートと、放電ガスのプラズマによるエツ チングレートとを略均衡させる成膜方法において、重要な点は、成膜に寄与する金 属はプラズマ中において中性金属原子を含まず、略全て（95%以上、好ましくは 99 %以上）がイオン化されていることである。このためには、プラズマ発生システム 46の 高周波電力を高く設定すればょレ、 (5000〜6000W)。
[0041] 成膜種として中性金属原子を含んでいると、ウェハ上面での成膜量がゼロであって も凹部 2内の底部においてはエッチングの方が優勢となり、下地膜であるバリヤ層 4 がダメージを受けるので、好ましくないのである。中性金属原子は、ウェハ上面には 堆積するが、ウェハ Sに対する垂直性が低いため凹部 2の底部には到達できない。こ のため、凹部 2の底部においては、金属イオンよりも放電ガスのプラズマのイオンの方 が多くなり、エッチングの方が優勢になってしまう。
[0042] ここでは、説明を単純化するため、放電ガスのプラズマのイオン 1個の衝突により、 一旦堆積した金属原子（或いは金属イオン） 1個が飛び出る（エッチングされる）ものと 想定している。なお、本発明による成膜方法では、凹部 2の側壁に金属膜を堆積させ ていることから、金属イオンのウェハに対する垂直性はある程度低い方が好ましい。 このため処理容器 14内の圧力を、従来の成膜方法よりも高く維持して低真空状態（1 〜100mTorr、より好ましくは 3〜10mTorr)とし、金属イオンの平均自由行程を短く する。これにより金属イオンが放電ガスのプラズマに衝突する回数が増え、ウェハに 対する垂直性を低くすることができる。 [0043] この点について、図 5を参照しつつ説明する。図 5はバイアス電力やプロセス圧力 に対する金属イオンの垂直性を示すグラフである。図 5において A、 Bおよび Cで示さ れる各楕円は、ウェハ上面にぉレ、て単位面積当たりに堆積する金属イオンの量とそ の入射角を示している。具体的には、原点から各楕円に対して交わる直線を引いた 場合、原点からその交点までの長さが金属イオン量となり、その直線力 ¾軸となす角 度が入射角となる。ただし、ウェハ上面に対して垂直に入射する場合が入射角 0度と なる。例えば、楕円 Aは図 3の領域 A1で成膜した場合に相当し、楕円 Bはプロセス圧 力が低真空で、且つ図 3のポイント XIで成膜した場合に相当し、楕円 Cはプロセス圧 力が高真空（0. 5mTOTr以下）で、且つポイント XIで成膜した場合に相当する。また 、直線 Ll、 L2は、図 5の下部に示すように、凹部 2の底部に到達できる金属イオンの 臨界角 Θ示すものである。
[0044] 図 5に示す臨界角 Θより小さい入射角でウェハ上面に到達した金属イオンは、凹部 2の側壁にも成膜するが、底部にも成膜する。また臨界角 Θよりも大きい角度で入射 した金属イオンは、側壁のみに成膜し、且つその角度が大きいほど側壁の上側に成 膜する傾向がある。従って、本発明のように凹部 2の側壁全体に渡って効率良く成膜 するためには、楕円じよりも、臨界角 Θ付近の成分を多く含んでいる楕円 A、更には 楕円 Bの条件の方がより好適である。
[0045] 尚、この時、バイアス電力を領域 A2内のポイント XI以外の所に設定して、領域 A1 の場合と比較すれば遥かに薄い第 1の金属膜 6をウェハ上面に形成するようにしても よレ、。また、バイアス電力は、 TaN膜よりなる下地層 4がスパッタによりダメージ（エツ チング）を受けない範囲内の大きさに止める。
[0046] このように、第 1副工程により、 Ta膜よりなる第 1の金属膜 6を形成して、図 4 (B)に 示すような TaN膜と Ta膜の積層構造よりなるバリヤ層を形成したならば、続いて第 2 副工程を行う。この第 2副工程では、金属ターゲット 56の材料をタンタルから Cuに変 更した以外は図 1に示した第 1の成膜装置 12と同じ構成の第 2の成膜装置の載置台 20上へウェハ Sを移載する。そして、第 1副工程と同じプラズマ電力の条件（図 3のポ イント XI)で、図 4 (C)に示すように、凹部 2内の側壁に形成された Ta膜の第 1の金 属膜 6上に、これとは異なる金属からなる第 2の金属膜として Cu膜よりなる金属膜 70 を形成する。この場合にも、金属膜 70は凹部 2内の側壁上に均一に形成されること になる。
[0047] この場合、第 2の成膜装置の処理容器を、真空引き可能になされたトランスファチヤ ンバを介して第 1の成膜装置の処理容器 14と連結しておくことで、半導体ウェハ Sを 大気に晒すことなく第 2の成膜装置へ移すことができる。
[0048] 引き続き第 2の処理装置において、プラズマ電力を図 3中の領域 A1に設定して、 図 4 (D)に示すように、ウェハ Sの表面全体（上面および凹部 2の表面）にメツキ電極 用の Cu膜 72を形成する。この Cu膜 72の厚みを、例えば 90nm以下と比較的薄くす ることで、凹部 2の開口でのオーバーハング部分の発生を防止できる。
[0049] 次に、ウェハ Sを第 2の成膜装置より取り出し、これに通常のメツキ処理を施すことに より、図 4 (E)に示すように、凹部 2内を Cu74により完全に坦め込む。この場合、図 8 に示す従来方法の場合と異なり、凹部 2の開口にはオーバーハング部分は生じてい ないので、ボイド等を生ずることなく凹部 2内を Cu74により完全に埋め込むことがで きる。なお、図 1に示す装置制御器 100によって制御されるプラズマスパッタリング成 膜時のプロセス条件は、例えば次の通りである。ターゲット用の直流電源 58の出力 は 0〜： 12000W、 Arガスの流量は 50〜： 1000sccm、ノくィァス電力は 320〜350W 程度、 Nガスの流量は 5〜500sccm。
2
[0050] <第 2実施形態 >
次に、図 6に示す本発明方法の第 2実施形態について説明する。
本実施形態は、上記第 1実施形態と略同様の第 1副工程（図 6 (A) )と第 2副工程（ 図 6 (C) )との間に、凹部 2の底部に位置する下地層 4をエッチングにより削り取る第 3 副工程（図 6 (B) )を追加したものである。
[0051] 本実施形態の第 1副工程は、次の点で上記第 1実施形態の第 1副工程（図 4 (B) ) と異なる。すなわち、図 3中の領域 A2内の領域 A3 (ポイント XIよりも少し上方の領域 )に相当するバイアス電力（例えば 320W程度）を印加して、図 6 (A)に示すように、 次工程のエッチングに備えてウェハ Sの上面にも僅かな厚さ Δ Hの金属膜 6Aを形成 する。この時、凹部 2の底部にも、ウェハ S上面における金属膜 6Aの厚さ Δ Ηの 20 %程度の厚さの金属膜（図示せず）が堆積される。 [0052] 次の第 3副工程で、図 6 (B)に示すように、凹部 2の底部に位置する TaN膜の下地 層 4のみをエッチングで削り取る。この第 3副工程は、図 1に示す成膜装置 12から金 属ターゲット 56を取り外したものを用いて、 Arガスのプラズマによるスパッタエツチン グとして行われる。その際、ウェハ Sの上面もスパッタエッチングされる力 予め形成さ れた薄い金属膜 6Aが保護膜として作用するので、ウェハ S上面がダメージを受ける ことはない。
[0053] 次の第 2副工程で、図 6 (C)に示すように、 Cu膜よりなる第 2の金属膜 70を形成す る。そして、図 6 (D)に示す Cu膜 72の形成を行った後、上記第 1の実施形態と同様 のメツキ処理（図 4 (E) )により凹部 2内を Cu74で埋め込む。ところで、凹部 2の下に は一般的に Cuよりなる配線等が存在する。従って、本実施形態によれば、凹部 2の 底部において、 TaN膜 4が介在することのない Cu_Cuコンタクトが実現し、この部分 における電気抵抗を大幅に低減することが可能となる。
[0054] <第 3実施形態 >
次に、図 7に示す本発明方法の第 3実施形態について説明する。
本実施形態は、上記第 1実施形態の TaN膜よりなる下地層 4を形成する工程（図 4 ( A) )に代えて、ストッパ層として第 1の金属膜 6と同じ金属からなる初期金属膜 (Ta膜 ) 80を形成する工程（図 7 (A) )を備えたものである。
[0055] 具体的には、まず図 7 (A)に示すように、ウェハ Sの表面全体（上面および凹部 2の 表面）に、従来と同様のプラズマスパッタリング成膜により、 Ta膜を初期金属膜 80とし て形成する。このとき、図 3中の領域 A1に相当するバイアス電力を用いて、十分な厚 さ（例えば lOOnm以上）の初期金属膜 80を堆積させる。この場合、凹部 2の底面の みならず側壁にも Ta膜が堆積される力 凹部 2の開口にはオーバーハング部分 82 が形成されてしまう。しかし、このオーバーハング部分 82の問題は次の工程で解決さ れることになる。
[0056] 次の第 1副工程で、図 7 (B)に示すように、 Ta膜よりなる第 1の金属膜 6を形成する 。この時のバイアス電力は、第 1の実施形態の第 1副工程（図 4 (B) )と同様、図 3中の ポイント XIに設定する。これにより、凹部 2内の壁面のみに第 1の金属膜 6が形成さ れる。このとき、ウェハ Sの上面においては金属イオンの引き込みによる成膜と放電ガ スのプラズマ (Arイオン）によるスパッタエッチングとが同時に平衡状態となるように生 じているので、ウェハ S上面の初期金属膜 80の厚さ Hはほとんど変化することはない 。また凹部 2の開口部分は、多方向から Arイオンによりスパッタを受け易くなるので、 オーバーハング部分 82 (図 7 (A) )が削り取られて、比較的正常な開口形状に戻るこ とになる。
[0057] 次の第 2副工程で、図 7 (C)に示すように、 Cu膜よりなる第 2の金属膜 70を形成す る。そして、図 7 (D)に示す Cu膜 72の形成を行った後、図 7 (E)に示すメツキ処理に より凹部 2内を Cu74で坦め込む。この場合にも、第 1実施形態の場合と同様の作用 効果を示し、例えば凹部 2内にボイド等が発生することを防止することができる。
[0058] 以上の実施形態における各数値は単なる例示であり、これらに限定されないのは 勿論である。また、 TaNZTa/Cu (第 1および第 2実施形態）或いは TaZCu (第 3 実施形態）となるようなバリヤ膜 Zシード膜の積層構造を例にとって説明したが、本発 明はこれらの積層構造にも限定されなレ、。例えば、 TiN/Ti/Cu積層構造、 TiN/ Ti/Ru積層構造、更には、 Ti/Cu積層構造、 Ti/Ru積層構造についても本発明 を適用できるのは勿論である。
[0059] 更に、各高周波電源の周波数も 13. 56MHzに限定されるものではなぐ他の周波 数、例えば 27. 0MHzを用いることもできる。また、放電ガスとしては Arガスに限らず 、他の不活性ガス、例えば Heや Ne等を用いてもよい。また、ここでは被処理体として 半導体ウェハを例にとって説明したが、これに限定されず、 LCD基板、ガラス基板等 にも本発明を適用することができる。

Claims

請求の範囲
[1] 上面と、この上面に開口する凹部とを有する被処理体を、真空処理容器内の載置 台上に載置する準備工程と、
前記処理容器内で放電ガスのプラズマにより金属ターゲットをスパッタして金属ィォ ンを発生させると共に、前記被処理体の上面において前記金属イオンの引き込みに よる金属膜の堆積と前記放電ガスのプラズマによるスパッタエッチングとが同時に生 ずるような大きさのバイアス電力を前記載置台に加えて、前記凹部の側壁に前記金 属膜を堆積させる成膜工程と、
を備えたことを特徴とする成膜方法。
[2] 前記成膜工程におけるバイアス電力は、前記被処理体の上面において、前記金属 イオンの引き込みによる金属膜の成膜レートと、前記放電ガスのプラズマによるスパッ タエッチングのエッチングレートとが略均衡するような大きさに設定される、ことを特徴 とする請求項 1記載の成膜方法。
[3] 前記準備工程と前記成膜工程との間に、前記被処理体の上面および凹部表面に 前記金属膜とは異なる物質力 なる下地層を形成する工程を更に備える、ことを特徴 とする請求項 1記載の成膜方法。
[4] 前記成膜工程におけるバイアス電力は、前記下地層をスパッタエッチングしないよ うな大きさに設定される、ことを特徴とする請求項 3記載の成膜方法。
[5] 前記準備工程と前記成膜工程との間に、前記被処理体の上面および凹部表面に 前記金属膜と同じ金属からなる初期金属膜を形成する工程を更に備える、ことを特 徴とする請求項 1記載の成膜方法。
[6] 前記成膜工程は、
前記被処理体の上面および凹部表面に第 1の金属膜を形成する第 1副工程と、 前記第 1の金属膜の上に前記第 1の金属膜とは異なる金属からなる第 2の金属膜を 形成する第 2副工程と、
を有することを特徴とする請求項 1記載の成膜方法。
[7] 前記準備工程と前記成膜工程との間に、前記被処理体の上面および凹部表面に 前記金属膜とは異なる物質力 なる下地層を形成する工程を更に備え、 前記成膜工程は、前記第 1副工程と前記第 2副工程との間に、前記凹部の底部に 位置する下地層をエッチングにより削り取る第 3副工程を更に有する、ことを特徴とす る請求項 6記載の成膜方法。
[8] 前記金属膜はタンタル膜である、ことを特徴とする請求項 1記載の成膜方法。
[9] 前記第 1の金属膜はタンタル膜であり、前記第 2の金属膜は銅膜である、ことを特徴 とする請求項 6記載の成膜方法。
[10] 前記第 1の金属膜はタンタル膜であり、前記第 2の金属膜は銅膜である、ことを特徴 とする請求項 7記載の成膜方法。
[11] 前記下地層は窒化タンタル膜である、ことを特徴とする請求項 10記載の成膜方法
[12] 真空処理容器と、
前記処理容器内に設けられ、上面と、この上面に開口する凹部とを有する被処理 体を載置するための載置台と、
前記処理容器内へ放電ガスを含む処理ガスを供給するガス供給システムと、 前記処理容器内で前記放電ガスのプラズマを発生させるプラズマ発生システムと、 前記処理容器内に設けられ、前記プラズマによりスパッタされて金属イオンを発生 させる金属ターゲットと、
前記載置台にバイアス電力を加えるバイアス電源と、
前記被処理体の上面において前記金属イオンの引き込みによる金属膜の堆積と前 記放電ガスのプラズマによるスパッタエッチングとが同時に生ずるような大きさのバイ ァス電力を前記載置台に加えて、前記凹部の側壁に前記金属膜を堆積させるよう、 前記バイアス電源を制御するバイアス電源制御器と、
を備えたことを特徴とする成膜装置。
[13] 前記バイアス電源制御器は、前記成膜工程におけるバイアス電力が、前記被処理 体の上面において、前記金属イオンの引き込みによる金属膜の成膜レートと、前記 放電ガスのプラズマによるスパッタエッチングのエッチングレートとが略均衡するよう な大きさとなるように、前記バイアス電源を制御する、ことを特徴とする請求項 12記載 の成膜装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008016017A1 (fr) * 2006-07-31 2008-02-07 Sharp Kabushiki Kaisha dispositif d'imagerie à semi-conducteurs ET SON PROCÉDÉ DE FABRICATION, APPAREIL D'INFORMATIONS ÉLECTRONIQUES, SYSTÈME DE pulvérisation cathodique à ionisation

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080200002A1 (en) * 2004-10-19 2008-08-21 Tokyo Electron Limited Plasma Sputtering Film Deposition Method and Equipment
JP4967354B2 (ja) * 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
JP5023505B2 (ja) * 2006-02-09 2012-09-12 東京エレクトロン株式会社 成膜方法、プラズマ成膜装置及び記憶媒体
JP2008041700A (ja) * 2006-08-01 2008-02-21 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
KR100881954B1 (ko) * 2007-11-09 2009-02-06 한국전자통신연구원 반응성 스퍼터링 증착 장치
JP2009182140A (ja) * 2008-01-30 2009-08-13 Tokyo Electron Ltd 薄膜の形成方法、プラズマ成膜装置及び記憶媒体
CN101960629B (zh) 2008-03-03 2013-12-18 佳能安内华股份有限公司 制造磁性隧道结器件的方法及用于制造磁性隧道结器件的设备
US8841211B2 (en) * 2010-06-09 2014-09-23 Applied Materials, Inc. Methods for forming interconnect structures
JP2011256441A (ja) * 2010-06-10 2011-12-22 Ulvac Japan Ltd スパッタリング方法
JP5392215B2 (ja) * 2010-09-28 2014-01-22 東京エレクトロン株式会社 成膜方法及び成膜装置
CN102330057B (zh) * 2011-06-14 2013-05-01 星弧涂层科技(苏州工业园区)有限公司 硬质材质半导体元器件的金属钌薄膜的制备方法
CN107591357B (zh) 2016-07-07 2020-09-04 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
WO2019094228A1 (en) * 2017-11-07 2019-05-16 Everspin Technologies, Inc. Angled surface removal process and structure relating thereto
CN110752183A (zh) * 2019-10-31 2020-02-04 上海华力集成电路制造有限公司 接触孔结构的形成方法及该接触孔结构
CN110690166B (zh) * 2019-10-31 2022-03-18 上海华力集成电路制造有限公司 接触孔结构的形成方法及该接触孔结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0328370A (ja) * 1989-06-26 1991-02-06 Fuji Electric Co Ltd マイクロ波プラズマ処理装置
JPH0414831A (ja) * 1990-05-08 1992-01-20 Sony Corp 配線形成方法
JP2001223181A (ja) * 2000-02-08 2001-08-17 Ebara Corp 基材の配線形成方法及び装置
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888414A (en) * 1991-06-27 1999-03-30 Applied Materials, Inc. Plasma reactor and processes using RF inductive coupling and scavenger temperature control
TW366525B (en) * 1996-12-16 1999-08-11 Applied Materials Inc Selective physical vapor deposition conductor fill in IC structures
US6051114A (en) * 1997-06-23 2000-04-18 Applied Materials, Inc. Use of pulsed-DC wafer bias for filling vias/trenches with metal in HDP physical vapor deposition
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
US6200911B1 (en) * 1998-04-21 2001-03-13 Applied Materials, Inc. Method and apparatus for modifying the profile of narrow, high-aspect-ratio gaps using differential plasma power
US6030881A (en) * 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
JP2002534807A (ja) * 1999-01-08 2002-10-15 アプライド マテリアルズ インコーポレイテッド フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法
US20030116427A1 (en) * 2001-08-30 2003-06-26 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6331494B1 (en) * 1999-12-30 2001-12-18 Novellus Systems, Inc. Deposition of low dielectric constant thin film without use of an oxidizer
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
JP2001284449A (ja) * 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法
KR100365643B1 (ko) * 2000-10-09 2002-12-26 삼성전자 주식회사 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
EP1384257A2 (en) * 2001-05-04 2004-01-28 Tokyo Electron Limited Ionized pvd with sequential deposition and etching
US7041201B2 (en) * 2001-11-14 2006-05-09 Applied Materials, Inc. Sidewall magnet improving uniformity of inductively coupled plasma and shields used therewith
US6794290B1 (en) * 2001-12-03 2004-09-21 Novellus Systems, Inc. Method of chemical modification of structure topography
US6884329B2 (en) * 2003-01-10 2005-04-26 Applied Materials, Inc. Diffusion enhanced ion plating for copper fill
US20050151263A1 (en) * 2004-01-08 2005-07-14 Fujitsu Limited Wiring structure forming method and semiconductor device
US7294574B2 (en) * 2004-08-09 2007-11-13 Applied Materials, Inc. Sputter deposition and etching of metallization seed layer for overhang and sidewall improvement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0328370A (ja) * 1989-06-26 1991-02-06 Fuji Electric Co Ltd マイクロ波プラズマ処理装置
JPH0414831A (ja) * 1990-05-08 1992-01-20 Sony Corp 配線形成方法
JP2001223181A (ja) * 2000-02-08 2001-08-17 Ebara Corp 基材の配線形成方法及び装置
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008016017A1 (fr) * 2006-07-31 2008-02-07 Sharp Kabushiki Kaisha dispositif d'imagerie à semi-conducteurs ET SON PROCÉDÉ DE FABRICATION, APPAREIL D'INFORMATIONS ÉLECTRONIQUES, SYSTÈME DE pulvérisation cathodique à ionisation
JP2008034699A (ja) * 2006-07-31 2008-02-14 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器、イオン化スパッタリング装置

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