KR100904779B1 - 플라즈마 스퍼터링에 의한 성막방법 및 성막장치 - Google Patents

플라즈마 스퍼터링에 의한 성막방법 및 성막장치 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

플라즈마에 의해 금속타겟(56)을 이온화시켜서 금속이온을 발생시키고, 금속이온을 처리용기내의 탑재대(20)상에 탑재한 피처리체 S에 바이어스 전력에 의해 끌어당기고, 오목부(2)가 형성되어 있는 피처리체에 금속막(74)을 퇴적시켜서 오목부를 매립하는 방법이 개시된다. 피처리체 표면에 있어서, 금속이온의 끌어당김에 의한 금속퇴적 레이트와 플라즈마 스퍼터 에칭의 에칭 레이트가 대략 균형을 이루는 바와 같은 상태가 실현되도록, 바이어스 전력을 설정한다. 이것에 의해, 보이드 등의 결함을 생기게 하는 일 없이 피처리체의 오목부에 금속을 매립할 수 있다.

Description

플라즈마 스퍼터링에 의한 성막방법 및 성막장치{FILM FORMING METHOD USING PLASMA SPUTTERING AND FILM FORMING APPARATUS}
본 발명은 플라즈마 스퍼터링을 이용하여 반도체웨이퍼 등의 피처리체의 표면에 개구된 오목부에 금속을 매립하는 기술의 개량에 관한 것이다.
일반적으로, 반도체 디바이스를 제조하기 위해서는 반도체웨이퍼에 성막처리나 패턴에칭처리 등의 각종의 처리를 반복해서 실행하여 원하는 디바이스를 제조한다. 반도체 디바이스의 가일층의 고집적화 및 고미세화의 요청으로부터, 선폭이나 홀 직경이 점점 미세화되고 있다. 각종 치수를 미세화하면 배선재료 및 매립 재료의 전기저항을 작게 할 필요가 생기기 때문에, 배선재료 및 매립 재료로서 전기저항이 매우 작고 또한 저렴한 동을 이용하는 경향에 있다(일본국 특허공개공보 제2000-77365호 참조). 배선재료 및 매립 재료로서 동을 이용하는 경우에는 그 아래의 배리어층으로서, 밀착성 등을 고려하여, 금속탄탈막 혹은 탄탈질화막 등이 일반적으로 이용된다.
홈 및 홀 등의 오목부에 동을 매립하는 경우, 우선, 플라즈마 스퍼터 장치내 에서, 오목부 내면 전체를 포함하는 웨이퍼 표면 전면에 동막으로 이루어지는 얇은 시드막이 형성된다. 다음에, 웨이퍼 표면 전체에 동도금처리가 실시되고, 오목부내의 전체에 동이 매립된다. 그 후, 웨이퍼 표면의 여분의 동박막이 CMP(Chemical Mechanical Polishing) 처리 등의 연마처리에 의해 제거된다.
상기의 종래의 매립 방법에 대해 도 8을 참조하여 설명한다. 반도체웨이퍼 S에는 다수의 오목부(2)가 형성되어 있고, 이들 오목부(2)는 웨이퍼표면 즉 웨이퍼 상면에 개구되어 있다. 오목부(2)는 비어홀, 스루홀, 혹은 홈(트렌치나 Dual Damascene 구조) 등이다. 설계 룰의 미세화에 의해, 오목부(2)의 애스펙트비는 매우 크고(예를 들면 3∼4정도로), 또한 오목부(2)의 폭, 혹은 내경은 예를 들면 120㎚ 정도로 작다.
웨이퍼 표면 및 오목부(2)의 내면의 전역에는 플라즈마 스퍼터 장치에 의해, TaN막 및 Ta막의 적층 구조로 이루어지는 배리어층(4)이 대략 균일하게 미리 형성되어 있다(도 8(A) 참조). 플라즈마 스퍼터 장치에 있어서, 웨이퍼 표면 및 오목부 내면에, 금속막 예를 들면 얇은 동막으로 이루어지는 시드막(6)이 형성된다(도 8(B) 참조). 시드막(6)을 형성할 때, 동이온의 끌어당김을 효율좋게 실행하기 위해, 반도체 웨이퍼측에 고주파전압의 바이어스 전력이 인가된다. 다음에, 3원계 동도금처리에 의해 웨이퍼 표면에 동막으로 이루어지는 금속막(8)을 형성하는 것에 의해, 오목부(2)내에 동이 매립된다. 그 후는 웨이퍼 표면이 여분의 금속막(8), 시드막(6) 및 배리어층(4)을 연마하여 제거한다.
플라즈마 스퍼터 장치에서 성막을 실행하는 경우, 상술한 바와 같이 반도체 웨이퍼측에 바이어스 전력을 인가하는 것에 의해, 금속이온의 끌어당김이 촉진되어, 성막 레이트를 크게 할 수 있다. 바이어스 전력을 과도하게 크게 하면, 플라즈마를 발생시키기 위해 처리용기내에 도입되어 있는 불활성가스, 예를 들면 아르곤가스의 이온에 의해, 웨이퍼표면이 스퍼터되어 퇴적한 금속막이 깎아내어지게 되어 버리므로, 바이어스 전력은 그다지 크게 하는 것은 불가능하다.
동막으로 이루어지는 시드막(6)을 형성하는 경우, 도 8(B)에 나타내는 바와 같이, 오목부(2)의 측벽의 하부의 영역 B1의 부분에는 시드막이 매우 부착되기 어렵다. 이 때문에, 영역 B1에 충분한 두께의 시드막(6)이 형성될 때까지 긴 시간에 걸쳐 성막처리를 실행하면, 오목부(2)의 상단 개구부에 있어서의 시드막(6)에 오버행부분(10)이 생겨 개구면적이 좁아진다. 이 상태에서 도금처리를 해도, 오목부(2)가 완전히 메워지지 않아 보이드(11)가 발생하는 경우가 있다.
보이드(11)의 발생을 방지하기 위해서는 다종의 첨가제를 필요로 하는 등 조작이 매우 번잡한, 소위 3원계 도금처리를 실행하지 않으면 안된다. 또한, 3원계 도금처리를 실행하면, 웨이퍼 상면의 금속막(8)의 두께 H1이 매우 커진다. 이 때문에, 그 후의 연마처리에 장시간이 필요로 한다.
본 발명은 이상과 같은 문제점을 착안하고, 이것을 유효하게 해결하도록 창안된 것이다. 본 발명의 목적은 보이드 등의 결함을 생기게 하는 일 없이 피처리체 표면에 개구된 오목부에 금속을 매립할 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 매립 후에 실시할 수 있는 도금처리의 부담을 경감하는 것에 있다.
본 발명의 또 다른 목적은 매립 및/또는 도금 처리의 후에 실시할 수 있는 표면연마처리의 부담을 경감하는 것에 있다.
본 발명의 제1 관점에 의하면, 성막방법에 있어서, 표면과 이 표면에 개구하는 오목부를 갖는 피처리체를, 진공처리용기내에 배치된 탑재대의 위에 탑재하는 공정과, 상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과, 상기 탑재대에 바이어스 전력을 인가하고, 상기 금속 이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키고, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 구비하고, 상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 발생하는 스퍼터에칭의 에칭 레이트가 대략 균형을 이루는 바와 같은 크기인 것을 특징으로 하는 성막방법이 제공된다.
상기 오목부에 금속을 매립한 후에, 도금처리를 실행할 수 있다. 또한, 상기 도금 처리 후에, 표면을 연마하여 평탄화하는 연마처리를 실행할 수 있다.
상기 오목부의 폭, 혹은 직경을 100㎚이하, 애스펙트비를 3이상으로 할 수 있다.
상기 금속은 동, 알루미늄, 텅스텐 중의 어느 하나로 할 수 있다.
본 발명은 또한, 표면과 이 표면에 개구된 오목부를 갖는 피처리체를, 진공처리용기내에 배치된 탑재대의 위에 탑재하는 공정과, 상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과, 상기 탑재대에 바이어스 전력을 인가하고, 상기 금속 이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키며, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 포함하는 제1 성막공정과, 상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과, 상기 탑재대에 바이어스 전력을 인가하고, 상기 금속 이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키며, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 포함하는 제2 성막공정을 구비하고, 상기 제1 성막공정과 상기 제2 성막공정은 복수회 교대로 반복되고, 상기 제1 성막공정에 있어서의 상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트가 상기 플라즈마에 의해 발생하는 스퍼터 에칭의 에칭 레이트보다 훨씬 높아지는 바와 같은 크기이며, 상기 제2 성막공정에 있어서의 상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 발생하는 스퍼터 에칭의 에칭 레이트가 대략 균형을 이루는 바와 같은 크기인 것을 특징으로 하는 성막방법을 제공한다.
바람직하게는 반복되는 성막공정은 상기 제1 성막공정에서 종료한다.
상기 제1 및 제2 성막공정을 복수회 반복 실행한 후, 도금처리를 실행해도 좋다. 또한, 상기 도금처리후에, 표면을 연마하여 평탄화하는 연마처리를 실행해도 좋다.
1실시형태에 있어서, 상기 피처리체는 IC칩끼리를 결합하는 인터포져(interposer)를 위한 기판이다.
상기 피처리체의 오목부에 매립되는 금속막에 의해 유도 코일을 형성해도 좋다.
상기 금속은 동, 알루미늄, 텅스텐중의 어느 하나로 할 수 있다.
본 발명의 제2 관점에 의하면, 진공배기 가능하게 이루어진 처리용기와, 표면과 해당 표면에 개구된 오목부를 갖는 피처리체를 탑재하기 위한 탑재대와, 상기 처리용기내에 소정의 가스를 도입하는 가스도입수단과, 상기 처리용기내에 플라즈마를 발생시키기 위한 플라즈마 발생장치와, 상기 처리용기내에 마련되고 상기 플라즈마에 의해 이온화될 금속타겟과, 상기 탑재대에 대해 소정의 바이어스 전력을 공급하는 바이어스 전원과, 상기 바이어스 전원을 제어하는 바이어스 전원 제어부를 갖는 플라즈마 성막장치에 있어서, 상기 바이어스 전원 제어부는 상기 바이어스 전원으로부터 출력되는 바이어스 전력을, 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 대략 균형을 이루는 바와 같은 크기로 제어하도록 구성되어 있는 것을 특징으로 하는 플라즈마 처리장치가 제공된다.
또한, 본 발명에 의하면, 진공배기 가능하게 이루어진 처리용기와, 표면과 해당 표면에 개구된 오목부를 갖는 피처리체를 탑재하기 위한 탑재대와, 상기 처리용기내에 소정의 가스를 도입하는 가스도입수단과, 상기 처리용기내에 플라즈마를 발생시키기 위한 플라즈마 발생장치와, 상기 처리용기내에 마련되고 상기 플라즈마에 의해 이온화될 금속타겟과, 상기 탑재대에 대해 소정의 바이어스 전력을 공급하는 바이어스 전원과, 상기 바이어스 전원을 제어하는 바이어스 전원 제어부와, 상기 처리용기내에 도입시킨 가스를 플라즈마화하고 해당 플라즈마에 의해 상기 금속타겟을 이온화시켜 금속이온을 형성하는 공정과, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 대략을 균형을 이루는 바와 같은 상태로 되는 바와 같은 바이어스 전압을 인가해서 상기 오목부에 금속막을 퇴적시켜 매립하도록 하는 공정을 실행하도록 장치 전체를 제어하는 장치 제어부를 구비한 것을 특징으로 하는 플라즈마 성막장치가 제공된다.
본 발명에 따르면, 탑재대에 인가하는 바이어스 전력을 조정하여, 금속이온의 끌어당김에 의해 생기는 금속막의 퇴적 레이트와 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트의 관계를 조정하는 것에 의해, 피처리체의 오목부를 효율좋게 매립할 수 있다.
도 1은 본 발명의 1실시형태에 관한 플라즈마 성막장치의 구성을 나타내는 단면도이고,
도 2는 스퍼터 에칭의 각도 의존성을 나타내는 그래프이고,
도 3은 바이어스 전력과 웨이퍼 표면에 있어서의 성막 레이트의 관계를 나타내는 그래프이고,
도 4는 본 발명 방법의 제1 실시형태에 관한 일련의 공정을 설명하기 위한 피처리체의 부분 확대 단면도이고,
도 5는 다른 바이어스 전력 및 프로세스 압력에 각각 대응하는 금속이온의 수직성을 나타내는 그래프이고,
도 6은 본 발명 방법의 제2 실시형태에 관한 일련의 공정을 설명하기 위한 피처리체의 부분 확대 단면도이고,
도 7은 본 발명 방법의 제2 실시형태에 의해 작성되는 피처리체의 용도를 설명하기 위한 설명도이고,
도 8은 반도체 웨이퍼의 오목부의 종래의 매립 공정을 나타내는 도면이다.
이하에, 본 발명에 관한 성막방법 및 성막장치의 실시형태를 첨부도면에 의거해서 상술한다.
도 1은 본 발명에 관한 플라즈마 성막장치의 일예를 나타내는 단면도이다. 여기서는 플라즈마 성막장치로서 ICP(Inductively Coupled Plasma)형플라즈마 스퍼터 장치를 예로 들어 설명한다. 도시하는 바와 같이, 성막장치(12)는 예를 들면 알루미늄 등에 의해 통체형상으로 성형된 처리용기(14)를 갖고 있다. 처리용기(14)는 접지되어 있다. 처리용기(14)의 바닥부(16)에는 배기구(18)가 마련되어 있다. 배기구(18)에는 스로틀밸브(66)를 거쳐서 진공펌프(68)가 접속되어 있다.
처리용기(14)내에는 예를 들면 알루미늄으로 이루어지는 원판형상의 탑재대(20)가 마련되어 있다. 탑재대(20)의 상면에는 피처리체인 반도체웨이퍼 S를 흡착하여 유지하기 위한 정전척(22)이 설치되어 있다. 정전척(22)에는 웨이퍼 S의 흡착을 위해 직류전압이 인가된다. 탑재대(20)는 그 하면의 중앙부로부터 아래쪽으로 연장하는 지주(24)에 의해 지지되어 있다. 지주(24)는 처리용기(14)의 바닥부(16)를 관통하여, 도시하지 않은 승강기구에 접속되어 있다. 따라서, 승강기구를 작동시키는 것에 의해, 탑재대(20)를 승강시킬 수 있다.
신축 가능한 금속 벨로우즈(26)가 지주(24)를 둘러싸고 있다. 금속 벨로우즈(26)의 상단은 탑재대(20)의 하면에 기밀하게 접합되고, 금속 벨로우즈(26)의 하단은 바닥부(16)의 상면에 기밀하게 접합되어 있다. 금속 벨로우즈(26)는 처리용기(14)내의 기밀성을 유지하면서 탑재대(20)의 승강 이동을 허용한다. 탑재대(20)에는 웨이퍼 S를 냉각하는 냉매를 흘리기 위한 냉매순환로(28)가 형성되어 있다. 냉매는 지주(24)내의 도시하지 않은 유로를 거쳐서 냉매순환로(28)에 공급되고, 그리고 냉매순환로(28)로부터 배출된다. 용기 바닥부(16)로부터 위쪽을 향해서, 복수개 예를 들면 3개(도 1에는 그 중의 2개만 표시되어 있음)의 지지핀(30)이 기립되어 있다. 각 지지핀(30)에 대응해서, 탑재대(20)에 핀삽입통과구멍(32)이 형성되어 있다.
탑재대(20)를 강하시키면, 지지핀(30)의 상단부가 핀삽입통과구멍(32)을 관 통하여 탑재대(20)로부터 돌출되고, 이 상태에서, 처리용기(14)내에 침입해 온 도시하지 않은 반송아암과 지지핀(30)의 사이에서 웨이퍼 S의 수수가 실행된다. 처리용기(14)의 측벽의 하부에는 개방시에 상기 반송아암의 침입을 허용하는 게이트밸브(34)가 마련되어 있다. 탑재대(20)에 대해 소정의 바이어스 전력을 인가하기 위해, 정전척(22)에는 배선(36)을 거쳐서, 예를 들면 l3.56㎒ 고주파를 발생하는 고주파 전원으로 이루어지는 바이어스 전원(38)이 접속되어 있다. 바이어스 전원(38)이 출력하는 바이어스 전력은 예를 들면 마이크로 컴퓨터로 이루어지는 바이어스 전원 제어부(40)에 의해 제어된다.
처리용기(14)의 천장 개구부에는 예를 들면 질화알루미늄 등의 유전체로 이루어지는 고주파 투과성의 투과판(42)이 O링 등의 시일 부재(44)를 거쳐서 기밀하게 장착되어 있다. 투과판(42)의 위에는 처리용기(14)내의 처리공간(52)에 있어서 플라즈마 가스 예를 들면 Ar 가스의 플라즈마를 발생하기 위한 플라즈마 발생장치(46)가 마련되어 있다. 플라즈마 발생장치(46)는 투과판(42)의 위쪽에 마련된 유도 코일부(48)와, 이 코일(48)에 접속된 플라즈마 발생용의 예를 들면 13.56㎒의 고주파전원(50)을 갖고 있다.
투과판(42)의 바로 아래에는 투과판(42)을 거쳐서 처리용기(14)내에 도입되는 고주파를 확산시키기 위해, 예를 들면 알루미늄으로 이루어지는 배플 플레이트(54)가 마련되어 있다. 배플 플레이트(54)의 아래쪽에는 처리공간(52)의 상부를 둘러싸도록 해서, 위쪽으로 감에 따라 직경축소되는 환상의 금속타겟(56)이 마련되어 있다. 금속타겟(56)의 내주면은 원추대의 추면(錐面)의 형태를 하고 있다. 금속 타겟(56)에는 가변직류전원(58)이 접속되어 있다. 금속타겟(56)으로서, 예를 들면 금속탄탈 또는 동 등의 금속을 이용할 수 있다. 금속타겟(56)은 플라즈마중의 Ar 이온에 의해 스퍼터되며, 이것에 의해, 금속타겟(56)으로부터 금속원자 혹은 금속원자단(團)이 방출되고, 이들은 플라즈마내를 통과할 때에 이온화되어 금속이온으로 된다.
또한 이 금속타겟(56)의 아래쪽에는 처리공간(52)을 둘러싸도록 해서, 예를 들면 알루미늄으로 이루어지는 원통형의 보호커버(60)가 마련되어 있다. 보호커버(60)는 접지됨과 동시에, 그 하부는 내측으로 굴곡되어 탑재대(20)의 측부 근방까지 연장되어 있다. 처리용기(14)의 바닥부에는 처리용기(14)내에 처리용의 가스를 도입하기 위한 가스도입구(62)가 마련되어 있다. 가스도입구(62)로부터는 플라즈마 가스 예를 들면 Ar 가스가 가스유량 제어기 및 밸브 등으로 이루어지는 가스제어부(64)를 거쳐서 공급된다.
플라즈마 성막장치(12)의 각종의 기능요소, 구체적으로는 바이어스 전원 제어부(40), 고주파전원(50), 가변직류전원(58), 가스제어부(64), 스로틀밸브(66) 및 진공펌프(68) 등은 예를 들면 컴퓨터로 이루어지는 장치제어부(100)에 접속되어 있다. 장치제어부(100)는 이들 기능요소를 제어하고, 성막장치(12)에 이하의 처리를 실행시킨다.
우선 진공펌프(68)를 동작시키는 것에 의해 진공으로 된 처리용기(14)내에, 가스제어부(64)를 거쳐서 Ar 가스를 흘리고, 스로틀밸브(66)를 제어해서 처리용기(14)내를 소정의 진공도로 유지한다. 그 후, 가변직류전원(58)을 거쳐서 DC 전력 을 금속타겟(56)에 인가하고, 또한 고주파전원(50)을 거쳐서 유도 코일부(48)에 고주파전력을 인가한다.
또한, 장치제어부(100)는 바이어스 전원 제어부(40)로도 지령을 내어, 탑재대(20)에 대해 소정의 바이어스 전력을 인가한다. 그러면, 금속타겟(56) 및 유도 코일부(48)에 인가된 전력에 의해 Ar 가스가 플라즈마화된다. 플라즈마중의 Ar 이온은 금속타겟(56)에 충돌하며, 금속타겟(56)이 스퍼터된다. 이것에 의해 금속타겟(56)으로부터 방출된 금속원자 및 금속원자단은 플라즈마내를 통과할 때에 이온화되어 금속이온으로 된다. 금속이온은 바이어스 전력이 인가된 탑재대(20)에 끌어 당겨지며, 탑재대(20)상의 웨이퍼 S에 퇴적한다.
또, 탑재대(20)에 대해 더욱 큰 바이어스전압을 인가하면, 금속이온 뿐만 아니라 플라즈마중의 Ar 이온이 탑재대(20)측으로 끌어당겨져, 금속의 퇴적 및 스퍼터 에칭의 양쪽이 동시에 발생한다.
장치제어부(100)는 소정의 프로세스 레시피에 따라서 금속막의 성막이 실행되도록 각 기능요소를 제어하도록 작성됨과 동시에 장치제어부(100)에 부속된 기억매체(예를 들면 하드 디스크 드라이브, HDD)에 저장된 제어 프로그램을 실행하는 것에 의해, 성막장치(12)의 각 기능요소를 제어한다. 이러한 프로그램은 플로피(등록상표) 디스크(FD), 컴팩트 디스크(CD) 또는 플래시 메모리 등의 기억매체에 저장되어 있어도 좋고, 이 경우, 장치 제어부(100)는 이러한 기억매체로부터 리드된 프로그램을 실행하는 것에 의해, 성막장치(12)의 각 기능요소를 제어한다.
다음에, 플라즈마 성막장치(12)를 이용하여 실행되는 본 발명에 의한 성막방 법에 대해 설명한다.
[제1 실시형태]
도 2는 스퍼터 에칭의 각도 의존성을 나타내는 그래프, 도 3은 바이어스 전력과 웨이퍼 표면에 있어서의 성막 레이트의 관계를 나타내는 그래프, 도 4는 제1 실시형태의 각 공정을 나타내는 도면이다. 본 발명 방법의 제1 실시형태의 특징은 플라즈마 스퍼터링에 의한 성막을 실행할 때에, 바이어스 전력을 적절한 크기로 제어하는 것에 의해, 금속이온의 끌어당김에 의해 생기는 금속막의 퇴적 레이트와, 플라즈마 가스 유래의 이온(예를 들면 Ar 이온)에 의해 생기는 스퍼터 에칭의 에칭 레이트가 대략 균형을 이루는 상태를 실현하는 점에 있다. 이것에 의해, 오목부에의 금속의 매립은 주로 오목부의 측벽에 금속막이 퇴적하는 것에 의해 실현된다.
구체적으로는 바이어스 전력은 환상의 금속타겟(56)의 가상중심축선에 직교하고 또한 오목부의 입구 개구와 동일한 높이에 위치하는 평면인 「웨이퍼 표면(피처리체 표면)」에 있어서, 금속막의 퇴적 레이트와 스퍼터에칭 레이트가 대략 균형을 이루도록 설정된다. 또, 본 명세서에 있어서, 「웨이퍼 표면」이라는 용어는 웨이퍼의 성막 대칭면 중, 오목부의 내면(오목부의 측면 및 바닥면)을 제외한 부분을 의미하는 용어로서 이용되고 있는 점에 주의하기 바란다.
이 점에 대해 더욱 상세하게 설명한다. 우선, 금속막의 퇴적을 고려하지 않고, 스퍼터 에칭의 에칭 레이트에 대해서만 검토한다. 스퍼터면(「스퍼터되는 면」을 의미함)의 각도와 에칭 레이트의 관계가 도 2의 그래프에 나타나져 있다. 여기서 스퍼터면의 각도는 스퍼터면의 법선이, 해당 스퍼터면을 깎아내기 위해 그곳에 입사되어 오는 이온(구체적으로 Ar 이온)의 입사방향과 이루는 각도를 의미한다. 예를 들면, 웨이퍼 표면 및 오목부의 바닥면에 있어서의 스퍼터면의 각도는 0도이며, 오목부 측면에 있어서의 스퍼터면의 각도는 90도이다.
이 그래프로부터 명백한 바와 같이, 웨이퍼 표면(스퍼터면의 각도=0도)일수록 스퍼터에칭이 실행되고, 오목부의 측면(스퍼터면의 각도=90도)에서는 거의 스퍼터에칭이 실행되지 않으며, 또한, 오목부의 개구단가장자리(스퍼터면의 각도=40∼80도)는 매우 심하게 스퍼터에칭되는 것을 알 수 있다.
도 1에 나타내는 바와 같은 ICP형 스퍼터장치로 이루어지는 플라즈마 성막장치에 있어서의 웨이퍼 S가 탑재되는 탑재대(20)에 인가되는 바이어스 전력과, 웨이퍼 표면(스퍼터면의 각도=0도)에의 금속의 성막 레이트(즉, 막성장 레이트 내지 막두께 증가 레이트)의 관계가 도 3에 나타내져 있다. 플라즈마 발생용 고주파전력이 일정한 경우, 바이어스 전력이 그다지 크지 않는 경우에는 금속이온의 끌어당김에 의한 퇴적이 지배적으로 되어 높은 성막레이트가 얻어지지만, 바이어스 전력이 커지면, 바이어스 전력에 의해 가속된 플라즈마 가스 유래의 이온에 의한 스퍼터 효과가 증대하고, 그 결과, 한번 퇴적한 금속막이 스퍼터에칭에 의해 제거되어 버린다. 이 에칭효과는 바이어스 전력이 커질수록 커진다.
따라서, 금속막의 퇴적 레이트(이것은 에칭이 발생하지 않는 것으로 가정한 경우의 퇴적 레이트를 의미함)와 에칭 레이트가 동일하게 되면, 퇴적과 에칭이 상쇄되어, 웨이퍼 표면에 있어서의 성막레이트 즉 막두께 증가 레이트가 「제로」로 된다. )로 된다. 도 3의 그래프의 점 X1(바이어스 전력: 350W)을 참조할 것. 또, 도 3의 그래프는 바이어스 전력과 성막 레이트의 관계의 단순한 일예를 나타내는 것이며, 성막장치 혹은 성막시간 등이 변하면 그래프중의 수치도 당연히 변동한다.
종래는 이러한 종류의 스퍼터장치에 의해 성막을 실행하는 경우에는 바이어스 전력을 너무 크게 하지 않고(도 3의 영역 A1을 참조), 높은 성막레이트를 얻는 것이 일반적이었다. 이에 대해, 본 발명 방법에서는 금속 퇴적 레이트와 스퍼터 에칭 레이트가 대략 균형을 이루도록 바이어스 전력을 설정한다(도 3의 영역 A2에 상당). 여기서「대략 균형을 이룬다」는 것은 웨이퍼 표면의 성막레이트가 「제로」인 경우 뿐만 아니라, 도 3의 영역 A1에 있어서의 성막 레이트에 대해 높아도 3/10정도까지의 낮은 성막레이트로 막이 형성되어 가는 경우도 포함된다.
그런데, 이상과 같은 본 발명 방법의 기본적 원리를 이해한 후에, 본 발명 방법에 대해 구체적으로 설명한다.
우선, 탑재대(20)를 아래쪽으로 강하시킨 상태에서 처리용기(14)의 게이트밸브(34)를 거쳐서 처리용기(14)내에 웨이퍼 S를 반입하고, 해당 웨이퍼 S를 지지핀(30)상에 지지시킨다. 계속해서 탑재대(20)를 상승시키면, 지지핀(30)상의 웨이퍼 S가 탑재대(20) 상면에 지지되게 된다. 웨이퍼 S는 정전척(22)에 의한 정전 흡착력에 의해, 탑재대(20)의 상면에 흡착된다.
또, 처리용기(14)내에 반입된 웨이퍼 S에는 웨이퍼 표면에 개구된 비어홀, 스루홀 및/또는 홈과 같은 오목부(2)(도 8을 참조)가 형성되어 있다. 또한, 웨이퍼 표면 및 오목부(2)의 내면에는 도 1에 나타내는 장치와 마찬가지의 구조인 별도의 플라즈마 성막장치에 의해, 금속 Ta를 타겟으로 해서 이용하는 스퍼터링 프로세스 에 의해, TaN/Ta막 등의 적층구조로 이루어지는 배리어층(4)이 미리 형성되어 있다(도 4(A) 참조). 오목부(2)의 폭(홈의 경우)이나 직경(구멍의 경우)은 수 100㎚ 이하로 매우 미세하며, 애스펙트비는 최대 5정도이다.
다음에, 성막처리를 개시한다. 금속타겟(56)으로서 여기서는 동이 이용된다. 처리용기(14)내를 소정의 압력으로 진공배기한 후에, 플라즈마 발생원(46)의 유도 코일부(48)에 고주파전압을 인가하고, 또한 바이어스 전원(38)으로부터 소정의 바이어스 전력을 탑재대(20)의 정전척(22)에 인가한다. 그리고, 가스도입구(62)로부터 플라즈마 가스 예를 들면 Ar 가스를 처리용기(14)내에 공급한다.
성막공정에서는 바이어스 전력을 도 3중의 영역 A2내로 설정한다. 예를 들면, 웨이퍼 표면에 있어서의 성막레이트를 대략 「제로」로 하기 위해, 바이어스 전력을 도 3중의 포인트 X1, 혹은 포인트 X1보다 약간 낮은 영역 A3에 대응하는 값으로 설정해서, 금속막(Cu막)의 성막을 실행한다. 바이어스 전력은 구체적으로는 320∼350W이다. 가스도입구(62)로부터 Ar 가스만을 공급한다. 이것에 의해, 도 4(B)에 나타내는 바와 같이, 웨이퍼 표면에는 금속막은 거의 퇴적하지 않고 오목부(2)의 측면 및 바닥면에 Cu막으로 이루어지는 금속막(6)이 대략 균일하게 퇴적한다.
상기 바이어스 전력을 유지한 채 성막처리를 계속적으로 실행하면, 도 4(C)∼도 4(F)에 나타내는 바와 같이, 웨이퍼 표면에 있어서 금속막이 실질적으로 성장하지 않거나, 혹은 매우 낮은 성막레이트로 금속막(6)이 성장해 가는 상태가 유지되는 한편, 오목부(2)의 측면에 있어서는 금속막(6)이 그 막두께의 균일성을 유지 한 채로 서서히 성장해 감과 동시에, 오목부(2)의 바닥부로부터도 금속막(6)이 서서히 성장해 가고, 이것에 의해 보이드를 생기게 하는 일 없이 오목부(2)가 금속에 의해 매립되어 간다.
이 이유는 다음과 같이 설명된다. 즉, 바이어스 전력을 상기와 같이 설정하는 것에 의해, 금속이온의 끌어당김 방향과 직교하는 웨이퍼 표면에서는 금속 퇴적 레이트와 스퍼터 에칭 레이트가 대략 균형을 이루므로, 결과적으로 금속막의 성막레이트가 대략 「제로」로 되거나, 혹은 매우 작아진다. 또한, 오목부(2)의 폭 또는 직경이 수 100㎚ 이하로 매우 미세한 경우에는 오목부(2)의 바닥부에서 스퍼터에 의해 비산한 비산금속(70)이 오목부(2)의 바닥부의 측면에 부착된다. 이 때문에, 종래 방법에서는 금속막을 부착시키기 어려웠던 오목부(2)의 바닥부의 측면에 금속막(6)이 부착되어, 오목부(2)의 측면의 막두께를 깊이 방향에 관해 균일화할 수 있다.
또한, 오목부(2)내의 바닥부 측면에 부착된 금속막(6)은 오목부(2)의 중앙부를 향해 돌출되어 오므로, 바닥부에도 점차 금속막(6)이 퇴적하고, 이것에 의해 바닥부측으로부터도 오목부(2)내가 매립되어 간다. 또, 오목부(2)의 개구부에 오버행부분(10)(도 8참조)이 생기지 않는 이유도, 퇴적과 에칭이 서로 상쇄하기 때문이다.
상술한 바와 같은 금속 퇴적 레이트와 스퍼터 에칭 레이트를 대략 균형을 이루게 하는 성막 프로세스에 있어서, 금속타겟으로부터 스퍼터된 금속은 플라즈마내을 통과할 때에 거의 모두(95%이상, 바람직하게는 99% 이상)가 이온화되어 금속이 온으로 되고, 웨이퍼 S에 도달하는 시점에서 실질적으로 중성 금속 원자를 포함하지 않도록 되어 있는 것이 중요하다. 이를 위해서는 플라즈마 발생장치(46)의 유도 코일부(48)에 인가되는 고주파 전력을 높게 하면 좋다(5000∼6000W).
만약 성막종이 중성금속원자를 포함하고 있으면, 웨이퍼 표면에서의 성막 레이트를 제로로 할 수 있어도, 오목부(2)의 바닥부에 있어서는 금속 퇴적 레이트보다 에칭 레이트가 높아지고, 그 결과, 하지막인 배리어층(4)이 손상을 받으므로, 바람직하지 못하다. 이 때에 에칭이 우세하게 되는 이유는 중성금속원자는 웨이퍼 표면에는 도달하여 퇴적에 기여할 수는 있지만, 중성금속원자는 수직성이 낮기 때문에 오목부(2)의 바닥부까지 도달할 수 없고, 오목부(2)의 바닥부에 있어서는 스퍼터를 생기게 하는 이온(Ar 이온)의 양이 금속원자의 양보다도 많아지기 때문이다. 또, 여기서는 설명을 단순화하기 위해, 플라즈마의 이온 1개에 의해, 성막된 금속원자(혹은 금속이온) 1개가 튀어나간다고(에칭된다고) 상정하고 있다.
또한 본 발명에 의한 성막방법에서는 오목부(2)의 측면에 금속막을 퇴적시키고 있기 때문에, 금속이온의 웨이퍼에 대한 수직성은 어느 정도 낮은 쪽이 바람직하다. 이 때문에 처리용기(14)내의 압력을 종래의 성막방법에 비해 높게 유지하여 저진공상태로 하고(1∼100mTorr, 더욱 바람직하게는 3∼10mTorr), 금속이온의 평균 자유 행정을 짧게 하고 있다. 이것에 의해 금속이온이 플라즈마의 이온에 충돌하는 회수가 증가하고, 웨이퍼에 대한 수직성을 낮게 할 수 있다.
이 점에 대해, 도 5를 참조하면서 설명한다. 도 5는 다른 바이어스 전력 및 프로세스 압력에 대해, 금속이온의 수직성을 나타낸 그래프이다. 도 5에 있어서 A, B 및 C로 표시되는 각 타원은 웨이퍼 표면에 있어서 단위면적당 퇴적하는 금속이온의 양과 그 입사각의 관계를 나타내고 있다. 즉, 각 타원에 대해 원점 O에서 직선을 뺀 경우, 원점 O에서 그 교점(a, b, c)까지의 길이가 금속이온량이 되고, X축의 이루는 각도가 입사각이 된다.
단, 여기서는 웨이퍼 표면에 대해 금속이온이 수직으로 입사하는 경우의 입사각을 0도로 하고 있는 것에 주의하기 바란다. 여기서 예를 들면 타원 A는 도 3에 있어서의 영역 A1에 대응하는 바이어스 조건으로 성막한 경우에 대응하며, 타원 B는 프로세스압력이 저진공이고 또한 영역 X1에 대응하는 바이어스조건으로 성막한 경우에 대응하고, 타원 C는 프로세스 압력이 고진공(0.5mTorr 이하)이고 또한 영역 X1에 대응하는 바이어스조건으로 성막한 경우에 대응한다. 또한 직선 Ll, L2는 도 5의 하부에 병기되는 바와 같이, 오목부(2)의 바닥에 도달 가능한 금속이온의 입사각의 최대값인 임계각 θ로 웨이퍼에 입사하는 금속이온을 나타내고 있다.
도 5에 있어서, 임계각 θ보다 작은 각도로 웨이퍼 S에 입사한 금속이온은 오목부의 측면 및 바닥면에도 퇴적한다. 임계각 θ보다 큰 각도로 웨이퍼 S에 입사한 금속이온은 오목부의 측면에만 퇴적하지만, 입사각이 커질 수록, 오목부 측면의 상측에 의해 우선적으로 퇴적한다. 따라서, 오목부 측면 전체에 걸쳐 효율좋게 성막하기 위해서는 타원 C로 표시되는 수직성을 갖는 금속이온을 이용하여 성막하는 것보다도, 타원 A로 표시되는 수직성을 갖는 금속이온을 이용하여 성막하는 것이 바람직하고, 타원 B로 표시되는 수직성을 갖는 금속이온을 이용하여 성막하는 것이 더욱 바람직하다. 왜냐하면, 임계각 θ 부근의 입사각으로 웨이퍼 S에 입사하는 금 속이온량이 많을수록 바람직하기 때문이다.
바이어스 전력은 TaN/Ta막으로 이루어지는 배리어층(4)이 플라즈마중의 이온(Ar 이온)에 의한 스퍼터에 의해서 손상을 받지 않도록, 과도하게 크게 하지 않도록 하는 것이 바람직하다.
동의 금속타겟이 장전된 플라즈마 성막장치(12)는 탄탈의 금속타겟이 장착된 별도의 플라즈마 성막장치(배리어층 성막용 장치)에, 진공배기 가능하게 이루어진 트랜스퍼 챔버를 거쳐서 연결하는 것이 바람직하다. 이것에 의해, 배리어층(4)의 성막 후에, 반도체웨이퍼 S를 대기에 노출시키는 일 없이, 플라즈마 성막장치(12)에 반입할 수 있다.
재차 도 4를 참조하면, 동의 퇴적이 진행해 가면, 도 4(F)에 나타내는 바와 같이, 오목부(2)에 매립된 동(금속막(6))의 상면 중앙부에 약간 움푹패임부(72)가 남은 상태에서, 동이 오목부(2)내의 대략 전역을 다 매립한다. 이 상태에서 성막처리를 종료한다.
다음에, 웨이퍼 S를 플라즈마 성막장치(12)로부터 꺼낸다. 다음에, 성막처리후의 웨이퍼 S에 도금처리가 실시되고, 도 4(G)에 나타내는 바와 같이 움푹패임부(72)를 완전히 매립하도록 웨이퍼 S의 상면 전체에, 금속막(6)과 동종의 금속으로 이루어지는 금속막(74)(이 경우, 동막)을 형성한다. 움푹패임부(72)는 도 8의 종래예에 있어서 도금처리에 의한 매립의 대상으로 되는 오목부(2)보다 훨씬 얕으므로, 3원계 도금과 같은 특별한 도금처리를 실행할 필요는 없으며, 간이한 도금처리, 예를 들면 이용하는 첨가제의 종류가 적은 2원계 도금처리에 의해 매립을 실행 할 수 있다.
또한, 도 4(G)에 나타내는 바와 같이, 도금처리에 의해 형성되는 금속막(74)의 두께 H2는 도 8(C)에 나타내는 금속막(8)의 두께 H1보다 훨씬 얇으므로, 여분의 막을 제거하기 위한 연마처리를 간단하게 단시간에 실행할 수 있다.
[제2 실시형태]
상기 제1 실시형태는 오목부(2)의 폭(홈의 경우)이나 직경(홀의 경우)의 치수가 수 100㎚ 이하의 매우 미세한 경우에 유효하다. 그러나, 오목부의 폭이나 직경이 그것보다 훨씬 큰 경우, 예를 들면 20∼100μm 정도인 경우에는 상기 제1 실시형태에 있어서의 성막조건에 의한 성막과, 다른 성막조건에 의한 성막을 조합하는 것에 의해, 오목부내에 금속을 효율적으로 매립하는 것이 가능해진다. 이하에, 본 발명 방법의 제2 실시형태에 대해 설명한다. 도 6은 본 발명 방법의 제2 실시형태에 있어서의 각 공정을 설명하기 위한 부분 확대 단면도, 도 7은 본 발명 방법의 제2 실시형태에 의해 처리된 피처리체의 용도를 설명하기 위한 설명도이다.
도 7에 나타내는 바와 같이, 피처리체 S2는 예를 들면, 실리콘 기판 등의 반도체웨이퍼, 또는 폴리이미드 수지 등의 고분자수지에 의해 형성되어 있다. 피처리체 S2는 예를 들면, IC칩(80)끼리를 적층하여 접합할 때에 칩간에 개재시켜 양 IC칩(80)간의 도통 등을 도모하기 위한 인터포져(84)의 기판이다. 피처리체 S2에는 폭 또는 직경이 큰 복수의 오목부(82)가 형성되어 있고, 이 오목부(82)에 금속 예를 들면 동이 매립된다. 이 오목부(82)의 애스펙트비는 예를 들면 5이상이며, 상당히 크다. 도 6에 나타내는 일련의 처리가 종료한 후, 오목부(82)의 바닥부측에서 피처리체 S2는 절단되며, 도 7에 나타내는 바와 같은 상태로 된다. 또, 도 6에서는 배리어층의 기재는 생략하고 있다.
오목부(82)는 제1 실시형태에 있어서의 오목부(2)보다도 폭 또는 직경이 훨씬 크기 때문에, 성막 레이트가 작은 제1 실시형태의 프로세스 조건에서는 오목부(82)의 매립에 장시간을 필요로 하여 실용적이지는 못하다. 그래서, 제2 실시형태에서는 오목부(82)의 측면을 포함하는 내면에 시드막으로서의 금속막, 예를 들면 동막을 형성하기 위해, 상기 제1 실시형태에서 이용한 프로세스 조건(바이어스 전력)과, 종래 방법에 관한 프로세스 조건(바이어스 전력)을 조합한다.
도 6(A)에 나타내는 바와 같이, 우선, 여기서는 제1 성막공정으로서 종래의 플라즈마 스퍼터링에 의한 성막방법과 마찬가지의 프로세스조건에 의해, 시드막으로서 동막으로 이루어지는 금속막(6A)을 형성한다. 이 때, 바이어스 전력은 도 3중의 영역 A1에 대응하는 값으로 설정되어 있다. 즉, 피처리체 표면에 있어서, 금속 퇴적 레이트가 스퍼터 에칭 레이트보다도 훨씬 커지도록 바이어스 전력이 설정된다. 이 경우, 도 8(B)를 참조하여 먼저 설명한 바와 같이, 오목부(82)의 바닥면에 금속막(6A)이 퇴적하지만, 오목부(82)의 측면의 하부영역 B1에는 금속막이 거의 부착되지 않는다.
제1 성막공정을 소정의 시간 실행한 후, 다음에 도 6(B)에 나타내는 바와 같이 제2 성막공정을 실행한다. 이 제2 성막공정에서는 상기의 제1 실시형태와 마찬가지의 프로세스 조건(바이어스 전력)이 이용된다. 즉, 이 제2 성막공정에서는 바이어스 전력은 도 3중의 영역 A2내, 예를 들면 영역 A3이나 포인트 X1에 대응하는 값, 환언하면 피처리체 표면에 있어서 금속 퇴적 레이트가 스퍼터 에칭 레이트와 대략 균형을 이루도록 바이어스 전력이 설정된다.
그러면, 도 4를 참조하여 앞서 설명한 바와 같이, 오목부(82)의 내면에 시드막으로서 동막으로 이루어지는 금속막(6B)이 퇴적된다. 이 때, 상기의 제1 성막공정에서 오목부(82)내의 바닥부에 퇴적되어 있었던 금속막(6A)은 플라즈마의 이온에 의해 두드려져 비산하고, 이 비산금속(70)은 이 바로 측방의 영역 B1에 부착되어 퇴적한다. 따라서, 이 제2 성막공정을 실행하는 것에 의해, 오목부(82)내의 측면의 전체에 얇으면서도 금속막(6A, 6B)이 퇴적된다. 각 1회씩의 제1 및 제2 성막공정에 의해 오목부(82)내의 측면에 성막되는 금속막(6A, 6B)은 매우 얇으므로, 이 막두께를 증가시키기 위해, 상기 제1 및 제2 성막공정을 교대로 복수회 반복 실행한다(도 6(C) 및 도 6(D)). 도시예에서는 제1 성막공정을 3회, 제2 성막공정을 2회 실행하고 있지만, 각 성막공정의 회수는 이것에 한정되는 것은 아니며, 스루풋을 고려하여 결정할 수 있다.
제2 성막공정은 오목부(82)의 바닥면상의 금속막을 스퍼터에 의해 두드려서 비산시키기 때문에, 제2 성막공정의 직후에는 오목부(82)의 바닥면상에 거의 금속막이 퇴적되어 않는 상태로 되어 있을 우려가 있다. 이 때문에, 반복해서 교대로 실행되는 성막공정은 도 6(E)에 나타내는 바와 같이 제1 성막공정에서 종료시킨다.
플라즈마 스퍼터에 의한 성막처리가 완료했으면, 다음에 도 6(F)에 나타내는 바와 같이 도금처리를 실행하고, 오목부(82)내를 동막 등의 금속막(8)으로 매립한다. 또, 도 6(E)에서는 오목부(82)의 개구부는 좁게 보이지만, 실제로는 개구 치수 는 오목부(82)의 내면에 형성된 금속막의 막두께보다도 훨씬 크므로, 도금에 의해 오목부(82)를 매립할 때에 보이드가 발생하는 일은 없다.
오목부(82)의 매립이 완료된 피처리체 S2에는 그 상면에 위치하는 불필요한 금속막이 연마에 의해 깎아내어진다. 다음에, 오목부(82)의 바닥면을 포함하는 단면으로 피처리체 S2가 절단된다. 이것에 의해, 도 7에 나타내는 인터포져(84)를 형성할 수 있다. 또, 인터포져(84)의 표면에 배선용의 홈을 형성하고, 상술한 성막방법을 이용하여 이 홈에 금속을 매립해도 좋다.
피처리체 S2는 인터포져(84)용의 기판에 한정되는 것은 아니다. 예를 들면, 피처리체의 상면에 소용돌이형상의 홈(오목부)을 형성하고, 상기의 제1 실시형태 혹은 제2 실시형태에 관한 성막방법을 이용하여 상기 홈에 금속을 매립하는 것에 의해, 유도 코일을 형성할 수도 있다.
또, 상기 각 실시형태에 있어서의 각 수치는 단순한 일예이며, 이들에 한정되지 않지 않는 것은 물론이다. 또한 상기 실시형태에서는 매립 재료는 동이었지만, 이것에 한정되는 것은 아니며, 예를 들면 Al, W, Ti, Ru, Ta 등의 다른 금속을 매립 재료로서 이용할 수 있다.
또한, 각 고주파 전원의 주파수도 13.56㎒에 한정되는 것은 아니며, 다른 주파수, 예를 들면 27.0㎒를 이용하는 것도 가능하다. 또한 플라즈마용의 불활성가스로서는 Ar 가스에 한정되지 않고, 다른 불활성가스, 예를 들면 He나 Ne 등을 이용해도 좋다. 또한, 피처리체는 반도체웨이퍼에 한정되지 않고, LCD기판, 유리 기판 등이어도 좋다.

Claims (14)

  1. 표면과 이 표면에 개구된 오목부를 갖는 피처리체를, 진공처리용기내에 배치된 탑재대의 위에 탑재하는 공정과,
    상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과,
    상기 탑재대에 바이어스 전력을 인가하고, 상기 금속이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키고, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 구비하고,
    상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 균형을 이루는 바와 같은 크기이고, 상기 피처리체의 상기 표면에서는 금속이 퇴적되지 않는 것을 특징으로 하는
    성막방법.
  2. 제 1 항에 있어서,
    상기 오목부에 금속을 매립한 후에, 도금처리를 실행하는 것을 특징으로 하는
    성막방법.
  3. 제 2 항에 있어서,
    상기 도금처리후에, 표면을 연마하여 평탄화하는 연마처리를 실행하는 것을 특징으로 하는
    성막방법.
  4. 제 1 항에 있어서,
    상기 오목부의 폭, 혹은 직경은 0nm보다 크고 100㎚ 이하이고, 애스펙트비는 3이상 5이하인 것을 특징으로 하는
    성막방법.
  5. 제 1 항에 있어서,
    상기 금속은 동, 알루미늄, 텅스텐 중의 어느 하나로 이루어지는 것을 특징으로 하는
    성막방법.
  6. 표면과 이 표면에 개구된 오목부를 갖는 피처리체를, 진공처리용기내에 배치된 탑재대의 위에 탑재하는 공정과,
    상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과,
    상기 탑재대에 바이어스 전력을 인가하고, 상기 금속이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키며, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 포함하는 제1 성막공정과,
    상기 진공처리용기내에서 플라즈마를 발생시키고, 상기 진공처리용기내에 배치된 금속타겟을 상기 플라즈마에 의해 스퍼터하여 금속이온을 발생시키는 공정과,
    상기 탑재대에 바이어스 전력을 인가하고, 상기 금속이온을 상기 오목부내에 끌어당겨서 상기 오목부에 퇴적시키며, 이것에 의해 상기 오목부에 금속을 매립하는 공정을 포함하는 제2 성막공정을 구비하고,
    상기 제1 성막공정과 상기 제2 성막공정은 복수회 교대로 반복되고,
    상기 제1 성막공정에 있어서의 상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트가 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트보다 높아지는 바와 같은 크기이며,
    상기 제2 성막공정에 있어서의 상기 바이어스 전력은 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 균형을 이루는 바와 같은 크기인 것을 특징으로 하는
    성막방법.
  7. 제 6 항에 있어서,
    반복되는 성막공정은 상기 제1 성막공정에서 종료하는 것을 특징으로 하는
    성막방법.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 성막공정을 복수회 반복 실행한 후, 도금처리를 실행하는 것을 특징으로 하는
    성막방법.
  9. 제 8 항에 있어서,
    상기 도금처리 후에, 표면을 연마하여 평탄화하는 연마처리를 실행하는 것을 특징으로 하는
    성막방법.
  10. 제 6 항에 있어서,
    상기 피처리체는 IC칩끼리를 결합하는 인터포져(interposer)를 위한 기판인 것을 특징으로 하는
    성막방법.
  11. 제 6 항에 있어서,
    상기 피처리체의 오목부에 매립되는 금속막에 의해 유도 코일이 형성되는 것을 특징으로 하는
    성막방법.
  12. 제 6 항에 있어서,
    상기 금속은 동, 알루미늄, 텅스텐 중의 어느 하나로 이루어지는 것을 특징으로 하는 성막방법.
  13. 진공배기 가능하게 이루어진 처리용기와,
    표면과 해당 표면에 개구된 오목부를 갖는 피처리체를 탑재하기 위한 탑재대와,
    상기 처리용기내에 가스를 도입하는 가스도입수단과,
    상기 처리용기내에 플라즈마를 발생시키기 위한 플라즈마 발생장치와,
    상기 처리용기내에 마련되고 상기 플라즈마에 의해 이온화될 금속타겟과,
    상기 탑재대에 대해 바이어스 전력을 공급하는 바이어스 전원과,
    상기 바이어스 전원을 제어하는 바이어스 전원 제어부를 갖는 플라즈마 성막장치에 있어서,
    상기 바이어스 전원 제어부는 상기 바이어스 전원으로부터 출력되는 바이어스 전력을, 상기 피처리체의 상기 표면에 있어서, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 균형을 이루는 바와 같은 크기로 제어하도록 구성되어 있는 것을 특징으로 하는
    플라즈마 처리장치.
  14. 진공배기 가능하게 이루어진 처리용기와,
    표면과 해당 표면에 개구된 오목부를 갖는 피처리체를 탑재하기 위한 탑재대와,
    상기 처리용기내에 가스를 도입하는 가스도입수단과,
    상기 처리용기내에 플라즈마를 발생시키기 위한 플라즈마 발생장치와,
    상기 처리용기내에 마련되고 상기 플라즈마에 의해 이온화될 금속타겟과,
    상기 탑재대에 대해 바이어스 전력을 공급하는 바이어스 전원과,
    상기 바이어스 전원을 제어하는 바이어스 전원 제어부와,
    상기 처리용기내에 도입시킨 가스를 플라즈마화하고 해당 플라즈마에 의해 상기 금속타겟을 이온화시켜 금속이온을 형성하는 공정과, 상기 금속이온의 끌어당김에 의해 생기는 금속의 퇴적의 퇴적 레이트와 상기 플라즈마에 의해 생기는 스퍼터 에칭의 에칭 레이트가 균형을 이루는 바와 같은 상태로 되는 바와 같은 바이어스 전압을 인가해서 상기 오목부에 금속막을 퇴적시켜 매립하도록 하는 공정을 실행하도록 장치 전체를 제어하는 장치 제어부를 구비한 것을 특징으로 하는
    플라즈마 성막장치.
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