WO2012133400A1 - Cu配線の形成方法 - Google Patents

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Abstract

 トレンチ(203)を有するウエハWの全面にバリア膜(204)を形成する工程と、バリア膜(204)の上にRu膜(205)を形成する工程と、Ru膜(205)の上にPVDにより純Cu膜(206)を形成してトレンチ(203)を埋める工程と、純Cu膜(206)の上に、PVDによりCu合金膜(207)を形成する工程と、CMPにより全面を研磨してCu配線(208)を形成する工程と、Cu配線(208)上に誘電体からなるキャップ層(209)を形成する工程と、Cu配線(208)とキャップ層(209)の界面に対応する部分を含む領域に、Cu合金膜(207)に含まれる合金成分を偏析させる工程とを有する。

Description

Cu配線の形成方法
 本発明は、基板に形成されたトレンチやホールのような凹部にCu配線を形成するCu配線の形成方法に関する。
 半導体デバイスの製造においては、半導体ウエハに成膜処理やエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、近時、半導体デバイスの高速化、配線パターンの微細化、高集積化の要求に対応して、配線の低抵抗化(導電性向上)およびエレクトロマイグレーション耐性の向上が求められている。
 このような点に対応して、配線材料にアルミニウム(Al)やタングステン(W)よりも導電性が高く(抵抗が低く)かつエレクトロマイグレーション耐性に優れている銅(Cu)が用いられるようになってきている。
 Cu配線の形成方法としては、トレンチやホールが形成された層間絶縁膜全体にタンタル金属(Ta)、チタン(Ti)、タンタル窒化膜(TaN)、チタン窒化膜(TiN)などからなるバリア膜をPVDであるプラズマスパッタで形成し、バリア膜の上に同じくプラズマスパッタによりCuシード膜を形成し、さらにその上にCuめっきを施してトレンチやホールを完全に埋め込み、ウエハ表面の余分な銅薄膜およびバリア膜をCMP(Chemical Mechanical Polishing)処理により研磨処理して取り除く技術が提案されている(例えば特許文献1)。また、CMP処理後、配線層(Cu膜)上にSiCN、SiN等の誘電体からなるキャップ層を形成することが行われている。
 また、Cu配線の信頼性向上を目的として、Cuシード膜の代わりにCu合金(Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Coなど)をシード層に用いた配線形成プロセスが提案されている(非特許文献1等)。
特開2006-148075号公報
Nogami et. al. IEDM2010 pp764-767
 しかしながら、上述したように、CMP処理を行った後にSiCN、SiN等の誘電体からなるキャップ層を設ける場合には、キャップ層とCuの密着性が十分ではなく、それらの界面でボイドが発生する等、信頼性が必ずしも十分とはいえない。また、上記非特許文献1の技術では、キャップ層として金属(Co、CoWP、CVD-Ruなど)が開示されており、キャップ層とCuの密着不良の問題は生じないものの、Cuめっき中の不純物に加え、キャップ層中の合金成分が配線中に含まれることとなり、配線抵抗が高くなってしまうなどの問題もある。
 したがって、本発明の目的は、トレンチやホールのような凹部にCuを埋め込んでCu配線を形成する際に、Cu配線とキャップ層との密着性が良好で、かつ配線抵抗が低いCu配線の形成方法を提供することにある。
 本発明によれば、基板に形成された所定パターンの凹部内にCuを埋め込んでCu配線を形成するCu配線の形成方法であって、少なくとも前記凹部の表面にバリア膜を形成する工程と、PVDにより純Cu膜を形成して少なくとも前記凹部内の表面に純Cuを存在させる工程と、次いで、PVDによりCu合金からなるCu合金膜を、前記凹部の上面よりも上に積み増されるように形成する工程と、CMPにより全面を研磨して前記凹部内にCu配線を形成する工程と、前記Cu配線上に誘電体からなるキャップ層を形成する工程と、前記キャップ層を形成する前および/または前記キャップ層を形成する際に、前記Cu合金膜中の合金成分を拡散させて、前記Cu配線と前記キャップ層の界面に対応する部分を含む領域に、前記Cu合金膜に含まれる合金成分を偏析させる工程とを有する、Cu配線の形成方法を提供する。
 本発明において、前記バリア膜を形成した後、前記純Cu膜を形成する前に、Ru膜を形成する工程をさらに有することが好ましい。前記Ru膜は、CVDにより形成されることが好ましい。
 前記純Cu膜を形成する際に、前記凹部内の全体に純Cuが埋め込まれるようにしてもよく、また、前記凹部の表面に純Cuのシード膜を形成するようにしてもよく、さらに、前記凹部内の途中まで空間を残すように純Cuが埋め込まれるようにしてもよい。
 前記合金成分を拡散させて偏析させる工程は、前記Cu合金膜を形成した後に基板をアニールすることを含んでもよく、また、前記Cu合金膜を形成する際の基板の加熱を含んでもよく、さらに、前記キャップ層を形成する際の基板の加熱を含んでもよい。また、これらを複合してもよい。
 前記純Cu膜の形成は、基板が収容された処理容器内にプラズマ生成ガスによりプラズマを生成し、純CuからなるターゲットからCuを飛翔させて、Cuを前記プラズマ中でイオン化させ、前記基板にバイアス電力を印加してCuイオンを基板上に引きこむ装置により行われることが好ましく、前記Cu合金膜の形成も、ターゲットをCu合金にした同様の装置で行うことができる。
 前記Cu合金膜を構成するCu合金は、Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co、Cu-Tiのいずれかを用いることができる。この中でもCu-MnおよびCu-Alが好ましく。特にCu-Mnが好ましい。
 前記バリア膜は、Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaNの2層膜、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜からなる群から選択されるものを用いることができる。前記バリア膜は、PVDにより形成されることが好ましい。
 また、本発明によれば、コンピュータ上で動作し、Cu配線形成システムを制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、少なくとも基板に形成された所定パターンの凹部の表面にバリア膜を形成する工程と、PVDにより純Cu膜を形成して少なくとも前記凹部内の表面に純Cuを存在させる工程と、次いで、PVDによりCu合金からなるCu合金膜を、前記凹部の上面よりも上に積み増されるように形成する工程と、CMPにより全面を研磨して前記凹部内にCu配線を形成する工程と、前記Cu配線上に誘電体からなるキャップ層を形成する工程と、前記キャップ層を形成する前および/または前記キャップ層を形成する際に、前記Cu合金膜中の合金成分を拡散させて、前記Cu配線と前記キャップ層の界面に対応する部分を含む領域に、前記Cu合金膜に含まれる合金成分を偏析させる工程とを有する、Cu配線の形成方法が行われるように、コンピュータに前記Cu配線形成システムを制御させる記憶媒体を提供する。
本発明の第1の実施形態に係るCu配線の形成方法を示すフローチャートである。 本発明の第1の実施形態に係るCu配線の形成方法を説明するための工程断面図である。 本発明の第2の実施形態に係るCu配線の形成方法を示すフローチャートである。 本発明の第2の実施形態に係るCu配線の形成方法を説明するための工程断面図である。 本発明の第3の実施形態に係るCu配線の形成方法を示すフローチャートである。 本発明の第3の実施形態に係るCu配線の形成方法を説明するための工程断面図である。 Cu-Al膜を含むサンプルをアニールした場合の各元素の深さ方向の分布を測定した結果を示すSIMSチャートである。 Cu-Mn膜からのCu膜へのMnの拡散を実験するためのサンプル構造を示す図である。 図8のサンプルにおいてアニールの有無でのMnの深さ方向の分布を測定した結果を示すSIMSチャートである。 本発明の実施形態に係るCu配線の形成方法の実施に好適なマルチチャンバタイプの成膜システムの一例を示す平面図である。 図10の成膜システムに搭載された、純Cu膜を形成するためのCu膜成膜装置を示す断面図である。 図10の成膜システムに搭載された、Ruライナー膜を形成するためのRu膜成膜装置を示す断面図である。
 以下、添付図面を参照して本発明の実施形態について具体的に説明する。
 <Cu配線の形成方法の第1の実施形態>
 まず、Cu配線の形成方法の第1の実施形態について図1のフローチャートおよび図2の工程断面図を参照して説明する。
 本実施形態では、まず、下部構造201(詳細は省略)の上にSiO膜、Low-k膜(SiCO、SiCOH等)等の層間絶縁膜202を有し、そこに凹部としてトレンチ203および下層配線への接続のためのビア(図示せず)が所定パターンで形成された半導体ウエハ(以下、単にウエハと記す)Wを準備する(ステップ1、図2(a))。このようなウエハWとしては、DegasプロセスやPre-Cleanプロセスによって、絶縁膜表面の水分やエッチング/アッシング時の残渣を除去したものであることが好ましい。
 次に、トレンチ203およびビアの表面を含む全面にCuを遮蔽(バリア)してCuの拡散を抑制するバリア膜204を成膜する(ステップ2、図2(b))。
 バリア膜204としては、Cuに対して高いバリア性を有し、低抵抗を有するものが好ましく、Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaNの2層膜を好適に用いることができる。また、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜等を用いることもできる。Cu配線は凹部内に埋め込むCuの体積が大きくなるほど低抵抗になるので、バリア膜は非常に薄く形成することが好ましく、そのような観点からその厚さは1~20nmが好ましい。より好ましくは1~10nmである。バリア膜は、イオン化PVD(Ionized physical vapor deposition;iPVD)、例えばプラズマスパッタにより成膜することができる。また、通常のスパッタ、イオンプレーティング等の他のPVDで成膜することもでき、CVDやALD、プラズマを用いたCVDやALDで成膜することもできる。
 次いで、バリア膜204の上にRuライナー膜205を成膜する(ステップ3、図2(c))。Ruライナー膜は、埋め込むCuの体積を大きくして配線を低抵抗にする観点から、例えば1~5nmと薄く形成することが好ましい。
 RuはCuに対する濡れ性が高いため、Cuの下地にRuライナー膜を形成することにより、次のiPVDによるCu膜形成の際に、良好なCuの移動性を確保することができ、トレンチやホールの間口を塞ぐオーバーハングを生じ難くすることができる。このため、微細なトレンチまたはホールにもボイドを発生させずに確実にCuを埋め込むことができる。
 Ruライナー膜は、ルテニウムカルボニル(Ru(CO)12)を成膜原料として用いて熱CVDにより好適に形成することができる。これにより、高純度で薄いRu膜を高ステップカバレッジで成膜することができる。このときの成膜条件は、例えば処理容器内の圧力が1.3~66.5Paの範囲であり、成膜温度(ウエハ温度)が150~250℃の範囲である。Ruライナー膜205は、ルテニウムカルボニル以外の他の成膜原料、例えば(シクロペンタジエニル)(2,4-ジメチルペンタジエニル)ルテニウム、ビス(シクロペンタジエニル)(2,4-メチルペンタジエニル)ルテニウム、(2,4-ジメチルペンタジエニル)(エチルシクロペンタジエニル)ルテニウム、ビス(2,4-メチルペンタジエニル)(エチルシクロペンタジエニル)ルテニウムのようなルテニウムのペンタジエニル化合物を用いたCVDやPVDで成膜することもできる。
 なお、トレンチやビアの間口が広く、オーバーハングが生じにくい場合等には、必ずしもRuライナー膜205を形成する必要はなく、バリア膜の上に直接Cu膜を形成してもよい。
 次いで、PVDにより純Cu膜206を形成し、トレンチ203およびビア(図示せず)をほぼ完全に埋め込む(ステップ4、図2(d))。この際の成膜は、iPVD、例えばプラズマスパッタを用いることが好ましい。
 通常のPVD成膜の場合には、Cuの凝集により、トレンチやホールの間口を塞ぐオーバーハングが生じやすいが、iPVDを用い、ウエハに印加するバイアスパワーを調整して、Cuイオンの成膜作用とプラズマ生成ガスのイオン(Arイオン)によるエッチング作用とを制御することにより、Cuを移動させてオーバーハングの生成を抑制することができ、狭い開口のトレンチやホールであっても良好な埋め込み性を得ることができる。このとき、Cuの流動性を持たせて良好な埋め込み性を得る観点からはCuがマイグレートする高温プロセス(65~350℃)が好ましい。また、上述したように、Cu膜の下地にCuに対する濡れ性が高いRuライナー膜205を設けることにより、Ruライナー膜上でCuが凝集せず流動するので、微細な凹部においてもオーバーハングの生成を抑制することができ、ボイドを発生させずに確実にCuを埋め込むことができる。
 なお、トレンチやホールの開口幅が大きい場合等、オーバーハングが生成し難い場合には、Cuがマイグレートしない低温プロセス(-50~0℃)により、高速で成膜することができる。
 このようにトレンチ203およびビア(ホール)内に純Cuを埋め込んだ後は、純Cu膜206の上にPVDによりCu合金膜207を形成する(ステップ5、図2(e))。この工程は、後で形成するキャップ層とCu配線との界面に合金成分が偏析された偏析層を形成するために行われる。
 Cu合金としては、Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co、Cu-Tiなどを挙げることができる。この中では、Cu-Mn、Cu-Alが好適であり、特にCu-Mnが好適である。
 このCu合金膜207は、その後のCMPによる平坦化処理のためにトレンチの上面より上に積み増す積み増し層としても機能する。Cu合金膜207は、トレンチやビア(ホール)を純Cu膜206で埋めた後に形成されるため、埋め込み性をほとんど考慮する必要はない。このCu合金膜207はiPVDにより成膜することができるが、PVDであればその手法は問わない。
 このようにしてCu合金膜207まで成膜した後、必要に応じてアニール処理を行う(ステップ6、図2(f))。このアニール処理により、合金成分を拡散させて、後に形成されるキャップ層とCu配線との界面に対応する部分を含む領域にCu合金膜207の合金成分(Al、Mn等)を偏析させて、純Cu膜206の上部に偏析層206aを形成する。ただし、Cu合金膜207の成膜時に、合金成分が拡散した後で形成するキャップ層とCu配線との界面に対応する部分に合金成分を偏析させることができる程度にウエハWが加熱される場合には、このアニール処理は不要である。
 この後、CMP(Chemical Mechanical Polishing)によりウエハW表面の全面を研磨して、積み増ししたCu合金膜207、Ruライナー膜205、バリア膜204を除去して平坦化する(ステップ7、図2(g))。これによりトレンチおよびビア(ホール)内にCu配線208が形成される。
 その後、CMP研磨後のCu配線208の上に誘電体、例えばSiCNからなるキャップ層209を成膜する(ステップ8、図2(h))。この際の成膜は、CVDで行うことができる。
 キャップ層209を形成する前には、図2(g)に示すように、Cu配線208の表面部分には合金成分が偏析した偏析層208a(上記偏析層206aに対応)が存在しており、この状態で図2(h)のようにキャップ層209を形成すると、キャップ層209とCu配線208との界面に合金成分が偏析した偏析層208aが形成されることとなる。このため、キャップ層209とCu配線208との界面に合金成分が十分存在することとなり、キャップ層209とCu配線208との密着性が良好となる。すなわち、合金成分、例えばMnは、酸素と結合しやすく、またCuとも結合しやすいので、キャップ層209からの酸素と結合することにより密着性が向上するのである。また、合金成分はキャップ層209とCu配線208との界面に偏析するため、Cu配線208内に存在する合金成分の濃度は少なく、Cu合金で配線を形成する場合に比べて抵抗が低いものとなる。加えて、Cu配線208はPVDでCuを埋め込んで形成されるため、めっきでCuを埋め込んだ場合よりも本質的に不純物が少なく、また、グレインサイズも大きくなるため、多少合金成分が存在しても、従来のCuめっきで埋め込んだCu配線よりも低抵抗のCu配線を得ることができる。
 キャップ層209の成膜時にウエハWが合金成分の拡散に十分な温度に加熱される場合には、その際の熱によりキャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をより強めることができる。この場合は、Cu合金膜成膜および/またはアニールの際と、キャップ層成膜の際の両方に合金成分の偏析機能を持たせることができる。また、このようにキャップ層209の成膜温度が高い場合には、キャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をキャップ層209の成膜時のみに行うこともできる。
 なお、上記一連の工程のうち、バリア膜204を成膜するステップ2、Ruライナー膜205を成膜するステップ3、Cu膜を成膜するステップ4、Cu合金膜207を成膜するステップ5は、真空中で大気に暴露されずに連続して成膜することが好ましいが、これらのいずれかの間で大気に暴露されてもよい。
 <Cu配線の形成方法の第2の実施形態>
 次に、Cu配線の形成方法の第2の実施形態について図3のフローチャートおよび図4の工程断面図を参照して説明する。
 本実施形態では、まず、第1の実施形態と同様、下部構造201(詳細は省略)の上にSiO膜、Low-k膜(SiCO、SiCOH等)等の層間絶縁膜202を有し、そこに凹部としてトレンチ203および下層配線への接続のためのビア(図示せず)が所定パターンで形成されたウエハWを準備する(ステップ11、図4(a))。
 次に、第1の実施形態と全く同様に、トレンチ203およびビアの表面を含む全面にCuを遮蔽(バリア)するバリア膜204を成膜し(ステップ12、図4(b))、引き続きバリア膜204の上にRuライナー膜205を成膜する(ステップ13、図4(c))。
 次いで、iPVDであるプラズマスパッタにより、トレンチ203およびビア(図示せず)の表面に純Cuからなる純Cuシード膜210を形成する(ステップ14、図4(d))。
 このようにトレンチ203およびビア(ホール)内に純Cuシード膜210を形成した後は、その上にPVDによりCu合金膜211を形成する(ステップ15、図4(e))。この工程は、後で形成するキャップ層とCu配線との界面に合金成分を偏析させて偏析層を形成するために行われる。Cu合金としては第1の実施形態と同じものを用いることができる。
 このCu合金膜211は、その後のCMPによる平坦化処理のためにトレンチの上面より上に積み増す積み増し層としても機能する。Cu合金膜211は、PVDであればその手法は問わないが、トレンチやビア(ホール)に埋め込まれるため、第1の実施形態のCu合金膜207とは異なり、埋め込み性が良好であることが好ましい。このような観点から、iPVDで成膜することが好ましい。
 このようにしてCu合金膜211まで成膜した後、必要に応じてアニール処理を行う(ステップ16、図4(f))。このアニール処理により、Cu合金膜211の合金成分(Al、Mn等)が拡散され、トレンチやビア(ホール)内では、後に形成されるキャップ層とCu配線との界面に対応する部分を含む領域に合金成分を多く含む高濃度領域212aが形成され、埋め込み部分の高濃度領域212aよりも下の部分は合金成分が比較的少ない低濃度領域212bとなる。ただし、Cu合金膜211の成膜時に、合金成分が拡散して後で形成するキャップ層とCu配線との界面に対応する部分に合金成分を偏析させることができる程度にウエハWが加熱される場合には、このアニール処理は不要である。
 この後、CMPによりウエハW表面の全面を研磨して、Cu合金膜211の積み増し部分、Ruライナー膜205、バリア膜204を除去して平坦化する(ステップ17、図4(g))。これによりトレンチ203およびビア(ホール)内にCu配線208が形成される。
 その後、第1の実施形態と同様、Cu配線208の上に誘電体、例えばSiCNからなるキャップ層209を成膜する(ステップ18、図4(h))。
 本実施形態においても、キャップ層209を形成する前には、図4(g)に示すように、Cu配線208の表面部分には合金成分が偏析した偏析層208a(上記高濃度領域212aに対応)が存在しており、この状態で図4(h)のようにキャップ層209を形成すると、キャップ層209とCu配線208との界面に合金成分が偏析した偏析層208aが形成されることとなる。このため、キャップ層209とCu配線208との界面に合金成分が十分存在することとなり、キャップ層209とCu配線208との密着性が良好となる。すなわち、合金成分、例えばMnは、酸素と結合しやすく、またCuとも結合しやすいので、キャップ層209からの酸素と結合することにより密着性が向上するのである。また、合金成分はキャップ層209とCu配線208との界面に偏析するため、Cu配線208内に存在する合金成分の濃度は少なく、Cu合金で配線を形成する場合に比べて抵抗が低いものとなる。加えて、Cu配線208はPVDでCuを埋め込んで形成されるため、めっきでCuを埋め込んだ場合よりも本質的に不純物が少なく、また、グレインサイズも大きくなるため、多少合金成分が存在しても、従来のCuめっきで埋め込んだCu配線よりも低抵抗のCu配線を得ることができる。
 本実施形態においても、キャップ層209の成膜時にウエハWが合金成分の拡散に十分な温度に加熱される場合には、その際の熱によりキャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をより強めることができる。この場合は、Cu合金膜成膜および/またはアニールの際と、キャップ層成膜の際の両方に合金成分の偏析機能を持たせることができる。また、このようにキャップ層209の成膜温度が高い場合には、キャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をキャップ層209の成膜時のみに行うこともできる。
 本実施形態では、第1の実施形態におけるトレンチを埋めるように形成される純Cu膜206の代わりに純Cuシード膜210を形成した後、Cu合金膜211を形成するので、第1の実施形態よりも合金成分の量が多くなる。このため、より多くの合金成分をSiCN-Cu界面に偏析させる場合に有効である。
 <Cu配線の形成方法の第3の実施形態>
 次に、Cu配線の形成方法の第3の実施形態について図5のフローチャートおよび図6の工程断面図を参照して説明する。
 本実施形態では、まず、第1および第2の実施形態と同様、下部構造201(詳細は省略)の上にSiO膜、Low-k膜(SiCO、SiCOH等)等の層間絶縁膜202を有し、そこに凹部としてトレンチ203および下層配線への接続のためのビア(図示せず)が所定パターンで形成されたウエハWを準備する(ステップ21、図6(a))。
 次に、第1および第2の実施形態と全く同様に、トレンチ203およびビアの表面を含む全面にCuを遮蔽(バリア)するバリア膜204を成膜し(ステップ22、図6(b))、引き続きバリア膜204の上にRuライナー膜205を成膜する(ステップ23、図6(c))。
 次いで、iPVDであるプラズマスパッタにより、トレンチ203およびビア(図示せず)の途中まで埋め込まれるように(上部に空間が残るように)純Cu膜213を形成する(ステップ24、図6(d))。
 このようにトレンチ203およびビア(ホール)内に純Cu膜213を形成した後は、その上にPVDによりCu合金膜214を形成する(ステップ25、図6(e))。この工程は、後で形成するキャップ層とCu配線との界面に合金成分を偏析させて偏析層を形成するために行われる。Cu合金としては第1の実施形態と同じものを用いることができる。
 このCu合金膜214は、その後のCMPによる平坦化処理のためにトレンチの上面より上に積み増す積み増し層としても機能する。Cu合金膜214は、PVDであればその手法は問わないが、トレンチやビア(ホール)に埋め込まれるため、第2の実施形態のCu合金膜211と同様、埋め込み性が良好であることが好ましい。このような観点から、iPVDで成膜することが好ましい。
 このようにしてCu合金膜214まで成膜した後、必要に応じてアニール処理を行う(ステップ26、図6(f))。このアニール処理により、Cu合金膜214の合金成分(Al、Mn等)が拡散され、トレンチやビア(ホール)内では、後に形成されるキャップ層とCu配線との界面に対応する部分を含む領域に合金成分を多く含む高濃度領域215aが形成され、埋め込み部分の高濃度領域215aよりも下の部分は合金成分が比較的少ない低濃度領域215bとなる。ただし、Cu合金膜214の成膜時に、合金成分が拡散して後で形成するキャップ層とCu配線との界面に対応する部分に合金成分を偏析させることができる程度にウエハWが加熱される場合には、このアニール処理は不要である。
 この後、CMPによりウエハW表面の全面を研磨して、Cu合金膜214の積み増し部分、Ruライナー膜205、バリア膜204を除去して平坦化する(ステップ27、図6(g))。これによりトレンチ203およびビア(ホール)内にCu配線208が形成される。
 その後、第1および第2の実施形態と同様、Cu配線208の上に誘電体、例えばSiCNからなるキャップ層209を成膜する(ステップ28、図6(h))。
 本実施形態においても、キャップ層209を形成する前には、図6(g)に示すように、Cu配線208の表面部分には合金成分が偏析した偏析層208a(上記高濃度領域215aに対応)が存在しており、この状態で図6(h)のようにキャップ層209を形成すると、キャップ層209とCu配線208との界面に合金成分が偏析した偏析層208aが形成されることとなる。このため、キャップ層209とCu配線208との界面に合金成分が十分存在することとなり、キャップ層209とCu配線208との密着性が良好となる。すなわち、合金成分、例えばMnは、酸素と結合しやすく、またCuとも結合しやいすので、キャップ層209からの酸素と結合することにより密着性が向上するのである。また、合金成分はキャップ層209とCu配線208との界面に偏析するため、Cu配線208内に存在する合金成分の濃度は少なく、Cu合金で配線を形成する場合に比べて抵抗が低いものとなる。加えて、Cu配線208はPVDでCuを埋め込んで形成されるため、めっきでCuを埋め込んだ場合よりも本質的に不純物が少なく、また、グレインサイズも大きくなるため、多少合金成分が存在しても、従来のCuめっきで埋め込んだCu配線よりも低抵抗のCu配線を得ることができる。
 本実施形態においても、キャップ層209の成膜時にウエハWが合金成分の拡散に十分な温度に加熱される場合には、その際の熱によりキャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をより強めることができる。この場合は、Cu合金膜成膜および/またはアニールの際と、キャップ層成膜の際の両方に合金成分の偏析機能を持たせることができる。また、このようにキャップ層209の成膜温度が高い場合には、キャップ層209およびCu配線208の界面に対応する部分への合金成分の偏析をキャップ層209の成膜時のみに行うこともできる。
 第1の実施形態の場合、アニール等により偏析した界面がCMP時に削りとられてしまい、キャップ層とCu配線との界面に対応する領域に十分な濃度の合金成分が存在しないことがある。その場合には、キャップ層209の形成時に合金成分を再偏析させればよいが、キャップ層209の成膜時に十分な熱が与えられない場合には界面の合金成分が不足する場合が生じる。これに対して、本実施形態では、トレンチの途中まで純Cuを埋め込むように純Cu膜213を形成した後に、Cu合金膜214を形成するので、CMP後も合金成分濃度が十分に高い偏析層を残存させることができる。このため、キャップ層209を低温で形成するような場合でもキャップ層209とCu配線208の密着性を向上させることができる。
 <合金成分のCu中への拡散を確認した実験>
 次に、合金成分のCu中への拡散を確認した実験について説明する。
  [合金成分がAlの場合]
 ここでは、合金成分であるAlの拡散を確認する目的で、TiNバリア4nm、Ru膜3nmを形成した後、サンプル1では15nmのCu-Al膜、および35nmの純Cu膜を順に成膜し、サンプル2では25nmのCu-Al膜、および25nmの純Cu膜を順に成膜し、サンプル3ではCu-Al合金のみを50nm成膜し、いずれのサンプルも400℃で30minのアニールを施した。その際の二次イオン質量分析(SIMS)により各元素の深さ方向の分布を測定した結果を図7に示す。
 図7に示すように、いずれも合金成分であるAlの拡散により、表面側にAlが偏析した状態を形成できることが確認された。このことから、上記3つの実施形態において合金成分であるAlをキャップ層とCu配線との界面に偏析させ得ることが理解される。
 また、合金成分としてのAlは酸素と結合しやすく、Cuとも結合しやすいことから、Cu-Al合金膜とキャップ層との密着性を向上させることができる。
  [合金成分がMnの場合]
 ここでは、合金成分であるMnの拡散を確認する目的で、図8に示すように、Si基板の上に熱酸化(SiO)膜が形成されたウエハ上に、iPVDで4nmのTaNバリア膜を形成し、CVDで3nmのRu膜を形成した後、iPVDで100nmの純Cu膜を形成し、さらにiPVDで20nmのCuMn膜(Mn:2at%)を形成し、その上にiPVDで100nmの純Cu膜を形成し、最後にCVDで3nmのRu膜を形成してブランケットサンプルを作製した。このようにCuMn膜を純Cu膜でサンドイッチすることにより、Mnの拡散の影響のみを把握することができる。
 このようにして作製したサンプルについて、アニールなしのものと、400℃で30minアニールしたものの深さ方向のMn濃度をSIMSにより比較した。その結果を図9に示す。この図に示すように、アニールを行うことにより、CuMn膜から両側のCu膜へMnが拡散し、Cu膜のMn濃度が一桁程度上昇していることがわかる。なお、アニールなしのサンプルにおいて、両側のRu膜付近でMn濃度が上昇しているのは、CVDでRu膜を形成する際の熱(200℃程度)によりMnが拡散したためである。
 このことから、上記3つの実施形態において合金成分であるMnをキャップ層とCu配線との界面に偏析させ得ることが理解される。合金成分としてのMnは酸素と結合しやすく、Cuとも結合しやすいことから、Cu-Mn合金膜とキャップ層との密着性を向上させることができる。
 <本発明の実施形態の実施に好適な成膜システム>
 次に、本発明の実施形態に係るCu配線の形成方法の実施に好適な成膜システムについて説明する。図10は本発明の実施形態に係るCu配線の形成方法の実施に好適なマルチチャンバタイプの成膜システムの一例を示す平面図である。
 成膜システム1は、バリア膜およびRuライナー膜を形成する第1の処理部2と、純Cu膜およびCu合金膜を形成する第2の処理部3と、搬入出部4とを有しており、ウエハWに対してCu配線を形成するためのものであり、上記第1~第3の実施形態におけるCu合金膜の形成までを行うものである。
 第1の処理部2は、平面形状が七角形をなす第1の真空搬送室11と、この第1の真空搬送室11の4つの辺に対応する壁部に接続された、2つのバリア膜成膜装置12a,12bおよび2つのRuライナー膜成膜装置14a,14bとを有している。バリア膜成膜装置12aおよびRuライナー膜成膜装置14aとバリア膜成膜装置12bおよびRuライナー膜成膜装置14bとは線対称の位置に配置されている。
 第1の真空搬送室11の他の2辺に対応する壁部には、それぞれウエハWのデガス処理を行うデガス室5a,5bが接続されている。また、第1の真空搬送室11のデガス室5aと5bとの間の壁部には、第1の真空搬送室11と後述する第2の真空搬送室21との間でウエハWの受け渡しを行う受け渡し室5が接続されている。
 バリア膜成膜装置12a,12b、Ruライナー膜成膜装置14a,14b、デガス室5a,5b、および受け渡し室5は、第1の真空搬送室11の各辺にゲートバルブGを介して接続され、これらは対応するゲートバルブGを開放することにより第1の真空搬送室11と連通され、対応するゲートバルブGを閉じることにより第1の真空搬送室11から遮断される。
 第1の真空搬送室11内は所定の真空雰囲気に保持されるようになっており、その中には、バリア膜成膜装置12a,12b、Ruライナー膜成膜装置14a,14b、デガス室5a,5b、および受け渡し室5に対してウエハWの搬入出を行う第1の搬送機構16が設けられている。この第1の搬送機構16は、第1の真空搬送室11の略中央に配設されており、回転および伸縮可能な回転・伸縮部17を有し、その回転・伸縮部17の先端にウエハWを支持する2つの支持アーム18a,18bが設けられており、これら2つの支持アーム18a,18bは互いに反対方向を向くように回転・伸縮部17に取り付けられている。
 第2の処理部3は、平面形状が八角形をなす第2の真空搬送室21と、この第2の真空搬送室21の対向する2つの辺に対応する壁部に接続された、純Cu膜を成膜するための2つのCu膜成膜装置22a,22bと、Cu合金膜を成膜するための2つのCu合金膜形成装置24aおよび24bを有している。
 第2の真空搬送室21の第1の処理部2側の2辺に対応する壁部には、それぞれ上記デガス室5a,5bが接続され、デガス室5aと5bとの間の壁部には、上記受け渡し室5が接続されている。すなわち、受け渡し室5ならびにデガス室5aおよび5bは、いずれも第1の真空搬送室11と第2の真空搬送室21との間に設けられ、受け渡し室5の両側にデガス室5aおよび5bが配置されている。さらに、搬入出部4側の辺には、大気搬送および真空搬送可能なロードロック室6が接続されている。
 Cu膜成膜装置22a,22b、Cu合金膜成膜装置24a,24bデガス室5a,5b、およびロードロック室6は、第2の真空搬送室21の各辺にゲートバルブGを介して接続され、これらは対応するゲートバルブを開放することにより第2の真空搬送室21と連通され、対応するゲートバルブGを閉じることにより第2の真空搬送室21から遮断される。また、受け渡し室5はゲートバルブを介さずに第2の搬送室21に接続されている。
 第2の真空搬送室21内は所定の真空雰囲気に保持されるようになっており、その中には、Cu膜成膜装置22a,22b、Cu合金膜成膜装置24a,24b、デガス室5a,5b、ロードロック室6および受け渡し室5に対してウエハWの搬入出を行う第2の搬送機構26が設けられている。この第2の搬送機構26は、第2の真空搬送室21の略中央に配設されており、回転および伸縮可能な回転・伸縮部27を有し、その回転・伸縮部27の先端にウエハWを支持する2つの支持アーム28a,28bが設けられており、これら2つの支持アーム28a,28bは互いに反対方向を向くように回転・伸縮部27に取り付けられている。
 搬入出部4は、上記ロードロック室6を挟んで第2の処理部3と反対側に設けられており、ロードロック室6が接続される大気搬送室31を有している。ロードロック室6と大気搬送室31との間の壁部にはゲートバルブGが設けられている。大気搬送室31のロードロック室6が接続された壁部と対向する壁部には被処理基板としてのウエハWを収容するキャリアCを接続する2つの接続ポート32,33が設けられている。これら接続ポート32,33にはそれぞれ図示しないシャッターが設けられており、これら接続ポート32,33にウエハWを収容した状態の、または空のキャリアCが直接取り付けられ、その際にシャッターが外れて外気の侵入を防止しつつ大気搬送室31と連通するようになっている。また、大気搬送室31の側面にはアライメントチャンバ34が設けられており、そこでウエハWのアライメントが行われる。大気搬送室31内には、キャリアCに対するウエハWの搬入出およびロードロック室6に対するウエハWの搬入出を行う大気搬送用搬送機構36が設けられている。この大気搬送用搬送機構36は、2つの多関節アームを有しており、キャリアCの配列方向に沿ってレール38上を走行可能となっていて、それぞれの先端のハンド37上にウエハWを載せてその搬送を行うようになっている。
 この成膜システム1は、この成膜システム1の各構成部を制御するための制御部40を有している。この制御部40は、各構成部の制御を実行するマイクロプロセッサ(コンピュータ)からなるプロセスコントローラ41と、オペレータが成膜システム1を管理するためにコマンドの入力操作等を行うキーボードや、成膜システム1の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース42と、成膜システム1で実行される処理をプロセスコントローラ41の制御にて実現するための制御プログラムや、各種データ、および処理条件に応じて処理装置の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部43とを備えている。なお、ユーザーインターフェース42および記憶部43はプロセスコントローラ41に接続されている。
 上記レシピは記憶部43の中の記憶媒体43aに記憶されている。記憶媒体は、ハードディスクであってもよいし、CDROM、DVD、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
 そして、必要に応じて、ユーザーインターフェース42からの指示等にて任意のレシピを記憶部43から呼び出してプロセスコントローラ41に実行させることで、プロセスコントローラ41の制御下で、成膜システム1での所望の処理が行われる。
 このような成膜システム1においては、キャリアCから大気搬送用搬送機構36によりトレンチやホールを有する所定パターンが形成されたウエハWを取り出し、ロードロック室6に搬送し、そのロードロック室を第2の真空搬送室21と同程度の真空度に減圧した後、第2の搬送機構26によりロードロック室のウエハWを取り出し、第2の真空搬送室21を介してデガス室5aまたは5bに搬送し、ウエハWのデガス処理を行う。その後、第1の搬送機構16によりデガス室のウエハWを取り出し、第1の真空搬送室11を介してバリア膜成膜装置12aまたは12bに搬入し、上述したようなバリア膜を成膜する。バリア膜成膜後、第1の搬送機構16によりバリア膜成膜装置12aまたは12bからウエハWを取り出し、Ruライナー膜成膜装置14aまたは14bに搬入し、上述したようなRuライナー膜を成膜する。Ruライナー膜成膜後、第1の搬送機構16によりRuライナー膜成膜装置14aまたは14bからウエハWを取り出し、受け渡し室5に搬送する。その後、第2の搬送機構26によりウエハWを取り出し、第2の真空搬送室21を介してCu膜成膜装置22aまたは22bに搬入し、上述した純Cu膜または純Cuシード膜を形成する。純Cu膜または純Cuシード膜を成膜後、第2の搬送機構26によりCu膜成膜装置22aまたは22bからウエハWを取り出し、Cu合金膜成膜装置24aまたは24bに搬入し、上述したようなCu合金膜を形成する。Cu合金膜成膜後、第2の搬送機構26によりCu合金膜成膜装置24aまたは24bからウエハWを取り出し、ロードロック室6に搬送し、そのロードロック室を大気圧に戻した後、大気搬送用搬送機構36によりCu膜が形成されたウエハWを取り出し、キャリアCに戻す。このような処理をキャリア内のウエハWの数の分だけ繰り返す。
 成膜システム1によれば、大気開放することなく真空中でバリア膜、ライナー膜、Cu膜、Cu合金膜を成膜するので、各膜の界面での酸化を防止することができ、高性能のCu配線を得ることができる。
 <Cu膜成膜装置>
 次に、純Cu膜を形成するCu膜成膜装置22a(22b)の好適な例について説明する。
 図11は、Cu膜成膜装置の一例を示す断面図である。ここではCu膜成膜装置としてiPVDであるICP(Inductively Coupled Plasma)型プラズマスパッタ装置を例にとって説明する。
 図11に示すように、このCu膜成膜装置22a(22b)は、例えばアルミニウム等により筒体状に成形された処理容器51を有している。この処理容器51は接地され、その底部52には排気口53が設けられており、排気口53には排気管54が接続されている。排気管54には圧力調整を行うスロットルバルブ55および真空ポンプ56が接続されており、処理容器51内が真空引き可能となっている。また処理容器51の底部52には、処理容器51内へ所定のガスを導入するガス導入口57が設けられる。このガス導入口57にはガス供給配管58が接続されており、ガス供給配管58には、プラズマ励起用ガスとして希ガス、例えばArガスや他の必要なガス例えばNガス等を供給するためのガス供給源59が接続されている。また、ガス供給配管58には、ガス流量制御器、バルブ等よりなるガス制御部60が介装されている。
 処理容器51内には、被処理基板であるウエハWを載置するための載置機構62が設けられる。この載置機構62は、円板状に成形された載置台63と、この載置台63を支持するとともに接地された中空筒体状の支柱64とを有している。載置台63は、例えばアルミニウム合金等の導電性材料よりなり、支柱64を介して接地されている。載置台63の中には冷却ジャケット65が設けられており、図示しない冷媒流路を介して冷媒を供給するようになっている。また、載置台63内には冷却ジャケット65の上に絶縁材料で被覆された抵抗ヒーター87が埋め込まれている。抵抗ヒーター87は図示しない電源から給電されるようになっている。載置台63には熱電対(図示せず)が設けられており、この熱電対で検出された温度に基づいて、冷却ジャケット65への冷媒の供給および抵抗ヒーター87への給電を制御することにより、ウエハ温度を所定の温度に制御できるようになっている。
 載置台63の上面側には、例えばアルミナ等の誘電体部材66aの中に電極66bが埋め込まれて構成された薄い円板状の静電チャック66が設けられており、ウエハWを静電力により吸着保持できるようになっている。また、支柱64の下部は、処理容器51の底部52の中心部に形成された挿通孔67を貫通して下方へ延びている。支柱64は、図示しない昇降機構により上下移動可能となっており、これにより載置機構62の全体が昇降される。
 支柱64を囲むように、伸縮可能に構成された蛇腹状の金属ベローズ68が設けられており、この金属ベローズ68は、その上端が載置台63の下面に気密に接合され、また下端が処理容器51の底部52の上面に気密に接合されており、処理容器51内の気密性を維持しつつ載置機構62の昇降移動を許容できるようになっている。 
 また底部52には、上方に向けて例えば3本(図では2本のみ示す)の支持ピン69が起立させて設けられており、また、この支持ピン69に対応させて載置台63にピン挿通孔70が形成されている。したがって、載置台63を降下させた際に、ピン挿通孔70を貫通した支持ピン69の上端部でウエハWを受けて、そのウエハWを外部より侵入する搬送アーム(図示せず)との間で移載することができる。このため、処理容器51の下部側壁には、搬送アームを侵入させるために搬出入口71が設けられ、この搬出入口71には、開閉可能になされたゲートバルブGが設けられている。このゲートバルブGの反対側には、前述した第2の真空搬送室21が設けられている。
 また上述した静電チャック66の電極66bには、給電ライン72を介してチャック用電源73が接続されており、このチャック用電源73から電極66bに直流電圧を印加することにより、ウエハWが静電力により吸着保持される。また給電ライン72にはバイアス用高周波電源74が接続されており、この給電ライン72を介して静電チャック66の電極66bに対してバイアス用の高周波電力を供給し、ウエハWにバイアス電力が印加されるようになっている。この高周波電力の周波数は、400kHz~60MHzが好ましく、例えば13.56MHzが採用される。
 一方、処理容器51の天井部には、例えばアルミナ等の誘電体よりなる高周波に対して透過性のある透過板76がOリング等のシール部材77を介して気密に設けられている。そして、この透過板76の上部に、処理容器51内の処理空間Sにプラズマ励起用ガスとしての希ガス、例えばArガスをプラズマ化してプラズマを発生するためのプラズマ発生源78が設けられる。なお、このプラズマ励起用ガスとして、Arに代えて他の希ガス、例えばHe、Ne、Kr等を用いてもよい。
 プラズマ発生源78は、透過板76に対応させて設けた誘導コイル80を有しており、この誘導コイル80には、プラズマ発生用の例えば13.56MHzの高周波電源81が接続されて、上記透過板76を介して処理空間Sに高周波電力が導入され誘導電界を形成するようになっている。
 また透過板76の直下には、導入された高周波電力を拡散させる例えばアルミニウムよりなるバッフルプレート82が設けられる。そして、このバッフルプレート82の下部には、上記処理空間Sの上部側方を囲むようにして例えば断面が内側に向けて傾斜されて環状(截頭円錐殻状)の純Cuからなるターゲット83が設けられており、このターゲット83にはArイオンを引きつけるための直流電力を印加するターゲット用の電圧可変の直流電源84が接続されている。なお、直流電源に代えて交流電源を用いてもよい。
 また、ターゲット83の外周側には、これに磁界を付与するための磁石85が設けられている。ターゲット83はプラズマ中のArイオンによりCuの金属原子、あるいは金属原子団としてスパッタされるとともに、プラズマ中を通過する際に多くはイオン化される。
 またこのターゲット83の下部には、上記処理空間Sを囲むようにして例えばアルミニウムや銅よりなる円筒状の保護カバー部材86が設けられている。この保護カバー部材86は接地されるとともに、その下部は内側へ屈曲されて載置台63の側部近傍に位置されている。したがって、保護カバー部材86の内側の端部は、載置台63の外周側を囲むようにして設けられている。
 なお、Cu膜成膜装置の各構成部も、上述の制御部40により制御されるようになっている。
 このように構成されるCu膜成膜装置においては、ウエハWを図11に示す処理容器51内へ搬入し、このウエハWを載置台63上に載置して静電チャック66により吸着し、制御部40の制御下で以下の動作が行われる。このとき、載置台63は、熱電対(図示せず)で検出された温度に基づいて、冷却ジャケット65への冷媒の供給および抵抗ヒーター87への給電を制御することにより温度制御される。
 まず、真空ポンプ56を動作させることにより所定の真空状態にされた処理容器51内に、ガス制御部60を操作して所定流量でArガスを流しつつスロットルバルブ55を制御して処理容器51内を所定の真空度に維持する。その後、可変直流電源84から直流電力をCuターゲット83に印加し、さらにプラズマ発生源78の高周波電源81から誘導コイル80に高周波電力(プラズマ電力)を供給する。一方、バイアス用高周波電源74から静電チャック66の電極66bに対して所定のバイアス用の高周波電力を供給する。
 これにより、処理容器51内においては、誘導コイル80に供給された高周波電力によりアルゴンプラズマが形成されてアルゴンイオンが生成され、これらイオンはターゲット83に印加された直流電圧に引き寄せられてターゲット83に衝突し、このターゲット83がスパッタされてCu粒子が放出される。この際、ターゲット83に印加する直流電圧により放出されるCu粒子の量が最適に制御される。
 また、スパッタされたターゲット83からのCu粒子であるCu原子、Cu原子団はプラズマ中を通る際に多くはイオン化される。ここでCu粒子は、イオン化されたCuイオンと電気的に中性な中性Cu原子とが混在する状態となって下方向へ飛散して行く。特に、この処理容器51内の圧力をある程度高くし、これによりプラズマ密度を高めることにより、Cu粒子を高効率でイオン化することができる。この時のイオン化率は高周波電源81から供給される高周波電力により制御される。
 そして、Cuイオンは、高周波電源74から静電チャック66の電極66bに印加されたバイアス用の高周波電力によりウエハW面上に形成される厚さ数mm程度のイオンシースの領域に入ると、強い指向性をもってウエハW側に加速するように引き付けられてウエハWに堆積してCu薄膜が形成される。
 このとき、ウエハ温度を高く(65~350℃)設定するとともに、バイアス用高周波電源74から静電チャック66の電極66bに対して印加されるバイアスパワーを調整してCuによる成膜とArによるエッチングを調整して、Cuの流動性を良好にすることにより、開口が狭いトレンチやホールであっても良好な埋め込み性で純Cuを埋め込むことができる。具体的には、Cu成膜量(成膜レート)をT、プラズマ生成用のガスのイオンによるエッチング量(エッチングレート)をTとすると、0≦T/T<1、さらには0<T/T<1となるようにバイアスパワーを調整することが好ましい。
 良好な埋め込み性を得る観点から、処理容器51内の圧力(プロセス圧力)は、1~100mTorr(0.133~13.3Pa)、さらには35~90mTorr(4.66~12.0Pa)が好ましく、Cuターゲットへの直流電力は4~12kW、さらには6~10kWとすることが好ましい。
 なお、トレンチやホールの開口が広い場合等には、ウエハ温度を低く(-50~0℃)設定するとともに、処理容器51内の圧力をより低くして成膜することができる。これにより、成膜レートを高くすることができる。また、このような場合には、iPVDに限らず、通常のスパッタ、イオンプレーティング等の通常のPVDを用いることもできる。
 <Cu合金膜成膜装置>
 Cu合金膜成膜装置24a(24b)としては、図11に示すCu膜成膜装置22a(22b)のターゲット83を純CuからCu合金に変えるのみで、他の構成はCu膜成膜装置22a(22b)と同様のプラズマスパッタ装置を用いることができる。また、埋め込み性を重視する必要がない場合等には、iPVDに限らず、通常のスパッタ、イオンプレーティング等の通常のPVDを用いることもできる。
 <バリア膜成膜装置>
 バリア膜成膜装置12a(12b)としては、ターゲット83を使用する材料に変えるのみで図11の成膜装置と同様の構成の成膜装置を用いてプラズマスパッタにより成膜することができる。また、プラズマスパッタに限定されず、通常のスパッタ、イオンプレーティング等の他のPVDであってもよく、CVD(Chemical Vapor Deposition)やALD(Atomic Layer Deposition)、プラズマを用いたCVDやALDで成膜することもできる。不純物を低減する観点からはPVDが好ましい。
 <Ru膜成膜装置>
 次に、Ruライナー膜を形成するためのRu膜成膜装置14a(14b)について説明する。Ruライナー膜は熱CVDにより好適に形成することができる。図12は、Ru膜成膜装置の一例を示す断面図であり、熱CVDによりRu膜を形成するものである。
 図12に示すように、このRu膜成膜装置14a(14b)は、例えばアルミニウム等により筒体に形成された処理容器101を有している。処理容器101の内部には、ウエハWを載置する例えばAlN等のセラミックスからなる載置台102が配置されており、この載置台102内にはヒーター103が設けられている。このヒーター103はヒーター電源(図示せず)から給電されることにより発熱する。
 処理容器101の天壁には、Ru膜を形成するための処理ガスやパージガス等を処理容器101内にシャワー状に導入するためのシャワーヘッド104が載置台102と対向するように設けられている。シャワーヘッド104はその上部にガス導入口105を有し、その内部にガス拡散空間106が形成されており、その底面には多数のガス吐出孔107が形成されている。ガス導入口105にはガス供給配管108が接続されており、ガス供給配管108にはRu膜を形成するための処理ガスやパージガス等を供給するためのガス供給源109が接続されている。また、ガス供給配管108には、ガス流量制御器、バルブ等よりなるガス制御部110が介装されている。Ruを成膜するためのガスとしては、上述したように、好適なものとしてルテニウムカルボニル(Ru(CO)12)を挙げることができる。このルテニウムカルボニルは熱分解によりRu膜を形成することができる。
 処理容器101の底部には、排気口111が設けられており、この排気口111には排気管112が接続されている。排気管112には圧力調整を行うスロットルバルブ113および真空ポンプ114が接続されており、処理容器101内が真空引き可能となっている。
 載置台102には、ウエハ搬送用の3本(2本のみ図示)のウエハ支持ピン116が載置台102の表面に対して突没可能に設けられ、これらウエハ支持ピン116は支持板117に固定されている。そして、ウエハ支持ピン116は、エアシリンダ等の駆動機構118によりロッド119を昇降することにより、支持板117を介して昇降される。なお、符号120はベローズである。一方、処理容器101の側壁には、ウエハ搬出入口121が形成されており、ゲートバルブGを開けた状態で第1の真空搬送室11との間でウエハWの搬入出が行われる。
 このようなRu膜成膜装置14a(14b)においては、ゲートバルブGを開けて、ウエハWを載置台102上に載置した後、ゲートバルブGを閉じ、処理容器101内を真空ポンプ114により排気して処理容器101内を所定の圧力に調整しつつ、ヒーター103より載置台102を介してウエハWを所定温度に加熱した状態で、ガス供給源109からガス供給配管108およびシャワーヘッド104を介して処理容器101内へルテニウムカルボニル(Ru(CO)12)ガス等の処理ガスを導入する。これにより、ウエハW上で処理ガスの反応が進行し、ウエハWの表面にRu膜が形成される。
 Ru膜の成膜には、ルテニウムカルボニル以外の他の成膜原料、例えば上述したようなルテニウムのペンタジエニル化合物をOガスのような分解ガスとともに用いることができる。またRu膜をPVDで成膜することもできる。ただし、良好なステップカバレッジが得られ、かつ膜の不純物を少なくすることができることからルテニウムカルボニルを用いたCVDで成膜することが好ましい。
 <他の工程に用いる装置>
 以上の成膜システム1により上記第1~第3の実施形態におけるCu合金膜の形成までを行うことができるが、それ以降のアニール工程、CMP工程、キャップ層成膜工程は、成膜システム1から搬出した後のウエハWに対し、アニール装置、CMP装置、キャップ層成膜装置を用いて行うことができる。これらの装置は、通常用いられる構成のものでよい。これら装置と成膜システム1とでCu配線形成システムを構成し、制御部40と同じ機能を有する共通の制御部により一括して制御するようにすることにより、上記第1~第3の実施形態に示された方法を一つのレシピにより一括して制御することができる。
 <第1~第3の実施形態の効果>
 上記第1~第3の実施形態によれば、PVDにより純Cu膜を形成して少なくともトレンチやホールのような凹部内の表面に純Cuを存在させ、PVDによりCu合金膜を、凹部の上面よりも上に積み増されるように形成し、キャップ層を形成する前および/またはキャップ層を形成する際に、Cu配線とキャップ層の界面に対応する部分を含む領域に、Cu合金膜に含まれる合金成分を偏析させるので、キャップ層を形成した際に、キャップ層とCu配線との界面に合金成分が十分存在することとなり、キャップ層とCu配線との密着性を良好とすることができる。また、合金成分はキャップ層とCu配線と界面に偏析するため、Cu配線内に存在する合金成分の濃度は少なく、Cu合金で配線を形成する場合に比べて抵抗が低いCu配線を形成することができる。
 <他の適用>
 以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、成膜システムとしては、図10のようなタイプに限らず、一つの搬送装置に全ての成膜装置が接続されているタイプであってもよい。また、図10のようなマルチチャンバタイプのシステムではなく、バリア膜、Ruライナー膜、純Cu膜(純Cuシード膜)、Cu合金膜のうち、一部のみを同一の成膜システムで形成し、残部を別個に設けた装置により大気暴露を経て成膜するようにしてもよいし、全てを別個の装置で大気暴露を経て成膜するようにしてもよい。
 さらに、上記実施形態では、凹部としてトレンチとビア(ホール)とを有するウエハに本発明の方法を適用した例を示したが、凹部としてトレンチのみを有する場合でも、ホールのみを有する場合でも本発明を適用できることはいうまでもない。また、シングルダマシン構造、ダブルダマシン構造、三次元実装構造等、種々の構造のデバイスにおける埋め込みに適用することができる。また、上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハにはシリコンのみならず、GaAs、SiC、GaNなどの化合物半導体も含まれ、さらに、半導体ウエハに限定されず、液晶表示装置等のFPD(フラットパネルディスプレイ)に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。 

Claims (17)

  1.  基板に形成された所定パターンの凹部内にCuを埋め込んでCu配線を形成するCu配線の形成方法であって、
     少なくとも前記凹部の表面にバリア膜を形成する工程と、
     PVDにより純Cu膜を形成して少なくとも前記凹部内の表面に純Cuを存在させる工程と、
     次いで、PVDによりCu合金からなるCu合金膜を、前記凹部の上面よりも上に積み増されるように形成する工程と、
     CMPにより全面を研磨して前記凹部内にCu配線を形成する工程と、
     前記Cu配線上に誘電体からなるキャップ層を形成する工程と、
     前記キャップ層を形成する前および/または前記キャップ層を形成する際に、前記Cu合金膜中の合金成分を拡散させて、前記Cu配線と前記キャップ層の界面に対応する部分を含む領域に、前記Cu合金膜に含まれる合金成分を偏析させる工程と
    を有する、Cu配線の形成方法。
  2.  前記バリア膜を形成した後、前記純Cu膜を形成する前に、Ru膜を形成する工程をさらに有する、請求項1に記載のCu配線の形成方法。
  3.  前記Ru膜は、CVDにより形成される、請求項2に記載のCu配線の形成方法。
  4.  前記純Cu膜を形成する際に、前記凹部内の全体に純Cuが埋め込まれるようにする、請求項1に記載のCu配線の形成方法。
  5.  前記純Cu膜を形成する際に、前記凹部内の表面に純Cuのシード膜として形成する、請求項1に記載のCu配線の形成方法。
  6.  前記純Cu膜を形成する際に、前記凹部内の途中まで空間を残すように純Cuが埋め込まれるようにする、請求項1に記載のCu配線の形成方法。
  7.  前記合金成分を拡散させて偏析させる工程は、前記Cu合金膜を形成した後に基板をアニールすることを含む、請求項1に記載のCu配線の形成方法。
  8.  前記合金成分を拡散させて偏析させる工程は、前記Cu合金膜を形成する際の基板の加熱を含む、請求項1に記載のCu配線の形成方法。
  9.  前記合金成分を拡散させて偏析させる工程は、前記キャップ層を形成する際の基板の加熱を含む、請求項1に記載のCu配線の形成方法。
  10.  前記純Cu膜の形成は、基板が収容された処理容器内にプラズマ生成ガスによりプラズマを生成し、純CuからなるターゲットからCuを飛翔させて、Cuを前記プラズマ中でイオン化させ、前記基板にバイアス電力を印加してCuイオンを基板上に引きこむ装置により行われる、請求項1に記載のCu配線の形成方法。
  11.  前記Cu合金膜の形成は、基板が収容された処理容器内にプラズマ生成ガスによりプラズマを生成し、Cu合金からなるターゲットからCuおよび合金成分を放出させて、Cuおよび合金成分を前記プラズマ中でイオン化させ、前記基板にバイアス電力を印加してCuイオンおよび合金成分のイオンを基板上に引きこむ装置により行われる、請求項1に記載のCu配線の形成方法。
  12.  前記Cu合金膜を構成するCu合金は、Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co、およびCu-Tiから選択されるものである、請求項1に記載のCu配線の形成方法。
  13.  前記Cu合金膜を構成するCu合金は、Cu-Mnである、請求項12に記載のCu配線の形成方法。
  14.  前記Cu合金膜を構成するCu合金は、Cu-Alである、請求項12に記載のCu配線の形成方法。
  15.  前記バリア膜は、Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaNの2層膜、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜からなる群から選択されるものである、請求項1に記載のCu配線の形成方法。
  16.  前記バリア膜は、PVDにより形成される、請求項1に記載のCu配線の形成方法。
  17.  コンピュータ上で動作し、Cu配線形成システムを制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、
     少なくとも基板に形成された所定パターンの凹部の表面にバリア膜を形成する工程と、
     PVDにより純Cu膜を形成して少なくとも前記凹部内の表面に純Cuを存在させる工程と、
     次いで、PVDによりCu合金からなるCu合金膜を、前記凹部の上面よりも上に積み増されるように形成する工程と、
     CMPにより全面を研磨して前記凹部内にCu配線を形成する工程と、
     前記Cu配線上に誘電体からなるキャップ層を形成する工程と、
     前記キャップ層を形成する前および/または前記キャップ層を形成する際に、前記Cu合金膜中の合金成分を拡散させて、前記Cu配線と前記キャップ層の界面に対応する部分を含む領域に、前記Cu合金膜に含まれる合金成分を偏析させる工程と
    を有する、Cu配線の形成方法が行われるように、コンピュータに前記Cu配線形成システムを制御させる、記憶媒体。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014010333A1 (ja) * 2012-07-09 2014-01-16 東京エレクトロン株式会社 Cu配線の形成方法およびコンピュータ読み取り可能な記憶媒体
EP2779224A2 (en) * 2013-03-15 2014-09-17 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
CN104112701A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US20150004784A1 (en) * 2013-06-28 2015-01-01 Tokyo Electron Limited Copper Wiring Forming Method
JP2015041708A (ja) * 2013-08-22 2015-03-02 東京エレクトロン株式会社 Cu配線構造の形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
US9472449B2 (en) 2014-01-15 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with inlaid capping layer and method of manufacturing the same
JP6268036B2 (ja) * 2014-05-16 2018-01-24 東京エレクトロン株式会社 Cu配線の製造方法
US9455182B2 (en) * 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN104538346A (zh) * 2014-12-26 2015-04-22 上海集成电路研发中心有限公司 一种铜互连结构的形成方法
US20170047251A1 (en) * 2015-08-12 2017-02-16 United Microelectronics Corp. Method of manufacturing a semiconductor device including forming a dielectric layer around a patterned etch mask
US10157784B2 (en) * 2016-02-12 2018-12-18 Tokyo Electron Limited Integration of a self-forming barrier layer and a ruthenium metal liner in copper metallization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003514126A (ja) * 1999-11-18 2003-04-15 東京エレクトロン株式会社 イオン化物理蒸着法の方法および装置
WO2006016678A1 (ja) * 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2010212601A (ja) * 2009-03-12 2010-09-24 Tokyo Electron Ltd CVD−Ru膜の形成方法および半導体装置の製造方法
JP2011035347A (ja) * 2009-08-06 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
US20020058409A1 (en) * 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US20050076580A1 (en) * 2003-10-10 2005-04-14 Air Products And Chemicals, Inc. Polishing composition and use thereof
KR100703968B1 (ko) * 2005-01-13 2007-04-06 삼성전자주식회사 반도체 소자의 배선 형성 방법
US7405153B2 (en) * 2006-01-17 2008-07-29 International Business Machines Corporation Method for direct electroplating of copper onto a non-copper plateable layer
JPWO2008078363A1 (ja) * 2006-12-22 2010-04-15 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体装置
US7655564B2 (en) * 2007-12-12 2010-02-02 Asm Japan, K.K. Method for forming Ta-Ru liner layer for Cu wiring
JP2011100775A (ja) * 2009-11-04 2011-05-19 Renesas Electronics Corp 半導体装置およびその製造方法
US9926639B2 (en) * 2010-07-16 2018-03-27 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US8492274B2 (en) * 2011-11-07 2013-07-23 International Business Machines Corporation Metal alloy cap integration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003514126A (ja) * 1999-11-18 2003-04-15 東京エレクトロン株式会社 イオン化物理蒸着法の方法および装置
WO2006016678A1 (ja) * 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2010212601A (ja) * 2009-03-12 2010-09-24 Tokyo Electron Ltd CVD−Ru膜の形成方法および半導体装置の製造方法
JP2011035347A (ja) * 2009-08-06 2011-02-17 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014010333A1 (ja) * 2012-07-09 2014-01-16 東京エレクトロン株式会社 Cu配線の形成方法およびコンピュータ読み取り可能な記憶媒体
EP2779224A2 (en) * 2013-03-15 2014-09-17 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
KR20140113611A (ko) * 2013-03-15 2014-09-24 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스 내에 상호접속부를 생성하는 방법
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US9425092B2 (en) 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US10062607B2 (en) 2013-03-15 2018-08-28 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
KR102178622B1 (ko) 2013-03-15 2020-11-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스 내에 상호접속부를 생성하는 방법
CN104112701A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US20150004784A1 (en) * 2013-06-28 2015-01-01 Tokyo Electron Limited Copper Wiring Forming Method
JP2015012132A (ja) * 2013-06-28 2015-01-19 東京エレクトロン株式会社 Cu配線の形成方法
US9406557B2 (en) * 2013-06-28 2016-08-02 Tokyo Electron Limited Copper wiring forming method with Ru liner and Cu alloy fill
JP2015041708A (ja) * 2013-08-22 2015-03-02 東京エレクトロン株式会社 Cu配線構造の形成方法

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