KR20140021628A - Cu 배선의 형성 방법 - Google Patents

Cu 배선의 형성 방법 Download PDF

Info

Publication number
KR20140021628A
KR20140021628A KR1020137028611A KR20137028611A KR20140021628A KR 20140021628 A KR20140021628 A KR 20140021628A KR 1020137028611 A KR1020137028611 A KR 1020137028611A KR 20137028611 A KR20137028611 A KR 20137028611A KR 20140021628 A KR20140021628 A KR 20140021628A
Authority
KR
South Korea
Prior art keywords
film
forming
alloy
wiring
cap layer
Prior art date
Application number
KR1020137028611A
Other languages
English (en)
Inventor
다카라 후쿠시마
다다히로 이시자카
아츠시 고미
다츠오 하타노
야스시 미즈사와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140021628A publication Critical patent/KR20140021628A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 Cu 배선의 형성 방법은, 트렌치를 가지는 웨이퍼의 전체면(全面)에 배리어막을 형성하는 공정과, 배리어막 상에 Ru막을 형성하는 공정과, Ru막 상에 PVD에 의해 순Cu막을 형성해서 트렌치를 매립하는 공정과, 순Cu막 상에 PVD에 의해 Cu 합금막을 형성하는 공정과, CMP에 의해 전체면을 연마해서 Cu 배선을 형성하는 공정과, Cu 배선상에 유전체로 이루어지는 캡층을 형성하는 공정과, Cu 배선과 캡층의 계면에 대응하는 부분을 포함하는 영역에, Cu 합금막에 포함되는 합금성분을 편석시키는 공정을 가진다.

Description

Cu 배선의 형성 방법 {METHOD FOR FORMING COPPER WIRE}
본 발명은 기판에 형성된 트렌치(trench)나 홀(hole)과 같은 오목부에 Cu 배선을 형성하는 Cu 배선의 형성 방법에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 웨이퍼에 성막 처리나 에칭 처리 등의 각종 처리를 반복적으로 실행하여 소망하는 디바이스(device)를 제조하지만, 최근에는 반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 대응하여, 배선의 저(低) 저항화(도전성 향상) 및 일렉트로마이그레이션(electromigration) 내성(耐性)의 향상이 요구되고 있다.
이러한 점에 대응하여, 배선 재료에 알루미늄(Al)이나 텅스텐(W)보다도 도전성이 높고(저항이 낮고), 또한 일렉트로마이그레이션 내성이 우수한 구리(Cu)가 이용되고 있다.
Cu 배선의 형성 방법으로서는, 트렌치나 홀이 형성된 층간 절연막 전체에 탄탈 금속(Ta), 티탄(Ti), 탄탈 질화막(TaN), 티탄 질화막(TiN) 등으로 이루어지는 배리어막을 PVD인 플라즈마 스퍼터(sputter)로 형성하고, 배리어막 상에 동일하게 플라즈마 스퍼터에 의해 Cu 시드(seed)막을 형성하고, 또한 그 위에 Cu 도금을 실시하여 트렌치나 홀을 완전히 매립하고, 웨이퍼 표면에서 여분의 구리박막 및 배리어막을 CMP(Chemical Mechanical Polishing) 처리에 의해 연마 처리하여 제거하는 기술이 제안되고 있다(예를 들면, 특허 문헌 1). 또한, CMP 처리후, 배선층(Cu막) 상에 SiCN, SiN 등의 유전체로 이루어지는 캡(cap)층을 형성하고 있다.
또한, Cu 배선의 신뢰성 향상을 목적으로 하여, Cu 시드막 대신에 Cu 합금(Cu-Al, Cu-Mn, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, CuNi, Cu-Co 등)을 시드층으로 이용한 배선 형성 프로세스가 제안되고 있다(비특허 문헌 1 등).
일본 특허 공개 공보 2006-148075호
Nogami et. al. IEDM2010 pp 764-767
그러나, 상술한 바와 같이, CMP 처리를 실시한 후에 SiCN, SiN 등의 유전체로 이루어지는 캡층을 마련하는 경우에는, 캡층과 Cu의 밀착성이 충분하지 않고, 그들의 계면에서 보이드가 발생하는 등, 신뢰성이 꼭 충분하다고는 할 수 없다. 또한, 상기 비특허 문헌 1의 기술에서는, 캡층으로서 금속(Co, CoWP, CVD-Ru 등)이 개시되어 있고, 캡층과 Cu의 밀착 불량의 문제는 발생하지 않지만, Cu 도금중의 불순물과 함께, 캡층중의 합금 성분이 배선중에 포함되어, 배선 저항이 높아지는 등의 문제도 있다.
따라서, 본 발명은, 트렌치나 홀과 같은 오목부에 Cu를 매립해서 Cu 배선을 형성할 때에, Cu 배선과 캡층과의 밀착성이 양호하고, 또한 배선 저항이 낮은 Cu 배선의 형성 방법을 제공한다.
본 발명의 제 1 관점에 따르면, 기판에 형성된 소정 패턴의 오목부 내에 Cu를 매립해서 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서, 적어도 상기 오목부의 표면에 배리어막을 형성하는 공정과, PVD(Physical Vapor Deposition)에 의해 순Cu막을 형성해서 적어도 상기 오목부 내의 표면에 상기 순Cu를 존재시키는 공정과, 다음으로 PVD에 의해 Cu 합금으로 이루어지는 Cu 합금막을, 상기 오목부의 상면보다 위에 쌓아 올려지도록 형성하는 공정과, CMP(Chemical Mechanical Polishing)에 의해 상기 기판의 전체면(全面)을 연마해서 상기 오목부 내에 Cu 배선을 형성하는 공정과, 상기 Cu 배선 위로 유전체로 이루어지는 캡층을 형성하는 공정과, 상기 캡층을 형성하기 전이거나, 또는 상기 캡층을 형성하기 전과 상기 캡층을 형성할 때 모두에, 상기 Cu 합금막 중의 합금 성분을 확산시켜서, 상기 Cu 배선과 상기 캡층의 계면에 대응하는 부분을 포함하는 영역에, 상기 Cu 합금막에 포함되는 합금 성분을 편석(偏析)시키는 공정을 가지는 Cu 배선의 형성 방법을 제공한다.
본 발명에 있어서, 상기 배리어막을 형성한 후, 상기 순Cu막을 형성하기 전에, Ru막을 형성하는 공정을 더 가지는 것이 바람직하다. 상기 Ru막은, CVD(Chemical Vapor Deposition)에 의해 형성되는 것이 바람직하다.
상기 순Cu막을 형성할 때에, 상기 오목부 내의 전체에 상기 순Cu가 매립되도록 해도 좋고, 또한 상기 오목부의 표면에 상기 순Cu의 시드막을 형성하도록 해도 좋고, 또한 상기 오목부 내의 도중까지 공간을 남기도록(상부 공간을 남기도록) 순Cu가 매립되도록 해도 좋다.
상기 합금 성분을 확산시켜서 편석시키는 공정은, 상기 Cu 합금막을 형성한 후에 상기 기판을 어닐링하는 것을 포함해도 좋고, 또한 상기 Cu 합금막을 형성할 때의 상기 기판의 가열을 포함해도 좋고, 또한 상기 캡층을 형성할 때의 상기 기판의 가열을 포함해도 좋다. 또한, 이들을 복합적으로 해도 좋다.
상기 순Cu막의 형성은, 상기 기판이 수용된 처리 용기 내에 플라즈마 생성 가스에 의해 플라즈마를 생성하고, 상기 순Cu로 이루어지는 타겟으로부터 Cu를 비산(飛散)시켜서, 상기 Cu를 상기 플라즈마 안에서 이온화시키고, 상기 기판에 바이어스 전력을 인가해서 Cu 이온을 상기 기판상에 인입하는 장치에 의해 실시하는 것이 바람직하고, 상기 Cu 합금막의 형성도, 타겟을 Cu 합금으로 한 동일한 장치에서 실시할 수 있다.
상기 Cu 합금막을 구성하는 상기 Cu 합금은, Cu-Al, Cu-Mn, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, CuNi, Cu-Co, 및 Cu-Ti 중 어느 하나를 이용할 수 있다. 그 중에서도 Cu-Mn 및 Cu-Al이 바람직하고, 특히 Cu-Mn이 바람직하다.
상기 배리어막은, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막으로 이루어지는 군으로부터 선택되는 것을 이용할 수 있다. 상기 배리어막은, PVD에 의해 형성되는 것이 바람직하다.
또한, 본 발명의 제 2 관점에 따르면, 컴퓨터상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에, 적어도 기판에 형성된 소정 패턴의 오목부의 표면에 배리어막을 형성하는 공정과, PVD에 의해 순Cu막을 형성해서 적어도 상기 오목부 내의 표면에 상기 순Cu를 존재시키는 공정과, 다음으로 PVD에 의해 Cu 합금으로 이루어지는 Cu 합금막을, 상기 오목부의 상면보다 위에 쌓아 올려지도록 형성하는 공정과, CMP(Chemical Mechanical Polishing)에 의해 전체면을 연마해서 상기 오목부 내에 Cu 배선을 형성하는 공정과, 상기 Cu 배선 위로 유전체로 이루어지는 캡층을 형성하는 공정과, 상기 캡층을 형성하기 전이거나, 또는 상기 캡층을 형성하기 전과 상기 캡층을 형성할 때 모두에, 상기 Cu 합금막중의 합금 성분을 확산시켜서, 상기 Cu 배선과 상기 캡층의 계면에 대응하는 부분을 포함하는 영역에, 상기 Cu 합금막에 포함되는 합금 성분을 편석시키는 공정을 가지는 Cu 배선의 형성 방법이 실행되도록, 컴퓨터에 상기 Cu 배선 형성 시스템을 제어시키는 기억 매체를 제공한다.
도 1은 본 발명의 제 1 실시 형태에 따른 Cu 배선의 형성 방법을 나타내는 플로우 차트다.
도 2는 본 발명의 제 1 실시 형태에 따른Cu 배선의 형성 방법을 설명하기 위한 공정 단면도다.
도 3은 본 발명의 제 2 실시 형태에 따른 Cu 배선의 형성 방법을 나타내는 플로우 차트다.
도 4는 본 발명의 제 2 실시 형태에 따른 Cu 배선의 형성 방법을 설명하기 위한 공정 단면도다.
도 5는 본 발명의 제 3 실시 형태에 따른 Cu 배선의 형성 방법을 나타내는 플로우 차트다.
도 6은 본 발명의 제 3 실시 형태에 따른 Cu 배선의 형성 방법을 설명하기 위한 공정 단면도다.
도 7은 Cu-Al막을 포함하는 샘플을 어닐링(annealing)한 경우의 각 원소의 깊이 방향의 분포를 측정한 결과를 나타내는 SIMS차트다.
도 8은 Cu-Mn막으로부터의 Cu막에의 Mn의 확산을 실험하기 위한 샘플 구조를 도시하는 도면이다.
도 9는 도 8의 샘플에 있어서, 어닐링의 유무에서의 Mn의 깊이 방향의 분포를 측정한 결과를 나타내는 SIMS차트다.
도 10은 본 발명의 제 1 내지 제 3 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 바람직한 멀티 챔버 타입의 성막 시스템의 일례를 나타내는 평면도이다.
도 11은 도 10의 성막 시스템에 탑재된, 순Cu막을 형성하기 위한 Cu막 성막 장치를 나타내는 단면도이다.
도 12는 도 10의 성막 시스템에 탑재된, Ru 라이너막을 형성하기 위한 Ru막 성막 장치를 나타내는 단면도이다.
이하, 첨부 도면을 참조해서 본 발명의 실시 형태에 대해서 구체적으로 설명한다.
<Cu 배선의 형성 방법의 제 1 실시 형태>
우선, Cu 배선의 형성 방법의 제 1 실시 형태에 대해서 도 1의 플로우 차트 및 도 2의 (a) 내지 (h)의 공정 단면도를 참조해서 설명한다.
본 실시 형태에서는, 우선, 하부 구조(201)(상세한 설명은 생략) 상에 SiO2막, 저유전율막(Low-k막)(SiCO, SiCOH 등) 등의 층간 절연막(202)을 가지고, 여기에 오목부로서 트렌치(trench)(203) 및 하층 배선에의 접속을 위한 비어(via)(도시하지 않음)가 소정 패턴으로 형성된 반도체 웨이퍼(이하, 단순하게 웨이퍼로 기술한다)(W)를 준비한다(스텝 1, 도 2의 (a)). 이러한 웨이퍼(W)로서는, 디가스(Degas) 처리나 프리클린(Pre-Clean) 처리에 의해, 절연막 표면의 수분이나 에칭/애싱(etching/ashing) 시의 잔류물을 제거한 것이 바람직하다.
다음에, 트렌치(203) 및 비어의 표면을 포함하는 전체면(全面)에 Cu를 차폐(배리어)하여 Cu의 확산을 억제하는 배리어막(204)을 성막한다(스텝 2, 도 2의 (b)).
배리어막(204)으로서는, Cu에 대하여 높은 배리어 특성을 가지고, 저(低) 저항을 가지는 것이 바람직하고, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막(bilayer)을 적절하게 이용할 수 있다. 또한, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막 등을 이용할 수도 있다. Cu 배선은 오목부 내에 매립하는 Cu의 부피가 커질수록 저(低) 저항이 되므로, 배리어막은 매우 얇게 형성하는 것이 바람직하고, 그러한 관점에서 그 두께는 1~20nm가 바람직하다. 보다 바람직하게는 1~10nm이다. 배리어막은, 이온화 PVD(Ionized Physical Vapor Deposition; iPVD), 예를 들면, 플라즈마 스퍼터에 의해 성막할 수 있다. 또한, 통상의 스퍼터, 이온 도금(ion plating) 등의 다른 PVD로 성막할 수도 있고, CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition), 플라즈마를 이용한 CVD나 ALD로 성막할 수도 있다.
다음으로 배리어막(204) 상에 Ru 라이너막(205)을 성막한다(스텝 3, 도 2의 (c)). Ru 라이너막은, 매립하는 Cu의 부피를 크게해서 배선을 저(低) 저항으로 하는 관점에서, 예를 들면, 1~5nm으로 얇게 형성하는 것이 바람직하다.
Ru는 Cu에 대한 습윤성이 높기 때문에, Cu의 기초(base)에 Ru 라이너막을 형성하는 것에 의해, 다음의 iPVD에 의한 Cu막 형성시에, 양호한 Cu의 이동성을 확보할 수 있고, 트렌치나 홀의 개구폭을 막는 오버행(overhang)이 생성되기 어렵게 할 수 있다. 이 때문에, 미세한 트렌치 또는 홀에도 보이드(void)를 발생시키지 않고 확실하게 Cu를 매립할 수 있다.
Ru 라이너막은, 루테늄 카보닐(Ru3(CO)12)을 성막 원료로서 이용하여 열CVD에 의해 적절하게 형성할 수 있다. 이에 따라, 고(高)순도로 얇은 Ru막을 높은 스텝 커버리지(step coverage)로 성막할 수 있다. 이 때의 성막 조건은, 예를 들면, 처리 용기 내의 압력이 1.3~66.5Pa의 범위이며, 성막 온도(웨이퍼 온도)가 150~250℃의 범위이다. Ru 라이너막(205)은, 루테늄 카보닐이외의 다른 성막 원료, 예를 들면, (시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 펜타디에닐 화합물을 이용한 CVD나 PVD로 성막할 수도 있다.
또한, 트렌치나 비어의 개구폭이 넓고, 오버행이 생성하기 어려운 경우 등에는, 반드시 Ru 라이너막(205)을 형성할 필요는 없고, 배리어막 상에 직접 Cu막을 형성해도 좋다.
다음으로 PVD에 의해 순Cu막(206)을 형성하고, 트렌치(203) 및 비어(도시하지 않음)를 거의 완전히 매립한다(스텝 4, 도 2의 (d)). 이 때의 성막은, iPVD, 예를 들면, 플라즈마 스퍼터를 이용하는 것이 바람직하다.
통상의 PVD 성막의 경우에는, Cu의 응집에 의해, 트렌치나 홀의 개구폭을 막는 오버행이 발생하기 쉽지만, iPVD를 이용하여, 웨이퍼에 인가하는 바이어스 파워를 조정하고, Cu 이온의 성막 작용과 플라즈마 생성 가스의 이온(Ar 이온)에 의한 에칭 작용을 제어하는 것에 의해, Cu를 이동시켜서 오버행의 생성을 억제할 수 있고, 좁은 개구의 트렌치나 홀이여도 양호한 매립성을 얻을 수 있다. 이 때, Cu의 유동성과 양호한 매립성을 얻는 관점에서는, Cu가 마이그레이트(migrate)하는 고온 프로세스(65~350℃)가 바람직하다. 또한, 상술한 바와 같이, Cu막의 기초(base)에 Cu에 대한 습윤성이 높은 Ru 라이너막(205)을 마련하는 것에 의해, Ru 라이너막상에서 Cu가 응집하지 않고 유동하므로, 미세한 오목부에 있어서도 오버행의 생성을 억제할 수 있고, 보이드를 발생시키지 않고 확실하게 Cu를 매립할 수 있다.
또한, 트렌치나 홀의 개구폭이 클 경우 등, 오버행이 생성하기 어려울 경우에는, Cu가 마이그레이트하지 않는 저온 프로세스(-50~0℃)에 의해, 고속으로 성막할 수 있다.
이와 같이 트렌치(203) 및 비어(홀) 내에 순Cu를 매립한 후에는, 순Cu막(206) 상에 PVD에 의해 Cu 합금막(207)을 형성한다(스텝 5, 도 2의 (e)). 이 공정은, 이후에 형성하는 캡층과 Cu 배선과의 계면(interface)에 합금 성분이 편석(偏析)된 편석(偏析)층을 형성하기 위해서 실행된다.
Cu 합금으로서는, Cu-Al, Cu-Mn, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, CuNi, Cu-Co, Cu-Ti 등을 들 수 있다. 이 중에서는, Cu-Mn, Cu-Al이 바람직하고, 특히 Cu-Mn이 바람직하다.
이 Cu 합금막(207)은, 그 후의 CMP에 의한 평탄화 처리를 위하여 트렌치의 상면보다 위에 쌓아 올려지는 적증층(績增層)으로서도 기능한다. Cu 합금막(207)은, 트렌치나 비어(홀)을 순Cu막(206)로 매립한 후에 형성되기 때문에, 매립성을 거의 고려할 필요는 없다. 이 Cu 합금막(207)은 iPVD에 의해 성막할 수 있지만, PVD이기만 하면 그 방법은 상관 없다.
이렇게 하여 Cu 합금막(207)까지 성막한 후, 필요에 따라서 어닐링(annealing) 처리를 실시한다(스텝 6, 도 2의 (f)). 이 어닐링 처리에 의해, 합금 성분을 확산시켜서, 이 후에 형성되는 캡층과 Cu 배선과의 계면에 대응하는 부분을 포함하는 영역에 Cu 합금막(207)의 합금 성분(Al, Mn 등)을 편석시켜서, 순Cu막(206)의 상부에 편석층(206a)을 형성한다. 단, Cu 합금막(207)의 성막시에, 합금 성분이 확산한 후에 형성하는 캡층과 Cu 배선과의 계면에 대응하는 부분에 합금 성분을 편석시킬 수 있을 정도로 웨이퍼(W)가 가열되는 경우에는, 이 어닐링 처리는 불필요하다.
그 다음, CMP(Chemical Mechanical Polishing)에 의해 웨이퍼(W) 표면의 전체면(全面)을 연마하고, 쌓여 올려진 Cu 합금막(207), Ru 라이너막(205), 배리어막(204)을 제거해서 평탄화한다(스텝 7, 도 2의 (g)). 이에 따라 트렌치 및 비어(홀) 내에 Cu 배선(208)이 형성된다.
그 후, CMP 연마후의 Cu 배선(208) 상에 유전체, 예를 들면, SiCN으로 이루어지는 캡층(209)을 성막한다(스텝 8, 도 2의 (h)). 이 때의 성막은, CVD로 실행할 수 있다.
캡층(209)을 형성하기 전에는, 도 2의 (g)에 도시하는 바와 같이 Cu 배선(208)의 표면 부분에는 합금 성분이 편석된 편석층(208a)(상기 편석층(206a)에 대응)이 존재하고 있고, 이 상태에서 도 2의 (h)과 같이 캡층(209)을 형성하면, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 편석된 편석층(208a)이 형성되게(존재하게) 된다. 이 때문에, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 충분히 존재하게 되고, 캡층(209)과 Cu 배선(208)과의 밀착성이 양호해진다. 즉, 합금 성분, 예를 들면 Mn은, 산소와 결합하기 쉽고, 또한 Cu와도 결합하기 쉬우므로, 캡층(209)으로부터의 산소와 결합하는 것에 의해 밀착성이 향상하는 것이다. 또한, 합금 성분은 캡층(209)과 Cu 배선(208)과의 계면에 편석하기 때문에, Cu 배선(208) 내에 존재하는 합금 성분의 농도는 적고, Cu 합금으로 배선을 형성하는 경우에 비해서 저항이 낮아지게 된다. 또한, Cu 배선(208)은 PVD로 Cu를 매립해서 형성되기 때문에, 도금으로 Cu를 매립했을 경우보다도 본질적으로 불순물이 적고, 또한 그레인(grain) 사이즈도 커지기 때문에, 다소 합금 성분이 존재해도, 종래의 Cu 도금으로 매립한 Cu 배선보다도 저(低) 저항의 Cu 배선을 얻을 수 있다.
캡층(209)의 성막시에 웨이퍼(W)가 합금 성분의 확산에 충분한 온도로 가열되는 경우에는, 그 때의 열에 의해 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 보다 강화할 수 있다. 이러한 경우는, Cu 합금막 성막 및/또는 어닐링할 때와, 캡층 성막할 때의 양쪽에 합금 성분의 편석 기능을 갖게 할 수 있다. 또한, 이와 같이 캡층(209)의 성막 온도가 높은 경우에는, 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 캡층(209)의 성막시에만 실시하는 것도 가능하다.
또한, 상기 일련의 공정 중, 배리어막(204)을 성막하는 스텝 2, Ru 라이너막(205)을 성막하는 스텝 3, Cu막을 성막하는 스텝 4, Cu 합금막(207)을 성막하는 스텝 5는, 진공중에서 대기에 노출되지 않고 연속해서 성막하는 것이 바람직하지만, 이들의 사이에서 대기에 노출되어도 좋다.
<Cu 배선의 형성 방법의 제 2 실시 형태>
다음에, Cu 배선의 형성 방법의 제 2 실시 형태에 대해서 도 3의 플로우 차트 및 도 4의 (a) 내지 (h)의 공정 단면도를 참조해서 설명한다.
본 실시 형태에서는, 우선, 제 1 실시 형태와 같이 하부 구조(201)(상세한 설명은 생략) 상에 SiO2막, Low-k막(SiCO, SiCOH 등) 등의 층간 절연막(202)을 가지고, 여기에 오목부로서 트렌치(203) 및 하층 배선에의 접속을 위한 비어(도시하지 않음)가 소정 패턴으로 형성된 웨이퍼(W)를 준비한다(스텝 11, 도 4의 (a)).
다음에, 제 1 실시 형태와 완전히 동일하게, 트렌치(203) 및 비어의 표면을 포함하는 전체면(全面)에 Cu를 차폐(배리어)하는 배리어막(204)을 성막하고(스텝 12, 도 4의 (b)), 계속해서 배리어막(204) 상에 Ru 라이너막(205)을 성막한다(스텝 13, 도 4의 (c)).
다음으로 iPVD인 플라즈마 스퍼터에 의해, 트렌치(203) 및 비어(도시하지 않음)의 표면에 순Cu로 이루어지는 순Cu 시드막(210)을 형성한다(스텝 14, 도 4의 (d)).
이와 같이 트렌치(203) 및 비어(홀) 내에 순Cu 시드막(210)을 형성한 후에는, 그 위에 PVD에 의해 Cu 합금막(211)을 형성한다(스텝 15, 도 4의(e)). 이 공정은, 이후에 형성하는 캡층과 Cu 배선과의 계면에 합금 성분을 편석시켜서 편석층을 형성하기 위해서 실행된다. Cu 합금으로서는 제 1 실시 형태와 동일한 것을 이용할 수 있다.
이 Cu 합금막(211)은, 그 후의 CMP에 의한 평탄화 처리를 위하여 트렌치의 상면보다 위로 쌓아 올려져서 적증층으로서도 기능한다. Cu 합금막(211)은, PVD이라면 그 방법은 상관 없지만, 트렌치나 비어(홀)에 매립되기 때문에, 제 1 실시 형태의 Cu 합금막(207)의 성막과는 달리, 매립성이 양호한 것이 바람직하다. 이러한 관점에서, iPVD로 성막하는 것이 바람직하다.
이렇게 하여 Cu 합금막(211)까지 성막한 후, 필요에 따라서 어닐링 처리를 실시한다(스텝 16, 도 4의 (f)). 이 어닐링 처리에 의해, Cu 합금막(211)의 합금 성분(Al, Mn등)이 확산되고, 트렌치나 비어(홀) 내에서는, 이 후에 형성되는 캡층과 Cu 배선과의 계면에 대응하는 부분을 포함하는 영역에 합금 성분을 많이 포함하는 고농도 영역(212a)이 형성되고, 매립 부분의 고농도 영역(212a)보다도 아래의 부분은 합금 성분이 비교적 적은 저농도 영역(212b)이 된다. 단, Cu 합금막(211)의 성막시에, 합금 성분이 확산해서 이후에 형성하는 캡층과 Cu 배선과의 계면에 대응하는 부분에 합금 성분을 편석시킬 수 있을 정도로 웨이퍼(W)가 가열되는 경우에는, 이 어닐링 처리는 불필요하다.
이 다음, CMP에 의해 웨이퍼(W) 표면의 전체면(全面)을 연마하고, Cu 합금막(211)의 쌓여 올려진 부분, Ru 라이너막(205), 배리어막(204)을 제거해서 평탄화한다(스텝 17, 도 4의 (g)). 이에 따라 트렌치(203) 및 비어(홀) 내에 Cu 배선(208)이 형성된다.
그 후, 제 1 실시 형태와 같이 Cu 배선(208) 상에 유전체, 예를 들면, SiCN으로 이루어지는 캡층(209)을 성막한다(스텝 18, 도 4의 (h)).
본 실시 형태에 있어서도, 캡층(209)을 형성하기 전에는, 도 4의 (g)에 도시하는 바와 같이 Cu 배선(208)의 표면 부분에는 합금 성분이 편석된 편석층(208a)(상기 고농도 영역(212a)에 대응)이 존재하고 있고, 이 상태에서 도 4의 (h)과 같이 캡층(209)을 형성하면, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 편석된 편석층(208a)이 형성되게 된다. 이 때문에, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 충분히 존재하게 되고, 캡층(209)과 Cu 배선(208)과의 밀착성이 양호해진다. 즉, 합금 성분, 예를 들면, Mn은, 산소와 결합하기 쉽고, 또한 Cu와도 결합하기 쉬우므로, 캡층(209)으로부터의 산소와 결합하는 것에 의해 밀착성이 향상하는 것이다. 또한, 합금 성분은 캡층(209)과 Cu 배선(208)과의 계면에 편석하기 때문에, Cu 배선(208) 내에 존재하는 합금 성분의 농도는 적고, Cu 합금으로 배선을 형성하는 경우에 비해서 저항이 낮아지게 된다. 또한, Cu 배선(208)은 PVD로 Cu를 매립해서 형성되기 때문에, 도금으로 Cu를 매립했을 경우보다도 본질적으로 불순물이 적고, 또한 그레인(grain) 사이즈도 커지기 때문에, 다소 합금 성분이 존재해도, 종래의 Cu 도금으로 매립한 Cu 배선보다도 저(低) 저항의 Cu 배선을 얻을 수 있다.
본 실시 형태에 있어서도, 캡층(209)의 성막시에 웨이퍼(W)가 합금 성분의 확산에 충분한 온도로 가열되는 경우에는, 그 때의 열에 의해 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 보다 강화할 수 있다. 이러한 경우는, Cu 합금막 성막 및/또는 어닐링할 때와, 캡층 성막할 때의 양쪽에 합금 성분의 편석 기능을 갖게 할 수 있다. 또한, 이와 같이 캡층(209)의 성막 온도가 높은 경우에는, 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 캡층(209)의 성막시에만 실시하는 것도 가능하다.
본 실시 형태에서는, 제 1 실시 형태에 있어서의 트렌치를 매립하는 것 같이 형성되는 순Cu막(206) 대신에 순Cu 시드막(210)을 형성한 후, Cu 합금막(211)을 형성하므로, 제 1 실시 형태보다도 합금 성분의 양이 많아진다. 이 때문에, 보다 많은 합금 성분을 SiCN-Cu 계면에 편석시키는 경우에 유효하다.
<Cu 배선의 형성 방법의 제 3 실시 형태>
다음에, Cu 배선의 형성 방법의 제 3 실시 형태에 대해서 도 5의 플로우 차트 및 도 6의 (a) 내지 (h)의 공정 단면도를 참조해서 설명한다.
본 실시 형태에서는, 우선, 제 1 및 제 2 실시 형태와 같이 하부 구조(201)(상세한 설명은 생략) 상에 SiO2막, Low-k막(SiCO, SiCOH 등) 등의 층간 절연막(202)을 가지고, 여기에 오목부로서 트렌치(203) 및 하층 배선에의 접속을 위한 비어(도시하지 않음)가 소정 패턴으로 형성된 웨이퍼(W)를 준비한다(스텝 21, 도 6의 (a)).
다음에, 제 1 및 제 2 실시 형태와 완전히 동일하게, 트렌치(203) 및 비어의 표면을 포함하는 전체면(全面)에 Cu를 차폐(배리어)하는 배리어막(204)을 성막하고(스텝 22, 도 6의(b)), 계속해서 배리어막(204) 상에 Ru 라이너막(205)을 성막한다(스텝 23, 도 6의(c)).
다음으로 iPVD인 플라즈마 스퍼터에 의해, 트렌치(203) 및 비어(도시하지 않음)의 도중까지 매립되도록(상부에 공간이 남는 것 같이) 순Cu막(213)을 형성한다(스텝 24, 도 6의(d)).
이와 같이 트렌치(203) 및 비어(홀) 내에 순Cu막(213)을 형성한 후에는, 그 위에 PVD에 의해 Cu 합금막(214)을 형성한다(스텝 25, 도 6의(e)). 이 공정은, 이후에 형성하는 캡층과 Cu 배선과의 계면에 합금 성분을 편석시켜서 편석층을 형성하기 위해서 실행된다. Cu 합금으로서는 제 1 실시 형태와 같은 것을 이용할 수 있다.
이 Cu 합금막(214)은, 그 후의 CMP에 의한 평탄화 처리를 위하여 트렌치의 상면보다 위에 쌓아 올려지는 적증층으로서도 기능한다. Cu 합금막(214)은, PVD이라면 그 방법은 상관 없지만, 트렌치나 비어(홀)에 매립되기 때문에, 제 2 실시 형태의 Cu 합금막(211)의 성막과 같이 매립성이 양호한 것이 바람직하다. 이러한 관점에서, iPVD로 성막하는 것이 바람직하다.
이렇게 하여 Cu 합금막(214)까지 성막한 후, 필요에 따라서 어닐링 처리를 실시한다(스텝 26, 도 6의(f)). 이 어닐링 처리에 의해, Cu 합금막(214)의 합금 성분(Al, Mn등)이 확산되어, 트렌치나 비어(홀) 내에서는, 이후에 형성되는 캡층과 Cu 배선과의 계면에 대응하는 부분을 포함하는 영역에 합금 성분을 많이 포함하는 고농도 영역(215a)이 형성되고, 매립 부분의 고농도 영역(215a)보다도 아래의 부분은 합금 성분이 비교적 적은 저농도 영역(215b)이 된다. 단, Cu 합금막(214)의 성막시에, 합금 성분이 확산해서 이후에 형성하는 캡층과 Cu 배선과의 계면에 대응하는 부분에 합금 성분을 편석시킬 수 있을 정도로 웨이퍼(W)가 가열되는 경우에는, 이 어닐링 처리는 불필요하다.
이 다음에, CMP에 의해 웨이퍼(W) 표면의 전체면(全面)을 연마하고, Cu 합금막(214)의 쌓아 올린 부분, Ru 라이너막(205), 배리어막(204)을 제거해서 평탄화한다(스텝 27, 도 6의 (g)). 이에 따라 트렌치(203) 및 비어(홀) 내에 Cu 배선(208)이 형성된다.
그 후, 제 1 및 제 2 실시 형태와 같이, Cu 배선(208) 상에 유전체, 예를 들면, SiCN으로 이루어지는 캡층(209)을 성막한다(스텝 28, 도 6의(h)).
본 실시 형태에 있어서도, 캡층(209)을 형성하기 전에는, 도 6의 (g)에 도시하는 바와 같이 Cu 배선(208)의 표면 부분에는 합금 성분이 편석된 편석층(208a)(상기 고농도 영역(215a)에 대응)이 존재하고 있어, 이 상태에서 도 6의 (h)과 같이 캡층(209)을 형성하면, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 편석된 편석층(208a)이 형성되게 된다. 이 때문에, 캡층(209)과 Cu 배선(208)과의 계면에 합금 성분이 충분히 존재하게 되고, 캡층(209)과 Cu 배선(208)과의 밀착성이 양호해진다. 즉, 합금 성분, 예를 들면, Mn은 산소와 결합하기 쉽고, 또한 Cu와도 결합하기 쉬우므로, 캡층(209)으로부터의 산소와 결합하는 것에 의해 밀착성이 향상하는 것이다. 또한, 합금 성분은 캡층(209)과 Cu 배선(208)과의 계면에 편석하기 때문에, Cu 배선(208) 내에 존재하는 합금 성분의 농도는 적고, Cu 합금으로 배선을 형성하는 경우에 비해서 저항이 낮아지게 된다. 또한, Cu 배선(208)은 PVD로 Cu를 매립해서 형성되기 때문에, 도금으로 Cu를 매립했을 경우보다도 본질적으로 불순물이 적고, 또한 그레인(grain) 사이즈도 커지기 때문에, 다소 합금 성분이 존재해도, 종래의 Cu 도금으로 매립한 Cu 배선보다도 저(低) 저항의 Cu 배선을 얻을 수 있다.
본 실시 형태에 있어서도, 캡층(209)의 성막시에 웨이퍼(W)가 합금 성분의 확산에 충분한 온도로 가열되는 경우에는, 그 때의 열에 의해 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 보다 강화할 수 있다. 이러한 경우는, Cu 합금막 성막 및/또는 어닐링할 때와, 캡층을 성막할 때의 양쪽에 합금 성분의 편석 기능을 갖게 할 수 있다. 또한, 이와 같이 캡층(209)의 성막 온도가 높은 경우에는, 캡층(209) 및 Cu 배선(208)의 계면에 대응하는 부분에의 합금 성분의 편석을 캡층(209)의 성막시에만 실시하는 것도 가능하다.
제 1 실시 형태의 경우, 어닐링 등에 의해 편석된 계면이 CMP시에 연마되어서, 캡층과 Cu 배선과의 계면에 대응하는 영역에 충분한 농도의 합금 성분이 존재하지 않는 경우가 있다. 그 경우에는, 캡층(209)의 형성시에 합금 성분을 재편석시키면 좋지만, 캡층(209)의 성막시에 충분한 열이 인가되지 않는 경우에는 계면의 합금 성분이 부족해지는 경우가 발생한다. 이에 대하여, 본 실시 형태에서는, 트렌치의 도중까지 순Cu를 매립하도록 순Cu막(213)을 형성한 후에, Cu 합금막(214)을 형성하므로, CMP 이후에도 합금 성분 농도가 충분히 높은 편석층이 남도록 형성(존재)시킬 수 있다. 이 때문에, 캡층(209)을 저온에서 형성하는 경우라도 캡층(209)과 Cu 배선(208)의 밀착성을 향상시킬 수 있다.
<합금 성분의 Cu중에의 확산을 확인한 실험>
다음에, 합금 성분의 Cu중에의 확산을 확인한 실험에 대해서 설명한다.
[합금 성분이 Al인 경우]
여기에서는, 합금 성분인 Al의 확산을 확인할 목적으로, TiN 배리어4nm, Ru막 3nm을 형성한 후, 샘플 1에서는 15nm의 Cu-Al막, 및 35nm의 순Cu막을 순서대로 성막하고, 샘플 2에서는 25nm의 Cu-Al막, 및 25nm의 순Cu막을 순서대로 성막하고, 샘플 3에서는 Cu-Al 합금만을 50nm 성막하고, 모든 샘플을 400℃로 30min의 어닐링을 실시했다. 그때의 2차 이온 질량 분석(SIMS; Secondary Ion Mass Spectrometry)에 의해 각 원소의 깊이 방향의 분포를 측정한 결과를 도 7에 나타낸다.
도 7에 도시하는 바와 같이, 샘플 1~3의 모두, 합금 성분인 Al의 확산에 의해, 표면측에 Al이 편석된 상태를 형성할 수 있는 것이 확인되었다. 이로부터, 상기 제 1 내지 제 3 실시 형태에서 합금 성분인 Al을 캡층과 Cu 배선과의 계면에 편석시킬 수 있는 것이 이해된다.
또한, 합금 성분으로서의 Al은 산소와 결합하기 쉽고, Cu와도 결합하기 쉬우므로, Cu-Al 합금막과 캡층과의 밀착성을 향상시킬 수 있다.
[합금 성분이 Mn인 경우]
여기에서는, 합금 성분인 Mn의 확산을 확인할 목적으로, 도 8에 도시하는 바와 같이 Si 기판 위에 열산화(SiO2)막이 형성된 웨이퍼 상에, iPVD로 4nm의 TaN 배리어막을 형성하고, CVD로 3nm의 Ru막을 형성한 후, iPVD로 100nm의 순Cu막을 형성하고, iPVD로 20nm의 CuMn막(Mn: 2at％)을 또한 형성하고, 그 위에 iPVD로 100nm의 순Cu막을 형성하고, 마지막으로 CVD로 3nm의 Ru막을 형성해서 브랭킷(blanket) 샘플을 제작했다. 이렇게 CuMn막을 순Cu막로 샌드위치(sandwich)하는 것에 의해, Mn의 확산의 영향만을 파악할 수 있다.
이렇게 하여 제작한 샘플에 대해서, 어닐링을 실시하지 않은 것과, 400℃로 30 min 동안 어닐링을 실시한 것의 깊이 방향의 Mn농도를 SIMS에 의해 비교했다. 그 결과를 도 9에 나타낸다. 도 9에 도시하는 바와 같이, 어닐링을 실시함으로써, CuMn막으로부터 양측의 Cu막에 Mn이 확산하고, Cu막의 Mn농도가 1자리수 정도 상승하고 있는 것을 알 수 있다. 또한, 어닐링을 실시하지 않은 것의 샘플에 있어서, 양측의 Ru막 부근에서 Mn농도가 상승하고 있는 것은, CVD로 Ru막을 형성할 때의 열(200℃정도)에 의해 Mn이 확산했기 때문이다.
이로부터, 상기 제 1 내지 제 3 실시 형태에서 합금 성분인 Mn을 캡층과 Cu 배선과의 계면에 편석시킬 수 있는 것이 이해된다. 합금 성분으로서의 Mn은 산소와 결합하기 쉽고, Cu와도 결합하기 쉬우므로, Cu-Mn 합금막과 캡층과의 밀착성을 향상시킬 수 있다.
<본 발명의 실시 형태의 실시에 바람직한 성막 시스템>
다음에, 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 바람직한 성막 시스템에 대해서 설명한다. 도 10은 본 발명의 실시 형태에 관한 Cu 배선의 형성 방법의 실시에 바람직한 멀티 챔버 타입의 성막 시스템의 일례를 나타내는 평면도이다.
성막 시스템(1)은, 배리어막 및 Ru 라이너막을 형성하는 제 1 처리부(2)와, 순Cu막 및 Cu 합금막을 형성하는 제 2 처리부(3)와, 반출입부(4)를 가지고 있고, 웨이퍼(W)에 대하여 Cu 배선을 형성하기 위한 것으로, 상기 제 1 ~ 제 3 실시 형태에 있어서의 Cu 합금막의 형성까지를 실시하는 것이다.
제 1 처리부(2)는, 평면 형상이 칠각형을 이루는 제 1 진공 반송실(11)과, 이 제 1 진공 반송실(11)의 4개의 변에 대응하는 벽부에 접속된, 두 개의 배리어막 성막 장치(12a, 12b) 및 두 개의 Ru 라이너막 성막 장치(14a, 14b)를 가지고 있다. 배리어막 성막 장치(12a) 및 Ru 라이너막 성막 장치(14a)와 배리어막 성막 장치(12b) 및 Ru 라이너막 성막 장치(14b)와는 선대칭의 위치에 배치되어 있다.
제 1 진공 반송실(11)의 다른 2변에 대응하는 벽부에는, 각각 웨이퍼(W)의 디가스(degas) 처리를 실시하는 디가스실(5a, 5b)이 접속되어 있다. 또한, 제 1 진공 반송실(11)의 디가스실(5a)과 디가스실(5b)과의 사이의 벽부에는, 제 1 진공 반송실(11)과 후술하는 제 2 진공 반송실(21)과의 사이에서 웨이퍼(W)를 주고 받는 전달실(5)이 접속되어 있다.
배리어막 성막 장치(12a, 12b), Ru 라이너막 성막 장치(14a, 14b), 디가스실(5a, 5b), 및 전달실(5)은, 제 1 진공 반송실(11)의 각 변에 게이트 밸브(G)를 거쳐서 접속되고, 이들은 대응하는 게이트 밸브(G)를 개방하는 것에 의해 제 1 진공 반송실(11)과 연통되고, 대응하는 게이트 밸브(G)를 닫는 것에 의해 제 1 진공 반송실(11)로부터 차단된다.
제 1 진공 반송실(11)의 내부는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는 배리어막 성막 장치(12a, 12b), Ru 라이너막 성막 장치(14a, 14b), 디가스실(5a, 5b), 및 전달실(5)에 대하여 웨이퍼(W)를 반입 및 반출시키는 제 1 반송 기구(16)가 마련되어 있다. 이 제 1 반송 기구(16)는, 제 1 진공 반송실(11)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(17)를 가지고, 그 회전·신축부(17)의 선단에 웨이퍼(W)를 지지하는 두 개의 지지 아암(18a, 18b)이 마련되어 있고, 이들 두 개의 지지 아암(18a, 18b)은 서로 반대 방향을 향하도록 회전·신축부(17)에 장착되어 있다.
제 2 처리부(3)는, 평면 형상이 8각형을 이루는 제 2 진공 반송실(21)과, 이 제 2 진공 반송실(21)의 대향하는 두 개의 변에 대응하는 벽부에 접속된, 순Cu막을 성막하기 위한 두 개의 Cu막 성막 장치(22a, 22b)와, Cu 합금막을 성막하기 위한 두 개의 Cu 합금막 형성 장치(24a, 24b)를 가지고 있다.
제 2 진공 반송실(21)의 제 1 처리부(2)측의 2변에 대응하는 벽부에는, 각각 상기 디가스실(5a, 5b)이 접속되고, 디가스실(5a)과 디가스실(5b)과의 사이의 벽부에는, 상기 전달실(5)이 접속되어 있다. 즉, 전달실(5)과 디가스실(5a) 및 디가스실(5b)은, 모두 제 1 진공 반송실(11)과 제 2 진공 반송실(21)과의 사이에 마련되고, 전달실(5)의 양측에 디가스실(5a) 및 디가스실(5b)이 배치되어 있다. 또한, 제 2 진공 반송실(21)의 반출입부(4)측의 변에는, 대기 반송 및 진공 반송 가능한 로드록실(6)이 접속되어 있다.
Cu막 성막 장치(22a, 22b), Cu 합금막 성막 장치(24a, 24b), 디가스실(5a, 5b), 및 로드록실(6)은, 제 2 진공 반송실(21)의 각 변에 게이트 밸브(G)를 거쳐서 접속되고, 이들은 대응하는 게이트 밸브를 개방하는 것에 의해 제 2 진공 반송실(21)과 연통되고, 대응하는 게이트 밸브(G)를 닫는 것에 의해 제 2 진공 반송실(21)로부터 차단된다. 또한, 전달실(5)은 게이트 밸브를 거치지 않고 제 2 반송실(21)에 접속되어 있다.
제 2 진공 반송실(21)의 내부는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는 Cu막 성막 장치(22a, 22b), Cu 합금막 성막 장치(24a, 24b), 디가스실(5a, 5b), 로드록실(load-lock chamber)(6) 및 전달실(5)에 대하여 웨이퍼(W)를 반입 및 반출시키는 제 2 반송 기구(26)가 마련되어 있다. 이 제 2 반송 기구(26)는, 제 2 진공 반송실(21)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(27)를 가지고, 그 회전·신축부(27)의 선단에 웨이퍼(W)를 지지하는 두 개의 지지 아암(28a, 28b)이 마련되어 있고, 이들 두 개의 지지 아암(28a, 28b)은 서로 반대 방향을 향하도록 회전·신축부(27)에 장착되어 있다.
반출입부(4)는, 상기 로드록실(6)을 사이에 두고 제 2 처리부(3)와 반대측에 마련되어 있고, 로드록실(6)이 접속되는 대기 반송실(31)을 가지고 있다. 로드록실(6)과 대기 반송실(31)과의 사이의 벽부에는 게이트 밸브(G)가 마련되어 있다. 대기 반송실(31)의 로드록실(6)이 접속된 벽부와 대향하는 벽부에는 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 두 개의 접속 포트(32, 33)가 마련되어 있다. 이들 접속 포트(32, 33)에는 각각 도시하지 않은 셔터(shutter)가 마련되어 있고, 이들 접속 포트(32, 33)에 웨이퍼(W)를 수용한 상태의 캐리어(C), 또는 빈 캐리어(C)가 직접 장착되고, 그 때에 셔터가 열려서 외기의 침입을 방지하면서 대기 반송실(31)과 연통하게 되어 있다. 또한, 대기 반송실(31)의 측면에는 얼라인먼트(alignment) 챔버(34)가 마련되어 있고, 웨이퍼(W)의 얼라인먼트를 실행한다. 대기 반송실(31) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반입 및 반출, 및 로드록실(6)에 관한 웨이퍼(W)의 반입 및 반출을 실행하는 대기 반송용 반송 기구(36)가 마련되어 있다. 이 대기 반송용 반송 기구(36)는, 두 개의 다관절 아암을 가지고 있고, 캐리어(C)의 배열 방향을 따라서 레일(38)상을 주행 가능하도록 되어 있고, 각각의 선단의 핸드(hand)(37) 상에 웨이퍼(W)를 탑재하여 그 반송을 실행하게 되어 있다.
이 성막 시스템(1)은, 이 성막 시스템(1)의 각 구성부를 제어하기 위한 제어부(40)를 가지고 있다. 이 제어부(40)는, 각 구성부의 제어를 실행하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(41)와, 작업자가 성막 시스템(1)을 관리하기 위해서 커맨드(command)의 입력 조작 등을 실행하는 키보드나, 성막 시스템(1)의 가동 상황을 가시화해서 표시하는 디스플레이(display) 등으로 이루어지는 유저 인터페이스(user interface)(42)와, 성막 시스템(1)에서 실행되는 처리를 프로세스 컨트롤러(process controller)(41)의 제어로 실현하기 위한 제어 프로그램이나, 각종 데이터, 및 처리 조건에 따라 처리 장치의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피(recipe)가 저장된 기억부(43)를 구비하고 있다. 또한, 유저 인터페이스(42) 및 기억부(43)는 프로세스 컨트롤러(41)에 접속되어 있다.
상기 레시피는 기억부(43) 내의 기억 매체(43a)에 기억되어 있다. 기억 매체는, 하드 디스크이라도 좋고, CDROM, DVD, 플래쉬 메모리 등의 휴대용의 것이라도 좋다. 또한, 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 레시피를 적절하게 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 유저 인터페이스(42)로부터의 지시 등으로 임의의 레시피를 기억부(43)로부터 호출해서 프로세스 컨트롤러(41)에 실행시키는 것으로, 프로세스 컨트롤러(41)의 제어 하에서, 성막 시스템(1)에서의 소망하는 처리가 실행된다.
이러한 성막 시스템(1)에 있어서는, 캐리어(C)로부터 대기 반송용 반송 기구(36)에 의해 트렌치나 홀을 가지는 소정 패턴이 형성된 웨이퍼(W)를 취출하고, 로드록실(6)에 반송하고, 그 로드록실(6)을 제 2 진공 반송실(21)과 동일한 정도의 진공도로 압력을 내린 후, 제 2 반송 기구(26)에 의해 로드록실(6)의 웨이퍼(W)를 취출하고, 제 2 진공 반송실(21)을 거쳐서 디가스실(5a) 또는 디가스실(5b)에 반송하고, 웨이퍼(W)의 디가스 처리를 실행한다. 그 후, 제 1 반송 기구(16)에 의해 디가스실(5a) 또는 디가스실(5b)의 웨이퍼(W)를 취출하고, 제 1 진공 반송실(11)을 거쳐서 배리어막 성막 장치(12a) 또는 배리어막 성막 장치(12b)에 반입하고, 상술한 바와 같은 배리어막을 성막한다. 배리어막 성막 후, 제 1 반송 기구(16)에 의해 배리어막 성막 장치(12a) 또는 배리어막 성막 장치(12b)로부터 웨이퍼(W)를 취출하고, Ru 라이너막 성막 장치(14a) 또는 Ru 라이너막 성막 장치(14b)에 반입하고, 상술한 바와 같은 Ru 라이너막을 성막한다. Ru 라이너막 성막 후, 제 1 반송 기구(16)에 의해 Ru 라이너막 성막 장치(14a) 또는 Ru 라이너막 성막 장치(14b)로부터 웨이퍼(W)를 취출하고, 전달실(5)에 반송한다. 그 후, 제 2 반송 기구(26)에 의해 웨이퍼(W)를 취출하고, 제 2 진공 반송실(21)을 거쳐서 Cu막 성막 장치(22a) 또는 Cu막 성막 장치(22b)에 반입하고, 상술한 순Cu막 또는 순Cu 시드막을 형성한다. 순Cu막 또는 순Cu 시드막을 성막 후, 제 2 반송 기구(26)에 의해 Cu막 성막 장치(22a) 또는 Cu막 성막 장치(22b)로부터 웨이퍼(W)를 취출하고, Cu 합금막 성막 장치(24a) 또는 Cu 합금막 성막 장치(24b)에 반입하고, 상술한 바와 같은 Cu 합금막을 형성한다. Cu 합금막 성막 후, 제 2 반송 기구(26)에 의해 Cu 합금막 성막 장치(24a) 또는 Cu 합금막 성막 장치(24b)로부터 웨이퍼(W)를 취출하고, 로드록실(6)에 반송하고, 그 로드록실을 대기압으로 되돌린 후, 대기 반송용 반송 기구(36)에 의해 Cu막이 형성된 웨이퍼(W)를 취출하고, 캐리어(C)에 돌려준다. 이러한 처리를 캐리어 내의 웨이퍼(W)의 수만큼 반복한다.
성막 시스템(1)에 의하면, 대기에 노출하는 일 없이 진공 중에서 배리어막, 라이너막, Cu막, Cu 합금막을 성막하므로, 각 막의 계면에서의 산화를 방지할 수 있고, 고성능의 Cu 배선을 얻을 수 있다.
<Cu막 성막 장치>
다음에, 순Cu막을 형성하는 Cu막 성막 장치(22a, 22b)의 바람직한 예에 대해서 설명한다.
도 11은, Cu막 성막 장치의 일례를 나타내는 단면도이다. 여기에서는 Cu막 성막 장치로서 iPVD인 ICP(Inducively Coupled Plasma)형 플라즈마 스퍼터 장치를 예를 들어서 설명한다.
도 11에 도시하는 바와 같이 이 Cu막 성막 장치(22a, 22b)는, 예를 들면, 알루미늄 등에 의해 통체 형상으로 성형된 처리 용기(51)를 가지고 있다. 이 처리 용기(51)는 접지되고, 그 바닥부(52)에는 배기구(53)가 마련되어 있고, 배기구(53)에는 배기관(54)이 접속되어 있다. 배기관(54)에는 압력 조정을 실행하는 슬로틀 밸브(throttle valve)(55) 및 진공 펌프(56)가 접속되어 있고, 처리 용기(51)의 내부가 진공 배기 가능하게 되어 있다. 또한, 처리 용기(51)의 바닥부(52)에는, 처리 용기(51) 내에 소정의 가스를 도입하는 가스 도입구(57)가 마련된다. 이 가스 도입구(57)에는 가스 공급 배관(58)이 접속되어 있고, 가스 공급 배관(58)에는, 플라즈마 여기용 가스로서 희가스(rare gas), 예를 들면, Ar 가스나 다른 필요한 가스, 예를 들면, N2 가스 등을 공급하기 위한 가스 공급원(59)이 접속되어 있다. 또한, 가스 공급 배관(58)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(60)가 개재되어 있다.
처리 용기(51)내에는, 피처리 기판인 웨이퍼(W)를 탑재하기 위한 탑재 기구(62)가 마련된다. 이 탑재 기구(62)는, 원판 형상으로 성형된 탑재대(63)와, 이 탑재대(63)를 지지함과 함께 접지된 중공(中空) 통체 형상의 지주(64)를 가지고 있다. 탑재대(63)는, 예를 들면, 알루미늄 합금 등의 도전성 재료로 이루어지고, 지주(64)을 거쳐서 접지되어 있다. 탑재대(63)의 내부에는 냉각 자켓(cooling jacket)(65)이 마련되어 있고, 도시하지 않은 냉매 유로를 거쳐서 냉매를 공급하게 되어 있다. 또한, 탑재대(63)내에는 냉각 자켓(65) 상에 절연 재료로 피복된 저항 히터(87)가 매립되어 있다. 저항 히터(87)는 도시하지 않은 전원으로부터 전력 공급되게 되어 있다. 탑재대(63)에는 열전쌍(도시하지 않음)이 마련되어 있고, 이 열전쌍에서 검출된 온도에 근거하여, 냉각 자켓(65)으로의 냉매의 공급 및 저항 히터(87)으로의 전력 공급을 제어하는 것에 의해, 웨이퍼 온도를 소정의 온도로 제어할 수 있게 되어 있다.
탑재대(63)의 상면측에는, 예를 들면, 알루미나 등의 유전체 부재(66a) 안에 전극(66b)이 매립되어서 구성된 얇은 원판 형상의 정전척(66)이 마련되어 있고, 웨이퍼(W)를 정전력에 의해 흡착 유지할 수 있게 되어 있다. 또한, 지주(64)의 하부는, 처리 용기(51)의 바닥부(52)의 중심부에 형성된 삽통공(67)을 관통해서 하방으로 연장하고 있다. 지주(64)는, 도시하지 않은 승강 기구에 의해 상하 이동 가능하게 되어 있고, 이에 따라 탑재 기구(62)의 전체가 승강된다.
지주(64)을 둘러싸도록, 신축 가능하게 구성된 주름관 형상의 금속 벨로즈(bellows)(68)가 마련되어 있고, 이 금속 벨로즈(68)는, 그 상단이 탑재대(63)의 하면에 기밀하게 접합되고, 또한 하단이 처리 용기(51)의 바닥부(52)의 상면에 기밀하게 접합되어 있고, 처리 용기(51) 내의 기밀성을 유지하면서 탑재 기구(62)의 승강 이동을 허용할 수 있게 되어 있다.
또한 바닥부(52)에는, 상방을 향해서, 예를 들면, 3개(도면에서는 두 개만을 나타낸다)의 지지핀(69)이 기립되어 마련되어 있고, 또한 이 지지핀(69)에 대응시켜서 탑재대(63)에 핀 삽통공(70)이 형성되어 있다. 따라서, 탑재대(63)를 강하시켰을 때에, 핀 삽통공(70)을 관통한 지지핀(69)의 상단부에서 웨이퍼(W)를 받아서, 그 웨이퍼(W)를 외부로부터 들어오는 반송 아암(도시하지 않음)과의 사이에서 탑재 이송할 수 있다. 이 때문에, 처리 용기(51)의 하부 측벽에는, 반송 아암을 침입시키기 위해서 반출입구(71)가 마련되고, 이 반출입구(71)에는, 개폐 가능하게 이루어진 게이트 밸브(G)가 마련되어 있다. 이 게이트 밸브(G)의 반대측에는, 전술한 제 2 진공 반송실(21)이 마련되어 있다.
또한 상술한 정전척(66)의 전극(66b)에는, 급전 라인(72)을 거쳐서 척(chuck)용 전원(73)이 접속되어 있고, 이 척용 전원(73)으로부터 전극(66b)에 직류 전압을 인가하는 것에 의해, 웨이퍼(W)가 정전력에 의해 흡착 유지된다. 또한 급전 라인(72)에는 바이어스용 고주파 전원(74)이 접속되어 있고, 이 급전 라인(72)을 거쳐서 정전척(66)의 전극(66b)에 대하여 바이어스용의 고주파 전력을 공급하고, 웨이퍼(W)에 바이어스 전력이 인가되게 되어 있다. 이 고주파 전력의 주파수는, 400kHz~60MHz가 바람직하고, 예를 들면, 13.56MHz가 채용된다.
한편, 처리 용기(51)의 천정부에는, 예를 들면, 알루미나 등의 유전체로 이루어지는 고주파에 대하여 투과성이 있는 투과판(76)이 O링 등의 시일 부재(77)를 거쳐서 기밀하게 마련되어 있다. 그리고, 이 투과판(76)의 상부에, 처리 용기(51) 내의 처리 공간(S)에 플라즈마 여기용 가스로서의 희가스, 예를 들면, Ar 가스를 플라즈마화해서 플라즈마를 발생하기 위한 플라즈마 발생원(78)이 마련된다. 또한, 이 플라즈마 여기용 가스로서, Ar 대신에 다른 희가스, 예를 들면, He, Ne, Kr 등을 이용하여도 좋다.
플라즈마 발생원(78)은 투과판(76)에 대응시켜서 마련한 유도 코일(80)을 가지고 있고, 이 유도 코일(80)에는 플라즈마 발생용의, 예를 들면, 13.56MHz의 고주파 전원(81)이 접속되어서, 상기 투과판(76)을 거쳐서 처리 공간(S)에 고주파 전력이 도입되어 유도 전계를 형성하게 되어 있다.
또한, 투과판(76)의 바로 아래에는, 도입된 고주파 전력을 확산시키는, 예를 들면, 알루미늄으로 이루어지는 배플 플레이트(baffle plate)(82)가 마련된다. 그리고, 이 배플 플레이트(82)의 하부에는, 상기 처리 공간(S)의 상부측 쪽을 둘러싸도록 하여, 예를 들면, 단면이 내측을 향해서 경사진 링 형상(원뿔대 껍데기 형상)의 순Cu로 이루어지는 타겟(target)(83)이 마련되어 있고, 이 타겟(83)에는 Ar 이온을 끌어 당기기 위한 직류 전력을 인가하는 타겟용의 전압 가변의 직류 전원(84)이 접속되어 있다. 또한, 직류 전원 대신에 교류 전원을 이용하여도 좋다.
또한, 타겟(83)의 외주측에는, 여기에 자기장을 부여하기 위한 자석(85)이 마련되어 있다. 타겟(83)은 플라즈마중의 Ar 이온에 의해 Cu의 금속원자, 혹은 Cu금속 원자단(group)으로서 스퍼터되는 동시에, 플라즈마 내를 통과할 때에 대부분은 이온화된다.
또한, 이 타겟(83)의 하부에는, 상기 처리 공간(S)을 둘러싸도록 하여, 예를 들면, 알루미늄이나 구리로 이루어지는 원통 형상의 보호 커버 부재(86)가 마련되어 있다. 이 보호 커버 부재(86)는 접지되는 동시에, 그 하부는 내측으로 굴곡되어서 탑재대(63)의 측부 근방에 위치되어 있다. 따라서, 보호 커버 부재(86)의 내측의 단부는, 탑재대(63)의 외주측을 둘러싸도록 하여 마련되어 있다.
또한, Cu막 성막 장치의 각 구성부도, 상술의 제어부(40)에 의해 제어되도록 되어 있다.
이와 같이 구성되는 Cu막 성막 장치에 있어서는, 웨이퍼(W)를 도 11에 나타내는 처리 용기(51) 내에 반입하고, 이 웨이퍼(W)를 탑재대(63) 상에 탑재해서 정전척(66)에 의해 흡착하고, 제어부(40)의 제어 하에서 이하의 동작이 실행된다. 이 때, 탑재대(63)는, 열전쌍(도시하지 않음)에서 검출된 온도에 근거하여, 냉각 자켓(65)으로의 냉매의 공급 및 저항 히터(87)로의 전력 공급을 제어하는 것에 의해 온도 제어된다.
우선, 진공 펌프(56)를 동작시킴으로써 소정의 진공 상태로 된 처리 용기(51) 내에, 가스 제어부(60)를 조작해서 소정 유량으로 Ar 가스를 흘리면서 슬로틀 밸브(55)를 제어해서 처리 용기(51) 내를 소정의 진공도로 유지한다. 그 후, 가변 직류 전원(84)으로부터 직류 전력을 Cu 타겟(83)에 인가하고, 또한 플라즈마 발생원(78)의 고주파 전원(81)으로부터 유도 코일(80)에 고주파 전력(플라즈마 전력)을 공급한다. 한편, 바이어스용 고주파 전원(74)으로부터 정전척(66)의 전극(66b)에 대하여 소정의 바이어스용의 고주파 전력을 공급한다.
이에 따라, 처리 용기(51) 내에 있어서는, 유도 코일(80)에 공급된 고주파 전력에 의해 아르곤 플라즈마가 형성되어서 아르곤 이온이 생성되고, 이들 이온은 타겟(83)에 인가된 직류 전압에 끌어 당겨져서 타겟(83)에 충돌하고, 이 타겟(83)이 스퍼터되어서 Cu 입자가 방출된다. 이 때, 타겟(83)에 인가하는 직류 전압에 의해 방출되는 Cu 입자의 양이 최적으로 제어된다.
또한, 스퍼터된 타겟(83)로부터의 Cu 입자인 Cu 원자, Cu 원자단은 플라즈마 안을 지날 때에 대부분은 이온화된다. 여기서 Cu 입자는, 이온화된 Cu 이온과 전기적으로 중성인 중성 Cu 원자가 혼재하는 상태가 되어서 아래 방향으로 비산(飛散)되어 간다. 특히, 이 처리 용기(51) 내의 압력을 어느 정도 높게 하고, 이에 따라 플라즈마 밀도를 높이는 것에 의해, Cu 입자를 고효율로 이온화 할 수 있다. 이 때의 이온화율은 고주파 전원(81)으로부터 공급되는 고주파 전력에 의해 제어된다.
그리고, Cu 이온은, 고주파 전원(74)으로부터 정전척(66)의 전극(66b)에 인가된 바이어스용의 고주파 전력에 의해 웨이퍼(W) 면 상에 형성되는 두께 수mm정도의 이온 시스의 영역에 들어가면, 강한 지향성을 가져서 웨이퍼(W) 측에 가속하도록 끌어 당겨져서 웨이퍼(W)에 퇴적하여 Cu 박막이 형성된다.
이 때, 웨이퍼 온도를 높게(65~350℃) 설정함과 함께, 바이어스용 고주파 전원(74)으로부터 정전척(66)의 전극(66b)에 대하여 인가되는 바이어스 파워를 조정해서 Cu에 의한 성막과 Ar에 의한 에칭을 조정하고, Cu의 유동성을 양호하게 하는 것에 의해, 개구가 좁은 트렌치나 홀이여도 양호한 매립성으로 순Cu를 매립할 수 있다. 구체적으로는, Cu 성막량(성막 레이트)을 TD, 플라즈마 생성용의 가스의 이온에 의한 에칭량(에칭 레이트)을 TE 라고 하면, 0≤TE/TD<1, 나아가 0<TE/TD<1이 되도록 바이어스 파워를 조정하는 것이 바람직하다.
양호한 매립성을 얻는 관점에서, 처리 용기(51) 내의 압력(프로세스 압력)은, 1~100ｍTorr(0.133~13.3Pa), 나아가 35~90ｍTorr(4.66~12.0Pa)가 바람직하고, Cu 타겟에의 직류 전력은 4~12kW, 나아가 6~10kW로 하는 것이 바람직하다.
또한, 트렌치나 홀의 개구폭이 넓은 경우 등에는, 웨이퍼 온도를 낮게(-50~0℃) 설정함과 함께, 처리 용기(51) 내의 압력을 보다 낮게 해서 성막할 수 있다. 이에 따라, 성막 레이트를 높게 할 수 있다. 또한, 이러한 경우에는, iPVD에 한하지 않고, 통상의 스퍼터, 이온 도금(ion plating) 등의 통상의 PVD를 이용할 수도 있다.
<Cu 합금막 성막 장치>
Cu 합금막 성막 장치(24a) 또는 Cu 합금막 성막 장치(24b)로서는, 도 11에 나타내는 Cu막 성막 장치(22a) 또는 Cu막 성막 장치(22b)의 타겟(83)을 순Cu에서 Cu 합금으로 바꾸는 것 이외에, 다른 구성은 Cu막 성막 장치(22a, 22b)와 동일한 플라즈마 스퍼터 장치를 이용할 수 있다. 또한, 매립성을 중시할 필요가 없을 경우 등에는, iPVD에 한하지 않고, 통상의 스퍼터, 이온 도금(ion plating) 등의 통상의 PVD를 이용할 수도 있다.
<배리어막 성막 장치>
배리어막 성막 장치(12a) 또는 배리어막 성막 장치(12b)로서는, 타겟(83)을 사용하는 재료로 바꾸는 것을 제외하고, 도 11의 성막 장치와 같은 구성의 성막 장치를 이용하여 플라즈마 스퍼터에 의해 성막할 수 있다. 또한, 플라즈마 스퍼터에 한정되지 않고, 통상의 스퍼터, 배리어막 성막 장치 등의 다른 PVD라도 좋고, CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition), 플라즈마를 이용한 CVD나 ALD로 성막할 수도 있다. 불순물을 저감하는 관점에서는 PVD가 바람직하다.
<Ru막 성막 장치>
다음에, Ru 라이너막을 형성하기 위한 Ru막 성막 장치(14a, 14b)에 대해서 설명한다. Ru 라이너막은 열CVD에 의해 적절하게 형성할 수 있다. 도 12은, Ru막 성막 장치의 일례를 나타내는 단면도이며, 열CVD에 의해 Ru막을 형성하는 것이다.
도 12에 도시하는 바와 같이 이 Ru막 성막 장치(14a, 14b)는, 예를 들면, 알루미늄 등에 의해 통체로 형성된 처리 용기(101)를 가지고 있다. 처리 용기(101)의 내부에는, 웨이퍼(W)를 탑재하는, 예를 들면, AlN 등의 세라믹으로 이루어지는 탑재대(102)가 배치되어 있고, 이 탑재대(102)내에는 히터(103)가 마련되어 있다. 이 히터(103)는 히터 전원(도시하지 않음)으로부터 전력 공급되는 것에 의해 발열한다.
처리 용기(101)의 천장 벽에는, Ru막을 형성하기 위한 처리 가스나 퍼지 가스 등을 처리 용기(101) 내에 샤워 상태로 도입하기 위한 샤워헤드(104)가 탑재대(102)와 대향하도록 마련되어 있다. 샤워헤드(104)는 그 상부에 가스 도입구(105)를 가지고, 그 내부에 가스 확산 공간(106)이 형성되어 있고, 그 저면에는 다수의 가스 토출 구멍(107)이 형성되어 있다. 가스 도입구(105)에는 가스 공급 배관(108)이 접속되어 있고, 가스 공급 배관(108)에는 Ru막을 형성하기 위한 처리 가스나 퍼지 가스 등을 공급하기 위한 가스 공급원(109)이 접속되어 있다. 또한, 가스 공급 배관(108)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(110)가 개재되어 있다. Ru를 성막하기 위한 가스로서는, 상술한 바와 같이, 바람직하게 루테늄 카보닐(Ru3(CO)12)을 들 수 있다. 이 루테늄 카보닐은 열분해에 의해 Ru막을 형성할 수 있다.
처리 용기(101)의 바닥부에는, 배기구(111)가 마련되어 있고, 이 배기구(111)에는 배기관(112)이 접속되어 있다. 배기관(112)에는 압력을 조정하는 슬로틀 밸브(113) 및 진공 펌프(114)가 접속되어 있고, 처리 용기(101)의 내부가 진공 배기 가능하게 되어 있다.
탑재대(102)에는, 웨이퍼 반송용의 3개(두 개만 도시)의 웨이퍼 지지핀(116)이 탑재대(102)의 표면에 대하여 돌출 및 함몰 가능하게 마련되고, 이들 웨이퍼 지지핀(116)은 지지판(117)에 고정되어 있다. 그리고, 웨이퍼 지지핀(116)은, 에어 실린더 등의 구동 장치(118)에 의해 로드(rod)(119)를 승강하는 것에 의해, 지지판(117)을 거쳐서 승강된다. 또한, 부호 120은 벨로즈이다. 한편, 처리 용기(101)의 측벽에는, 웨이퍼 반출입구(121)가 형성되어 있고, 게이트 밸브(G)를 연 상태에서 제 1 진공 반송실(11)과의 사이에서 웨이퍼(W)가 반입 및 반출된다.
이러한 Ru막 성막 장치(14a, 14b)에 있어서는, 게이트 밸브(G)를 열고, 웨이퍼(W)를 탑재대(102)상에 탑재한 후, 게이트 밸브(G)를 닫고, 처리 용기(101) 내를 진공 펌프(114)에 의해 배기해서 처리 용기(101) 내를 소정의 압력으로 조정하면서, 히터(103)에 의해 탑재대(102)를 거쳐서 웨이퍼(W)를 소정 온도로 가열한 상태에서, 가스 공급원(109)으로부터 가스 공급 배관(108) 및 샤워헤드(104)를 거쳐서 처리 용기(101) 내에 루테늄 카보닐(Ru3(CO)12) 가스 등의 처리 가스를 도입한다. 이에 따라, 웨이퍼(W) 상에서 처리 가스의 반응이 진행하고, 웨이퍼(W)의 표면에 Ru막이 형성된다.
Ru막의 성막에는, 루테늄 카보닐이외의 다른 성막 원료, 예를 들면, 상술한 바와 같은 루테늄의 펜타디에닐 화합물을 O2 가스와 같은 분해 가스와 함께 이용할 수 있다. 또한 Ru막을 PVD로 성막할 수도 있다. 단, 양호한 스텝 커버리지가 얻어지고, 또한 막의 불순물을 적게 할 수 있으므로, 루테늄 카보닐을 이용한 CVD로 성막하는 것이 바람직하다.
<다른 공정에 이용하는 장치>
이상의 성막 시스템(1)에 의해, 상기 제 1 ~ 제 3 실시 형태에 있어서의 Cu 합금막의 형성까지를 실시할 수 있지만, 그 이후의 어닐링 공정, CMP공정, 캡층 성막 공정은, 성막 시스템(1)으로부터 반출한 후의 웨이퍼(W)에 대하여, 어닐링 장치, CMP 장치, 캡층 성막 장치를 이용하여 실시할 수 있다. 이들의 장치는, 통상적으로 이용되는 구성의 것으로 좋다. 이들 장치와 성막 시스템(1)으로 Cu 배선 형성 시스템을 구성하고, 제어부(40)와 같은 기능을 가지는 공통의 제어부에 의해 일괄해서 제어하도록 하는 것에 의해, 상기 제 1 ~ 제 3 실시 형태에서 설명된 방법을 하나의 레시피에 의해 일괄해서 제어할 수 있다.
<제 1 ~ 제 3 실시 형태의 효과>
상기 제 1 ~ 제 3 실시 형태에 의하면, PVD에 의해 순Cu막을 형성해서 적어도 트렌치나 홀과 같은 오목부 내의 표면에 순Cu를 존재시키고, PVD에 의해 Cu 합금막을, 오목부의 상면보다 위에 쌓아 올려지도록 형성하고, 캡층을 형성하기 전, 및/또는 캡층을 형성할 때에, Cu 배선과 캡층의 계면에 대응하는 부분을 포함하는 영역에, Cu 합금막에 포함되는 합금 성분을 편석시키므로, 캡층을 형성했을 때에, 캡층과 Cu 배선과의 계면에 합금 성분이 충분히 존재하게 되고, 캡층과 Cu 배선과의 밀착성을 양호하게 할 수 있다. 또한, 합금 성분은 캡층과 Cu 배선과의 계면에 편석하기 때문에, Cu 배선내에 존재하는 합금 성분의 농도는 적고, Cu 합금으로 배선을 형성하는 경우에 비해서 저항이 낮은 Cu 배선을 형성할 수 있다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고 여러가지로 변형이 가능하다. 예를 들면, 성막 시스템으로서는, 도 10과 같은 타입에 한하지 않고, 하나의 반송 장치에 모든 성막 장치가 접속되어 있는 타입이라도 좋다. 또한, 도 10과 같은 멀티 챔버 타입의 시스템이 아니라, 배리어막, Ru 라이너막, 순Cu막(순Cu 시드막), Cu 합금막 중, 일부만을 동일한 성막 시스템에서 형성하고, 나머지 막부분을 별도로 마련한 장치에 의해 대기 노출을 거쳐서 성막하도록 해도 좋고, 모두를 별도의 장치에서 대기 노출을 거쳐서 성막하도록 해도 좋다.
또한, 상기 실시 형태에서는, 오목부로서 트렌치와 비어(홀)를 가지는 웨이퍼에 본 발명의 방법을 적용한 예를 나타냈지만, 오목부로서 트렌치만을 가지는 경우에도, 홀만을 가지는 경우에도 본 발명을 적용할 수 있는 것은 말할 필요도 없다. 또한, 싱글 다마신(single damascene) 구조, 더블 다마신(double damascene) 구조, 삼차원 실장 구조 등, 여러가지 구조의 디바이스에 있어서의 매립에 적용할 수 있다. 또한, 상기 실시 형태에서는, 피처리 기판으로서 반도체 웨이퍼를 예를 들어서 설명했지만, 반도체 웨이퍼에는 실리콘뿐만아니라, GaAs, SiC, GaN 등의 화합물 반도체도 포함되고, 또한 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(플랫 패널 디스플레이)에 이용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용 할 수 있는 것은 물론이다.

Claims (17)

  1. 기판에 형성된 소정 패턴의 오목부 내에 Cu를 매립해서 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서,
    적어도 상기 오목부의 표면에 배리어막을 형성하는 공정과,
    PVD(Physical Vapor Deposition)에 의해 순Cu막을 형성해서 적어도 상기 오목부 내의 표면에 상기 순Cu를 존재시키는 공정과,
    다음으로 PVD에 의해 Cu 합금으로 이루어지는 Cu 합금막을, 상기 오목부의 상면보다 위에 쌓아 올려지도록 형성하는 공정과,
    CMP(Chemical Mechanical Polishing)에 의해 상기 기판의 전체면(全面)을 연마해서 상기 오목부 내에 Cu 배선을 형성하는 공정과,
    상기 Cu 배선 위로 유전체로 이루어지는 캡층을 형성하는 공정과,
    상기 캡층을 형성하기 전이거나, 또는 상기 캡층을 형성하기 전과 상기 캡층을 형성할 때 모두에, 상기 Cu 합금막 중의 합금 성분을 확산시켜서, 상기 Cu 배선과 상기 캡층의 계면에 대응하는 부분을 포함하는 영역에, 상기 Cu 합금막에 포함되는 합금 성분을 편석시키는 공정을 가지는
    Cu 배선의 형성 방법.
  2. 제 1 항에 있어서,
    상기 배리어막을 형성한 후, 상기 순Cu막을 형성하기 전에, Ru막을 형성하는 공정을 더 가지는 Cu 배선의 형성 방법.
  3. 제 2 항에 있어서,
    상기 Ru막은, CVD(Chemical Vapor Deposition)에 의해 형성되는 Cu 배선의 형성 방법.
  4. 제 1 항에 있어서,
    상기 순Cu막을 형성할 때에, 상기 오목부 내의 전체에 상기 순Cu가 매립되도록 하는 Cu 배선의 형성 방법.
  5. 제 1 항에 있어서,
    상기 순Cu막을 형성할 때에, 상기 오목부 내의 표면에 상기 순Cu막으로서 순Cu의 시드막을 형성하는 Cu 배선의 형성 방법.
  6. 제 1 항에 있어서,
    상기 순Cu막을 형성할 때에, 상기 오목부 내의 상부 공간을 남기도록 상기 순Cu가 매립되도록 하는 Cu 배선의 형성 방법.
  7. 제 1 항에 있어서,
    상기 합금 성분을 확산시켜서 편석시키는 공정은, 상기 Cu 합금막을 형성한 후에 상기 기판을 어닐링하는 것을 포함하는 Cu 배선의 형성 방법.
  8. 제 1 항에 있어서,
    상기 합금 성분을 확산시켜서 편석시키는 공정은, 상기 Cu 합금막을 형성할 때의 상기 기판의 가열을 포함하는 Cu 배선의 형성 방법.
  9. 제 1 항에 있어서,
    상기 합금 성분을 확산시켜서 편석시키는 공정은, 상기 캡층을 형성할 때의 상기 기판의 가열을 포함하는 Cu 배선의 형성 방법.
  10. 제 1 항에 있어서,
    상기 순Cu막의 형성은, 상기 기판이 수용된 처리 용기 내에 플라즈마 생성 가스에 의해 플라즈마를 생성하고, 상기 순Cu로 이루어지는 타겟으로부터 Cu를 비산(飛散)시켜서, 상기 Cu를 상기 플라즈마 안에서 이온화시키고, 상기 기판에 바이어스 전력을 인가해서 Cu 이온을 상기 기판상에 인입하는 장치에 의해 행해지는 Cu 배선의 형성 방법.
  11. 제 1 항에 있어서,
    상기 Cu 합금막의 형성은, 상기 기판이 수용된 처리 용기 내에 플라즈마 생성 가스에 의해 플라즈마를 생성하고, 상기 Cu 합금으로 이루어지는 타겟으로부터 Cu 및 합금 성분을 방출시켜서, 상기 Cu 및 상기 합금 성분을 상기 플라즈마 안에서 이온화시키고, 상기 기판에 바이어스 전력을 인가해서 Cu 이온 및 합금 성분의 이온을 상기 기판상에 인입하는 장치에 의해 행해지는 Cu 배선의 형성 방법.
  12. 제 1 항에 있어서,
    상기 Cu 합금막을 구성하는 상기 Cu 합금은, Cu-Al, Cu-Mn, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, CuNi, Cu-Co, 및 Cu-Ti로부터 선택되는 Cu 배선의 형성 방법.
  13. 제 12 항에 있어서,
    상기 Cu 합금막을 구성하는 상기 Cu 합금은, Cu-Mn인 Cu 배선의 형성 방법.
  14. 제 12 항에 있어서,
    상기 Cu 합금막을 구성하는 상기 Cu 합금은, Cu-Al인 Cu 배선의 형성 방법.
  15. 제 1 항에 있어서,
    상기 배리어막은, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막으로 이루어지는 군으로부터 선택되는 Cu 배선의 형성 방법.
  16. 제 1 항에 있어서,
    상기 배리어막은, PVD에 의해 형성되는 Cu 배선의 형성 방법.
  17. 컴퓨터상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에,
    적어도 기판에 형성된 소정 패턴의 오목부의 표면에 배리어막을 형성하는 공정과,
    PVD(Physical Vapor Deposition)에 의해 순Cu막을 형성해서 적어도 상기 오목부 내의 표면에 상기 순Cu를 존재시키는 공정과,
    다음으로 PVD에 의해 Cu 합금으로 이루어지는 Cu 합금막을, 상기 오목부의 상면보다 위에 쌓아 올려지도록 형성하는 공정과,
    CMP(Chemical Mechanical Polishing)에 의해 전체면(全面)을 연마해서 상기 오목부 내에 Cu 배선을 형성하는 공정과,
    상기 Cu 배선 위로 유전체로 이루어지는 캡층을 형성하는 공정과, 상기 캡층을 형성하기 전이거나, 또는 상기 캡층을 형성하기 전과 상기 캡층을 형성할 때 모두에, 상기 Cu 합금막중의 합금 성분을 확산시켜서, 상기 Cu 배선과 상기 캡층의 계면에 대응하는 부분을 포함하는 영역에, 상기 Cu 합금막에 포함되는 합금 성분을편석시키는 공정을 가지는 Cu 배선의 형성 방법이 실행되도록, 컴퓨터에 상기 Cu 배선 형성 시스템을 제어시키는
    기억 매체.
KR1020137028611A 2011-03-30 2012-03-27 Cu 배선의 형성 방법 KR20140021628A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-075147 2011-03-30
JP2011075147 2011-03-30
PCT/JP2012/057919 WO2012133400A1 (ja) 2011-03-30 2012-03-27 Ｃｕ配線の形成方法

Publications (1)

Publication Number Publication Date
KR20140021628A true KR20140021628A (ko) 2014-02-20

Family

ID=46931116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137028611A KR20140021628A (ko) 2011-03-30 2012-03-27 Cu 배선의 형성 방법

Country Status (4)

Country Link
US (1) US20140030886A1 (ko)
KR (1) KR20140021628A (ko)
TW (1) TW201304060A (ko)
WO (1) WO2012133400A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170095164A (ko) * 2016-02-12 2017-08-22 도쿄엘렉트론가부시키가이샤 구리 금속화에 있어서의 자체 형성 배리어층 및 루테늄 금속 라이너의 집적화

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
JP2014017345A (ja) * 2012-07-09 2014-01-30 Tokyo Electron Ltd Ｃｕ配線の形成方法
US9425092B2 (en) 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
CN104112701B (zh) * 2013-04-18 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
JP6139298B2 (ja) * 2013-06-28 2017-05-31 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
JP6257217B2 (ja) * 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
US9472449B2 (en) 2014-01-15 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with inlaid capping layer and method of manufacturing the same
JP6268036B2 (ja) * 2014-05-16 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法
US9455182B2 (en) * 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN104538346A (zh) * 2014-12-26 2015-04-22 上海集成电路研发中心有限公司 一种铜互连结构的形成方法
US20170047251A1 (en) * 2015-08-12 2017-02-16 United Microelectronics Corp. Method of manufacturing a semiconductor device including forming a dielectric layer around a patterned etch mask

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
US6287435B1 (en) * 1998-05-06 2001-09-11 Tokyo Electron Limited Method and apparatus for ionized physical vapor deposition
US20020058409A1 (en) * 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US20050076580A1 (en) * 2003-10-10 2005-04-14 Air Products And Chemicals, Inc. Polishing composition and use thereof
JP4940950B2 (ja) * 2004-08-12 2012-05-30 日本電気株式会社 半導体装置の製造方法
KR100703968B1 (ko) * 2005-01-13 2007-04-06 삼성전자주식회사 반도체 소자의 배선 형성 방법
US7405153B2 (en) * 2006-01-17 2008-07-29 International Business Machines Corporation Method for direct electroplating of copper onto a non-copper plateable layer
US20100019324A1 (en) * 2006-12-22 2010-01-28 Hiroyuki Ohara Manufacturing method of semiconductor device and semiconductor device
US7655564B2 (en) * 2007-12-12 2010-02-02 Asm Japan, K.K. Method for forming Ta-Ru liner layer for Cu wiring
JP5396854B2 (ja) * 2008-12-25 2014-01-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5193913B2 (ja) * 2009-03-12 2013-05-08 東京エレクトロン株式会社 ＣＶＤ−Ｒｕ膜の形成方法および半導体装置の製造方法
JP5493096B2 (ja) * 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011100775A (ja) * 2009-11-04 2011-05-19 Renesas Electronics Corp 半導体装置およびその製造方法
US9926639B2 (en) * 2010-07-16 2018-03-27 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US8492274B2 (en) * 2011-11-07 2013-07-23 International Business Machines Corporation Metal alloy cap integration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170095164A (ko) * 2016-02-12 2017-08-22 도쿄엘렉트론가부시키가이샤 구리 금속화에 있어서의 자체 형성 배리어층 및 루테늄 금속 라이너의 집적화

Also Published As

Publication number Publication date
US20140030886A1 (en) 2014-01-30
TW201304060A (zh) 2013-01-16
WO2012133400A1 (ja) 2012-10-04

Similar Documents

Publication Publication Date Title
KR20140021628A (ko) Cu 배선의 형성 방법
JP6257217B2 (ja) Ｃｕ配線構造の形成方法
JP6139298B2 (ja) Ｃｕ配線の形成方法
KR101846049B1 (ko) Cu 배선의 제조 방법 및 기억 매체
JP5767570B2 (ja) Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
KR101662369B1 (ko) Cu 배선의 형성 방법 및 기억매체
KR20160068668A (ko) Cu 배선의 형성 방법 및 성막 시스템, 기억 매체
KR102008475B1 (ko) Cu 배선의 형성 방법 및 반도체 장치의 제조 방법
JP5788785B2 (ja) Ｃｕ配線の形成方法および成膜システム
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
KR101800487B1 (ko) 동(Cu) 배선의 형성 방법 및 기억매체
KR20170026165A (ko) 반도체 장치의 제조 방법 및 기억 매체
KR20150131969A (ko) Cu 배선의 제조 방법 및 기억 매체
WO2014010333A1 (ja) Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体
KR101357531B1 (ko) Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid