JP6268036B2 - Ｃｕ配線の製造方法 - Google Patents

Ｃｕ配線の製造方法 Download PDF

Info

Publication number
JP6268036B2
JP6268036B2 JP2014102456A JP2014102456A JP6268036B2 JP 6268036 B2 JP6268036 B2 JP 6268036B2 JP 2014102456 A JP2014102456 A JP 2014102456A JP 2014102456 A JP2014102456 A JP 2014102456A JP 6268036 B2 JP6268036 B2 JP 6268036B2
Authority
JP
Japan
Prior art keywords
film
trench
wiring
alloy
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014102456A
Other languages
English (en)
Other versions
JP2015220315A (ja
Inventor
石坂　忠大
忠大 石坂
達郎 平澤
達郎 平澤
佐久間　隆
隆 佐久間
横山　敦
敦 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2014102456A priority Critical patent/JP6268036B2/ja
Priority to US14/701,555 priority patent/US9406558B2/en
Priority to KR1020150063921A priority patent/KR101741896B1/ko
Priority to TW104115340A priority patent/TWI651807B/zh
Publication of JP2015220315A publication Critical patent/JP2015220315A/ja
Application granted granted Critical
Publication of JP6268036B2 publication Critical patent/JP6268036B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Description

本発明は、基板に形成されたトレンチにＣｕを埋め込んでＣｕ配線を製造するＣｕ配線の製造方法に関する。
半導体デバイスの製造においては、半導体ウエハに成膜処理やエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、近時、半導体デバイスの高速化、配線パターンの微細化、高集積化の要求に対応して、配線の低抵抗化（導電性向上）およびエレクトロマイグレーション耐性の向上が求められている。
このような点に対応して、配線材料にアルミニウム（Ａｌ）やタングステン（Ｗ）よりも導電性が高く（抵抗が低く）かつエレクトロマイグレーション耐性に優れている銅（Ｃｕ）が用いられるようになってきている。
Ｃｕ配線の形成方法としては、トレンチやホールが形成された層間絶縁膜全体にタンタル金属（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などからなるバリア膜を物理的蒸着法（ＰＶＤ）であるプラズマスパッタで形成し、バリア膜の上に同じくプラズマスパッタによりＣｕシード膜を形成し、さらにその上にＣｕめっきを施してトレンチやホールを完全に埋め込み、ウエハ表面の余分な銅薄膜およびバリア膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨処理して取り除く技術が提案されている（例えば特許文献１）。
しかしながら、半導体デバイスのデザインルールが益々微細化しており、上記特許文献１に開示された技術では、Ｃｕ膜のバリア膜に対する濡れ性が悪く、しかもＰＶＤはステップカバレッジが本質的に低いため、ＰＶＤでＣｕシード層をトレンチやホール内に健全に形成することが困難となり、したがって、トレンチやホール内にＣｕ膜を埋め込んだ際にＣｕ膜にボイドが生じてしまう。
このような観点から、ＴａやＴａＮからなるバリア膜の上にＣｕとの濡れ性が良好なＲｕ膜をステップカバレッジが本質的に良好な化学的蒸着法（ＣＶＤ）で形成した後、Ｃｕを埋め込む技術が提案されている（例えば特許文献２）。
また、このようにＣＶＤでＲｕ膜を形成した後、イオン化ＰＶＤ（Ｉｏｎｉｚｅｄ ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ｉＰＶＤ）でＣｕ膜を埋め込む技術も提案されている（例えば特許文献３）。これにより、良好なステップカバレッジを有するＣＶＤ−Ｒｕ膜を薄く形成してＣｕ膜の体積を極力大きくするとともに、比較的高温でｉＰＶＤ成膜を行うことによりＣｕ膜の結晶サイズを大きくし、これらの相乗効果によりＣｕ配線をより低抵抗化することができる。また、ｉＰＶＤは、Ａｒイオン等によるエッチング作用によりトレンチ間口のオーバーハングを抑制することができ、微細なトレンチであっても良好な埋め込み性を得ることができる。
特開２００６−１４８０７５号公報 特開２０１０−２１４４７号公報 特開２０１２−１６９５９０号公報
ところで、ｉＰＶＤによるトレンチへのＣｕ膜の埋め込みは、フィールド部のＣｕがＲｕ膜上をマイグレーションしながらトレンチに流れ込み、トレンチ底で集まって安定化し、ボトムアップすることで実現される。埋め込みの間は、フィールド上でもトレンチ底でも常にＣｕが動き回っているものの、微細配線においてはＣｕ体積が小さく、トレンチ側壁間の距離（配線幅）が小さいのでＣｕは安定化しやすい。
しかし、半導体デバイスは微細化しているものの、実際のデバイスでは、一つの配線層の中に、最も微細な２０ｎｍ幅程度の配線のみならず、３０ｎｍ幅、５０ｎｍ幅、１００ｎｍ幅等、種々の幅の配線が混在していることが一般的であり、配線幅が広くなると以下のような新たな問題が発生することがある。すなわち、配線幅が広い場合には、配線幅を規定するトレンチの幅も広くなり、微細配線とは異なり、Ｃｕが集まるトレンチ底では、Ｃｕが自由に動き回っており、そこでＣｕどうしが集まって大きな塊が形成しやすくなる。従来は、このようなトレンチ底でのＣｕの挙動を制御できておらず、このような大きな塊が存在することにより、均一なボトムアップができなくなったり、ボイド形成の原因になったりするという埋め込み不良が生じる。
本発明は、かかる事情に鑑みてなされたものであり、トレンチサイズによらず、トレンチ底でのＣｕ塊の形成を抑制して埋め込み不良を抑制することができるＣｕ配線の製造方法を提供することを課題とする。
上記課題を解決するため、本発明は、表面に所定パターンのトレンチが形成された層間絶縁膜を有する基板に対し、Ｃｕ配線を製造するＣｕ配線の製造方法であって、少なくとも前記トレンチの表面に、バリア膜を形成する工程と、前記バリア膜の表面にＣＶＤによりＲｕ膜を形成する工程と、その後、Ｒｕ膜の上にＣｕ膜またはＣｕ合金膜を形成して前記トレンチを埋め込む工程とを有し、前記Ｃｕ膜またはＣｕ合金膜を形成する際に、処理容器内に基板を配置し、処理容器内にプラズマ生成ガスを供給してプラズマを生成し、前記処理容器内に配置されたＣｕまたはＣｕ合金からなるターゲットからＣｕまたはＣｕ合金からなる粒子を放出させるとともに、前記処理容器内のプラズマ生成ガスのイオンにより、ＣｕまたはＣｕ合金からなる粒子をイオン化させ、前記基板に高周波バイアスを印加し、前記プラズマ生成ガスのイオン、およびイオン化されたＣｕまたはＣｕ合金からなる粒子を基板に引き込む成膜装置を用い、最初に、成膜されるＣｕ膜またはＣｕ合金膜が前記プラズマ生成ガスのイオンの作用によりリスパッタリングされる条件で処理を行い、成膜されるＣｕ膜またはＣｕ合金膜をリスパッタリングしつつ前記トレンチの底部の角部にＣｕ膜またはＣｕ合金膜を形成する第１工程を実施し、次いで、前記基板のフィールド部にＣｕ膜またはＣｕ合金膜が形成され、かつ前記フィールド部のＣｕ膜またはＣｕ合金膜が前記プラズマ生成ガスのイオンの作用により前記トレンチ内にリフローされる条件で、前記トレンチ内にＣｕ膜またはＣｕ合金膜を埋め込む第２工程を実施することを特徴とするＣｕ配線の製造方法を提供する。
本発明において、前記成膜装置として、プラズマ中で前記ターゲットをスパッタリングしてＣｕ膜またはＣｕ合金膜を形成するプラズマスパッタ装置を用いることができる。
前記第１工程では、リスパッタリングにより前記Ｃｕ膜またはＣｕ合金膜が主にトレンチ側壁部およびトレンチ底角部に形成され、さらに前記プラズマ生成ガスのイオンの作用により、前記トレンチ側壁部のＣｕ膜またはＣｕ合金膜が前記トレンチの底部の角部にリフローされ安定化されることが好ましい。また、前記プラズマ生成ガスとしてＡｒガスを好適に用いることができる。
また、前記Ｃｕ膜またはＣｕ合金膜を前記トレンチの上端よりも上に積み増すように形成し、その後、全面を研磨することにより前記Ｃｕ配線を製造することができる。また、本発明は、配線幅を規定するトレンチ幅が５０ｎｍ以上である場合に有効である。
前記Ｃｕ合金膜を構成するＣｕ合金としては、Ｃｕ−Ｍｎ、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ａｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｐｂ、Ｃｕ−Ｚｎ、Ｃｕ−Ｐｔ、Ｃｕ−Ａｕ、Ｃｕ−Ｎｉ、Ｃｕ−Ｃｏ、およびＣｕ−Ｔｉから選択されるものを用いることができる。
前記バリア膜は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔａ／ＴａＮの２層膜、ＴａＣＮ膜、Ｗ膜、ＷＮ膜、ＷＣＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｖ膜、ＶＮ膜、Ｎｂ膜、ＮｂＮ膜からなる群から選択されるものを用いることができる。
本発明はまた、コンピュータ上で動作し、Ｃｕ配線製造システムを制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記いずれかのＣｕ配線の製造方法が行われるように、コンピュータに前記Ｃｕ配線製造システムを制御させることを特徴とする記憶媒体を提供する。
本発明によれば、Ｃｕ膜またはＣｕ合金膜を形成する際に、最初に成膜されるＣｕ膜またはＣｕ合金膜が前記プラズマ生成ガスのイオンの作用によりリスパッタリングされる条件で処理を行い、成膜されるＣｕ膜またはＣｕ合金膜をリスパッタリングしつつトレンチの底部の角部にＣｕ膜またはＣｕ合金膜を形成する第１工程を実施するので、Ｃｕ膜またはＣｕ合金膜はトレンチの底部の角部で安定化し、トレンチ幅が５０ｎｍを超えて広くなっても、第２工程の際にトレンチ底でのＣｕの動きが抑制され、トレンチサイズによらず、トレンチ底でのＣｕ塊の形成を抑制することができる。このため、トレンチ内でボトムアップが均一に行われなかったりボイドが形成されたりする埋め込み不良を抑制することができる。
本発明の一実施形態に係るＣｕ配線の製造方法を示すフローチャートである。 本発明の一実施形態に係るＣｕ配線の製造方法を説明するための工程断面図である。 ｉＰＶＤによりＣｕ膜を形成する際におけるＣｕの状態を模式的に示す斜視図であり、（ａ）は当初から通常条件のｉＰＶＤにより成膜する際の状態であり、（ｂ）は最初にリスパッタリングステップを行う際の状態である。 リスパッタリングステップと通常成膜ステップによりトレンチを埋め込む際におけるトレンチ内でのＣｕの挙動を説明するための図である。 幅１４０ｎｍのトレンチに対し、Ｃｕ膜の埋め込みを行い、初期段階で停止したサンプルの断面ＳＥＭ写真であり、（ａ）は通常のｉＰＶＤステップでＣｕ膜の埋め込みを行い、初期段階で停止したサンプル（サンプルＡ）、（ｂ）はリスパッタリングステップでＣｕ膜の埋め込みを行い、初期段階で停止したサンプル（サンプルＢ）である。 幅８０ｎｍのトレンチに対し、Ｃｕ膜の埋め込みを行い、初期段階で停止したサンプルの断面ＳＥＭ写真であり、（ａ）は通常のｉＰＶＤステップでＣｕ膜の埋め込みを行い、初期段階で停止したサンプル（サンプルＣ）、（ｂ）はリスパッタリングステップでＣｕ膜の埋め込みを行い、初期段階で停止したサンプル（サンプルＤ）である。 幅８０ｎｍのトレンチに対し、Ｃｕ膜の埋め込みを行ったサンプルの断面ＳＥＭ写真であり、（ａ）は通常条件のｉＰＶＤのみでＣｕ膜の埋め込みを完了したサンプル（サンプルＥ）であり、（ｂ）はリスパッタリングステップの後、通常条件のｉＰＶＤステップを行ってＣｕ膜の埋め込みを完了したサンプル（サンプルＦ）である。 本発明の実施形態に係るＣｕ配線の製造方法の実施に用いられるＣｕ配線製造システムの一例を示す概略図である。 図８の成膜システムに搭載された、Ｃｕ膜を形成するためのＣｕ膜成膜装置の一例を示す断面図である。
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
＜Ｃｕ配線の製造方法の一実施形態＞
最初に、本発明のＣｕ配線の製造方法の一実施形態について図１のフローチャートおよび図２の工程断面図を参照して説明する。
まず、下層のＣｕ配線を含む下部構造２０１（詳細は省略）の上にＳｉＯ２膜、低誘電率（Ｌｏｗ−ｋ）膜（ＳｉＣＯ、ＳｉＣＯＨ等）等のＳｉ含有膜からなる層間絶縁膜２０２を有し、そこにトレンチ２０３が所定パターンで形成された半導体ウエハ（以下、単にウエハと記す）Ｗを準備する（ステップ１、図２（ａ））。なお、下層Ｃｕ配線への接続のためのビアが形成されていてもよい。このようなウエハＷは、ＤｅｇａｓプロセスやＰｒｅ−Ｃｌｅａｎプロセスによって、絶縁膜表面の水分やエッチング／アッシング時の残渣を除去することが好ましい。
次に、トレンチ２０３およびビアの表面を含む全面にＣｕの拡散を抑制するバリア膜２０４を成膜する（ステップ２、図２（ｂ））。
バリア膜２０４としては、Ｃｕに対して高いバリア性を有し、低抵抗のものが好ましく、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔａ／ＴａＮの２層膜を好適に用いることができる。また、ＴａＣＮ膜、Ｗ膜、ＷＮ膜、ＷＣＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｖ膜、ＶＮ膜、Ｎｂ膜、ＮｂＮ膜等を用いることもできる。Ｃｕ配線はトレンチまたはホール内に埋め込むＣｕの体積が大きくなるほど低抵抗になるので、バリア膜は非常に薄く形成することが好ましく、そのような観点からその厚さは１〜２０ｎｍが好ましい。より好ましくは１〜１０ｎｍである。バリア膜は、ｉＰＶＤ、例えばプラズマスパッタにより成膜することができる。また、通常のスパッタ、イオンプレーティング等の他のＰＶＤで成膜することもでき、ＣＶＤやＡＬＤ、プラズマを用いたＣＶＤやＡＬＤで成膜することもできる。
次いで、バリア膜２０４の上にＣＶＤによりライナー膜としてＲｕ膜２０５を成膜する（ステップ３、図２（ｃ））。Ｒｕ膜は、埋め込むＣｕの体積を大きくして配線を低抵抗にする観点から、例えば１〜５ｎｍと薄く形成することが好ましい。
ＲｕはＣｕに対する濡れ性が高いため、Ｃｕの下地にＲｕ膜を形成することにより、次のｉＰＶＤによるＣｕ膜形成の際に、良好なＣｕの移動性を確保することができ、トレンチやホールの間口を塞ぐオーバーハングを生じ難くすることができる。このため、微細なトレンチまたはホールにもボイドを発生させずに確実にＣｕを埋め込むことができる。
ＣＶＤによるＲｕ膜としては、ルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）を成膜原料として用いる熱ＣＶＤによるものが好適である。これにより、高純度で薄いＲｕ膜を高ステップカバレッジで成膜することができる。このときの成膜条件は、例えば処理容器内の圧力が１．３〜６６．５Ｐａの範囲であり、成膜温度（ウエハ温度）が１５０〜２５０℃の範囲である。ＣＶＤによるＲｕ膜２０５は、ルテニウムカルボニル以外の他の成膜原料、例えば（シクロペンタジエニル）（２，４−ジメチルペンタジエニル）ルテニウム、ビス（シクロペンタジエニル）（２，４−メチルペンタジエニル）ルテニウム、（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム、ビス（２，４−メチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウムのようなルテニウムのペンタジエニル化合物を用いて成膜することもできる。なお、ここでのＣＶＤには原子層堆積法（ＡＬＤ）も含む。
次いで、ｉＰＶＤ、例えばプラズマスパッタによりＣｕ膜２０６を形成し、トレンチ２０３にＣｕを埋め込む（ステップ４、図２（ｄ））。この工程は、リスパッタリングステップ（ステップ４−１）と通常条件の通常成膜ステップ（ステップ４−２）の２ステップを含む。これらの工程の詳細は後述する。Ｃｕ膜２０６を成膜する際には、その後の平坦化処理に備えて、トレンチ２０３の上面から積み増されるように形成されることが好ましい。
Ｃｕ膜２０６の形成後、必要に応じてアニール処理を行う（ステップ５、図２（ｅ））。このアニール処理により、Ｃｕ膜２０６を安定化させる。
この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりウエハＷ表面の全面を研磨して、Ｃｕ膜２０６のトレンチ２０３より上の部分、Ｒｕ膜２０５、バリア膜２０４を除去して平坦化する（ステップ６、図２（ｆ））。これによりトレンチおよびビア（ホール）内にＣｕ配線２０７が形成される。
なお、Ｃｕ配線２０７を形成後、ウエハＷ表面のＣｕ配線２０７および層間絶縁膜２０２を含む全面に、誘電体キャップやメタルキャップ等の適宜のキャップ膜が成膜される。
＜Ｃｕ膜成膜工程＞
次に、Ｃｕ膜２０６を成膜する工程について詳細に説明する。
Ｃｕ膜２０６は、上述したように、ｉＰＶＤ、例えばプラズマスパッタにより成膜する。ｉＰＶＤは、処理容器内にＡｒガス等のプラズマ生成ガスを導入してプラズマ化し、プラズマ生成ガスのイオン例えばＡｒイオンにより、ターゲットから放出されたＣｕ粒子をイオン化するとともに、ウエハに高周波バイアスを印加してＡｒイオンおよびＣｕイオンをウエハに引き込みながら、Ｃｕ膜を形成するものであり、ウエハに印加する高周波バイアスのパワー（バイアスパワー）を調整することにより、Ａｒイオンの作用によりフィールド部のＣｕをトレンチ内に流入（リフロー）させてボトムアップさせながらＣｕを成膜することができる。このため、通常のＰＶＤ成膜の場合のようなＣｕの凝集が生じ難く、トレンチの間口のオーバーハングの生成を抑制することができる。
このとき、微細配線においては、Ｃｕ体積が小さく、配線幅を規定するトレンチ側壁間の距離（トレンチ幅）が小さいので、トレンチ埋め込みの際にトレンチ内でＣｕは安定化しやすく、当初から通常条件のｉＰＶＤで成膜しても埋め込み不良は生じ難い。
しかし、一つの配線層の中には２０〜３０ｎｍ程度の微細配線の他、さらに幅が広い配線も含まれており、配線幅を規定するトレンチ幅が広くなると、当初から通常条件のｉＰＶＤにより成膜する際に、図３（ａ）に示すように、ウエハＷ表面のフィールド部２０９からトレンチ２０３にリフローされたＣｕはトレンチ２０３の底部に集まり、その部分でＣｕ２１０が自由に動き回ることができる。このため、Ｃｕ２１０どうしが集まってトレンチ２０３の底部に大きなＣｕ塊２１１が形成しやすくなる。このような大きなＣｕ塊２１１が存在することにより、均一なボトムアップができなくなったりボイドが形成されたりするという埋め込み不良が生じるおそれがある。そして、このような傾向は、トレンチ幅が５０ｎｍより大きくなると現れやすくなることが判明した。
そこで、本実施形態では、ステップ４のｉＰＶＤによるＣｕ膜形成工程を、上述したように、最初のリスパッタリングステップ（ステップ４−１）と、次の通常成膜ステップ（ステップ４−２）の２ステップとする。
すなわち、リスパッタリングステップ（ステップ４−１）は、Ａｒイオン等のプラズマ生成ガスのイオンのウエハＷに対する作用が強く、成膜されたＣｕ膜がリスパッタされる条件とする。Ｃｕ膜とＡｒイオン等のプラズマ生成ガスのイオンによるエッチングとが同時に生じる条件でもよい。これにより、主にトレンチ底角部にＣｕ膜が成膜され、図３（ｂ）に示すように、トレンチ底角部に安定化Ｃｕ膜２１２が形成され、この状態でＡｒイオン等のＣｕ膜に対する作用を弱めて通常の条件で通常成膜ステップ（ステップ４−２）を行った場合に、配線幅（トレンチ幅）が５０ｎｍを超えて広くなっても、安定化Ｃｕ膜２１２の存在によりトレンチ２０３の底部でのＣｕの動きが抑制され、トレンチ２０３底部でのＣｕ塊の形成が抑制される。
この際のトレンチにおけるＣｕの挙動を、図４を参照して詳細に説明する。すなわち、ステップ４−１のリスパッタリングステップは、Ａｒイオン等のプラズマ生成ガスのイオンの作用を高めて成膜されるＣｕ膜をスパッタすることを可能にしたモードである。具体的には、処理圧力を低くし、高周波バイアスを大きくして、Ａｒイオン等のイオンをウエハＷに引き込みやすくする。これによりＣｕ粒子の堆積作用に対して、Ａｒイオン等のプラズマ生成ガスのイオンによる成膜されるＣｕ膜へのリスパッタリング作用が高まる。このため、ウエハＷ表面のフィールド部２０９およびトレンチ２０３の底部中央のようなリスパッタリング作用が高い部分ではほとんどＣｕ膜が成膜されず、主にトレンチ側壁部およびトレンチ底角部に初期Ｃｕ膜２０６′が形成される（図４（ａ））。そして、トレンチ２０３側壁においては一旦成膜された初期Ｃｕ膜２０６′が、Ａｒイオン等のイオン衝撃、および熱による作用によりトレンチ２０３の底部の角部にリフローされて、Ｃｕは主にトレンチ底角部に集まって安定化され、安定化Ｃｕ膜２１２が形成される（図４（ｂ））。この状態で、通常条件のｉＰＶＤによりステップ４−２の通常成膜ステップを行うことにより、図４（ｃ）のように、フィールド部２０９にＣｕ膜２０６″が成膜されるとともに、フィールド部２０９のＣｕ膜２０６″がトレンチ２０３内にリフローされＣｕ膜２０６となる。このとき、トレンチ底角部に安定化Ｃｕ膜２１２が安定的に堆積されているため、配線幅（トレンチ幅）が５０ｎｍを超えて広くなっても、トレンチ底でのＣｕの動きが抑制され、トレンチサイズによらず、トレンチ底でのＣｕ塊の形成が抑制される。このため、トレンチ内でボトムアップが均一に行われなかったりボイドが形成されたりする埋め込み不良を抑制することができる。
ステップ４−１のリスパッタリングステップは、トレンチ底角部にＣｕ膜が安定的に形成される期間行えばよく、ステップ４のＣｕ膜成膜工程の初期段階で十分である。
ステップ４のＣｕ膜成膜工程において、ステップ４−１およびステップ４−２は、ｉＰＶＤ装置の条件を変えるのみで実現することができる。すなわち、通常条件のｉＰＶＤでＣｕ膜を成膜するステップ４−２では、フィールド部からトレンチ内へのリフローが重要であるため、ターゲットからスパッタされたＣｕ粒子の直線性を生かすことができる比較的高圧が好ましく、例えば３５〜９０ｍＴｏｒｒ（４．６６〜１２．０Ｐａ）の範囲を採用することができる。また、このとき高周波バイアスのパワーはＣｕをリフローさせる程度でよく、例えば４００Ｗが用いられる。これに対して、ステップ４−１では、Ａｒイオン等のプラズマ生成イオンをウエハに効果的に引き込んでイオン衝撃によるリスパッタリング作用を高めるために、例えば１〜５ｍＴｏｒｒ（０．１３〜０．６７Ｐａ）という低圧が好ましく、ウエハに印加される高周波バイアスのバイアスパワーは、ステップ４−２よりも大きな値、例えば６００Ｗとすることが好ましい。また、ステップ４−１、４−２ともＣｕの流動性が要求されるため、Ｃｕがマイグレートしやすい高温プロセス（６５〜３５０℃）が好ましい。また、このような高温プロセスによりＣｕ結晶粒を大きくして、より低抵抗のＣｕ配線を得ることができる。
なお、以上のステップ４−１および４−２によりＣｕ膜２０６の積み増し分まで全て成膜してもよいが、途中まで以上のようなｉＰＶＤで成膜した後、Ｃｕめっきにより成膜してもよい。また、Ｃｕ膜２０６としては、純Ｃｕに限らず、Ｃｕ合金を用いることができる。この場合には、ｉＰＶＤを行う際のターゲットとして所定のＣｕ合金を用いればよい。Ｃｕ合金としては、Ｃｕ−Ｍｎ、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ａｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｐｂ、Ｃｕ−Ｚｎ、Ｃｕ−Ｐｔ、Ｃｕ−Ａｕ、Ｃｕ−Ｎｉ、Ｃｕ−Ｃｏ、Ｃｕ−Ｔｉなどを挙げることができる。この中ではＣｕ−Ｍｎが好適である。
＜実験例＞
次に、実験例について説明する。
最初に、通常のｉＰＶＤステップとリスパッタリングステップとを比較した。ここでは、配線幅が１４０ｎｍのトレンチが形成された層間絶縁膜上にバリア膜としてｉＰＶＤによりＴａＮ膜を成膜し、その上にＣＶＤによりＲｕ膜を成膜した後、２７５℃で通常のｉＰＶＤステップでＣｕ膜の埋め込みを行い、初期段階（Ｃｕ膜厚１０ｎｍ相当）で停止したサンプル（サンプルＡ）、および同様にしてＲｕ膜まで成膜した後、２７５℃でリスパッタリングステップによりＣｕ膜の埋め込みを行い、初期段階（Ｃｕ膜厚１０ｎｍ相当）で停止したサンプル（サンプルＢ）について、断面を走査型顕微鏡（ＳＥＭ）により観察した。
なお、サンプルＡにおけるｉＰＶＤの条件は、処理容器内の圧力：９０ｍＴｏｒｒ、バイアスパワー：４００Ｗとし、サンプルＢにおけるリスパッタリングの条件は、圧力：１．５ｍＴｏｒｒ、バイアスパワー：６００Ｗとした。
これらの断面ＳＥＭ写真を図５に示す。通常のｉＰＶＤで成膜を行ったサンプルＡは、図５（ａ）に示すように、トレンチごとにＣｕの状態が異なりバラツキが大きいことが確認される。これは、トレンチ底でＣｕが動き回ったためにバラツキが発生したものと考えられる。一方、リスパッタリングステップを行ったサンプルＢは、図５（ｂ）に示すように、どのトレンチでもトレンチ底角部にＣｕが堆積していて、トレンチごとのバラツキが少ないことが確認された。
次に、トレンチ幅８０ｎｍのものについても、同様の条件でｉＰＶＤステップを初期段階（Ｃｕ膜厚１０ｎｍ相当）で停止したサンプル（サンプルＣ）、およびリスパッタリングステップを初期段階（Ｃｕ膜厚１０ｎｍ相当）で停止したサンプル（サンプルＤ）について、走査型顕微鏡（ＳＥＭ）により観察した。
これらの断面ＳＥＭ写真を図６に示す。通常のｉＰＶＤで成膜を行ったサンプルＣは、図６（ａ）に示すように、トレンチごとのＣｕの高さのばらつきが大きい（±９０％）のに対し、リスパッタリングステップを行ったサンプルＤは、図６（ｂ）に示すように、トレンチ底角部にＣｕの堆積が見られ、トレンチごとの高さのばらつきはあるものの、サンプルＣのバラツキよりも小さい（±６０％）ことが確認された。
次に、通常条件のｉＰＶＤのみでＣｕ膜の埋め込みを完了した場合と、リスパッタリングステップの後、通常条件のｉＰＶＤステップを行ってＣｕ膜の埋め込みを完了した場合とを比較した。ここでは、配線幅が８０ｎｍのトレンチが形成された層間絶縁膜上にバリア膜としてｉＰＶＤによりＴａＮ膜を成膜し、その上にＣＶＤによりＲｕ膜を成膜した後、２７５℃で通常のｉＰＶＤのみでＣｕ膜の成膜を行い（Ｃｕ膜厚４０ｎｍ相当）、埋め込みを完了したサンプル（サンプルＥ）、および同様にしてＲｕ膜まで成膜した後、２７５℃でリスパッタリングステップを行い（Ｃｕ膜厚１０ｎｍ相当）、引き続き２７５℃で通常のｉＰＶＤステップを行って（Ｃｕ膜厚３０ｎｍ相当）、埋め込みを完了したサンプル（サンプルＦ）について、走査型顕微鏡（ＳＥＭ）により観察した。
なお、サンプルＥおよびサンプルＦにおけるｉＰＶＤの条件は、処理容器内の圧力：９０ｍＴｏｒｒ、バイアスパワー：４００Ｗの条件とし、サンプルＦにおけるリスパッタリングの条件は、圧力：１．５ｍＴｏｒｒ、バイアスパワー：６００Ｗとした。
その結果を図７に示す。通常条件のｉＰＶＤのみで成膜を行ったサンプルＥは、図７（ａ）に示すように、トレンチ内のＣｕ膜に大きなボイドが見られるが、リスパッタリング後に通常条件でｉＰＶＤを行ったサンプルＦは、図７（ｂ）に示すように、Ｃｕ膜中の大きなボイドは見られなかった。
＜本発明の実施形態の実施に好適なＣｕ配線製造システム＞
次に、本発明の実施形態に係るＣｕ配線の製造方法の実施に用いられるＣｕ配線製造システムについて説明する。図８は、そのようなＣｕ配線製造システムの一例を示す概略図である。
成膜システム１は、バリア膜成膜およびＲｕ膜成膜のための第１の処理部２と、Ｃｕ膜成膜のための第２の処理部３と、搬入出部４とを有しており、所定パターンのトレンチが形成されたウエハＷに対して、Ｃｕ配線を形成する際における下地膜の成膜からＣｕ膜の形成までを行うものである。
第１の処理部２は、第１の真空搬送室１１と、この第１の真空搬送室１１の壁部に接続された、２つのバリア膜成膜装置１２ａ，１２ｂおよび２つのＲｕ膜成膜装置１４ａ，１４ｂとを有している。バリア膜成膜装置１２ａおよびＲｕ膜成膜装置１４ａとバリア膜成膜装置１２ｂおよびＲｕ膜成膜装置１４ｂとは線対称の位置に配置されている。
第１の真空搬送室１１の他の壁部には、ウエハＷのデガス処理を行うデガス室５ａ，５ｂが接続されている。また、第１の真空搬送室１１のデガス室５ａと５ｂとの間の壁部には、第１の真空搬送室１１と後述する第２の真空搬送室２１との間でウエハＷの受け渡しを行う受け渡し室５が接続されている。
バリア膜成膜装置１２ａ，１２ｂ、Ｒｕ膜成膜装置１４ａ，１４ｂ、デガス室５ａ，５ｂ、および受け渡し室５は、第１の真空搬送室１１の各辺にゲートバルブＧを介して接続され、これらは対応するゲートバルブＧの開閉により、第１の真空搬送室１１に対して連通・遮断される。
第１の真空搬送室１１内は所定の真空雰囲気に保持されるようになっており、その中には、ウエハＷを搬送する第１の搬送機構１６が設けられている。この第１の搬送機構１６は、第１の真空搬送室１１の略中央に配設されており、回転および伸縮可能な回転・伸縮部１７と、その先端に設けられたウエハＷを支持する２つの支持アーム１８ａ，１８ｂとを有する。第１の搬送機構１６は、ウエハＷをバリア膜成膜装置１２ａ，１２ｂ、Ｒｕ膜成膜装置１４ａ，１４ｂ、デガス室５ａ，５ｂ、および受け渡し室５に対して搬入出する。
第２の処理部３は、第２の真空搬送室２１と、この第２の真空搬送室２１の対向する壁部に接続された２つのＣｕ膜成膜装置２２ａ，２２ｂとを有している。Ｃｕ膜成膜装置２２ａ，２２ｂを凹部の埋め込みから積み増し部の形成まで一括して行う装置として用いてもよいし、Ｃｕ膜成膜装置２２ａ，２２ｂで途中まで形成し、残部をめっきによって形成してもよい。
第２の真空搬送室２１の第１の処理部２側の２つの壁部には、それぞれ上記デガス室５ａ，５ｂが接続され、デガス室５ａと５ｂとの間の壁部には、上記受け渡し室５が接続されている。すなわち、受け渡し室５ならびにデガス室５ａおよび５ｂは、いずれも第１の真空搬送室１１と第２の真空搬送室２１との間に設けられ、受け渡し室５の両側にデガス室５ａおよび５ｂが配置されている。さらに、搬入出部４側の２つの壁部には、それぞれ大気搬送および真空搬送可能なロードロック室６ａ，６ｂが接続されている。
Ｃｕ膜成膜装置２２ａ，２２ｂ、デガス室５ａ，５ｂ、およびロードロック室６ａ，６ｂは、第２の真空搬送室２１の各壁部にゲートバルブＧを介して接続され、これらは対応するゲートバルブを開放することにより第２の真空搬送室２１と連通され、対応するゲートバルブＧを閉じることにより第２の真空搬送室２１から遮断される。また、受け渡し室５はゲートバルブを介さずに第２の搬送室２１に接続されている。
第２の真空搬送室２１内は所定の真空雰囲気に保持されるようになっており、その中には、Ｃｕ膜成膜装置２２ａ，２２ｂ、デガス室５ａ，５ｂ、ロードロック室６ａ，６ｂおよび受け渡し室５に対してウエハＷの搬入出を行う第２の搬送機構２６が設けられている。この第２の搬送機構２６は、第２の真空搬送室２１の略中央に配設されており、回転および伸縮可能な回転・伸縮部２７を有し、その回転・伸縮部２７の先端にウエハＷを支持する２つの支持アーム２８ａ，２８ｂが設けられており、これら２つの支持アーム２８ａ，２８ｂは互いに反対方向を向くように回転・伸縮部２７に取り付けられている。
搬入出部４は、上記ロードロック室６ａ，６ｂを挟んで第２の処理部３と反対側に設けられており、ロードロック室６ａ，６ｂが接続される大気搬送室３１を有している。大気搬送室３１の上部には清浄空気のダウンフローを形成するためのフィルター（図示せず）が設けられている。ロードロック室６ａ，６ｂと大気搬送室３１との間の壁部にはゲートバルブＧが設けられている。大気搬送室３１のロードロック室６ａ，６ｂが接続された壁部と対向する壁部には被処理基板としてのウエハＷを収容するキャリアＣを接続する２つの接続ポート３２，３３が設けられている。また、大気搬送室３１の側面にはウエハＷのアライメントを行うアライメントチャンバ３４が設けられている。大気搬送室３１内には、キャリアＣに対するウエハＷの搬入出およびロードロック室６に対するウエハＷの搬入出を行う大気搬送用搬送機構３６が設けられている。この大気搬送用搬送機構３６は、２つの多関節アームを有しており、キャリアＣの配列方向に沿ってレール３８上を走行可能となっていて、それぞれの先端のハンド３７上にウエハＷを載せてその搬送を行うようになっている。
この成膜システム１は、この成膜システム１の各構成部を制御するための制御部４０を有している。この制御部４０は、各構成部の制御を実行するマイクロプロセッサ（コンピュータ）からなるプロセスコントローラ４１と、オペレータが成膜システム１を管理するためにコマンドの入力操作等を行うキーボードや、成膜システム１の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース４２と、成膜システム１で実行される処理をプロセスコントローラ４１の制御にて実現するための制御プログラムや、各種データ、および処理条件に応じて処理装置の各構成部に処理を実行させるためのプログラムすなわち処理レシピが格納された記憶部４３とを備えている。なお、ユーザーインターフェース４２および記憶部４３はプロセスコントローラ４１に接続されている。上記処理レシピは記憶部４３の中の記憶媒体４３ａに記憶されている。記憶媒体は、ハードディスクであってもよいし、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。そして、必要に応じて、ユーザーインターフェース４２からの指示等にて任意のレシピを記憶部４３から呼び出してプロセスコントローラ４１に実行させることで、プロセスコントローラ４１の制御下で、成膜システム１での所望の処理が行われる。
このような成膜システム１においては、キャリアＣから大気搬送用搬送機構３６により所定パターンのトレンチを有するウエハＷを取り出し、ロードロック室６ａまたは６ｂに搬送し、そのロードロック室を第２の真空搬送室２１と同程度の真空度に減圧した後、第２の搬送機構２６によりロードロック室のウエハＷを第２の真空搬送室２１を介してデガス室５ａまたは５ｂに搬送し、ウエハＷのデガス処理を行う。その後、第１の搬送機構１６によりデガス室のウエハＷを取り出し、第１の真空搬送室１１を介してバリア膜成膜装置１２ａまたは１２ｂに搬入し、バリア膜を成膜する。バリア膜成膜後、第１の搬送機構１６によりバリア膜成膜装置１２ａまたは１２ｂからウエハＷを取り出し、Ｒｕ膜成膜装置１４ａまたは１４ｂに搬入し、Ｒｕ膜を成膜する。Ｒｕ膜成膜後、第１の搬送機構１６によりＲｕ膜成膜装置１４ａまたは１４ｂからウエハＷを取り出し、受け渡し室５に搬送する。その後、第２の搬送機構２６によりウエハＷを取り出し、第２の真空搬送室２１を介してＣｕ成膜装置２２ａまたは２２ｂに搬入し、上述のように２ステップでＣｕ膜を形成し、トレンチにＣｕを埋め込む。この際に、上述したように積み増し部まで一括して形成してもよいが、Ｃｕ膜成膜装置２２ａまたは２２ｂでＣｕ膜の途中まで形成し、残部をめっきによって形成してもよい。
Ｃｕ膜の形成後、ウエハＷをロードロック室６ａまたは６ｂに搬送し、そのロードロック室を大気圧に戻した後、大気搬送用搬送機構３６によりＣｕ膜が形成されたウエハＷを取り出し、キャリアＣに戻す。このような処理をキャリア内のウエハＷの数の分だけ繰り返す。
このような成膜システム１によれば、大気開放することなく真空中でバリア膜の成膜、Ｒｕ膜の成膜、Ｃｕ膜および積み増し層の成膜を行うことができ、各工程後の表面での酸化を防止することができ、高性能のＣｕ配線を得ることができる。
なお、成膜システム１での処理が終了した後、アニール工程、ＣＭＰ工程は、成膜システムから搬出した後のウエハＷに対し、別途の装置を用いて行うことができる。これらの装置は、通常用いられる構成のものでよい。
＜Ｃｕ成膜装置＞
次に、本発明において主要な工程であるＣｕ膜を形成する工程であるＣｕ膜の形成に用いるＣｕ膜成膜装置２２ａ，２２ｂの好適な例について説明する。図９は、Ｃｕ膜成膜装置の一例を示す断面図である。
ここでは、Ｃｕ膜成膜装置を構成するｉＰＶＤ成膜装置として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型プラズマスパッタ装置を例にとって説明する。
図９に示すように、このＣｕ膜成膜装置２２ａ（２２ｂ）は、筒状に成形された金属製の処理容器５１を有している。この処理容器５１は接地され、その底部５２には排気口５３が設けられており、排気口５３には排気管５４が接続されている。排気管５４には圧力調整を行うスロットルバルブ５５および真空ポンプ５６が接続されており、処理容器５１内が真空引き可能となっている。また処理容器５１の底部５２には、処理容器５１内へ所定のガスを導入するガス導入口５７が設けられる。このガス導入口５７にはガス供給配管５８が接続されており、ガス供給配管５８には、プラズマ生成用（励起用）ガスとして希ガス、例えばＡｒガスや他の必要なガス例えばＮ２ガス等を供給するためのガス供給源５９が接続されている。また、ガス供給配管５８には、ガス流量制御器、バルブ等よりなるガス制御部６０が介装されている。
処理容器５１内には、ウエハＷの載置機構６２が設けられる。この載置機構６２は、円板状に成形された導電性の載置台６３と、この載置台６３を支持する中空筒体状の支柱６４とを有している。載置台６３は支柱６４を介して接地されている。載置台６３の中には冷却ジャケット６５と、その上に設けられた抵抗ヒーター８７とが埋め込まれている。載置台６３には熱電対（図示せず）が設けられており、この熱電対で検出された温度に基づいて、冷却ジャケット６５および抵抗ヒーター８７によるウエハ温度の制御を行う。
載置台６３の上面側には、誘電体部材６６ａの中に電極６６ｂが埋め込まれて構成された薄い円板状の静電チャック６６が設けられており、ウエハＷを静電力により吸着保持できるようになっている。また、支柱６４の下部は、処理容器５１の底部５２の中心部に形成された挿通孔６７を貫通して下方へ延びている。支柱６４は、昇降機構（図示せず）により上下移動可能となっており、これにより載置機構６２の全体が昇降される。
支柱６４を囲むように、伸縮可能な金属ベローズ６８が設けられており、この金属ベローズ６８は、その上端が載置台６３の下面に気密に接合され、また下端が処理容器５１の底部５２の上面に気密に接合されており、処理容器５１内の気密性を維持しつつ載置機構６２の昇降移動を許容するようになっている。
また底部５２には、上方に向けて例えば３本（２本のみ図示）の支持ピン６９が鉛直に設けられており、また、この支持ピン６９に対応させて載置台６３にピン挿通孔７０が形成されている。したがって、載置台６３を降下させた際に、ピン挿通孔７０を貫通した支持ピン６９の上端部でウエハＷを受けて、そのウエハＷを外部より侵入する搬送アーム（図示せず）との間で移載することができる。処理容器５１の下部側壁には、搬送アームを侵入させるために搬出入口７１が設けられ、この搬出入口７１には、開閉可能になされたゲートバルブＧが設けられている。
静電チャック６６の電極６６ｂには、給電ライン７２を介してチャック用電源７３が接続されており、このチャック用電源７３から電極６６ｂに直流電圧を印加することにより、ウエハＷが静電力により吸着保持される。また給電ライン７２にはバイアス用高周波電源７４が接続されており、この給電ライン７２を介して静電チャック６６の電極６６ｂに対してバイアス用の高周波電力を供給し、ウエハＷに高周波バイアスが印加される。この高周波バイアスの周波数は、４００ｋＨｚ〜６０ＭＨｚが好ましく、例えば１３．５６ＭＨｚが採用される。
処理容器５１の天井部には、誘電体よりなる高周波透過性の透過板７６がシール部材７７を介して気密に設けられている。この透過板７６の上部に、処理容器５１内の処理空間Ｓにプラズマ励起用ガスとしての希ガス、例えばＡｒガスをプラズマ化してプラズマを発生するためのプラズマ発生源７８が設けられる。
プラズマ発生源７８は、透過板７６に対応して設けられた誘導コイル８０を有しており、この誘導コイル８０には、プラズマ発生用の例えば１３．５６ＭＨｚの高周波電源８１が接続されていて、誘導コイル８０に高周波電力が供給されることにより、上記透過板７６を介して処理空間Ｓに誘導電界を形成するようになっている。
また透過板７６の直下には、導入された高周波電力を拡散させる金属製のバッフルプレート８２が設けられる。バッフルプレート８２の下部には、上記処理空間Ｓの上部側方を囲むようにして截頭円錐殻状をなすＣｕからなるターゲット８３が設けられており、このターゲット８３にはＡｒイオンを引きつけるための直流電力を印加する電圧可変の直流電源８４が接続されている。この電源は交流電源を用いてもよい。なお、Ｃｕ膜の代わりにＣｕ合金膜を成膜する際には、ターゲット８３としてＣｕ合金を用いる。
また、ターゲット８３の外周側には、これに磁界を付与するための磁石８５が設けられている。ターゲット８３はプラズマ中のＡｒイオンによりＣｕの金属原子あるいは金属原子団としてスパッタされるとともに、プラズマ中を通過する際に多くはイオン化される。
またこのターゲット８３の下部には、上記処理空間Ｓを囲むようにして円筒状をなす保護カバー部材８６が設けられている。この保護カバー部材８６は接地されるとともに、その内側の端部は、載置台６３の外周側を囲むようにして設けられている。
このように構成されるＣｕ膜成膜装置においては、ウエハＷを処理容器５１内へ搬入し、載置台６３上に載置して静電チャック６６により吸着する。このとき、載置台６３は、熱電対（図示せず）で検出された温度に基づいて、冷却ジャケット６５または抵抗ヒーター８７により温度制御されている。
この状態で、制御部４０の制御下で以下の動作が行われる。
まず、真空ポンプ５６を動作させることにより１×１０−７Ｔｏｒｒ以下の高真空状態にされた処理容器５１内に、ガス制御部６０を操作して所定流量でＡｒガスを流しつつスロットルバルブ５５を制御して処理容器５１内を所定の真空度に維持する。その後、可変直流電源８４から直流電力をターゲット８３に印加し、さらにプラズマ発生源７８の高周波電源８１から誘導コイル８０に高周波電力（プラズマ電力）を供給する。一方、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに対して所定のバイアス用の高周波電力を供給する。
処理容器５１内においては、誘導コイル８０に供給された高周波電力によりＡｒプラズマが形成され、その中のＡｒイオンはターゲット８３に印加された直流電圧に引き寄せられてターゲット８３に衝突してスパッタされ、粒子が放出される。この際、ターゲット８３に印加する直流電圧により放出される粒子の量が最適に制御される。ターゲット８３への直流電力は４〜１２ｋＷ、さらには６〜１０ｋＷとすることが好ましい。
また、スパッタされたターゲット８３からの粒子はプラズマ中を通る際に多くはイオン化され、イオン化されたものと電気的に中性な中性原子とが混在する状態となって下方向へ飛散して行く。この時のイオン化率は高周波電源８１から供給される高周波電力により制御される。
イオン化された粒子は、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに印加されたバイアス用の高周波電力によりウエハＷ面上に形成される厚さ数ｍｍ程度のイオンシースの領域に入ると、強い指向性をもってウエハＷ側に加速するように引き付けられてウエハＷにＣｕ膜が形成される。
このとき、ウエハ温度を高く（６５〜３５０℃）設定してＣｕの流動性を確保するとともに、主に、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに対して印加される高周波バイアスのパワーおよび処理容器５１内の圧力を調整して、上述した、リスパッタリングステップと通常成膜ステップを行う。
上述したように、最初にリスパッタリングステップを行うが、この際には、ＡｒイオンをウエハＷに効果的に引き込んでリスパッタリング作用を高めるために、処理容器５１内を例えば１〜５ｍＴｏｒｒ（０．１３〜０．６７Ｐａ）という低圧にし、バイアス用高周波電源７４からウエハに印加されるバイアスパワーを、例えば６００Ｗと高く設定する。
リスパッタリングステップでトレンチ底角部にＣｕを堆積した後、通常成膜ステップを行うが、この際には、フィールド部からトレンチ内へのリフロー性を高めてＣｕ膜の埋め込みを行うため、スパッタされたＣｕの直線性を生かすことができる比較的高圧が好ましく、例えば３５〜９０ｍＴｏｒｒ（４．６６〜１２．０Ｐａ）の範囲とする。また、このとき高周波バイアスのパワーはＣｕをリフローさせる程度でよく、バイアス用高周波電源７４からウエハに印加されるバイアスパワーを、リスパッタリングステップよりも低い値、例えば４００Ｗとする。
これにより、配線幅（トレンチ幅）が５０ｎｍを超えて広くなっても、トレンチ底でのＣｕの動きが抑制され、トレンチ底でのＣｕ塊の形成が抑制されて埋め込み不良を抑制することができる。
＜他の適用＞
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、成膜システムおよびＣｕ成膜装置は単なる一例であり、上記実施形態のものに限定されない。
また、上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハにはシリコンのみならず、ＧａＡｓ、ＳｉＣ、ＧａＮなどの化合物半導体も含まれ、さらに、半導体ウエハに限定されず、液晶表示装置等のＦＰＤ（フラットパネルディスプレイ）に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。
１；成膜システム
１２ａ，１２ｂ；バリア膜成膜装置
１４ａ，１４ｂ；Ｒｕ膜成膜装置
２２ａ，２２ｂ；Ｃｕ膜成膜装置
４０；制御部
２０１；下部構造
２０２；層間絶縁膜
２０３；トレンチ
２０４；バリア膜
２０５；Ｒｕ膜
２０６；Ｃｕ膜
２０７；Ｃｕ配線
２０９；フィールド部
２１０；Ｃｕ
２１１；Ｃｕ塊
２１２；安定化Ｃｕ膜
Ｗ；半導体ウエハ（被処理基板）

Claims (9)

  1. 表面に所定パターンのトレンチが形成された層間絶縁膜を有する基板に対し、Ｃｕ配線を製造するＣｕ配線の製造方法であって、
    少なくとも前記トレンチの表面に、バリア膜を形成する工程と、
    前記バリア膜の表面にＣＶＤによりＲｕ膜を形成する工程と、
    その後、Ｒｕ膜の上にＣｕ膜またはＣｕ合金膜を形成して前記トレンチを埋め込む工程とを有し、
    前記Ｃｕ膜またはＣｕ合金膜を形成する際に、処理容器内に基板を配置し、処理容器内にプラズマ生成ガスを供給してプラズマを生成し、前記処理容器内に配置されたＣｕまたはＣｕ合金からなるターゲットからＣｕまたはＣｕ合金からなる粒子を放出させるとともに、前記処理容器内のプラズマ生成ガスのイオンにより、ＣｕまたはＣｕ合金からなる粒子をイオン化させ、前記基板に高周波バイアスを印加し、前記プラズマ生成ガスのイオン、およびイオン化されたＣｕまたはＣｕ合金からなる粒子を基板に引き込む成膜装置を用い、
    最初に、成膜されるＣｕ膜またはＣｕ合金膜が前記プラズマ生成ガスのイオンの作用によりリスパッタリングされる条件で処理を行い、成膜されるＣｕ膜またはＣｕ合金膜をリスパッタリングしつつ前記トレンチの底部の角部にＣｕ膜またはＣｕ合金膜を形成する第１工程を実施し、
    次いで、前記基板のフィールド部にＣｕ膜またはＣｕ合金膜が形成され、かつ前記フィールド部のＣｕ膜またはＣｕ合金膜が前記プラズマ生成ガスのイオンの作用により前記トレンチ内にリフローされる条件で、前記トレンチ内にＣｕ膜またはＣｕ合金膜を埋め込む第２工程を実施することを特徴とするＣｕ配線の製造方法。
  2. 前記成膜装置は、プラズマ中で前記ターゲットをスパッタリングしてＣｕ膜またはＣｕ合金膜を形成するプラズマスパッタ装置であることを特徴とする請求項１に記載のＣｕ配線の製造方法。
  3. 前記第１工程では、リスパッタリングにより前記Ｃｕ膜またはＣｕ合金膜が主にトレンチ側壁部およびトレンチ底角部に形成され、さらに前記プラズマ生成ガスのイオンの作用により、前記トレンチ側壁部のＣｕ膜またはＣｕ合金膜が前記トレンチの底部の角部にリフローされ安定化されることを特徴とする請求項１または請求項２に記載のＣｕ配線の製造方法。
  4. 前記プラズマ生成ガスはＡｒガスであることを特徴とする請求項１から請求項３のいずれか１項に記載のＣｕ配線の製造方法。
  5. 前記Ｃｕ膜またはＣｕ合金膜を前記トレンチの上端よりも上に積み増すように形成し、その後、全面を研磨することにより前記Ｃｕ配線を製造することを特徴とする請求項１から請求項４のいずれか１項に記載のＣｕ配線の製造方法。
  6. 配線幅を規定するトレンチ幅が５０ｎｍ以上であることを特徴とする請求項１から請求項５のいずれか１項に記載のＣｕ配線の製造方法。
  7. 前記Ｃｕ合金膜を構成するＣｕ合金は、Ｃｕ−Ｍｎ、Ｃｕ−Ａｌ、Ｃｕ−Ｍｇ、Ｃｕ−Ａｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｐｂ、Ｃｕ−Ｚｎ、Ｃｕ−Ｐｔ、Ｃｕ−Ａｕ、Ｃｕ−Ｎｉ、Ｃｕ−Ｃｏ、およびＣｕ−Ｔｉから選択されるものであることを特徴とする請求項１から請求項６のいずれか１項に記載のＣｕ配線の製造方法。
  8. 前記バリア膜は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔａ／ＴａＮの２層膜、ＴａＣＮ膜、Ｗ膜、ＷＮ膜、ＷＣＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｖ膜、ＶＮ膜、Ｎｂ膜、ＮｂＮ膜からなる群から選択されるものであることを特徴とする請求項１から請求項７のいずれか１項に記載のＣｕ配線の製造方法。
  9. コンピュータ上で動作し、Ｃｕ配線製造システムを制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、請求項１から請求項８のいずれかのＣｕ配線の製造方法が行われるように、コンピュータに前記Ｃｕ配線製造システムを制御させることを特徴とする記憶媒体。
JP2014102456A 2014-05-16 2014-05-16 Ｃｕ配線の製造方法 Active JP6268036B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014102456A JP6268036B2 (ja) 2014-05-16 2014-05-16 Ｃｕ配線の製造方法
US14/701,555 US9406558B2 (en) 2014-05-16 2015-05-01 Cu wiring fabrication method and storage medium
KR1020150063921A KR101741896B1 (ko) 2014-05-16 2015-05-07 Cu 배선의 제조 방법 및 기억 매체
TW104115340A TWI651807B (zh) 2014-05-16 2015-05-14 Ｃｕ配線之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014102456A JP6268036B2 (ja) 2014-05-16 2014-05-16 Ｃｕ配線の製造方法

Publications (2)

Publication Number Publication Date
JP2015220315A JP2015220315A (ja) 2015-12-07
JP6268036B2 true JP6268036B2 (ja) 2018-01-24

Family

ID=54539122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014102456A Active JP6268036B2 (ja) 2014-05-16 2014-05-16 Ｃｕ配線の製造方法

Country Status (4)

Country Link
US (1) US9406558B2 (ja)
JP (1) JP6268036B2 (ja)
KR (1) KR101741896B1 (ja)
TW (1) TWI651807B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157784B2 (en) * 2016-02-12 2018-12-18 Tokyo Electron Limited Integration of a self-forming barrier layer and a ruthenium metal liner in copper metallization
WO2020085137A1 (ja) * 2018-10-22 2020-04-30 Dic株式会社 積層体、及び、積層体の製造方法
US11664271B2 (en) 2019-05-02 2023-05-30 International Business Machines Corporation Dual damascene with short liner
US11527437B2 (en) * 2020-09-15 2022-12-13 Applied Materials, Inc. Methods and apparatus for intermixing layer for enhanced metal reflow

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012684A (ja) * 1998-06-18 2000-01-14 Sony Corp 金属層の形成方法
JP2004289008A (ja) * 2003-03-24 2004-10-14 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2006148075A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
US7383629B2 (en) * 2004-11-19 2008-06-10 Endicott Interconnect Technologies, Inc. Method of making circuitized substrates utilizing smooth-sided conductive layers as part thereof
JP5023505B2 (ja) 2006-02-09 2012-09-12 東京エレクトロン株式会社 成膜方法、プラズマ成膜装置及び記憶媒体
JP5417754B2 (ja) 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP5392215B2 (ja) * 2010-09-28 2014-01-22 東京エレクトロン株式会社 成膜方法及び成膜装置
JP5767570B2 (ja) * 2011-01-27 2015-08-19 東京エレクトロン株式会社 Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
JP5788785B2 (ja) * 2011-01-27 2015-10-07 東京エレクトロン株式会社 Ｃｕ配線の形成方法および成膜システム
KR20140021628A (ko) * 2011-03-30 2014-02-20 도쿄엘렉트론가부시키가이샤 Cu 배선의 형성 방법

Also Published As

Publication number Publication date
TW201611184A (zh) 2016-03-16
KR20150131969A (ko) 2015-11-25
US20150332961A1 (en) 2015-11-19
TWI651807B (zh) 2019-02-21
JP2015220315A (ja) 2015-12-07
US9406558B2 (en) 2016-08-02
KR101741896B1 (ko) 2017-05-30

Similar Documents

Publication Publication Date Title
JP6257217B2 (ja) Ｃｕ配線構造の形成方法
JP5767570B2 (ja) Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
JP5392215B2 (ja) 成膜方法及び成膜装置
JP6139298B2 (ja) Ｃｕ配線の形成方法
WO2012133400A1 (ja) Ｃｕ配線の形成方法
JP5969306B2 (ja) Ｃｕ配線の形成方法
JP6268008B2 (ja) Ｃｕ配線の製造方法
JP6385856B2 (ja) Ｃｕ配線の形成方法および半導体装置の製造方法
JP5788785B2 (ja) Ｃｕ配線の形成方法および成膜システム
JP6268036B2 (ja) Ｃｕ配線の製造方法
JP2008210971A (ja) スパッタ成膜方法及びスパッタ成膜装置
US8859422B2 (en) Method of forming copper wiring and method and system for forming copper film
JP2017050304A (ja) 半導体装置の製造方法
JP6013901B2 (ja) Ｃｕ配線の形成方法
WO2014010333A1 (ja) Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体
JP2017135237A (ja) Ｃｕ配線の製造方法およびＣｕ配線製造システム
JP2016167545A (ja) ビアホール底のクリーニング方法および半導体装置の製造方法
KR101357531B1 (ko) Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170321

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171219

R150 Certificate of patent or registration of utility model

Ref document number: 6268036

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250