KR102008475B1 - Cu 배선의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

Cu 배선의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

정해진 패턴의 트렌치, 및 트렌치의 바닥에 형성된 비아를 가지는 막이 표면에 형성된 기판에 대하여, 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하는 방법으로서, 배리어막을 형성하는 공정(단계 2)과, 배리어막 표면에 Ru 등으로 이루어지는 피습윤층을 형성하는 공정(단계 3)과, 이어서, 피습윤층의 표면에 PVD에 의해 Cu계 시드막을 형성하는 공정(단계 4)과, 이어서, 기판을 가열하여, Cu계 시드막을 비아 내에 유입시켜 비아를 메우는 공정(단계 5)과, 이어서, 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을, 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, Cu계 막을 상기 트렌치 내에 매립하는 공정(단계 6)을 가진다.

Description

Cu 배선의 형성 방법 및 반도체 장치의 제조 방법
본 발명은, 기판에 형성된 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하는 Cu 배선의 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 웨이퍼(이하, 간단히 웨이퍼라고 기재함)에 성막 처리 또는 에칭 처리 등의 각종 처리를 반복 행하여 원하는 디바이스를 제조하지만, 최근 반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 대응하여 배선의 저저항화(도전성 향상) 및 일렉트로 마이그레이션 내성의 향상이 요구되고 있다.
이와 같은 점에 대응하여, 배선 재료에 알루미늄(Al) 또는 텅스텐(W)보다 도전성이 높고(저항이 낮고) 또한 일렉트로 마이그레이션 내성이 우수한 구리(Cu)가 이용되고 있다.
Cu 배선의 형성 방법으로서는, 웨이퍼에 형성된, 트렌치 및 비아를 가지는 층간 절연막의 전면(全面)에 탄탈 금속(Ta), 티탄(Ti), 질화 탄탈(TaN), 질화 티탄(TiN) 등으로 이루어지는 배리어막을 물리적 증착법(PVD)인 플라즈마 스퍼터로 형성하고, 배리어막의 위에 동일하게 플라즈마 스퍼터에 의해 Cu 시드막을 형성하고, 추가로 그 위에 Cu 도금을 실시하여 트렌치 및 홀을 완전히 매립하고, 웨이퍼 표면의 여분의 구리 박막 및 배리어막을 CMP(Chemical Mechanical Polishing) 처리에 의해 연마 처리하여 제거하는 기술이 제안되어 있다(예를 들면 특허 문헌 1).
그러나, 반도체 디바이스의 디자인 룰이 점점 미세화되고 있고, Cu는 배리어막에 대하여 습윤성이 나쁘고, 게다가 PVD는 스텝 커버리지가 본질적으로 낮기 때문에, 상기 특허 문헌 1에 개시된 기술에서는 Cu 시드층을 트렌치 및 홀 내에 양호하게 형성하는 것이 곤란하여, Cu 시드층이 트렌치 및 홀의 입구를 좁혀버린다. 그리고, 그 상태에서 Cu 도금을 실시하여 트렌치 및 홀 내에 Cu를 매립하면, 매립된 Cu막에 보이드가 생겨버린다.
이 때문에, 미세 배선의 매립성 향상을 목적으로 하여, Ta 또는 TaN으로 이루어지는 배리어막의 위에 Cu와의 습윤성이 양호한 Ru막을 스텝 커버리지가 본질적으로 양호한 화학적 증착법(CVD)으로 형성한 후, Cu를 매립하는 기술이 제안되고 있다(예를 들면 특허 문헌 2).
또한, 이와 같이 CVD로 Ru막을 형성한 후, 이온화 PVD(Ionized physical vapor deposition; iPVD)로 Cu막을 매립하는 기술도 제안되고 있다(예를 들면 특허 문헌 3).
이와 같이 PVD에 의해 Cu를 매립함으로써, 도금보다 불순물을 적게 할 수 있어 Cu 배선을 보다 저저항화할 수 있다.
또한, 비아 및 트렌치와 같은 오목부가 형성된 층간 절연막의 전면에 배리어막 및 Ru 등으로 이루어지는 피습윤층을 화학적 증착법(CVD)으로 형성한 후, PVD에 의해 Cu막을 성막하고, 그 후, 반도체 웨이퍼를 가열함으로써, 표면의 Cu를 리플로우시켜 오목부에 Cu를 매립하는 기술도 제안되고 있다(예를 들면 특허 문헌 4).
이러한 기술은 Cu막 대신에 Cu 합금막을 이용하여 오목부 내에 Cu 합금을 매립하는 경우에도 적용 가능하다.
일본특허공개공보 2006-148075호 일본특허공개공보 2010-021447호 일본특허공개공보 2012-169590호 일본특허공개공보 2009-105289호
상기 특허 문헌 3의 기술에 의해, 미세한 트렌치에 대하여 Cu를 매립할 수 있고, 또한 저저항의 Cu 배선을 형성할 수 있지만, 이 기술을 이용하여 트렌치와 비아가 형성되어 있는 듀얼 다마신 구조에 대하여 트렌치와 비아의 양방에 동시에 Cu를 매립하는 경우에는, 트렌치의 저부(底部)에 있어서 Cu가 알갱이를 형성해 버려, 비아로의 Cu 매립을 저해해 버릴 우려가 있다.
한편, 상기 특허 문헌 4의 기술은 미세한 트렌치에 대해서는 유효하지만, 1 매의 웨이퍼에는 다양한 폭의 트렌치가 혼재하고 있는 것이 있고, 폭이 넓은 트렌치에 대해서는 효율이 나쁘다.
따라서, 본 발명은 기판에 형성된 트렌치 및 비아에 대하여 양호한 매립성으로 또한 효율 좋게 Cu 또는 Cu 합금을 매립하여, 저저항의 Cu 배선을 형성할 수 있는 Cu 배선의 형성 방법 및 반도체 장치의 제조 방법을 제공한다.
즉, 본 발명의 제 1 관점에 의하면, 정해진 패턴의 트렌치, 및 상기 트렌치의 바닥에 형성된 비아를 가지는 막이 표면에 형성된 기판에 대하여, 상기 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서, 상기 막의 표면에 배리어막을 형성하는 것과, 이어서, 상기 배리어막 표면에 Cu 또는 Cu 합금이 습윤되는 금속 재료로 이루어지는 피습윤층을 형성하는 것과, 이어서, 상기 피습윤층의 표면에 PVD에 의해 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막을 형성하는 것과, 이어서, 상기 Cu계 시드막을 형성한 후의 기판을 가열하여, 상기 Cu계 시드막을 상기 비아 내에 유입시켜 상기 비아를 메우는 것과, 이어서, 상기 비아를 메운 후의 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을, 상기 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, 상기 Cu계 막을 상기 트렌치 내에 매립하는 것을 가지는 Cu 배선의 형성 방법이 제공된다.
본 발명의 제 2 관점에 의하면, 정해진 패턴의 트렌치가 형성되고, 또한 상기 트렌치의 저부와 하층 배선의 사이를 접속하는 비아를 가지는 층간 절연막이 형성된 기판에 대하여, 상기 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하여 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서, 상기 층간 절연막의 표면에 배리어막을 형성하는 것과, 이어서, 상기 배리어막 표면에 Cu 또는 Cu 합금이 습윤되는 금속 재료로 이루어지는 피습윤층을 형성하는 것과, 이어서, 피습윤층의 표면에 PVD에 의해 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막을 형성하는 것과, 이어서, 상기 Cu계 시드막을 형성한 후의 기판을 가열하여, 상기 Cu계 시드막을 상기 비아 내에 유입시켜 상기 비아를 메우는 것과, 이어서, 상기 비아를 메운 후의 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을, 상기 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, 상기 Cu계 막을 상기 트렌치 내에 매립하는 것과, 이어서, 전면을 연마하여 상기 트렌치 이외의 표면의 상기 Cu계 막, 상기 피습윤층 및 상기 배리어막을 제거하고, Cu 배선을 형성하는 것을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 3 관점에 의하면, 컴퓨터 상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 상기 제 1 관점의 Cu 배선의 형성 방법이 행해지도록, 컴퓨터로 상기 Cu 배선 형성 시스템을 제어시키는, 기억 매체가 제공된다.
본 발명에 의하면, Cu 또는 Cu 합금이 습윤되는 피습윤층을 형성한 후, Cu계 시드막을 형성하고, 가열함으로써, Cu계 시드막을 유동시켜 미세한 비아에 Cu 또는 Cu 합금을 용이하게 매립할 수 있다. 또한, 이와 같이 하여 비아의 매립을 행한 후에, Cu 또는 Cu 합금에 대하여 습윤성이 좋은 피습윤층의 위에서 유동 가능한 조건의 PVD에 의해 Cu계 막을 성막하여 Cu계 막을 트렌치에 매립하므로, 비아로의 매립 저해 등의 문제를 발생시키지 않고 양호한 매립성을 얻을 수 있다. 또한, 이와 같이 PVD로 Cu 또는 Cu 합금을 매립하므로 도금보다 불순물을 적게 할 수 있어, Cu 배선을 보다 저저항화할 수 있다. 또한, 가열에 의해 Cu계 시드막을 유동시켜 매립하는 것은 비아만이기 때문에, 폭이 넓은 트렌치에 리플로우를 행하는 경우와 같은 효율이 나쁜 처리를 행할 필요가 없어 고효율이다.
Cu계 막을 성막하기 위한 PVD로서는 고온의 이온화 PVD가 바람직하다. 고온의 이온화 PVD로 Cu계 막을 성막함으로써, Cu 또는 Cu 합금의 결정 사이즈를 크게 할 수 있어, Cu 배선을 한층 저저항화할 수 있다.
도 1은 본 발명의 일실시 형태에 따른 Cu 배선의 형성 방법을 나타내는 순서도이다.
도 2는 본 발명의 일실시 형태에 따른 Cu 배선의 형성 방법을 설명하기 위한 공정 단면도이다.
도 3은 Cu 시드막을 형성한 후, 400℃로 가열하여 리플로우 처리를 행한 후의 단면 상태를 나타내는 TEM 사진이다.
도 4는 리플로우 처리 후, iPVD에 의해 트렌치에 Cu를 매립한 후의 단면 상태를 나타내는 TEM 사진이다.
도 5는 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 적합한 멀티 챔버 타입의 성막 시스템의 일례를 나타내는 평면도이다.
도 6은 도 5의 성막 시스템에 탑재된, Cu계 막을 형성하기 위한 Cu계 막 성막 장치를 나타내는 단면도이다.
도 7은 도 5의 성막 시스템에 탑재된, 라이너막을 형성하기 위한 라이너막 성막 장치를 나타내는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대하여 구체적으로 설명한다.
<Cu 배선의 제조 방법의 일실시 형태>
먼저, 본 발명의 Cu 배선의 제조 방법의 일실시 형태에 대하여 도 1의 순서도 및 도 2의 공정 단면도를 참조하여 설명한다. 본 실시 형태에서는 트렌치 및 비아에 일괄하여 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성한다.
먼저, 하층 배선(211)을 포함하는 하부 구조(201)(상세는 생략)의 위에 SiO2막, 저유전율(Low-k)막(SiCO, SiCOH 등) 등으로 이루어지는 층간 절연막(202)이 형성되고, 층간 절연막(202)에 트렌치(203) 및 비아(204)가 정해진 패턴으로 형성된 웨이퍼(W)를 준비한다(단계 1, 도 2의 (a)). 비아(204)는 트렌치(203)의 저부로부터 하층 배선(211)에 걸쳐 형성되어 있다. 이와 같은 웨이퍼(W)는 Degas 프로세스 또는 Pre-Clean 프로세스에 의해, 절연막 표면의 수분 및 에칭/애싱 시의 잔사를 제거하는 것이 바람직하다.
다음에, 트렌치(203) 및 비아(204)의 표면을 포함하는 전면에 Cu의 확산을 억제하는 배리어막(205)을 성막한다(단계 2, 도 2의 (b)).
배리어막(205)으로서는, Cu에 대하여 높은 배리어성을 가지고, 저저항인 것이 바람직하며, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막, Mn막을 적합하게 이용할 수 있다. 또한, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막 등을 이용할 수도 있다. 배리어막은, 예를 들면, 웨이퍼에 이온을 인입하면서 성막하는 이온화 PVD(Ionized Physical Vapor Deposition; iPVD)에 의해 성막될 수 있다. 또한, 통상의 스퍼터, 이온 플레이팅 등의 다른 PVD로 성막할 수도 있고, CVD 또는 ALD(Atomic Layer Deposition)로 성막할 수도 있다. CVD 또는 ALD는 플라즈마를 이용해도 된다.
Cu 배선을 보다 저저항화하는 관점으로부터, 배리어막은 얇게 형성하는 것이 바람직하고, 1 ∼ 10 nm가 바람직하다. Mn막은 층간 절연막(202) 중의 Si와 반응하여 실리케이트화하고 배리어막(205)을 자기(自己) 정합 배리어막으로 하여 층간 절연막(202)측에 형성할 수 있기 때문에, Cu 배선 중의 Cu의 체적을 증가시킬 수 있어 Cu 배선을 저저항화하는 효과가 높다. 이 때문에, Cu 배선을 저저항화하는 관점으로부터는 Mn막이 바람직하다.
Mn막은 CVD 또는 ALD에 의해 성막하는 것이 적합하다. CVD 및 ALD에 의한 Mn막을 성막하는 성막 방법으로서는 일본특허공개공보 2014-135465에 기재된 것을 이용할 수 있다.
이어서, 배리어막(205)의 위에 Cu 또는 Cu 합금에 대한 습윤성을 확보하기 위한 피습윤층인 라이너막(206)을 형성한다(단계 3, 도 2의 (c)). 라이너막(206)으로서는 Cu에 대한 습윤성이 특히 양호한 Ru막 또는 Co막을 적합하게 이용할 수 있다.
피습윤층인 라이너막(206)은 Cu 또는 Cu 합금에 대하여 양호한 습윤성을 가지고 있기 때문에, 후술하는 바와 같이, Cu계 막을 리플로우 처리할 때 및 PVD에 의해 Cu계 막을 매립할 때에 Cu 또는 Cu 합금의 양호한 유동성(이동성)을 확보할 수 있다. 라이너막(206)은, 매립하는 Cu의 체적을 최대한 크게 하여 배선을 저저항으로 하는 관점으로부터, 예를 들면 1 ∼ 5 nm로 얇게 형성하는 것이 바람직하다.
라이너막(206)은 CVD에 의해 형성하는 것이 적합하다. 이에 의해, 양호한 스텝 커버리지로 보다 얇은 막 두께로 성막하는 것이 가능해진다. 라이너막(206)으로서 Ru막을 이용하는 경우에는, 예를 들면 루테늄카르보닐(Ru3(CO)12)을 성막 원료로서 이용하여 열 CVD에 의해 성막하는 것이 바람직하다. 루테늄카르보닐 이외의 다른 성막 원료, 예를 들면 (시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 펜타디에닐 화합물을 이용할 수도 있다. 또한, CVD 대신에 원자층 퇴적법(ALD)을 이용할 수도 있다. 또한, PVD로 성막할 수도 있다. Co막을 이용하는 경우도 동일하게 CVD, ALD, PVD로 성막할 수 있다.
다음에, PVD에 의해 라이너막(206)의 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막(207)을 형성한다(단계 4, 도 2의 (d)). 이 Cu계 시드막(207)은, 다음의 리플로우 처리에 의해 비아(204)에 매립하는 Cu 또는 Cu 합금을 확보하기 위한 것이다. 따라서, Cu계 시드막(207)의 막 두께는 비아(204)를 매립할 만큼의 약간의 양에 대응하는 막 두께이면 되고, 예를 들면 1 ∼ 40 nm 정도의 두께로 충분하다. 또한, 리플로우에 의해 비아(204)가 매립되면 되기 때문에, Cu계 시드막(207)은 연속막일 필요도 없다.
또한, Cu계 시드막(207)으로서 Cu 합금을 이용하는 경우에는, 대표적인 것으로서 Cu-Al, Cu-Mn을 들 수 있다. 또한, 다른 Cu 합금으로서 Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co, Cu-Ti 등을 이용할 수 있다.
Cu계 시드막(207)은 트렌치(203) 및 비아(204)의 내벽에 형성되어 있으면 되고 오버행 등을 고려할 필요가 없기 때문에, PVD의 방법은 제한이 없지만, Cu계 시드막(207)에 의해 비아(204) 또는 트렌치(203)가 막혀 버리면, 다음의 리플로우 처리를 행할 수 없으므로, 트렌치(203) 또는 비아(204)가 막혀 버리지 않는 막 두께 및 커버리지일 필요가 있고, 그 점으로부터는 웨이퍼에 이온을 인입하면서 성막하는 iPVD가 바람직하다.
Cu계 시드막(207)을 형성한 후, 웨이퍼(W)를 가열하여 리플로우 처리를 행한다(단계 5, 도 2의 (e)). 이 리플로우 처리에 의해, Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막(207)을 비아(204) 내에 유입시켜, 비아(204)를 매립한다. 리플로우 처리의 가열 온도는 200 ∼ 400℃의 범위가 바람직하다. 200℃보다 낮으면 Cu계 시드막(207)이 유동하기 어렵고, 400℃보다 높아지면 Cu계 시드막(207)을 구성하는 Cu 또는 Cu 합금이 응집하기 쉬워지고, 또한 하지(下地)의 Low-k막 등으로 이루어지는 층간 절연막(202)에 악영향을 미칠 우려가 있다. 또한, 단계 4의 Cu계 시드막의 형성 및 단계 5의 리플로우 처리를 1 회 행한 것만으로는 트렌치의 매립이 불충분한 경우, 단계 4와 단계 5를 복수회 반복해도 된다.
리플로우 처리는, 예를 들면, 챔버 내의 스테이지에 웨이퍼를 배치하고, 챔버 내에 불활성 가스, 예를 들면 Ar 가스 또는 N2 가스 또는 H2 가스를 도입하면서 배기하고, 챔버 내를 정해진 진공 분위기로 유지하고, 스테이지에 매설된 저항 히터에 의해 웨이퍼를 가열함으로써 행할 수 있다.
실제로 층간 절연막에 트렌치 및 비아를 형성한 웨이퍼에 TaN 배리어막 및 Ru 라이너막을 형성하고 Cu 시드막을 형성한 후, 400℃로 가열하여 리플로우 처리를 행한 결과, 도 3의 투과형 현미경(TEM) 사진에 나타내는 바와 같이, 비아에 Cu가 완전히 매립되어 있는 것이 확인되었다.
리플로우 처리 후, Cu 또는 Cu 합금에 대하여 습윤성이 좋은 라이너막(206)의 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막(208)을 라이너막(206) 상에서 유동 가능한 조건의 PVD에 의해 형성하여, Cu계 막(208)을 트렌치(203) 내에 매립한다(단계 6, 도 2의 (f)). 이 때의 성막은 라이너막(206) 상에서의 Cu 또는 Cu 합금의 유동성을 비교적 용이하게 확보할 수 있는 iPVD를 이용하는 것이 바람직하다.
통상의 PVD 성막의 경우에는 Cu의 응집에 의해 트렌치 및 홀의 개구를 막는 오버행이 생기기 쉽지만, 웨이퍼에 이온을 인입하면서 성막하는 iPVD를 이용하고 웨이퍼에 인가하는 바이어스 파워를 조정하여, Cu 이온의 성막 작용과 플라즈마 생성 가스의 이온(Ar 이온)에 의한 에칭 작용을 제어함으로써, Cu 또는 Cu 합금에 대한 습윤성이 높은 라이너막(206) 상에서 Cu 또는 Cu 합금을 응집시키지 않고 이동시켜 오버행의 생성을 억제할 수 있어, 좁은 개구의 트렌치 및 홀이더라도 보이드 등이 발생하지 않는 양호한 매립성을 얻을 수 있다. 이 때, Cu의 유동성을 가지게 하여 양호한 매립성을 얻는 관점으로부터, Cu가 마이그레이트하는 고온 프로세스(65 ∼ 350℃, 바람직하게는 230 ∼ 300℃)가 적합하다. 또한, 이와 같이 고온 프로세스로 PVD 성막함으로써 Cu 결정립을 성장시킬 수 있어, Cu 배선의 저항을 낮게 할 수 있다.
그런데, 이상과 같은 방법으로 트렌치와 비아의 양방을 동시에 매립하는 경우에는, 트렌치의 저부에 있어서 Cu가 알갱이를 형성해 버려 비아로의 Cu 매립을 저해해 버릴 우려가 있지만, 본 실시 형태에서는, 단계 5의 리플로우 처리에 의해 이미 비아(204)가 매립되어 있기 때문에, 그와 같은 문제는 생기지 않는다.
또한, 이 공정에서는, 트렌치(203)의 개구 폭이 작은 경우에는 거의 완전히 Cu 또는 Cu 합금을 매립할 수 있지만, 개구 폭이 큰 경우 등에서 다소의 오목부가 생기는 것은 허용된다. 또한, Cu계 막(208)의 성막 시에 있어서의 처리 용기 내의 압력(프로세스 압력)은 1 ∼ 100 mTorr(0.133 ∼ 13.3 Pa)가 바람직하고, 35 ∼ 90 mTorr(4.66 ∼ 12.0 Pa)가 보다 바람직하다.
Cu계 막(208)으로서 Cu 합금을 이용하는 경우에는, 대표적인 것으로서 Cu-Al, Cu-Mn을 들 수 있다. 또한, 다른 Cu 합금으로서 Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co, Cu-Ti 등을 이용할 수 있다.
실제로, 리플로우 처리를 행하여 비아를 매립한 후, iPVD에 의해 고온 조건에서 Cu막을 성막하여 트렌치의 매립을 행한 결과, 도 4의 TEM 사진에 나타내는 바와 같이 트렌치에 Cu가 완전히 매립되어 있는 것이 확인되었다.
이와 같이 트렌치(203) 내에도 Cu 또는 Cu 합금을 매립한 후, 필요에 따라 그 후의 평탄화 처리에 대비하여 Cu계 막(208)의 위에 Cu 또는 Cu 합금으로 이루어지는 부가층(209)을 형성한다(단계 7, 도 2의 (g)). 부가층(209)은 Cu계 막(208)에 이어서 iPVD 등의 PVD에 의해 Cu계 막을 성막함으로써 형성할 수 있다. 또한, Cu 도금을 실시함으로써 형성해도 된다.
이 다음에, CMP(Chemical Mechanical Polishing)에 의해 웨이퍼(W) 표면의 부가층(209), Cu계 막(208), 라이너막(206), 배리어막(205)을 제거하여 평탄화한다(단계 8, 도 2의 (h)). 이에 의해 Cu 배선(210)이 형성된다.
이상과 같이, 본 실시 형태에 따르면, Cu 또는 Cu 합금이 습윤되는 피습윤층인 라이너막(206)을 형성한 후, Cu계 시드막(207)을 형성하고 가열하여 리플로우 처리를 행함으로써 Cu계 시드막(207)을 유동시켜, 미세한 비아(204)에 Cu 또는 Cu 합금을 용이하게 매립할 수 있다. 또한, 이와 같이 하여 리플로우 처리에 의해 비아(204)의 매립을 행한 후에, Cu 또는 Cu 합금에 대하여 습윤성이 좋은 라이너막(206)의 위에서 유동 가능한 조건의 PVD, 적합하게는 고온의 iPVD에 의해 Cu계 막(208)을 성막하여 Cu계 막(208)을 트렌치(203)에 매립하므로, 비아(204)로의 매립 저해 등의 문제를 발생시키지 않고 양호한 매립성을 얻을 수 있다. 또한, 이와 같이 PVD로 Cu 또는 Cu 합금을 매립하므로 도금보다 불순물을 적게 할 수 있어, Cu 배선을 보다 저저항화할 수 있다. 또한, 고온의 iPVD로 성막함으로써 Cu 또는 Cu 합금의 결정 사이즈를 크게 할 수 있어, Cu 배선을 한층 저저항화할 수 있다. 그리고, 리플로우로 매립하는 것은 비아(204)만이기 때문에, 폭이 넓은 트렌치에 리플로우를 행하는 경우와 같은 효율이 나쁜 처리를 행할 필요가 없어, 고효율이다. 즉, 리플로우 처리와 PVD에 의한 매립(드라이 필)을 적절하게 조합함으로써, 트렌치(203) 및 비아(204)에 대하여 양호한 매립성으로 Cu 또는 Cu 합금을 효율 좋게 매립하여, 저저항의 Cu 배선을 형성할 수 있다.
<성막 시스템>
다음에, 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 이용되는 성막 시스템에 대하여 설명한다. 도 5는 그와 같은 성막 시스템의 일례를 나타내는 개략도이다.
성막 시스템(1)은 배리어막 성막 및 라이너막 성막을 위한 제 1 처리부(2)와, Cu막 성막을 위한 제 2 처리부(3)와, 반입반출부(4)를 가지고 있고, 정해진 패턴의 트렌치 및 비아가 형성된 웨이퍼(W)에 대하여, 배리어막의 성막부터 부가층의 형성까지를 행하는 것이다.
제 1 처리부(2)는 제 1 진공 반송실(11)과, 이 제 1 진공 반송실(11)의 벽부에 접속된, 2 개의 배리어막 성막 장치(12a, 12b) 및 2 개의 라이너막 성막 장치(14a, 14b)를 가지고 있다. 배리어막 성막 장치(12a) 및 라이너막 성막 장치(14a)와 배리어막 성막 장치(12b) 및 라이너막 성막 장치(14b)는 선대칭의 위치에 배치되어 있다.
제 1 진공 반송실(11)의 다른 벽부에는 웨이퍼(W)의 디가스 처리를 행하는 디가스실(5a, 5b)이 접속되어 있다. 또한, 제 1 진공 반송실(11)의 디가스실(5a와 5b)의 사이의 벽부에는, 제 1 진공 반송실(11)과 후술하는 제 2 진공 반송실(21)의 사이에서 웨이퍼(W)의 전달을 행하는 전달실(5)이 접속되어 있다.
배리어막 성막 장치(12a, 12b), 라이너막 성막 장치(14a, 14b), 디가스실(5a, 5b) 및 전달실(5)은 제 1 진공 반송실(11)의 각 변에 게이트 밸브(G)를 개재하여 접속되고, 이들은 대응하는 게이트 밸브(G)의 개폐에 의해 제 1 진공 반송실(11)에 대하여 연통·차단된다.
제 1 진공 반송실(11) 내는 정해진 진공 분위기로 유지되도록 되어 있고, 그 안에는 웨이퍼(W)를 반송하는 제 1 반송 기구(16)가 마련되어 있다. 이 제 1 반송 기구(16)는, 제 1 진공 반송실(11)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(17)와, 그 선단에 마련된 웨이퍼(W)를 지지하는 2 개의 지지 암(18a, 18b)을 가진다. 제 1 반송 기구(16)는 웨이퍼(W)를 배리어막 성막 장치(12a, 12b), 라이너막 성막 장치(14a, 14b), 디가스실(5a, 5b) 및 전달실(5)에 대하여 반입반출한다.
제 2 처리부(3)는 제 2 진공 반송실(21)과, 이 제 2 진공 반송실(21)의 벽부에 접속된, iPVD 장치로서 구성되는 2 개의 Cu계 막 성막 장치(22a, 22b) 및 iPVD 장치로서 구성되는 2 개의 Cu계 시드막 성막 장치(24a, 24b)를 가지고 있다. Cu계 막 성막 장치(22a) 및 Cu계 시드막 성막 장치(24a)와, Cu계 막 성막 장치(22b) 및 Cu계 시드막 성막 장치(24b)는 선대칭의 위치에 배치되어 있다.
제 2 진공 반송실(21)의 제 1 처리부(2)측의 2 변에 대응하는 벽부에는 각각 상기 디가스실(5a, 5b)이 접속되고, 디가스실(5a와 5b)의 사이의 벽부에는 상기 전달실(5)이 접속되어 있다. 즉, 전달실(5) 및 디가스실(5a 및 5b)은 모두 제 1 진공 반송실(11)과 제 2 진공 반송실(21)의 사이에 마련되고, 전달실(5)의 양측에 디가스실(5a 및 5b)이 배치되어 있다. 또한, 제 2 진공 반송실(21)의 반입반출부(4)측의 벽부에는 대기 반송 및 진공 반송 가능한 로드록실(6)이 접속되어 있다.
Cu계 막 성막 장치(22a, 22b), Cu계 시드막 성막 장치(24a, 24b), 디가스실(5a, 5b) 및 로드록실(6)은 제 2 진공 반송실(21)의 각 벽부에 게이트 밸브(G)를 개재하여 접속되고, 이들은 대응하는 게이트 밸브를 개방함으로써 제 2 진공 반송실(21)과 연통되고, 대응하는 게이트 밸브(G)를 닫음으로써 제 2 진공 반송실(21)로부터 차단된다. 또한, 전달실(5)은 게이트 밸브를 개재하지 않고 제 2 반송실(21)에 접속되어 있다.
제 2 진공 반송실(21) 내는 정해진 진공 분위기로 유지되도록 되어 있고, 그 안에는 Cu계 막 성막 장치(22a, 22b), Cu계 시드막 성막 장치(24a, 24b), 디가스실(5a, 5b), 로드록실(6) 및 전달실(5)에 대하여 웨이퍼(W)의 반입반출을 행하는 제 2 반송 기구(26)가 마련되어 있다. 이 제 2 반송 기구(26)는, 제 2 진공 반송실(21)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(27)를 가지고, 그 회전·신축부(27)의 선단에 웨이퍼(W)를 지지하는 2 개의 지지 암(28a, 28b)이 마련되어 있고, 이들 2 개의 지지 암(28a, 28b)은 서로 반대 방향을 향하도록 회전·신축부(27)에 장착되어 있다.
반입반출부(4)는 로드록실(6)을 사이에 두고 제 2 처리부(3)와 반대측에 마련되어 있고, 로드록실(6)이 접속되는 대기 반송실(31)을 가지고 있다. 대기 반송실(31)의 상부에는 청정 공기의 다운 플로우를 형성하기 위한 필터(도시 생략)가 마련되어 있다. 로드록실(6)과 대기 반송실(31)의 사이의 벽부에는 게이트 밸브(G)가 마련되어 있다. 대기 반송실(31)의 로드록실(6)이 접속된 벽부와 대향하는 벽부에는 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2 개의 접속 포트(32, 33)가 마련되어 있다. 또한, 대기 반송실(31)의 측면에는 웨이퍼(W)의 얼라인먼트를 행하는 얼라인먼트실(34)이 마련되어 있다. 대기 반송실(31) 내에는 캐리어(C)에 대한 웨이퍼(W)의 반입반출 및 로드록실(6)에 대한 웨이퍼(W)의 반입반출을 행하는 대기 반송용 반송 기구(36)가 마련되어 있다. 이 대기 반송용 반송 기구(36)는 2 개의 다관절 암을 가지고 있고, 캐리어(C)의 배열 방향을 따라 레일(38) 상을 주행 가능하게 되어 있어, 각각의 선단의 핸드(37) 상에 웨이퍼(W)를 실어 그 반송을 행하도록 되어 있다.
또한, Cu계 막 성막 장치(22a, 22b)는 웨이퍼(W)를 가열하는 것이 가능하게 되어 있어, 이들을 리플로우 처리 시의 가열 장치로서 이용할 수 있다. 물론, 웨이퍼를 가열 가능한 다른 장치, 예를 들면 디가스실(5a, 5b)을 가열 장치로서 이용해도 되고, 별개로 가열 장치를 마련해도 된다.
이 성막 시스템(1)은 이 성막 시스템(1)의 각 구성부를 제어하기 위한 제어부(40)를 가지고 있다. 이 제어부(40)는 각 구성부의 제어를 실행하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(41)와, 오퍼레이터가 성막 시스템(1)을 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드, 또는 성막 시스템(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(42)와, 성막 시스템(1)에서 실행되는 처리를 프로세스 컨트롤러(41)의 제어로 실현하기 위한 제어 프로그램, 또는 각종 데이터 및 처리 조건에 따라 처리 장치의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 처리 레시피가 저장된 기억부(43)를 구비하고 있다. 또한, 유저 인터페이스(42) 및 기억부(43)는 프로세스 컨트롤러(41)에 접속되어 있다. 상기 처리 레시피는 기억부(43) 안의 기억 매체(43a)에 기억되어 있다. 기억 매체는 하드 디스크여도 되고, CDROM, DVD, 플래시 메모리 등의 가반성(可搬性)의 것이어도 된다. 또한, 다른 장치로부터, 예를 들면 전용 회선을 거쳐 레시피를 적절히 전송시키도록 해도 된다. 그리고, 필요에 따라 유저 인터페이스(42)로부터의 지시 등으로 임의의 레시피를 기억부(43)로부터 호출하여 프로세스 컨트롤러(41)에 실행시킴으로써, 프로세스 컨트롤러(41)의 제어 하에서 성막 시스템(1)에서의 원하는 처리가 행해진다.
이와 같은 성막 시스템(1)에 있어서는, 캐리어(C)로부터 대기 반송용 반송 기구(36)에 의해 정해진 패턴의 트렌치 및 비아를 가지는 웨이퍼(W)를 취출하고, 로드록실(6)에 반송하여, 그 로드록실을 제 2 진공 반송실(21)과 동일한 정도의 진공도로 감압한 후, 제 2 반송 기구(26)에 의해 로드록실의 웨이퍼(W)를 제 2 진공 반송실(21)을 거쳐 디가스실(5a 또는 5b)에 반송하여, 웨이퍼(W)의 디가스 처리를 행한다.
그 후, 제 1 반송 기구(16)에 의해 디가스실의 웨이퍼(W)를 취출하고, 제 1 진공 반송실(11)을 거쳐 배리어막 성막 장치(12a 또는 12b)에 반입하여, 배리어막을 성막한다.
배리어막 성막 후, 제 1 반송 기구(16)에 의해 배리어막 성막 장치(12a 또는 12b)로부터 웨이퍼(W)를 취출하고, 라이너막 성막 장치(14a 또는 14b)에 반입하여, 라이너막으로서 예를 들면 Ru막을 성막한다.
라이너막 성막 후, 제 1 반송 기구(16)에 의해 라이너막 성막 장치(14a 또는 14b)로부터 웨이퍼(W)를 취출하여, 전달실(5)에 반송한다. 그 후, 제 2 반송 기구(26)에 의해 웨이퍼(W)를 취출하고, 제 2 진공 반송실(21)을 거쳐 Cu계 시드막 성막 장치(24a 또는 24b)에 반입하여, iPVD에 의해 Cu계 시드막을 형성한다. 또한, Cu계 시드막을 형성할 때에는 매립성을 고려할 필요가 없기 때문에, 웨이퍼(W)를 가열하지 않고 성막을 행한다.
그 후, 제 2 반송 기구(26)에 의해 웨이퍼(W)를 취출하고, Cu계 막 성막 장치(22a 또는 22b)에 반입하여, 웨이퍼(W)를 가열하고, 리플로우 처리를 행하여, Cu계 시드막을 비아에 유입시켜 비아의 매립을 행한다.
리플로우 처리 후, 계속해서, 리플로우 처리를 행한 Cu계 막 성막 장치에서 웨이퍼(W)에 대하여 고온의 iPVD에 의해 Cu계 막을 형성하여, 트렌치 내에 Cu 또는 Cu 합금을 매립한다.
그 후, Cu계 막의 위에 부가층을 형성하는데, 부가층의 형성은 동일한 Cu계 막 성막 장치(22a 또는 22b) 내에서 Cu 합금막을 연속하여 형성함으로써 행할 수 있다. 부가층을 형성할 때에는 매립성을 고려할 필요가 없기 때문에, Cu계 시드막 성막 장치(24a 또는 24b)에 의해 부가층을 형성해도 된다.
부가층의 형성 후, 웨이퍼(W)를 로드록실(6)에 반송하고, 그 로드록실을 대기압으로 되돌린 후, 대기 반송용 반송 기구(36)에 의해 Cu막이 형성된 웨이퍼(W)를 취출하여, 캐리어(C)로 되돌린다. 이와 같은 처리를 캐리어 내의 웨이퍼(W)의 수만큼 반복한다. 부가층 형성 후의 웨이퍼(W)는 CMP 장치에 반송되어 CMP 처리가 행해지고, Cu 배선이 형성된다.
성막 시스템(1)에 따르면, 대기 개방하지 않고 진공 중에서 배리어막, 라이너막, Cu계 시드막의 형성, 리플로우 처리, Cu계 막 및 부가층의 형성을 행하므로, 각 처리 시에 표면의 산화를 극력 억제할 수 있어, 고성능의 Cu 배선을 얻을 수 있다.
또한, 부가층은 Cu 도금으로 형성할 수도 있으며, 그 경우에는, Cu계 막을 성막 후, 웨이퍼(W)를 성막 시스템(1)으로부터 반출하여, 도금 장치에서 Cu 도금을 실시하고, 계속해서 CMP 장치에서 CMP 처리가 행해진다.
또한, Cu계 시드막의 형성에는 웨이퍼(W)의 가열이 필요없고, Cu계 막 성막에는 웨이퍼(W)를 가열하기 때문에, 스루풋을 양호하게 하는 관점으로부터, Cu계 시드막 성막 장치(24a, 24b)와 Cu계 막 성막 장치(22a, 22b)를 별개의 장치로 하고 있지만, 동일한 장치로 하여 온도를 변경하도록 해도 된다. 그 경우에는 Cu계 시드막의 성막, 리플로우 처리 및 Cu계 막의 성막을 동일한 장치에서 행하는 것이 가능해진다.
다음에, 성막 시스템의 주요 장치에 대하여 설명한다.
<Cu계 막 성막 장치>
다음에, 본 발명에 있어서 주요 공정인 Cu계 막의 형성에 이용하는 Cu계 막 성막 장치(22a, 22b)의 적합한 예에 대하여 설명한다. 도 6은 Cu계 막 성막 장치의 일례를 나타내는 단면도이다.
여기서는, Cu계 막 성막 장치를 구성하는 iPVD 성막 장치로서 ICP(Inductively Coupled Plasma)형 플라즈마 스퍼터 장치를 예로서 설명한다.
도 6에 나타내는 바와 같이, 이 Cu계 막 성막 장치(22a(22b))는 통 형상으로 성형된 금속제의 처리 용기(51)를 가지고 있다. 이 처리 용기(51)는 접지되고, 그 저부(52)에는 배기구(53)가 마련되어 있고, 배기구(53)에는 배기관(54)이 접속되어 있다. 배기관(54)에는 압력 조정을 행하는 스로틀 밸브(55) 및 진공 펌프(56)가 접속되어 있고, 처리 용기(51) 내가 진공 배기 가능하게 되어 있다. 또한 처리 용기(51)의 저부(52)에는 처리 용기(51) 내로 정해진 가스를 도입하는 가스 도입구(57)가 마련된다. 이 가스 도입구(57)에는 가스 공급 배관(58)이 접속되어 있고, 가스 공급 배관(58)에는 플라즈마 생성용(여기용) 가스로서 희가스, 예를 들면 Ar 가스 및 다른 필요한 가스 예를 들면 N2 가스 등을 공급하기 위한 가스 공급원(59)이 접속되어 있다. 또한, 가스 공급 배관(58)에는 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(60)가 개재 장착되어 있다.
처리 용기(51) 내에는 웨이퍼(W)의 배치 기구(62)가 마련된다. 이 배치 기구(62)는 원판 형상으로 성형된 도전성의 배치대(63)와, 이 배치대(63)를 지지하는 중공 통체 형상의 지주(64)를 가지고 있다. 배치대(63)는 지주(64)를 개재하여 접지되어 있다. 배치대(63)의 안에는 냉각 재킷(65)과, 그 위에 마련된 저항 히터(87)가 매립되어 있다. 배치대(63)에는 열전대(도시 생략)가 마련되어 있고, 이 열전대에서 검출된 온도에 기초하여 냉각 재킷(65) 및 저항 히터(87)에 의한 웨이퍼 온도의 제어를 행한다.
배치대(63)의 상면측에는 유전체 부재(66a)의 안에 전극(66b)이 매립되어 구성된 얇은 원판 형상의 정전 척(66)이 마련되어 있고, 웨이퍼(W)를 정전력에 의해 흡착 유지할 수 있도록 되어 있다. 또한, 지주(64)의 하부는 처리 용기(51)의 저부(52)의 중심부에 형성된 삽입 통과홀(67)을 관통하여 하방으로 연장되어 있다. 지주(64)는 승강 기구(도시 생략)에 의해 상하 이동 가능하게 되어 있고, 이에 의해 배치 기구(62)의 전체가 승강된다.
지주(64)를 둘러싸도록, 신축 가능한 금속 벨로우즈(68)가 마련되어 있고, 이 금속 벨로우즈(68)는 그 상단이 배치대(63)의 하면에 기밀하게 접합되고, 또한 하단이 처리 용기(51)의 저부(52)의 상면에 기밀하게 접합되어 있어, 처리 용기(51) 내의 기밀성을 유지하면서 배치 기구(62)의 승강 이동을 허용하도록 되어 있다.
또한, 저부(52)에는 상방을 향하여 예를 들면 3 개(2 개만 도시)의 지지 핀(69)이 연직으로 마련되어 있고, 또한, 이 지지 핀(69)에 대응시켜 배치대(63)에 핀 삽입 통과홀(70)이 형성되어 있다. 따라서, 배치대(63)를 강하시켰을 때에, 핀 삽입 통과홀(70)을 관통한 지지 핀(69)의 상단부에서 웨이퍼(W)를 받아, 그 웨이퍼(W)를 외부로부터 침입하는 반송 암(도시 생략)과의 사이에서 이동 배치할 수 있다. 처리 용기(51)의 하부 측벽에는 반송 암을 침입시키기 위하여 반출 입구(71)가 마련되고, 이 반출 입구(71)에는 개폐 가능하게 이루어진 게이트 밸브(G)가 마련되어 있다.
정전 척(66)의 전극(66b)에는 급전 라인(72)을 개재하여 척용 전원(73)이 접속되어 있고, 이 척용 전원(73)으로부터 전극(66b)에 직류 전압을 인가함으로써, 웨이퍼(W)가 정전력에 의해 흡착 유지된다. 또한, 급전 라인(72)에는 바이어스용 고주파 전원(74)이 접속되어 있고, 이 급전 라인(72)을 거쳐 정전 척(66)의 전극(66b)에 대하여 바이어스용의 고주파 전력을 공급하여, 웨이퍼(W)에 고주파 바이어스가 인가된다. 이 고주파 바이어스의 주파수는 400 kHz ∼ 60 MHz가 바람직하고, 예를 들면 13.56 MHz가 채용된다.
처리 용기(51)의 천장부에는 유전체로 이루어지는 고주파 투과성의 투과판(76)이 씰 부재(77)를 개재하여 기밀하게 마련되어 있다. 이 투과판(76)의 상부에, 처리 용기(51) 내의 처리 공간(S)에 플라즈마 여기용 가스로서의 희가스, 예를 들면 Ar 가스를 플라즈마화하여 플라즈마를 발생하기 위한 플라즈마 발생원(78)이 마련된다.
플라즈마 발생원(78)은 투과판(76)에 대응하여 마련된 유도 코일(80)을 가지고 있고, 이 유도 코일(80)에는 플라즈마 발생용의 예를 들면 13.56 MHz의 고주파 전원(81)이 접속되어 있어, 유도 코일(80)에 고주파 전력이 공급됨으로써, 상기 투과판(76)을 개재하여 처리 공간(S)에 유도 전계를 형성하도록 되어 있다.
또한, 투과판(76)의 바로 아래에는, 도입된 고주파 전력을 확산시키는 금속제의 배플 플레이트(82)가 마련된다. 배플 플레이트(82)의 하부에는, 상기 처리 공간(S)의 상부 측방을 둘러싸도록 하여 빈 원뿔대 형상을 이루는 Cu 또는 Cu 합금으로 이루어지는 타깃(83)이 마련되어 있고, 이 타깃(83)에는 Ar 이온을 끌어당기기 위한 직류 전력을 인가하는 가변 직류 전원(84)이 접속되어 있다. 이 전원은 교류 전원을 이용해도 된다.
또한, 타깃(83)의 외주측에는 이것에 자계를 부여하기 위한 자석(85)이 마련되어 있다. 타깃(83)은 플라즈마 중의 Ar 이온에 의해 Cu의 금속 원자 혹은 금속 원자단으로서 스퍼터되고, 또한 플라즈마 안을 통과할 때에 대부분은 이온화된다.
또한, 이 타깃(83)의 하부에는 상기 처리 공간(S)을 둘러싸도록 하여 원통 형상을 이루는 보호 커버 부재(86)가 마련되어 있다. 이 보호 커버 부재(86)는 접지되고, 또한 그 내측의 단부(端部)는 배치대(63)의 외주측을 둘러싸도록 하여 마련되어 있다.
이와 같이 구성되는 Cu계 막 성막 장치에 있어서는, 웨이퍼(W)를 처리 용기(51) 내로 반입하고, 배치대(63) 상에 배치하여 정전 척(66)에 의해 흡착한다. 이 때, 배치대(63)는 열전대(도시 생략)에서 검출된 온도에 기초하여 냉각 재킷(65) 또는 저항 히터(87)에 의해 온도 제어되어 있다.
이 상태에서, 제어부(40)의 제어 하에서 이하의 동작이 행해진다.
먼저, 진공 펌프(56)를 동작시킴으로써 1×10-7 Torr 이하의 고진공 상태로 된 처리 용기(51) 내에, 가스 제어부(60)를 조작하여 정해진 유량으로 Ar 가스를 흐르게 하면서 스로틀 밸브(55)를 제어하여 처리 용기(51) 내를 정해진 진공도로 유지한다. 그 후, 가변 직류 전원(84)으로부터 직류 전력을 타깃(83)에 인가하고, 추가로 플라즈마 발생원(78)의 고주파 전원(81)으로부터 유도 코일(80)에 고주파 전력(플라즈마 전력)을 공급한다. 한편, 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)에 대하여 정해진 바이어스용의 고주파 전력을 공급한다.
처리 용기(51) 내에 있어서는, 유도 코일(80)에 공급된 고주파 전력에 의해 Ar 플라즈마가 형성되고, 그 안의 Ar 이온은 타깃(83)에 인가된 직류 전압에 끌어당겨져 타깃(83)에 충돌하여 스퍼터되고, 입자가 방출된다. 이 때, 타깃(83)에 인가하는 직류 전압에 의해 방출되는 입자의 양이 최적으로 제어된다. 타깃(83)으로의 직류 전력은 4 ∼ 12 kW, 나아가서는 6 ∼ 10 kW로 하는 것이 바람직하다.
또한, 스퍼터된 타깃(83)으로부터의 입자는 플라즈마 안을 통과할 때에 대부분은 이온화되고, 이온화된 것과 전기적으로 중성인 중성 원자가 혼재하는 상태가 되어 아래 방향으로 비산해 간다. 이 때의 이온화율은 고주파 전원(81)으로부터 공급되는 고주파 전력에 의해 제어된다.
이온화된 입자는, 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)에 인가된 바이어스용의 고주파 전력에 의해 웨이퍼(W)면 상에 형성되는 두께 수 mm 정도의 이온 시스의 영역에 들어가면, 강한 지향성을 가져 웨이퍼(W)측으로 가속하도록 끌어당겨져 웨이퍼(W)에 Cu계 막이 형성된다.
이 때, 웨이퍼 온도를 높게(65 ∼ 350℃) 설정하여 Cu의 유동성을 확보하고, 또한 주로 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)에 대하여 인가되는 고주파 바이어스의 파워를 조정하여 Cu 합금의 성막과 Ar에 의한 에칭을 조정하여, Cu 합금의 유동성을 양호하게 함으로써, 개구가 좁은 트렌치이더라도 양호한 매립성으로 Cu 또는 Cu 합금을 매립할 수 있다. 구체적으로는, Cu계 막 성막량(성막 레이트)을 TD, 플라즈마 생성용의 가스의 이온에 의한 에칭량(에칭 레이트)을 TE라고 하면, 0≤TE/TD<1, 나아가서는 0<TE/TD<1이 되도록 바이어스 파워를 조정하는 것이 바람직하다.
양호한 매립성을 얻는 관점으로부터, 처리 용기(51) 내의 압력(프로세스 압력)은 1 ∼ 100 mTorr(0.133 ∼ 13.3 Pa), 나아가서는 35 ∼ 90 mTorr(4.66 ∼ 12.0 Pa)가 바람직하고, 타깃으로의 직류 전력은 4 ∼ 12 kW, 나아가서는 6 ∼ 10 kW로 하는 것이 바람직하다.
<Cu계 시드막 성막 장치>
Cu계 시드막 성막 장치(24a(24b))로서는, 배치대(63)에 저항 히터(87)가 마련되어 있지 않은 것 이외에는, 기본적으로 도 6에 나타내는 Cu계 막 성막 장치(22a(22b))와 동일한 플라즈마 스퍼터 장치를 이용할 수 있다. 또한, Cu계 시드막의 성막 시에는 매립성을 중시할 필요가 없기 때문에, iPVD에 한정되지 않고, 통상의 스퍼터, 이온 플레이팅 등의 통상의 PVD를 이용할 수도 있다.
<배리어막 성막 장치>
배리어막 성막 장치(12a(12b))로서는, 타깃(83)을 사용하는 재료를 바꾸는 것만으로 도 6의 성막 장치와 동일한 구성의 성막 장치를 이용하여 플라즈마 스퍼터에 의해 성막할 수 있다. 또한, 플라즈마 스퍼터에 한정되지 않고, 통상의 스퍼터, 이온 플레이팅 등의 다른 PVD여도 되고, CVD 또는 ALD(Atomic Layer Deposition), 플라즈마를 이용한 CVD 또는 ALD로 성막할 수도 있다. 불순물을 저감하는 관점으로부터는 PVD가 바람직하다.
<라이너막 성막 장치>
다음에, 라이너막을 형성하기 위한 라이너막 성막 장치(14a(14b))에 대하여 설명한다. 라이너막은 열 CVD에 의해 적합하게 형성할 수 있다. 도 7은 라이너막 성막 장치의 일례를 나타내는 단면도이고, 열 CVD에 의해 라이너막으로서 Ru막을 형성하는 것이다.
도 7에 나타내는 바와 같이, 이 라이너막 성막 장치(14a(14b))는, 예를 들면 알루미늄 등에 의해 통체로 형성된 처리 용기(101)를 가지고 있다. 처리 용기(101)의 내부에는 웨이퍼(W)를 배치하는 예를 들면 AlN 등의 세라믹으로 이루어지는 배치대(102)가 배치되어 있고, 이 배치대(102) 내에는 히터(103)가 마련되어 있다. 이 히터(103)는 히터 전원(도시 생략)으로부터 급전됨으로써 발열한다.
처리 용기(101)의 천벽에는, Ru막을 형성하기 위한 처리 가스 및 퍼지 가스 등을 처리 용기(101) 내에 샤워 형상으로 도입하기 위한 샤워 헤드(104)가 배치대(102)와 대향하도록 마련되어 있다. 샤워 헤드(104)는 그 상부에 가스 도입구(105)를 가지고, 그 내부에 가스 확산 공간(106)이 형성되어 있고, 그 저면에는 다수의 가스 토출홀(107)이 형성되어 있다. 가스 도입구(105)에는 가스 공급 배관(108)이 접속되어 있고, 가스 공급 배관(108)에는 Ru막을 형성하기 위한 처리 가스 및 퍼지 가스 등을 공급하기 위한 가스 공급원(109)이 접속되어 있다. 또한, 가스 공급 배관(108)에는 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(110)가 개재 장착되어 있다. Ru를 성막하기 위한 가스로서는, 상술한 바와 같이, 적합한 것으로서 루테늄카르보닐(Ru3(CO)12)을 들 수 있다. 이 루테늄카르보닐은 열분해에 의해 Ru막을 형성할 수 있다.
처리 용기(101)의 저부에는 배기구(111)가 마련되어 있고, 이 배기구(111)에는 배기관(112)이 접속되어 있다. 배기관(112)에는 압력 조정을 행하는 스로틀 밸브(113) 및 진공 펌프(114)가 접속되어 있어, 처리 용기(101) 내가 진공 배기 가능하게 되어 있다.
배치대(102)에는 웨이퍼 반송용의 3 개(2 개만 도시)의 웨이퍼 지지 핀(116)이 배치대(102)의 표면에 대하여 돌출 및 함몰 가능하게 마련되고, 이러한 웨이퍼 지지 핀(116)은 지지판(117)에 고정되어 있다. 그리고, 웨이퍼 지지 핀(116)은 에어 실린더 등의 구동 기구(118)에 의해 로드(119)를 승강함으로써, 지지판(117)을 개재하여 승강된다. 또한, 부호 120은 벨로우즈이다. 한편, 처리 용기(101)의 측벽에는 웨이퍼 반출 입구(121)가 형성되어 있고, 게이트 밸브(G)를 연 상태에서 제 1 진공 반송실(11)과의 사이에서 웨이퍼(W)의 반입반출이 행해진다.
이와 같은 라이너막 성막 장치(14a(14b))에 있어서는, 게이트 밸브(G)를 열어 웨이퍼(W)를 배치대(102) 상에 배치한 후, 게이트 밸브(G)를 닫고, 처리 용기(101) 내를 진공 펌프(114)에 의해 배기하여 처리 용기(101) 내를 정해진 압력으로 조정하면서, 히터(103)로부터 배치대(102)를 개재하여 웨이퍼(W)를 정해진 온도로 가열한 상태에서, 가스 공급원(109)으로부터 가스 공급 배관(108) 및 샤워 헤드(104)를 거쳐 처리 용기(101) 내로 루테늄카르보닐(Ru3(CO)12) 가스 등의 처리 가스를 도입한다. 이에 의해, 웨이퍼(W) 상에서 처리 가스의 반응이 진행되어, 웨이퍼(W)의 표면에 라이너막이 형성된다.
라이너막의 성막에는 루테늄카르보닐 이외의 다른 성막 원료, 예를 들면 상술한 바와 같은 루테늄의 펜타디에닐 화합물을 O2 가스와 같은 분해 가스와 함께 이용할 수 있다.
또한, 라이너막으로서 Co막을 성막하는 경우에도 Ru막과 동일하게 열 CVD로 성막할 수 있다. 또한, 라이너막은 CVD에 한정되지 않고, PVD 등의 다른 성막 방법으로 형성할 수도 있다.
<다른 적용>
이상, 본 발명의 실시 형태에 대하여 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고 다양하게 변형 가능하다. 상기 실시 형태에서는 피처리 기판으로서 반도체 웨이퍼를 예로서 설명하였지만, 반도체 웨이퍼에는 전형적인 실리콘 웨이퍼뿐만 아니라 GaAs, SiC, GaN 등의 화합물 반도체도 포함된다. 또한, 피처리 기판은 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(flat-panel display)에 이용하는 글라스 기판 또는 세라믹 기판 등에도 본 발명을 적용할 수 있는 것은 물론이다.
1 : 성막 시스템
12a, 12b : 배리어막 성막 장치
14a, 14b : 라이너막 성막 장치
22a, 22b : Cu계 막 성막 장치
24a, 24b : Cu계 시드막 성막 장치
201 : 하부 구조
202 : 층간 절연막
203 : 트렌치
204 : 비아
205 : 배리어막
206 : 라이너막
207 : Cu계 시드막
208 : Cu계 막
209 : 부가층
210 : Cu 배선
211 : 하층 배선
W : 반도체 웨이퍼(기판)

Claims (18)

  1. 정해진 패턴의 트렌치 및 상기 트렌치의 바닥에 형성된 비아를 가지는 막이 표면에 형성된 기판에 대하여, 상기 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서,
    상기 막의 표면에 배리어막을 형성하는 것과,
    이어서, 상기 배리어막 표면에 Cu 또는 Cu 합금이 습윤되는 금속 재료로 이루어지는 피습윤층을 형성하는 것과,
    이어서, 상기 피습윤층의 표면에 PVD에 의해 상기 비아를 메울 만큼의 양에 대응하는 막 두께의 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막을 형성하는 것과,
    이어서, 상기 Cu계 시드막을 형성한 후의 기판을 가열하여 상기 Cu계 시드막을 상기 비아 내에 유입시켜 상기 비아를 메우면서, 상기 피습윤층의 상기 비아 이외의 표면 부분을 노출시키는 것과,
    이어서, 상기 비아를 메운 후의 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을 상기 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, 상기 Cu계 막을 상기 트렌치 내에 매립하는 것
    을 가지는 Cu 배선의 형성 방법.
  2. 제 1 항에 있어서,
    상기 피습윤층은 막 두께가 1 ∼ 5 nm가 되도록 형성되는, Cu 배선의 형성 방법.
  3. 제 1 항에 있어서,
    상기 피습윤층은 Ru 또는 Co로 구성되어 있는, Cu 배선의 형성 방법.
  4. 제 1 항에 있어서,
    상기 피습윤층은 CVD에 의해 형성되는, Cu 배선의 형성 방법.
  5. 제 1 항에 있어서,
    상기 Cu계 시드막을 상기 비아에 유입시킬 때의 기판의 가열 온도는 200 ∼ 400℃인, Cu 배선의 형성 방법.
  6. 제 1 항에 있어서,
    상기 Cu계 막은 기판을 65 ∼ 350℃로 가열하면서 이온화 PVD에 의해 형성되는, Cu 배선의 형성 방법.
  7. 제 1 항에 있어서,
    상기 Cu계 시드막을 형성한 후의 기판을 가열하는 것과 상기 Cu계 막을 형성하는 것을 동일한 장치에서 행하는, Cu 배선의 형성 방법.
  8. 제 1 항에 있어서,
    상기 Cu계 시드막을 형성하는 것과, 상기 Cu계 시드막을 형성한 후의 기판을 가열하는 것과, 상기 Cu계 막을 형성하는 것을 동일한 장치에서 행하는, Cu 배선의 형성 방법.
  9. 정해진 패턴의 트렌치가 형성되고 또한 상기 트렌치의 저부와 하층 배선의 사이를 접속하는 비아를 가지는 층간 절연막이 형성된 기판에 대하여, 상기 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하여 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 층간 절연막의 표면에 배리어막을 형성하는 것과,
    이어서, 상기 배리어막 표면에 Cu 또는 Cu 합금이 습윤되는 금속 재료로 이루어지는 피습윤층을 형성하는 것과,
    이어서, 피습윤층의 표면에 PVD에 의해 상기 비아를 메울 만큼의 양에 대응하는 막 두께의 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막을 형성하는 것과,
    이어서, 상기 Cu계 시드막을 형성한 후의 기판을 가열하여, 상기 Cu계 시드막을 상기 비아 내에 유입시켜 상기 비아를 메우면서, 상기 피습윤층의 상기 비아 이외의 표면 부분을 노출시키는 것과,
    이어서, 상기 비아를 메운 후의 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을, 상기 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, 상기 Cu계 막을 상기 트렌치 내에 매립하는 것과,
    이어서, 전면을 연마하여 상기 트렌치 이외의 표면의 상기 Cu계 막, 상기 피습윤층 및 상기 배리어막을 제거하여 Cu 배선을 형성하는 것
    을 가지는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 피습윤층은 막 두께가 1 ∼ 5 nm가 되도록 형성되는, 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 피습윤층은 Ru 또는 Co로 구성되어 있는, 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 피습윤층은 CVD에 의해 형성되는, 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 Cu계 시드막을 상기 비아에 유입시킬 때의 기판의 가열 온도는 200 ∼ 400℃인, 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 Cu계 막은 기판을 65 ∼ 350℃로 가열하면서 이온화 PVD에 의해 형성되는, 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 Cu계 시드막을 형성한 후의 기판을 가열하는 것과 상기 Cu계 막을 형성하는 것을 동일한 장치에서 행하는, 반도체 장치의 제조 방법.
  16. 제 9 항에 있어서,
    상기 Cu계 시드막을 형성하는 것과 상기 Cu계 시드막을 형성한 후의 기판을 가열하는 것과 상기 Cu계 막을 형성하는 것을 동일한 장치에서 행하는, 반도체 장치의 제조 방법.
  17. 제 9 항에 있어서,
    상기 트렌치에 상기 Cu계 막을 매립한 후 전면을 연마하기 전에, 상기 Cu계 막의 위에 Cu 또는 Cu 합금으로 이루어지는 부가층을 형성하는 것을 더 가지는, 반도체 장치의 제조 방법.
  18. 컴퓨터 상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서,
    상기 프로그램은, 실행 시에,
    정해진 패턴의 트렌치 및 상기 트렌치의 바닥에 형성된 비아를 가지는 막이 표면에 형성된 기판에 대하여, 상기 트렌치 및 비아에 Cu 또는 Cu 합금을 매립하여 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서,
    상기 막의 표면에 배리어막을 형성하는 것과,
    이어서, 상기 배리어막 표면에 Cu 또는 Cu 합금이 습윤되는 금속 재료로 이루어지는 피습윤층을 형성하는 것과,
    이어서, 상기 피습윤층의 표면에 PVD에 의해 상기 비아를 메울 만큼의 양에 대응하는 막 두께의 Cu 또는 Cu 합금으로 이루어지는 Cu계 시드막을 형성하는 것과,
    이어서, 상기 Cu계 시드막을 형성한 후의 기판을 가열하여 상기 Cu계 시드막을 상기 비아 내에 유입시켜 상기 비아를 메우면서, 상기 피습윤층의 상기 비아 이외의 표면 부분을 노출시키는 것과,
    이어서, 상기 비아를 메운 후의 기판 표면에 Cu 또는 Cu 합금으로 이루어지는 Cu계 막을, 상기 피습윤층 상에서 유동 가능한 조건의 PVD에 의해 형성하여, 상기 Cu계 막을 상기 트렌치 내에 매립하는 것
    을 가지는 Cu 배선의 형성 방법
    이 행해지도록, 컴퓨터로 상기 Cu 배선 형성 시스템을 제어시키는, 기억 매체.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6939886B2 (ja) 2017-08-08 2021-09-22 昭和電工マテリアルズ株式会社 研磨方法及び研磨液
US10438846B2 (en) 2017-11-28 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures
JP7182970B2 (ja) * 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム
US11222816B2 (en) * 2020-06-16 2022-01-11 Applied Materials, Inc. Methods and apparatus for semi-dynamic bottom up reflow
US20240047267A1 (en) * 2022-08-05 2024-02-08 Applied Materials, Inc. Tungsten gap fill with hydrogen plasma treatment

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
JP2006148075A (ja) 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP2009105289A (ja) 2007-10-24 2009-05-14 Tokyo Electron Ltd Ｃｕ配線の形成方法
JP5417754B2 (ja) 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
KR101357531B1 (ko) * 2011-01-27 2014-01-29 도쿄엘렉트론가부시키가이샤 Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체
US8859422B2 (en) * 2011-01-27 2014-10-14 Tokyo Electron Limited Method of forming copper wiring and method and system for forming copper film
JP5767570B2 (ja) 2011-01-27 2015-08-19 東京エレクトロン株式会社 Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
JP5788785B2 (ja) * 2011-01-27 2015-10-07 東京エレクトロン株式会社 Ｃｕ配線の形成方法および成膜システム
US8497202B1 (en) * 2012-02-21 2013-07-30 International Business Machines Corporation Interconnect structures and methods of manufacturing of interconnect structures
JP5969306B2 (ja) * 2012-08-08 2016-08-17 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9425092B2 (en) * 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices

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