KR20170026165A - 반도체 장치의 제조 방법 및 기억 매체 - Google Patents

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KR20170026165A
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펑 챵
겐지 마츠모토
히로유키 나가이
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도쿄엘렉트론가부시키가이샤
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Abstract

MnOx막 상에 Ru막을 형성하고, 그 위에 Cu막을 형성하여, CMP를 행할 때, CMP에 의한 Ru막 제거의 문제를 해소한다. TiN막으로 이루어지는 하드 마스크(203)를 사용해서 층간 절연막(202)에 트렌치(204)를 형성하고, 하드 마스크(203)를 남긴 채, MnOx막(205)을 ALD에 의해 형성하고, 계속해서, MnOx막(205)의 표면에 수소 라디칼 처리를 실시하고, 계속해서, Ru막(207)을 CVD에 의해 형성하고, 계속해서, Cu계 막(208)을 PVD에 의해 형성해서 트렌치(204) 내에 Cu계 막을 매립하고, 계속해서, CMP를 행한다. TiN막 상의 MnOx막(205)은, MnTiO3 등으로 되고, 수소 라디칼 처리에서는 산화물인 채로 제1 Mn 함유막(206a)이며, Ru막은 층간 절연막(202)에 대응하는 표면이 환원된 제2 Mn 함유막(206b) 상에 선택적으로 형성된다.

Description

반도체 장치의 제조 방법 및 기억 매체{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND STORAGE MEDIUM}
본 발명은, 트렌치에 Cu를 매립해서 Cu 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법 및 기억 매체에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 웨이퍼에 성막 처리나 에칭 처리 등의 각종 처리를 반복해서 행하여 원하는 디바이스를 제조하는데, 최근 들어, 반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 대응하여, 배선의 저저항화(도전성 향상) 및 일렉트로 마이그레이션 내성의 향상이 요구되고 있다.
이러한 점에 대응하여, 배선 재료에 알루미늄(Al)이나 텅스텐(W)보다도 도전성이 높고(저항이 낮고) 또한 일렉트로 마이그레이션 내성이 우수한 구리(Cu)가 사용되게 되었다.
Cu 배선의 형성 방법으로서는, 트렌치나 홀이 형성된 층간 절연막 전체에 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화막(TaN), 티타늄 질화막(TiN) 등으로 이루어지는 배리어막을 PVD인 플라즈마 스퍼터로 형성하고, 배리어막 상에 동일하게 플라즈마 스퍼터에 의해 Cu 시드막을 형성하고, 또한 그 위에 Cu 도금을 실시해서 트렌치나 홀을 완전히 매립하고, 웨이퍼 표면의 여분의 구리 박막 및 배리어막을 CMP(Chemical Mechanical Polishing) 처리에 의해 연마 처리해서 제거하는 기술이 제안되어 있다(예를 들어 특허문헌 1).
한편, 배선 패턴이 점점 더 미세화됨에 수반하여, 배리어막으로서 상술한 바와 같은 물리적 증착법(PVD)으로 형성한 것을 사용한 경우에는 충분한 스텝 커버리지가 얻기 어려워지고 있어, 최근 들어, 배리어막으로서 양호한 스텝 커버리지로 얇은 막을 형성할 수 있는 화학적 증착법(CVD)이나 원자층 퇴적법(ALD)에 의한 산화망간(MnOx)이 검토되고 있다. 그러나, MnOx막은 Cu막과의 습윤성이 나쁘기 때문에, MnOx막 상에, Cu와의 습윤성이 좋은 루테늄(Ru)막을 형성하고, 그 위에 Cu막을 형성해서 Cu 배선을 형성하는 방법이 제안되어 있다(예를 들어 특허문헌 2,3).
그러나, MnOx막 상에 Ru막을 성막할 때, Ru의 핵 형성 밀도가 낮아, 양호한 표면 상태의 Ru막을 얻기 어렵다. 이 때문에, MnOx막을 성막한 후에 수소 라디칼 처리를 실시하고, 그 후 Ru막을 성막하는 기술이 제안되어 있다(특허문헌 4).
일본 특허 공개 제2006-148075호 공보 일본 특허 공개 제2008-300568호 공보 일본 특허 공개 제2010-21447호 공보 국제 공개 제2012/173067호 팸플릿
그런데, MnOx막 상에 Ru막을 형성하는 경우에는, CMP에 의해 Ru막도 제거할 필요가 있는데, Ru는 안정성이 높아, CMP가 매우 곤란하다. 이 때문에, Ru를 포함하는 연마 잔여물에 의한 전기 특성의 저하나, Ru 제거 시에 사용하는 특수한 약액에 의한 Cu 배선의 부식이 발생할 우려가 있어, 수율 저하가 염려된다.
따라서, 본 발명은, MnOx막 상에 Ru막을 형성하고, 그 위에 Cu막을 형성하여, CMP를 행해서 Cu 배선을 형성함에 있어서, Ru막을 CMP에 의해 제거할 때의 문제를 해소할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명자들은 상기 과제를 해결하고자 검토를 거듭한 결과, 트렌치를 형성한 후, TiN막 등으로 이루어지는 하드 마스크를 잔존시킨 상태에서 MnOx막의 형성, 수소 라디칼 처리, Ru막의 형성을 행하면, 필드 부분에 Ru막이 형성되지 않아, Cu의 매립 후의 CMP 시에 Ru막을 제거할 필요가 없는 것을 알아내었다.
즉, 본 발명은 층간 절연막과, 그 위에 형성된 소정 패턴의 하드 마스크를 포함하는 기판을 준비하는 공정과, 상기 하드 마스크를 사용해서 층간 절연막을 에칭하여 트렌치를 형성하는 공정과, 상기 하드 마스크를 남긴 채, 상기 층간 절연막과의 반응으로 자기 형성 배리어막이 되는 MnOx막을 ALD에 의해 형성하는 공정과, 계속해서, 상기 MnOx막의 표면에 수소 라디칼 처리를 실시하는 공정과, 계속해서, Ru막을 CVD에 의해 형성하는 공정과, 계속해서, Cu계 막을 PVD에 의해 형성하거나, 또는 PVD에 의해 Cu계 시드막을 형성한 후 Cu 도금을 실시함으로써 형성하고, 상기 트렌치 내에 Cu계 막을 매립하는 공정과, 계속해서, CMP를 행해서 상기 하드 마스크까지 제거하여, Cu 배선을 형성하는 공정을 포함하고, 상기 하드 마스크는, 상기 MnOx막이 형성되었을 때, 상기 수소 라디칼 처리에서는 실질적으로 환원되지 않는 산화물이 형성되는 재료로 이루어지고, 상기 MnOx막의 상기 하드 마스크에 대응하는 부분은, 상기 수소 라디칼 처리에 의해 산화물인 채로 제1 Mn 함유막이 되고, 상기 MnOx막의 상기 층간 절연막에 대응하는 부분은, 상기 수소 라디칼 처리에 의해 환원되어 표면에 Mn이 형성된 제2 Mn 함유막이 되고, 상기 Ru막은, 상기 제1 Mn 함유막 상에는 실질적으로 형성되지 않고, 상기 제2 Mn 함유막 상에 선택적으로 형성되는 반도체 장치의 제조 방법을 제공한다.
상기 하드 마스크는 전형적으로는 TiN막으로 이루어진다. 또한, 상기 MnOx막은, 기판을 배치한 처리 용기 내에, 망간 화합물 가스 및 산소 함유 가스를, 상기 처리 용기 내를 퍼지하는 공정을 사이에 두고 교대로 공급함으로써 성막하고, 그때의 기판 온도를, 상기 망간 화합물의 열분해 온도보다도 낮은 온도로 하는 것이 바람직하다. 이 경우에 상기 MnOx막의 막 두께가 1 내지 5nm인 것이 바람직하다.
또한, 상기 수소 라디칼 처리는, 기판 온도를 200 내지 400℃로 해서 100sec 이상의 기간 동안 행하여지는 것이 바람직하다. 상기 수소 라디칼 처리의 기판 온도가 300 내지 400℃인 것이 보다 바람직하다. 상기 수소 라디칼 처리는, 수소 가스를 포함하는 가스의 플라즈마를 상기 기판에 공급함으로써 행할 수 있다.
상기 Ru막을 형성할 때, 성막 원료로서 루테늄 카르보닐을 사용하는 것이 바람직하다. 또한, 상기 Cu계 막의 형성은, 이온화 PVD에 의해 기판 온도를 230 내지 350℃로 해서 형성되는 것이 바람직하다.
본 발명은 또한, 컴퓨터 상에서 동작하고, 처리 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 상기 반도체 장치의 제조 방법이 행해지도록, 컴퓨터에 상기 처리 시스템을 제어시키는 기억 매체를 제공한다.
본 발명에 따르면, 하드 마스크는, MnOx막이 형성되었을 때, 수소 라디칼 처리에서는 실질적으로 환원되지 않는 산화물이 형성되는 재료로 이루어지고, MnOx막의 하드 마스크에 대응하는 부분은, 수소 라디칼 처리에 의해 산화물인 채로 제1 Mn 함유막이 되고, MnOx막의 층간 절연막에 대응하는 부분은, 수소 라디칼 처리에 의해 환원되어 표면에 Mn이 형성된 제2 Mn 함유막이 되고, Ru막은, 제1 Mn 함유막 상에는 실질적으로 형성되지 않고, 제2 Mn 함유막 상에 선택적으로 형성된다. 이 때문에, Ru막에 의해 Cu계 막의 이동성을 확보할 수 있음과 함께, 하드 마스크 상에는 Ru막이 형성되지 않음으로써, Ru막을 CMP에 의해 제거할 필요가 없어져서, Ru막을 CMP로 제거할 때의 문제를 해소할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3은 트렌치에 MnOx막을 형성해서 하지의 층간 절연막과의 반응에 의해 자기 형성 배리어막이 형성되는 메커니즘을 설명하기 위한 도면이다.
도 4는 트렌치에 MnOx막을 형성해서 하드 마스크인 TiN막과의 반응에 의해 MnTiO3 또는 Mn2TiO4가 형성되는 메커니즘을 도시하는 도면이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 따라, 하드 마스크인 TiN막을 남긴 채 MnOx막의 성막, 수소 라디칼 처리, Ru막 성막, 및 Cu막의 매립을 행한 샘플의 단면을 나타내는 TEM 사진이다.
도 6은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 실시에 적합한 처리 시스템의 개략 구성을 도시하는 블록도이다.
도 7은 도 6의 처리 시스템에서의 성막 처리부의 일례를 도시하는 평면도이다.
도 8은 도 6의 처리 시스템에서의 제어부를 도시하는 블록도이다.
도 9는 Cu계 막 성막 장치에 적절하게 사용할 수 있는 iPVD 장치의 일례를 도시하는 단면도이다.
도 10은 MnOx막 성막 장치에 적절하게 사용할 수 있는 ALD 장치의 일례를 도시하는 단면도이다.
도 11은 수소 라디칼 처리 장치의 일례를 도시하는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대해서 구체적으로 설명한다.
<반도체 장치의 제조 방법의 일 실시 형태>
우선, 본 발명의 반도체 장치의 제조 방법의 일 실시 형태에 대해서 도 1의 흐름도 및 도 2의 공정 단면도를 참조하여 설명한다.
또한, 산화망간은 MnO, Mn3O4, Mn2O3, MnO2 등 복수의 형태를 취할 수 있기 때문에, 이들 모두를 총칭해서 MnOx로 나타낸다.
먼저, 하층의 Cu 배선을 포함하는 하부 구조(201)(상세는 생략) 상에 SiO2막, 저유전율(Low-k)막(SiCO, SiCOH 등) 등으로 이루어지는 층간 절연막(202)이 형성되고, 그 위에 포토리소그래피 등에 의해 패턴 형성된 TiN막으로 이루어지는 하드 마스크(203)가 형성된 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)(W)를 준비하고(스텝 1, 도 2의 (a)), 하드 마스크(203)를 사용해서 플라즈마 에칭에 의해 층간 절연막(202)에 트렌치(204)를 형성한다(스텝 2, 도 2의 (b)). 그 후, 필요에 따라 애싱을 행한다.
또한, 트렌치(204)의 바닥에는, 하층의 Cu 배선에 접속되는 비아 홀이 형성되어 있지만, 도면에서는 생략하고 있다.
이어서, 에칭 후의 웨이퍼(W)에 대하여 전처리로서 디가스(Degas) 프로세스나 전세정(Pre-Clean) 프로세스에 의해, 절연막 표면의 수분을 제거하고(스텝 3, 도 2에서는 도시하지 않음), 그 후, 하드 마스크(203)를 남긴 채 트렌치(204)의 표면을 포함하는 전체면에 Cu의 확산을 억제하는 배리어막으로서 MnOx막(205)을 성막한다(스텝 4, 도 2의 (c)).
계속해서, MnOx막(205)에 대하여 수소 라디칼 처리를 실시한다(스텝 5, 도 2의 (d)). 이 처리는, MnOx막(205)의 표면을 환원해서 Mn으로 하여, Ru막을 성막하기 쉽게 하기 위한 처리이다. 단, 후술하는 바와 같이, MnOx막(205)은, 수소 라디칼 처리에 의해서도 TiN막으로 이루어지는 하드 마스크(203)와 접촉하는 부분은 환원되지 않고 표면에 Mn이 생성되지 않는 제1 Mn 함유막(206a)이 되고, 층간 절연막(202)에 접촉하는 부분에만 표면의 환원이 발생하여, 표면에 Mn이 생성된 제2 Mn 함유막(206b)이 된다. 또한, 이 수소 라디칼 처리에 의해, 제2 Mn 함유막(206b)의 일부를, 층간 절연막(202)과의 반응에 의해 실리케이트화한다.
그 후, Cu 또는 Cu 합금에 대하여 습윤성이 높은 피습윤층으로서 Ru막(207)을 성막한다(스텝 6, 도 2의 (e)). 이때, MnOx막(205) 중 환원되지 않은 제1 Mn 함유막(206a)에는 Ru막(207)이 형성되지 않고, 표면이 환원되어 있는 제2 Mn 함유막(206b)에만 Ru막(207)이 형성된다.
계속해서, Ru막(207)의 표면에 PVD, 바람직하게는 이온화 PVD(Ionized Physical Vapor Deposition; iPVD)에 의해 Cu 또는 Cu 합금으로 이루어지는 Cu계 막(208)을 형성하고, Cu계 막(208)을 트렌치(204)에 매립한다(스텝 7, 도 2의 (f)). 또한, 이때, 트렌치(204)의 바닥에 형성된 비아 홀에도 Cu계 막이 매립된다. 이때, 필요에 따라, 그 후의 평탄화 처리에 대비하여, 웨이퍼(W)의 전체면에 Cu 도금 등에 의해 적층 Cu층을 형성해도 된다. 또한, PVD에 의해 얇은 Cu계 시드막을 형성한 후, Cu 도금해서 Cu계 막(208)을 형성하고, 트렌치를 매립해도 된다. Cu계 막(208)을 형성한 후, 어닐을 행한다(스텝 8, 도 2의 (g)).
이 후, CMP(Chemical Mechanical Polishing)에 의해 웨이퍼(W) 표면의 전체면을 연마하여, Cu계 막(208), 제1 Mn 함유막(206a), TiN막으로 이루어지는 하드 마스크(203)를 제거해서 평탄화한다(스텝 9, 도 2의 (h)). 이에 의해 Cu 배선(209)이 형성된다.
또한, Cu 배선(209)을 형성한 후, 웨이퍼(W) 표면의 Cu 배선(209) 및 층간 절연막(202)을 포함하는 전체면에, 에칭 스톱 기능을 갖는 SiN이나 SiCN으로 이루어지는 배리어막이 성막된다. 또한, 웨이퍼(W) 표면의 Cu 배선(209) 상에 CoW(P) 등의 메탈 캡 막을 선택적으로 성막해도 된다.
이어서, 이상의 일련의 공정 중, 주요한 공정에 대해서 상세하게 설명한다.
우선, 배리어막인 MnOx막(205)을 형성하는 공정에 대해서 설명한다.
MnOx막(205)은, 처리 용기 내의 압력을 0.133 내지 13.3Pa 정도의 감압 상태로 하고, 망간 화합물 가스와 H2O 등의 산소 함유 가스를, 처리 용기 내의 퍼지 공정을 사이에 두고 교대로 공급하는 ALD에 의해 성막한다. 이때, 성막 시의 열, 또는 그 후의 프로세스(수소 라디칼 처리나 어닐 처리 등)의 열에 의해, 적어도 층간 절연막(202)과의 경계 부분에서 망간 화합물이 층간 절연막(202) 중의 Si 및 O 성분과 반응해서 망간 실리케이트(MnxSiOy(MnSiO3 또는 Mn2SiO4))가 형성되어, 자기 형성 배리어막이 된다.
즉, 도 3의 (a)에 도시한 바와 같이, 층간 절연막(202) 상에서는, Mn 화합물이, 층간 절연막(202)에 포함되는 Si 및 O와 반응하므로, 도 3의 (b)에 도시한 바와 같이, 배리어막을 하지인 층간 절연막(202)측에 형성할 수 있다. 이 때문에, 트렌치 내에서의 배리어막의 체적을 작게 할 수 있어, 트렌치 내에서의 배리어막의 체적을 0에 근접시킬 수 있다. 따라서, 배선 중의 Cu의 체적을 증가시켜서 배선의 저저항화를 실현할 수 있다. 배선 중의 Cu의 체적을 증가시키는 관점에서는, MnOx막(205)은 얇은 것이 더 바람직하고, 1 내지 5nm의 범위가 바람직하다.
또한, 하드 마스크(203)를 구성하는 TiN막 상에서는, MnOx막 형성 시에, 도 4에 도시한 바와 같이, TiN과 H2O와 Mn이 반응해서 MnTiO3 또는 Mn2TiO4가 생성된다.
MnOx막(205)을 성막할 때 사용하는 망간 화합물 가스로서는, 시클로펜타디에닐계 망간 화합물, 아미디네이트계 망간 화합물, 아미드아미노알칸계 망간 화합물이 바람직하다.
시클로펜타디에닐계 망간 화합물로서는, Cp2Mn[=Mn(C5H5)2], (MeCp)2Mn[=Mn(CH3C5H4)2], (EtCp)2Mn[=Mn(C2H5C5H4)2], (i-PrCp)2Mn[=Mn(C3H7C5H4)2], (t-BuCp)2Mn[=Mn(C4H9C5H4)2]과 같은 일반식 Mn(RC5H4)2로 표현되는 비스(알킬시클로펜타디에닐)망간을 들 수 있다.
아미디네이트계 망간 화합물로서는, 미국 공보 US2009/0263965A1호에 개시되어 있는 일반식 Mn(R1N-CR3-NR2)2로 표현되는 비스(N,N'-디알킬아세트아미디네이트)망간을 들 수 있다.
아미드아미노알칸계 망간 화합물로서는, 국제 공개 제2012/060428호에 개시되어 있는 일반식 Mn(R1N-Z-NR2 2)2로 표현되는 비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간을 들 수 있다. 여기서, 상기 일반식 중의 "R, R1, R2, R3"은 -CnH2n +1(n은 0 이상의 정수)로 기술되는 관능기이며, "Z"는 -CnH2n-(n은 1 이상의 정수)으로 기술되는 관능기이다.
또한, 다른 망간 화합물로서, 카르보닐계 망간 화합물, 베타디케톤계 망간 화합물도 사용할 수 있다. 카르보닐계 망간 화합물로서는, 데카카르보닐2망간(Mn2(CO)10)이나 메틸시클로펜타디에닐트리카르보닐망간((CH3C5H4)Mn(CO)3)을 들 수 있다. 그 중에서는, 특히 Mn2(CO)10은 구조가 단순하기 때문에, 불순물이 적은 Mn막의 성막을 기대할 수 있다.
또한, 산소 함유 가스로서는, H2O(수증기), N2O, NO2, NO, O3, O2, H2O2, CO, CO2, 메틸알코올이나 에틸알코올 등의 알코올류를 사용할 수 있다.
또한, ALD로 MnOx막(205)을 성막할 때, CVD 모드가 되어 표면이 거칠어지는 것을 방지하는 관점에서, 성막 원료인 망간 화합물의 열분해 개시 온도보다도 낮은 온도로 하는 것이 바람직하다. 또한, 유기 Mn 화합물의 온도가 기화 개시 온도 이하에서는 가스로서 처리 용기에 공급할 수 없기 때문에, 기화 개시 온도가 사실상의 하한이 된다.
유기 Mn 화합물이 아미드아미노알칸계 망간 화합물(비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간)이라면, 230℃ 부근에서부터 열분해가 시작되기 때문에, ALD 성막 온도는 230℃ 미만인 것이 바람직하다. 또한, 이 망간 화합물을 유효하게 기화시키기 위해서는 80℃ 이상으로 가열할 필요가 있다. ALD 성막 온도로서 바람직한 것은, 100 내지 180℃이고, CVD 모드가 되는 것을 최대한 방지함과 함께, 성막 속도를 높이기 위해서는, 130℃ 부근이 바람직하다. 또한, 다른 적합한 Mn 화합물인 시클로펜타디에닐계 망간 화합물, 아미디네이트계 망간 화합물에 대해서도, 마찬가지의 온도 범위에서 마찬가지의 막 두께로 성막할 수 있다.
이어서, 수소 라디칼 처리에 대해 설명한다.
수소 라디칼 처리는, MnOx막(205)을 환원해서 표면을 Mn으로 개질하는 처리이며, 이에 의해, Ru막을 성막하기 쉬워진다. 즉, 수소 라디칼 처리에 의해, Ru막 성막 시의 인큐베이션 시간을 짧게 할 수 있어, 성막 초기에 있어서의 성막 레이트를 높게 할 수 있음과 함께, Ru의 막질을 양호하게 하는 것(저저항), Ru막의 표면 조도를 저감하는 것, 및 Ru막을 고스텝 커버리지로 얇고 균일하게 성막하는 것이 가능하다.
단, MnOx막(205) 중 TiN막으로 이루어지는 하드 마스크(203)와 접촉하는 부분은, 상술한 바와 같이, MnTiO3 또는 Mn2TiO4로 되어 있으며, 이들은 O의 결합이 강하기 때문에, 수소 라디칼 처리에서는 환원되지 않고, 산화물인 채로 제1 Mn 함유막(206a)이 된다. 이 때문에, MnOx막(205) 중 층간 절연막(202)에 접촉하는 부분에만 표면의 환원이 발생하고, 그 부분이 표면에 Mn이 생성된 제2 Mn 함유막(206b)이 된다.
수소 라디칼 처리는, MnOx막(205)을 성막한 후, 대기 폭로하지 않고 행하여지는 것이 바람직하다. MnOx막을 성막한 후에 대기 폭로하는 경우에는, 수소 라디칼 처리를 행하는 처리 용기에 있어서 수소 라디칼 처리 전에 디가스 처리를 행하는 것이 바람직하다.
수소 라디칼 처리는, 수소 라디칼(원자 형상 수소)이 생성된다면 그 방법은 상관없다. 예를 들어, 리모트 플라즈마 처리, 플라즈마 처리, 가열 필라멘트에 수소 가스를 접촉시키는 처리를 들 수 있다.
리모트 플라즈마 처리는, 처리 용기 외부에서 유도 결합 플라즈마나 마이크로파 플라즈마 등으로 수소 플라즈마를 생성하고, 이것을 처리 용기 내에 공급하여, 그 속의 수소 라디칼에 의해 처리하는 것이다.
또한, 플라즈마 처리는, 처리 용기 내에 용량 결합 플라즈마 또는 유도 결합 플라즈마 등을 생성하고, 이에 의해 처리 용기 내에 생성된 수소 플라즈마 내의 수소 라디칼에 의해 처리하는 것이다.
또한, 가열 필라멘트에 수소 가스를 접촉시키는 처리는, 가열 필라멘트가 촉매로서 기능하여, 접촉 분해 반응에 의해 수소 라디칼을 발생시킨다.
수소 라디칼 처리의 처리 온도(웨이퍼 온도)는, MnOx막(205)의 환원성을 결정하는 중요한 팩터이다. 충분한 환원성을 얻기 위해서는 200 내지 400℃가 바람직하고, 300 내지 400℃가 보다 바람직하다. 또한, 수소 라디칼 처리의 처리 시간이나 MnOx막(205)의 환원성을 결정하는 중요한 팩터이다. 충분한 환원성을 얻기 위해서는 처리 시간은 100sec 이상이 바람직하고, 300sec 부근이 보다 바람직하다.
수소 라디칼 처리 시에 공급되는 가스로서는, 수소 가스에 Ar 가스 등의 불활성 가스를 첨가한 것이 바람직하고, 이때의 수소 농도는 1 내지 50％가 바람직하다. 또한, 수소 라디칼 처리의 처리 압력은, 10 내지 500Pa가 바람직하고, 20 내지 100Pa가 보다 바람직하다.
이어서, 피습윤층으로서의 Ru막(207)을 형성하는 공정에 대해서 설명한다.
Ru는 Cu에 대한 습윤성이 높기 때문에, Cu를 위한 하지로서 Ru막을 형성함으로써, 다음의 PVD에 의한 Cu막 형성 시에, 양호한 Cu의 이동성을 확보할 수 있어, 트렌치나 비아 홀의 개구를 막는 오버행을 발생하기 어렵게 할 수 있다. Ru막(207)은, 트렌치(204)에 매립하는 Cu계 재료의 체적을 크게 해서 배선을 저저항으로 하는 관점에서, 1 내지 5nm로 얇게 형성하는 것이 바람직하다.
Ru막(207)은, 루테늄카르보닐(Ru3(CO)12)을 성막 원료로서 사용해서 열 CVD에 의해 적합하게 형성할 수 있다. 이에 의해, 고순도이며 얇은 Ru막을 고스텝 커버리지로 성막할 수 있다. 이 경우에, 성막 온도가 175 내지 230℃의 범위, 압력이 1.3 내지 133Pa의 범위인 것이 바람직하다.
또한, Ru막(207)은, 루테늄카르보닐 이외의 다른 성막 원료, 예를 들어(시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 펜타디에닐 화합물을 사용한 CVD를 사용해서 성막할 수도 있다.
Ru막은 하지가 금속이면 퇴적되기 쉽지만, 하지가 산화막이면 Ru의 핵 형성 밀도가 낮아져, 퇴적되기 어렵다. 이 때문에, 상술한 수소 라디칼 처리를 행함으로써, MnOx막의 표면을 환원해서 Mn을 생성시켜, Ru막(207)을 퇴적할 수 있도록 한다.
이때 층간 절연막(202) 상의 MnOx막의 표면은 환원되어 Mn이 생성된 제2 Mn 함유막(206b)으로 되어 있기 때문에 Ru막(207)이 퇴적되지만, TiN막으로 이루어지는 하드 마스크(203) 상에서는, MnOx막(205)은 MnTiO3 또는 Mn2TiO4로 되어 있어, 수소 라디칼 처리했을 때도 실질적으로 환원되지 않고, 산화물인 채로 제1 Mn 함유막(206a)으로 되어 있기 때문에, Ru막(207)은 거의 퇴적되지 않는다.
즉, Ru막(207)은, 층간 절연막(202)에 대응하는 부분에만 선택적으로 성막되고, TiN막으로 이루어지는 하드 마스크(203)에 대응하는 부분에는 거의 성막되지 않는다.
TiN막으로 이루어지는 하드 마스크(203)에 대응하는 부분에 Ru막(207)이 퇴적되지 않아도, 트렌치(204)의 내벽의 대부분이 층간 절연막(202)이기 때문에, 그 후에 형성되는 Cu계 막의 이동성 확보에는 지장은 없다.
이어서, Cu계 막(208)을 성막하는 공정에 대해서 설명한다.
상술한 바와 같이, Cu계 막(208)을 드라이 프로세스인 PVD에 의해 성막하고, 트렌치를 매립하는 경우에는, 웨이퍼에 이온을 인입하면서 성막하는 iPVD를 사용하는 것이 바람직하다.
Cu계 막(208)을 매립할 때, 통상의 PVD 성막의 경우에는, Cu의 응집에 의해, 트렌치나 비아 홀의 개구를 막는 오버행이 발생하기 쉬운데, iPVD를 사용하여, 웨이퍼에 인가하는 바이어스 파워를 조정하고, Cu 이온의 성막 작용과 플라즈마 생성 가스의 이온(Ar 이온)에 의한 에칭 작용을 제어함으로써, Ru막(207) 상에서 Cu 또는 Cu 합금을 이동시켜서 오버행의 생성을 억제할 수 있어, 좁은 개구의 트렌치나 비아 홀이어도 양호한 매립성을 얻을 수 있다. 이때, Cu의 유동성을 갖게 해서 양호한 매립성을 얻는 관점에서, Cu가 마이그레이트하는 고온 프로세스(65 내지 400℃)에서 행하여지는 것이 바람직한데, 그때의 온도는 230 내지 350℃가 바람직하고, 300℃ 부근이 특히 바람직하다. 이렇게 고온 프로세스에서 PVD 성막함으로써, Cu 결정립을 성장시킬 수 있고, 입계 산란을 작게 해서 Cu 배선의 저항을 낮게 할 수 있다. 또한, 상술한 바와 같이, Cu계 막을 매립해야 할 트렌치(204) 내벽의 층간 절연막(202)에 대응하는 부분에 Cu막계(208)을 위한 하지로서, Cu나 Cu 합금에 대한 습윤성이 높은 Ru막(207)을 얇게 형성하므로, Ru막 상에서 Cu나 Cu 합금이 응집되지 않고 유동하여, 미세한 오목부에 있어서도 오버행의 생성을 억제할 수 있어, 보이드를 발생시키지 않고 확실하게 Cu계 막(208)(Cu 또는 Cu 합금)을 매립할 수 있다. 한편, TiN막으로 이루어지는 하드 마스크(203)의 표면에 대응하는 부분에는 Ru막이 거의 형성되어 있지 않아, 그 부분에는 제1 Mn 함유막(206a) 상에 직접 Cu계 막(208)이 형성된다. 또한, Cu계 막 성막 시에 있어서의 처리 용기 내의 압력(프로세스 압력)은 0.133 내지 13.3Pa이 바람직하고, 4.66 내지 12.0Pa이 보다 바람직하다.
또한, Cu계 막(208)을 PVD에 의해 Cu계 시드막을 형성한 후, Cu 도금을 실시함으로써 성막해서 트렌치를 매립하는 경우에는, Cu계 시드막의 성막을 고온 프로세스에서 행할 필요는 없고, 통상의 저온 프로세스에서 행할 수 있다.
Cu계 막(208)으로서 Cu 합금을 사용하는 경우에는, 대표적인 것으로서, Cu-Al, Cu-Mn을 들 수 있다. 또한, 다른 Cu 합금으로서, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co, Cu-Ti 등을 사용할 수 있다.
이상과 같이, 본 실시 형태에서는, TiN막으로 이루어지는 하드 마스크(203)를 남긴 채, MnOx막(205)의 형성, 수소 라디칼 처리, Ru막(207)의 성막, Cu계 막(208)의 매립을 행함으로써, TiN막으로 이루어지는 하드 마스크(203)에 대응하는 부분에 Ru막이 거의 형성되지 않는 상태로 하여, 그 부분에는 Ru막을 개재하지 않고 Cu계 막(208)이 형성된다. 이 때문에, CMP 시에는, Cu계 막(208), 배리어막인 MnOx막(205)(제1 Mn 함유막(206a)), TiN막으로 이루어지는 하드 마스크(203)를 제거하면 되어, Ru막을 CMP할 필요가 없다. 이 때문에, Ru막을 CMP에 의해 제거할 때의, Ru를 포함하는 연마 잔여물에 의한 전기 특성의 저하나, Ru 제거 시에 사용하는 특수한 약액에 의한 Cu 배선의 부식이 발생한다는 문제를 해소할 수 있다.
이어서, 본 실시 형태의 효과를 확인한 실험에 대해서 설명한다.
여기에서는, 실리콘 웨이퍼에 층간 절연막으로서 Low-k막을 형성하고, TiN막으로 이루어지는 하드 마스크를 사용해서 소정 폭의 라인/스페이스로 플라즈마 에칭을 행해서 트렌치를 형성한 후, 하드 마스크를 잔존시킨 채 아미드아미노알칸계 망간 화합물 및 H2O(수증기)를 사용해서 MnOx막을 성막하고, 리모트 플라즈마를 사용해서 수소 라디칼 처리를 행한 후, 루테늄카르보닐을 사용한 CVD에 의해 Ru막을 성막하고, 그 후 iPVD에 의해 Cu막을 성막해서 트렌치에 Cu를 매립하였다. 그때의 단면의 TEM 사진을 도 5에 도시한다. 도 5에 도시한 바와 같이, 트렌치 저부 근방의 Low-k막에 대응하는 부분에는 Ru막이 형성되어 있지만, TiN막에 대응하는 부분에는 Ru막이 형성되어 있지 않아, Low-k막에 대응하는 부분에 선택적으로 Ru막을 형성할 수 있음이 확인되었다.
<본 발명의 실시 형태의 실시에 바람직한 처리 시스템>
이어서, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 실시에 적합한 처리 시스템에 대해서 설명한다.
도 6은 그러한 처리 시스템의 개략 구성을 도시하는 블록도, 도 7은 도 6의 처리 시스템의 주요부가 되는 성막 처리부(102)의 일례를 도시하는 평면도, 도 8은 도 6의 성막 시스템의 제어부(104)를 도시하는 블록도이다.
도 6에 도시한 바와 같이, 처리 시스템(100)은, 플라즈마 에칭 처리를 행하는 에칭 처리부(101)와, 디가스 처리부터 Cu계 막 성막까지를 행하는 성막 처리부(102)와, CMP 처리를 행하는 CMP 처리부(103)와, 이 Cu 배선 제조 시스템(100)의 각 구성부를 제어하기 위한 제어부(104)와, 에칭 처리부(101)와 성막 처리부(102)와의 사이에서 웨이퍼(W)를 수용한 캐리어(C)를 반송하는 제1 캐리어 반송 장치(105)와, 성막 처리부(102)와 CMP 처리부(103)와의 사이에서 웨이퍼(W)를 수용한 캐리어를 반송하는 제2 캐리어 반송 장치(106)를 갖고 있다.
도 7에 도시한 바와 같이, 성막 처리부(102)는, 디가스 처리, MnOx막의 성막, 및 수소 라디칼 처리를 행하기 위한 제1 처리 섹션(10)과, Ru막의 성막 및 Cu계 막의 성막을 위한 제2 처리 섹션(20)과, 반출입 섹션(30)을 갖고 있다.
제1 처리 섹션(10)은, 제1 진공 반송실(11)과, 이 제1 진공 반송실(11)의 벽부에 접속된, 4개의 MnOx막 성막 장치(12a, 12b, 12c, 12d), 디가스 실(13), 및 수소 라디칼 처리 장치(14)를 갖고 있다. 수소 라디칼 처리 장치(14)는, 웨이퍼(W)의 디가스 처리도 행할 수 있도록 되어 있다. 또한, 디가스 실(13) 및 수소 라디칼 처리 장치(14)는, 어닐 처리도 행할 수 있도록 되어 있다. 제1 진공 반송실(11)의 디가스 실(13)과 수소 라디칼 처리 장치(14)와의 사이의 벽부에는, 제1 진공 반송실(11)과 후술하는 제2 진공 반송실(21)과의 사이에서 웨이퍼(W)의 수수를 행하는 수수 실(15)이 접속되어 있다.
MnOx막 성막 장치(12a, 12b, 12c, 12d), 디가스 실(13), 수소 라디칼 처리 장치(14) 및 수수 실(15)은, 제1 진공 반송실(11)의 각 변에 게이트 밸브(G)를 통해서 접속되어 있다.
제1 진공 반송실(11) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, 웨이퍼(W)를 반송하는 제1 반송 기구(16)가 설치되어 있다. 이 제1 반송 기구(16)는, 제1 진공 반송실(11)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(17)와, 그 선단에 설치된 웨이퍼(W)를 지지하는 2개의 지지 아암(18a, 18b)을 갖는다. 제1 반송 기구(16)는, 웨이퍼(W)를 MnOx막 성막 장치(12a, 12b, 12c, 12d), 디가스 실(13), 수소 라디칼 처리 장치(14) 및 수수 실(15)에 대하여 반출입한다.
제2 처리 섹션(20)은, 제2 진공 반송실(21)과, 이 제2 진공 반송실(21)의 대향하는 벽부에 접속된, Ru막 성막 장치(22) 및 Cu계 막 성막 장치(23)를 갖고 있다.
제2 진공 반송실(21)의 제1 처리 섹션(10)측의 2개의 벽부에는, 각각 상기 디가스 실(13) 및 수소 라디칼 처리 장치(14)가 접속되고, 디가스 실(13)과 수소 라디칼 처리 장치(14)와의 사이의 벽부에는, 상기 수수 실(15)이 접속되어 있다. 즉, 디가스 실(13), 수소 라디칼 처리 장치(14) 및 수수 실(15)은, 모두 제1 진공 반송실(11)과 제2 진공 반송실(21)과의 사이에 설치되고, 수수 실(15)의 양측에 디가스 실(13) 및 수소 라디칼 처리 장치(14)가 배치되어 있다. 또한, 제2 진공 반송실(21)의 반출입 섹션(30)측의 2개의 벽부에는, 각각 대기 반송 및 진공 반송 가능한 로드 로크실(24a, 24b)이 접속되어 있다.
Ru막 성막 장치(22), Cu계 막 성막 장치(23), 디가스 실(13), 수소 라디칼 처리 장치(14) 및 로드 로크실(24a, 24b)은, 제2 진공 반송실(21)의 각 벽부에 게이트 밸브(G)를 통해서 접속되어 있다. 또한, 수수 실(15)은, 게이트 밸브를 통하지 않고 제2 진공 반송실(21)에 접속되어 있다.
제2 진공 반송실(21) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, Ru막 성막 장치(22), Cu계 막 성막 장치(23), 디가스 실(13), 수소 라디칼 처리 장치(14), 로드 로크실(24a, 24b) 및 수수 실(15)에 대하여 웨이퍼(W)의 반출입을 행하는 제2 반송 기구(26)가 설치되어 있다. 이 제2 반송 기구(26)는, 제2 진공 반송실(21)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(27)를 갖고, 그 회전·신축부(27)의 선단에 웨이퍼(W)를 지지하는 2개의 지지 아암(28a, 28b)이 설치되어 있고, 이들 2개의 지지 아암(28a, 28b)은, 서로 반대 방향을 향하도록 회전·신축부(27)에 설치되어 있다.
반출입 섹션(30)은, 상기 로드 로크실(24a, 24b)을 사이에 두고 제2 처리 섹션(20)과 반대측에 설치되어 있고, 로드 로크실(24a, 24b)이 접속되는 대기 반송실(31)을 갖고 있다. 대기 반송실(31)의 상부에는 청정 공기의 다운 플로우를 형성하기 위한 필터(도시하지 않음)가 설치되어 있다. 로드 로크실(24a, 24b)과 대기 반송실(31)과의 사이의 벽부에는 게이트 밸브(G)가 설치되어 있다. 대기 반송실(31)의 로드 로크실(24a, 24b)이 접속된 벽부와 대향하는 벽부에는, 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2개의 접속 포트(32, 33)가 설치되어 있다. 또한, 대기 반송실(31)의 측면에는 웨이퍼(W)의 얼라인먼트를 행하는 얼라인먼트 실(34)이 설치되어 있다. 대기 반송실(31) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반출입 및 로드 로크실(24a, 24b)에 대한 웨이퍼(W)의 반출입을 행하는 대기 반송용 반송 기구(36)가 설치되어 있다. 이 대기 반송용 반송 기구(36)는, 2개의 다관절 아암을 갖고 있으며, 캐리어(C)의 배열 방향을 따라서 레일(38) 상을 주행 가능하게 되어 있고, 각각의 선단의 핸드(37) 상에 웨이퍼(W)를 얹어서 그 반송을 행하도록 되어 있다.
에칭 처리부(101)는, 플라즈마 에칭 장치 및 그것에 부수되는 장치로 이루어져 있다. 또한, 필요에 따라 애싱 장치를 갖고 있어도 된다. CMP 처리부(103)는, CMP 장치 및 그것에 부수되는 장치로 이루어져 있다.
제어부(104)는, 도 8에 도시한 바와 같이, 에칭 처리부(101), 성막 처리부(102), CMP 처리부(103)의 각 구성부, 및 제1 및 제2 캐리어 반송 장치(105, 106)의 제어를 실행하는 마이크로프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(41)와, 오퍼레이터가 처리 시스템(100)을 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나, 처리 시스템(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(42)와, 처리 시스템(100)에서 실행되는 처리를 프로세스 컨트롤러(41)의 제어로 실현하기 위한 제어 프로그램이나, 각종 데이터 및 처리 조건에 따라서 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된 기억부(43)를 구비하고 있다. 또한, 유저 인터페이스(42) 및 기억부(43)는 프로세스 컨트롤러(41)에 접속되어 있다.
상기 레시피는 기억부(43) 중 기억 매체(43a)에 기억되어 있다. 기억 매체는, 하드 디스크이어도 되고, CDROM, DVD 등의 가반성 디스크나, 플래시 메모리 등의 반도체 메모리이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해서 레시피를 적절히 전송시키도록 해도 된다.
그리고, 필요에 따라, 유저 인터페이스(42)로부터의 지시 등으로 임의의 레시피를 기억부(43)의 기억 매체(43a)로부터 호출해서 프로세스 컨트롤러(41)에 실행시킴으로써, 프로세스 컨트롤러(41)의 제어 하에서, 처리 시스템(100)에서의 원하는 처리가 행하여진다.
또한, Cu 도금에 의해 적층 Cu층을 형성하는 경우에는, 처리 시스템(100)은, Cu 도금 처리부를 더 구비한다.
이어서, 이러한 처리 시스템(100)의 동작에 대해 설명한다.
층간 절연막 상에 소정 패턴의 TiN막으로 이루어지는 하드 마스크를 갖는 웨이퍼를 수용한 캐리어(C)를 에칭 처리부(101)에 반송하고, 에칭 처리부(101)에서 웨이퍼에 플라즈마 에칭 처리를 실시한다. 에칭된 후, 하드 마스크를 남긴 상태 그대로의 웨이퍼를 수용한 캐리어(C)를 성막 처리부(102)에 반송한다. 성막 처리부(102)에 있어서는, 캐리어(C)로부터 대기 반송용 반송 기구(36)에 의해 웨이퍼(W)를 취출하고, 얼라인먼트 실(34)에서 얼라인먼트를 행한 후, 로드 로크실(24a 또는 24b)에 반송한다. 그 로드 로크실을 제2 진공 반송실(21)과 동일 정도의 진공도로 감압한 후, 제2 반송 기구(26)에 의해 로드 로크실의 웨이퍼(W)를 취출하고, 제2 진공 반송실(21)을 통해서 디가스 실(13)에 반송하여, 웨이퍼(W)의 디가스 처리를 행한다. 그 후, 제1 반송 기구(16)에 의해 디가스 실(13)의 웨이퍼(W)를 취출하고, 제1 진공 반송실(11)을 통해서 MnOx막 성막 장치(12a, 12b, 12c, 12d) 중 어느 하나에 반입하여, 상술한 바와 같은 자기 형성 배리어막을 형성하기 위한 MnOx막을 성막한다.
MnOx막의 형성 후, 제1 반송 기구(16)에 의해 웨이퍼(W)를 취출하고, 수소 라디칼 처리 장치(14)에 반송하여, MnOx막 표면의 수소 라디칼 처리를 행한다. 그 후, 제2 반송 기구(26)에 의해 수소 라디칼 처리 장치(14)로부터 웨이퍼(W)를 취출하고, 제2 진공 반송실을 통해서 Ru막 성막 장치(22)에 반송하여, Ru막을 피습윤층으로서 성막한다. 이때, 상술한 바와 같이, TiN막으로 이루어지는 하드 마스크에 대응하는 부분에는 Ru막이 성막되지 않는다. Ru막 성막 후, 제2 반송 기구(26)에 의해 Ru막 성막 장치(22)로부터 웨이퍼(W)를 취출하고, Cu계 막 성막 장치(23)에 반송하여, iPVD에 의해 상술한 바와 같은 Cu계 막을 성막해서 트렌치나 비아 등의 오목부에의 Cu계 막(Cu 또는 Cu 합금)의 매립을 행한다. 그 후, 디가스 실(13) 또는 수소 라디칼 처리 장치(14)에 반송하여, 어닐 처리를 행한다. 또한, 수수 실(15)은 웨이퍼(W)를 일시적으로 유지하는 버퍼로서 사용할 수 있다.
Cu계 막의 형성 후, 제2 반송 기구(26)에 의해 웨이퍼(W)를 로드 로크실(24a 또는 24b)에 반송하고, 그 로드 로크실을 대기압으로 복귀시킨 후, 대기 반송용 반송 기구(36)에 의해 Cu계 막이 형성된 웨이퍼(W)를 취출하여, 캐리어(C)로 되돌린다. 이러한 처리를 캐리어 내의 웨이퍼(W)의 수만큼 반복한다.
또한, 적층 Cu층을 형성하는 경우에는, 별도 설치된 Cu 도금 처리부에 의해 Cu 도금을 실시한 후, 어닐을 행한다. 또한, Cu계 막을 Cu계 시드막과 Cu 도금과의 조합으로 형성하는 경우에는, Cu계 막 성막 장치(23)에서 PVD에 의해 Cu계 시드막을 성막한 후, 마찬가지로 별도 설치된 Cu 도금 처리부에 의해 Cu 도금을 실시한 후, 어닐을 행한다.
Cu계 막의 성막까지 종료한 웨이퍼(W)가 수용된 캐리어(C)를 제2 캐리어 반송 장치(106)에 의해 CMP 처리부(103)에 반송하여, CMP 처리를 행한다.
CMP 처리부(103)에 있어서는, 하드 마스크인 TiN막 상에 Ru막이 거의 형성되어 있지 않으므로, Ru막을 제거할 필요는 없고, Cu계 막, MnOx막, TiN막만을 제거하면 되며, CMP를 행할 때, Ru를 포함하는 연마 잔여물에 의한 전기 특성의 저하나, Ru 제거 시에 사용하는 특수한 약액에 의한 Cu 배선의 부식이 발생한다는 문제는 발생하지 않는다.
처리 시스템(100)에 의하면, 에칭부터 CMP 처리까지를 일괄해서 행할 수 있다. 또한, 성막 처리부(102)에서는, 에칭 후의 웨이퍼에 대하여 대기 개방하지 않고 진공 중에서 디가스 처리, MnOx막 성막 처리, 수소 라디칼 처리, Ru막 성막 처리, Cu계 막 성막 처리를 행하므로, 이들 공정 중에서의 막의 산화를 방지할 수 있어, 고성능의 반도체 장치를 제조할 수 있다.
[iPVD 장치]
이어서, 상기 처리 시스템(100)에 있어서 Cu계 막 성막 장치(23)에 적절하게 사용할 수 있는 iPVD 장치에 대해 ICP(Inductively Coupled Plasma)형 플라즈마 스퍼터 장치를 예로 들어 설명한다. 도 9는, ICP형 플라즈마 스퍼터 장치를 도시하는 단면도이다.
도 9에 도시한 바와 같이, 이 PVD 장치는, 알루미늄 등의 금속으로 이루어지는 접지된 처리 용기(61)를 갖고 있으며, 처리 용기(61)의 저부(62)에는 배기구(63) 및 가스 도입구(67)가 형성되어 있다. 배기구(63)에는 배기관(64)이 접속되어 있고, 배기관(64)에는 압력 조정을 행하는 스로틀 밸브(65) 및 진공 펌프(66)가 접속되어 있다. 또한, 가스 도입구(67)에는 가스 공급 배관(68)이 접속되어 있고, 가스 공급 배관(68)에는, Ar 가스 등의 플라즈마 여기용 가스나 N2 가스 등의 다른 가스를 공급하기 위한 가스 공급원(69)이 접속되어 있다. 또한, 가스 공급 배관(68)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(70)가 장착되어 있다.
처리 용기(61) 내에는, 피처리 기판인 웨이퍼(W)를 적재하기 위한 적재 기구(72)가 설치된다. 이 적재 기구(72)는, 원판 형상으로 성형된 적재대(73)와, 이 적재대(73)를 지지하는 중공 통체 형상의 지주(74)를 갖고 있다. 적재대(73)는, 도전성 재료로 이루어지고, 지주(74)를 통해서 접지되어 있다. 적재대(73) 내에는 냉각 재킷(75)이 설치되어 있다. 또한, 적재대(73) 내에는 냉각 재킷(75) 상에 절연 재료로 피복된 저항 히터(97)가 매립되어 있다. 그리고, 냉각 재킷(75) 및 저항 히터(97)에 의해 웨이퍼 온도가 제어된다.
적재대(73)의 상면측에는, 유전체 부재(76a) 중에 전극(76b)이 매립되어 구성된 웨이퍼(W) 흡착용의 정전 척(76)이 설치되어 있다. 또한, 지주(74)의 하부는, 처리 용기(61)의 저부(62)의 중심부에 형성된 삽입 관통 구멍(77)을 관통해서 하방으로 연장되어 있다. 지주(74)는, 승강 기구(도시하지 않음)에 의해 승강 가능하게 되어 있고, 이에 의해 적재 기구(72)의 전체가 승강된다.
지주(74)를 둘러싸도록, 신축 가능한 금속 벨로즈(78)가 설치되어 있다. 금속 벨로즈(78)에 의해 처리 용기(61) 내의 기밀성을 유지하면서 적재 기구(72)의 승강 이동이 허용된다.
저부(62)에는, 상방을 향해서, 예를 들어 3개(2개만 도시)의 지지 핀(79)이 수직으로 설치되어 있고, 또한 적재대(73)에는 지지 핀(79)에 대응한 핀 삽입 관통 구멍(80)이 형성되어 있고, 적재대(73)를 강하시켰을 때, 핀 삽입 관통 구멍(80)을 관통한 지지 핀(79)의 상단에서 웨이퍼(W)를 받아, 외부로부터 침입하는 반송 아암(도시하지 않음)과의 사이에서 이동 탑재하는 것이 가능하게 되어 있다. 처리 용기(61)의 하부 측벽에는, 반송 아암을 침입시키기 위해서 반출입구(81)가 형성되고, 이 반출입구(81)는 게이트 밸브(G)에 의해 개폐된다.
상술한 정전 척(76)의 전극(76b)에는, 급전 라인(82)을 통해서 직류 전원(83)이 접속되어 있고, 직류 전원(83)으로부터 전극(76b)에 직류 전압이 인가됨으로써, 웨이퍼(W)가 정전기의 힘에 의해 흡착 유지된다. 또한 급전 라인(82)에는 바이어스용 고주파 전원(84)이 접속되어 있어, 정전 척(76)의 전극(76b)에 바이어스 전력을 인가하기 위한 고주파 전력이 공급되도록 되어 있다.
한편, 처리 용기(61)의 천장부에는, 유전체로 이루어지는 투과판(86)이 시일 부재(87)를 개재해서 기밀하게 설치되고, 이 투과판(86)의 상부에, 처리 용기(61) 내의 처리 공간(S)에 플라즈마 여기용 가스의 플라즈마를 생성하기 위한 플라즈마 발생원(88)이 설치되어 있다.
플라즈마 발생원(88)은, 투과판(86)에 대응해서 설치된 유도 코일(90)을 갖고 있으며, 이 유도 코일(90)에는, 플라즈마 발생용 고주파 전원(91)이 접속되어, 투과판(86)을 통해서 처리 공간(S)에 고주파 전력이 도입되어 유도 전계를 형성하도록 되어 있다.
투과판(86)의 바로 아래에는, 도입된 고주파 전력을 확산시키는 금속제의 배플 플레이트(92)가 설치된다. 이 배플 플레이트(92)의 하방에는, 상기 처리 공간(S)의 상부 측방을 둘러싸도록 해서 단면이 내측을 향해 경사진 환상(머리부가 잘려진 원통 형상)을 이루는 Cu 또는 Cu 합금으로 이루어지는 타깃(93)이 설치되어 있고, 이 타깃(93)에는 전압 가변의 직류 전원(94)이 접속되어 있어, 타깃(93)에 Ar 이온을 끌어 당기기 위한 직류 전력을 인가하도록 되어 있다. 직류 전원 대신에 교류 전원을 사용해도 된다.
또한, 타깃(93)의 외주측에는, 자석(95)이 설치되어 있다. 타깃(93)은 플라즈마 중의 Ar 이온에 의해 스퍼터되어, Cu 또는 Cu 합금이 방출됨과 함께, 이들 대부분은 플라즈마 중을 통과할 때 이온화된다.
또한 이 타깃(93)의 하부에는, 처리 공간(S)을 둘러싸도록 금속제의 원통 형상의 보호 커버 부재(96)가 설치되어 있다. 이 보호 커버 부재(96)는 접지되어 있다. 보호 커버 부재(96)의 내측 단부는, 적재대(73)의 외주측을 둘러싸도록 해서 설치되어 있다.
이렇게 구성되는 PVD 장치에서는, 웨이퍼(W)를 처리 용기(61) 내에 반입하고, 이 웨이퍼(W)를 적재대(73) 상에 적재해서 정전 척(76)에 의해 흡착한다. 적재대(73)는, 열전쌍(도시하지 않음)에 의해 검출된 온도에 기초하여, 냉각 재킷(75) 및 저항 히터(97)에 의해 온도 제어된다.
그리고, 소정의 진공 상태가 된 처리 용기(61) 내에, 소정 유량으로 Ar 가스를 흘리면서 스로틀 밸브(65)를 제어해서 처리 용기(61) 내를 소정의 진공도로 유지한다. 그 후, 가변 직류 전원(94)으로부터 직류 전력을 타깃(93)에 인가하고, 또한 플라즈마 발생원(88)의 고주파 전원(91)으로부터 유도 코일(90)에 고주파 전력(플라즈마 전력)을 공급한다. 한편, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 대하여 소정의 바이어스용 고주파 전력을 공급한다.
이에 의해, 처리 용기(61) 내에서는, 유도 코일(90)에 공급된 고주파 전력에 의해 아르곤 플라즈마가 형성되어 아르곤 이온이 생성되고, 이들 이온은 타깃(93)에 인가된 직류 전압에 의해 가까이 끌어당겨져서 타깃(93)에 충돌하고, 이 타깃(93)이 스퍼터되어 입자가 방출된다. 이때, 타깃(93)에 인가하는 직류 전압에 의해 방출되는 입자의 양이 최적으로 제어된다.
또한, 스퍼터된 타깃(93)으로부터의 입자는 플라즈마 중을 통과할 때 대부분은 이온화되어 하방향으로 비산되어 간다. 이때, 이 처리 용기(61) 내의 압력을 어느 정도 높게 하고, 이에 의해 플라즈마 밀도를 높임으로써, 입자를 고효율로 이온화할 수 있다. 이때의 이온화율은 고주파 전원(91)으로부터 공급되는 고주파 전력에 의해 제어된다.
이온은, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 인가된 바이어스용 고주파 전력에 의해 웨이퍼(W) 면 상에 형성되는 두께 수 mm 정도의 이온 시스의 영역에 들어가면, 강한 지향성을 가져 웨이퍼(W)측으로 가속되도록 끌어 당겨져서 웨이퍼(W)에 퇴적된다. 이에 의해, Cu계 막의 성막 처리가 행하여진다.
Cu막 성막 시에는, 웨이퍼 온도를 높게(65 내지 400℃) 설정함과 함께, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 대하여 인가되는 바이어스 파워를 조정해서 Cu의 성막과 Ar에 의한 에칭을 조정함으로써, Cu의 유동성을 양호하게 할 수 있어, 양호한 매립성으로 Cu를 매립할 수 있다.
[ALD 장치]
이어서, 상기 처리 시스템(100)에 사용되는 MnOx막 성막 장치(12a, 12b, 12c, 12d)에 적절하게 사용할 수 있는 ALD 장치에 대해서 설명한다. 도 10은, ALD 장치의 일례를 도시하는 단면도이며, ALD에 의해 MnOx막을 성막하는 것이다. 또한, 이 ALD 장치는, CVD 장치로서 Ru막 성막 장치(22)에 사용하는 것도 가능하다.
도 10에 도시하는 바와 같이, 이 ALD 장치는 처리 용기(110)를 갖는다. 처리 용기(110) 내에는 웨이퍼(W)를 수평하게 적재하기 위한 적재대(111)가 설치되어 있다. 적재대(111) 내에는 웨이퍼의 온도 조절 수단이 되는 히터(111a)가 설치되어 있다. 또한, 적재대(111)에는 승강 기구(111b)에 의해 승강 가능한 3개의 승강 핀(111c)(2개만 도시)이 설치되어 있고, 이 승강 핀(111c)을 통해서 웨이퍼 반송 수단(도시하지 않음)과 적재대(111)와의 사이에서 웨이퍼(W)의 수수가 행하여진다.
처리 용기(110)의 저부에는 배기관(112)의 일단측이 접속되고, 이 배기관(112)의 타단측에는 진공 펌프(113)가 접속되어 있다. 처리 용기(110)의 측벽에는, 게이트 밸브(G)에 의해 개폐되는 반송구(114)가 형성되어 있다.
처리 용기(110)의 천장부에는 적재대(111)에 대향하는 가스 샤워 헤드(115)가 설치되어 있다. 가스 샤워 헤드(115)는, 가스실(115a)을 구비하고, 가스실(115a)에 공급된 가스는, 복수 형성된 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 공급된다.
가스 샤워 헤드(115)에는, 망간 화합물 가스를 가스실(115a)에 도입하기 위한 망간 화합물 가스 공급 배관계(116)가 접속된다. 망간 화합물 가스 공급 배관계(116)는, 가스 공급로(116a)를 구비하고, 가스 공급로(116a)의 상류측에는, 밸브(116b), 망간 화합물 가스 공급원(117), 매스 플로우 컨트롤러(116c)가 접속되어 있다. 망간 화합물 가스 공급원(117)으로부터는, 망간 화합물 가스가 버블링법에 의해 공급된다. 버블링을 위한 캐리어 가스로서는 Ar 가스 등을 사용할 수 있다. 이 캐리어 가스는 퍼지 가스로서도 기능한다.
또한, 가스 샤워 헤드(115)에는, 산소 함유 가스를 가스실(115a)에 도입하기 위한 산소 함유 가스 공급 배관계(118)가 접속된다. 산소 함유 가스 공급 배관계(118)도 또한 가스 공급로(118a)를 구비하고 있고, 가스 공급로(118a)의 상류측에, 밸브(118b), 매스 플로우 컨트롤러(118c)를 통해서 산소 함유 가스 공급원(119)이 접속되어 있다. 산소 함유 가스 공급원(119)으로부터는, 산소 함유 가스로서, 예를 들어 H2O 가스, N2O 가스, NO2 가스, NO 가스, O2 가스, O3 가스 등이 공급된다. 또한, 산소 함유 가스 공급 배관계(118)는, Ar 가스 등을 퍼지 가스로서 공급 가능하게 되어 있다.
또한, 본 실시 형태에서는, 망간 화합물 가스와 산소 함유 가스가 가스 샤워 헤드(115)의 가스실(115a)을 공유하는 구성으로 되어 있고, 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 교대로 공급되도록 되어 있지만, 이에 한정되지 않고, 가스 샤워 헤드(115)에 있어서 망간 화합물 가스 전용의 가스실과 산소 함유 가스 전용의 가스실이 독립적으로 설치되어, 망간 화합물 가스와 산소 함유 가스가 따로따로 처리 용기(110) 내에 공급되도록 되어 있어도 된다.
이렇게 구성되는 ALD 장치에 있어서는, 반송구(114)로부터 웨이퍼(W)를 처리 용기(110) 내에 반송하고, 소정 온도로 온도 조절된 적재대(111)에 적재한다. 그리고, 챔버(110) 내를 소정의 압력으로 조정하면서, 망간 화합물 가스 공급 배관계(116)로부터의 망간 화합물 가스의 공급과, 산소 함유 가스 공급 배관계(118)로부터의 산소 함유 가스의 공급을, 처리 용기(110) 내의 퍼지 공정을 사이에 두고 복수회 반복하는 ALD법에 의해, 소정의 막 두께의 MnOx막을 성막한다. 성막 종료 후, 반송구(114)로부터 처리 후의 웨이퍼(W)를 반출한다.
[수소 라디칼 처리 장치]
이어서, 상기 처리 시스템(100)에 사용되는 수소 라디칼 처리 장치의 일례에 대해서 설명한다.
도 11은, 수소 라디칼 처리 장치의 일례를 도시하는 단면도이며, 리모트 플라즈마 처리에 의해 처리 용기 내에 수소 라디칼을 생성하는 것을 예로 들어 설명한다.
도 11에 도시한 바와 같이, 이 수소 라디칼 처리 장치는, 예를 들어 알루미늄 등에 의해 통체로 형성된 수소 라디칼 처리를 행하기 위한 처리 용기(141)와, 처리 용기(141)의 상방에 설치된 유전체로 이루어지는 원통 형상의 벨자(142)를 갖고 있다. 벨자(142)는 처리 용기(141)보다도 소직경이며, 처리 용기(141)의 벽부와 벨자(142)의 벽부는 기밀하게 형성되고, 그들의 내부가 연통하고 있다.
처리 용기(141)의 내부에는, 웨이퍼(W)를 적재하는 예를 들어 AlN 등의 세라믹스로 이루어지는 적재대(143)가 배치되어 있고, 이 적재대(143) 내에는 히터(144)가 설치되어 있다. 이 히터(144)는, 히터 전원(도시하지 않음)으로부터 급전됨으로써 발열한다. 적재대(143)에는, 웨이퍼 반송용의 3개의 웨이퍼 지지 핀(도시하지 않음)이 적재대(143)의 표면에 대하여 돌몰 가능하게 설치되어 있다.
처리 용기(141)의 저부에는, 배기구(151)가 형성되어 있고, 이 배기구(151)에는 배기관(152)이 접속되어 있다. 배기관(152)에는 압력 조정을 행하는 스로틀 밸브(153) 및 진공 펌프(154)가 접속되어 있어, 처리 용기(141) 및 벨자(142) 내가 진공화 가능하게 되어 있다. 한편, 처리 용기(141)의 측벽에는, 웨이퍼 반출입구(161)가 형성되어 있고, 웨이퍼 반출입구(161)는, 게이트 밸브(G)에 의해 개폐 가능하게 되어 있다. 그리고, 게이트 밸브(G)를 개방한 상태에서 웨이퍼(W)의 반출입이 행하여진다.
벨자(142)의 천장벽 중앙에는, 가스 도입구(171)가 형성되어 있다. 가스 도입구(171)에는 가스 공급 배관(172)이 접속되어 있고, 가스 공급 배관(172)에는 수소 라디칼 처리를 위해서 사용되는 수소 가스나 불활성 가스 등을 공급하기 위한 가스 공급원(173)이 접속되어 있다. 또한, 가스 공급 배관(172)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(174)가 장착되어 있다.
벨자(142)의 주위에는, 안테나로서 코일(181)이 권회되어 있다. 코일(181)에는 고주파 전원(182)이 접속되어 있다. 그리고, 벨자(142) 내에 수소 가스 및 불활성 가스를 공급하면서 코일(181)에 고주파 전력이 공급됨으로써, 벨자(142) 내에 유도 결합 플라즈마가 생성되어, 처리 용기(141) 내에서 웨이퍼(W)의 MnOx막에 대하여 수소 플라즈마 처리가 실시된다.
이렇게 구성되는 수소 라디칼 처리 장치에 있어서는, 게이트 밸브(G)를 열고, 웨이퍼(W)를 적재대(143) 상에 적재한 후, 게이트 밸브(G)를 폐쇄하고, 처리 용기(141) 및 벨자(142) 내를 진공 펌프(154)에 의해 배기해서 스로틀 밸브(153)에 의해 처리 용기(141) 및 벨자(142) 내를 소정의 압력으로 조정함과 함께, 히터(144)에 의해 적재대(143) 상의 웨이퍼(W)를 소정 온도로 가열한다. 그리고, 가스 공급원(173)으로부터 가스 공급 배관(172) 및 가스 공급구(171)를 통해서 처리 용기(141) 내에 수소 라디칼 처리를 위해 사용되는 수소 가스나 불활성 가스 등을 공급함과 함께, 고주파 전원(182)으로부터 코일(181)에 고주파 전력을 공급함으로써, 벨자(142) 내에 수소 가스나 불활성 가스 등이 여기되어 유도 결합 플라즈마가 생성되고, 그 유도 결합 플라즈마가 처리 용기(141) 내에 도입된다. 그리고, 생성한 플라즈마 중의 수소 라디칼에 의해, 웨이퍼(W)의 MnOx막에 대하여 수소 플라즈마 처리가 실시된다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고 다양하게 변형 가능하다. 예를 들어, 상기 실시 형태에서는, 하드 마스크로서 TiN막을 사용한 경우를 나타냈지만, 이에 한정되지 않고, MnOx막 성막 시에 수소 라디칼 처리에서 실질적으로 환원되지 않는 견고한 결합을 가진 산화물이 형성되는 것이면 된다.
또한, 예를 들어 성막 시스템으로서는, Cu계 막 성막까지를 도 7과 같은 일체로 된 처리부에서 행하는 것에 한하지 않고, 복수의 처리부로 나뉘어져 있어도 된다.
또한, 본 발명은 트렌치에 Cu막을 매립한 후, CMP를 행하는 경우에 적용되는 것이며, 비아 홀의 존재나 반도체 장치의 구조에 관계없이 적용 가능하다.
또한, 상기 실시 형태에서는, 피처리 기판으로서 반도체 웨이퍼를 예로 들어 설명했지만, 반도체 웨이퍼에는 실리콘뿐만 아니라, GaAs, SiC, GaN 등의 화합물 반도체도 포함되고, 또한 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(플랫 패널 디스플레이)에 사용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용할 수 있음은 물론이다.
12a, 12b, 12c, 12d; MnOx막 성막 장치 13; 디가스 실
14; 수소 라디칼 처리 장치 22; Ru막 성막 장치
23; Cu계 막 성막 장치 100; 처리 시스템
101; 에칭 처리부 102; 성막 처리부
103; CMP 처리부 104; 제어부
201; 하부 구조 202; 층간 절연막
203; 하드 마스크(TiN막) 204; 트렌치
205; MnOx막 206a; 제1 Mn 함유막
206b; 제2 Mn 함유막 207; Ru막
208; Cu계 막 209; Cu 배선
W; 반도체 웨이퍼(기판)

Claims (9)

  1. 층간 절연막과, 그 위에 형성된 소정 패턴의 하드 마스크를 포함하는 기판을 준비하는 공정과,
    상기 하드 마스크를 사용해서 층간 절연막을 에칭하여 트렌치를 형성하는 공정과,
    상기 하드 마스크를 남긴 채, 상기 층간 절연막과의 반응으로 자기 형성 배리어막이 되는 MnOx막을 ALD에 의해 형성하는 공정과,
    계속해서, 상기 MnOx막의 표면에 수소 라디칼 처리를 실시하는 공정과,
    계속해서, Ru막을 CVD에 의해 형성하는 공정과,
    계속해서, Cu계 막을 PVD에 의해 형성하거나, 또는 PVD에 의해 Cu 시드를 형성한 후 Cu 도금을 실시함으로써 형성하고, 상기 트렌치 내에 Cu계 막을 매립하는 공정과,
    계속해서, CMP를 행해서 상기 하드 마스크까지 제거하여, Cu 배선을 형성하는 공정
    을 포함하고,
    상기 하드 마스크는, 상기 MnOx막이 형성되었을 때, 상기 수소 라디칼 처리에서는 실질적으로 환원되지 않는 산화물이 형성되는 재료로 이루어지고,
    상기 MnOx막의 상기 하드 마스크에 대응하는 부분은, 상기 수소 라디칼 처리에 의해 산화물인 채로 제1 Mn 함유막이 되고,
    상기 MnOx막의 상기 층간 절연막에 대응하는 부분은, 상기 수소 라디칼 처리에 의해 환원되어 표면에 Mn이 형성된 제2 Mn 함유막이 되고,
    상기 Ru막은, 상기 제1 Mn 함유막 상에는 실질적으로 형성되지 않고, 상기 제2 Mn 함유막 상에 선택적으로 형성되는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 하드 마스크는 TiN막으로 이루어지는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 MnOx막은, 기판을 배치한 처리 용기 내에, 망간 화합물 가스 및 산소 함유 가스를, 상기 처리 용기 내를 퍼지하는 공정을 사이에 두고 교대로 공급함으로써 성막하고, 그때의 기판 온도를, 상기 망간 화합물의 열분해 온도보다도 낮은 온도로 하는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 MnOx막의 막 두께가 1 내지 5nm인, 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 수소 라디칼 처리는, 기판 온도를 200 내지 400℃로 해서 100sec 이상의 기간 동안 행하여지는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 수소 라디칼 처리는, 수소 가스를 포함하는 가스의 플라즈마를 상기 기판에 공급함으로써 행하여지는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 Ru막을 형성할 때, 성막 원료로서 루테늄카르보닐을 사용하는, 반도체 장치의 제조 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 Cu계 막은, 이온화 PVD에 의해 기판 온도를 230 내지 350℃로 해서 형성되는, 반도체 장치의 제조 방법.
  9. 컴퓨터 상에서 동작하고, 처리 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 제1항 내지 제4항 중 어느 한 항의 반도체 장치의 제조 방법이 행해지도록, 컴퓨터에 상기 처리 시스템을 제어시키는 기억 매체.
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* Cited by examiner, † Cited by third party
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JP6559046B2 (ja) * 2015-11-04 2019-08-14 東京エレクトロン株式会社 パターン形成方法
US10804109B2 (en) * 2017-10-03 2020-10-13 Mattson Technology, Inc. Surface treatment of silicon and carbon containing films by remote plasma with organic precursors
JP7278164B2 (ja) 2019-07-11 2023-05-19 東京エレクトロン株式会社 ルテニウム膜の形成方法及び基板処理システム
CN115461846B (zh) * 2020-03-31 2023-07-25 玛特森技术公司 使用氟碳等离子体的工件的加工

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006148075A (ja) 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP2008300568A (ja) 2007-05-30 2008-12-11 Tokyo Electron Ltd 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2010021447A (ja) 2008-07-11 2010-01-28 Tokyo Electron Ltd 成膜方法及び処理システム
WO2012173067A1 (ja) 2011-06-16 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5820267B2 (ja) 2008-03-21 2015-11-24 プレジデント アンド フェローズ オブ ハーバード カレッジ 配線用セルフアライン（自己整合）バリア層
JP5487748B2 (ja) * 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
JP6268008B2 (ja) * 2014-03-17 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法
US10096548B2 (en) * 2015-03-16 2018-10-09 Tokyo Electron Limited Method of manufacturing Cu wiring

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006148075A (ja) 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP2008300568A (ja) 2007-05-30 2008-12-11 Tokyo Electron Ltd 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2010021447A (ja) 2008-07-11 2010-01-28 Tokyo Electron Ltd 成膜方法及び処理システム
WO2012173067A1 (ja) 2011-06-16 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体

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