KR20180069776A - Ｃｕ 배선의 형성 방법 및 기억 매체 - Google Patents

Ｃｕ 배선의 형성 방법 및 기억 매체 Download PDF

Info

Publication number
KR20180069776A
KR20180069776A KR1020180068264A KR20180068264A KR20180069776A KR 20180069776 A KR20180069776 A KR 20180069776A KR 1020180068264 A KR1020180068264 A KR 1020180068264A KR 20180068264 A KR20180068264 A KR 20180068264A KR 20180069776 A KR20180069776 A KR 20180069776A
Authority
KR
South Korea
Prior art keywords
film
alloy
forming
wiring
layer
Prior art date
Application number
KR1020180068264A
Other languages
English (en)
Inventor
오사무 요코야마
한천수
다카시 사쿠마
치아키 야스무로
다츠오 히라사와
다다히로 이시자카
겐지 스즈키
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180069776A publication Critical patent/KR20180069776A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명은 오목부에 Cu 배선을 형성할 때에 배선 저항의 상승이나 공정의 증가를 억제하고, 또한 충분한 매립성을 확보하면서, 일렉트로 마이그레이션 내성이 높은 Cu 배선을 얻을 수 있는 Cu 배선의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 Cu 배선의 형성 방법은 기판 표면에 존재하는 절연막에 형성된 소정 패턴의 오목부에 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서, 적어도 상기 오목부의 표면에 Cu 확산의 배리어가 되는 배리어막을 형성하는 공정과, 상기 배리어막 위에 CVD에 의해 Ru막을 형성하는 공정과, 상기 Ru막 위에 PVD에 의해 Cu 합금막을 형성하여 상기 오목부 내에 상기 Cu 합금막을 매립하는 공정과, 상기 오목부 내의 Cu 합금막으로부터 Cu 배선을 형성하는 공정과, 상기 Cu 배선 위에 유전체막을 형성하는 공정을 포함한다.

Description

Ｃｕ 배선의 형성 방법 및 기억 매체{COPPER WIRING FORMING METHOD AND STORAGE MEDIUM}
본 발명은 기판에 형성된 트렌치나 홀과 같은 오목부에 Cu 배선을 형성하는 Cu 배선의 형성 방법 및 기억 매체에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 웨이퍼에 성막 처리나 에칭 처리 등의 각종 처리를 반복적으로 행하여 원하는 디바이스를 제조하지만, 최근들어 반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 대응하여, 배선의 저저항화(도전성 향상) 및 일렉트로 마이그레이션 내성의 향상이 요구되고 있다.
이러한 점에 대응하여, 배선 재료에 알루미늄(Al)이나 텅스텐(W)보다도 도전성이 높고(저항이 낮고) 또한 일렉트로 마이그레이션 내성이 우수한 구리(Cu)가 사용되어 오고 있다.
Cu 배선의 형성 방법으로서는, 트렌치나 홀이 형성된 층간 절연막 전체에 탄탈륨 금속(Ta), 티타늄(Ti), 탄탈륨 질화막(TaN), 티타늄 질화막(TiN) 등을 포함하는 배리어막을 PVD인 플라즈마 스퍼터에 의해 형성하고, 배리어막 상에 동일하게 플라즈마 스퍼터에 의해 Cu 시드막을 형성하고, 또한 그 위에 Cu 도금을 실시하여 트렌치나 홀을 완전히 매립하고, 웨이퍼 표면의 여분의 구리 박막 및 배리어막을 CMP(Chemical Mechanical Polishing) 처리에 의해 연마 처리하여 제거하는 기술이 제안되고 있다(예를 들어 특허문헌 1).
그러나, 반도체 디바이스의 디자인 룰이 한층 미세화되고 있어, 이에 의한 전류 밀도 상승에 수반하여, 배선 재료로서 Cu를 사용해도 일렉트로 마이그레이션 내성이 충분하지 못하여, Cu 배선의 일렉트로 마이그레이션 내성을 향상시키는 기술이 검토되고 있다.
이러한 기술로서, Cu 시드막 대신 Cu-Mn이나 Cu-Al 등의 Cu 합금을 시드층에 사용하여, Cu 배선과 그 위에 형성되는 유전체 캡(SiCN캡)막 사이에 Mn이나 Al 등의 합금 성분을 편석시켜 Cu 배선과 유전체 캡막의 밀착성을 향상시키는 기술(비특허문헌 1 등)이나, Cu 배선의 표면에 선택적으로 메탈 캡을 형성하여 Cu 배선과 유전체 캡막의 밀착성을 향상시키는 기술이 제안되고 있다(특허문헌 2, 3, 4 등).
일본 특허 공개 제2006-148075호 공보 일본 특허 공개 제2011-023456호 공보 미국 특허 제7799681호 명세서 일본 특허 공표 제2012-504347호 공보
Nogami et.al. IEDM2010 pp764-767
그러나, 상기 비특허문헌 1의 기술에서는, Cu 합금 시드 중의 합금 성분 및 Cu 도금 중의 불순물이 배선 중에 포함되게 되어, 배선 저항이 상승되어 버린다는 문제가 발생한다.
또한, 상기 특허문헌 2 내지 4와 같이 Cu 배선 위에 메탈 캡을 형성하는 경우에는, 배선간의 누설 전류를 억제하는 관점에서, Cu 배선 위에만 선택적으로 메탈 캡을 형성할 필요가 있어, 선택성을 확보하기 위하여 공정수가 증가되어, 비용이 높아져 버린다.
또한, 상술한 바와 같은 반도체 디바이스의 디자인 룰의 더해지는 미세화에 수반하여, 트렌치의 폭이나 홀 직경이 수십㎚로 되어 있고, 이러한 좁은 트렌치나 홀 등의 오목부 내에, 특허문헌 1이나 비특허문헌 1과 같이, 플라즈마 스퍼터링에 의해 배리어막이나 시드막을 형성한 후에 Cu 도금에 의해 트렌치나 홀을 매립하는 경우에는, 매립성이 충분하지 않아 보이드가 발생하는 등의 문제가 발생한다.
본 발명은, 트렌치나 홀과 같은 오목부에 Cu 배선을 형성할 때에, 배선 저항의 상승이나 공정의 증가를 억제하고, 또한 충분한 매립성을 확보하면서, 일렉트로 마이그레이션 내성이 높은 Cu 배선을 얻을 수 있는 Cu 배선의 형성 방법 및 기억 매체를 제공한다.
상기 과제를 해결하기 위하여, 본 발명은, 기판 표면에 존재하는 절연막에 형성된 소정 패턴의 오목부에 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서, 적어도 상기 오목부의 표면에 Cu 확산의 배리어가 되는 배리어막을 형성하는 공정과, 상기 배리어막 위에 CVD에 의해 Ru막을 형성하는 공정과, 상기 Ru막 위에 PVD에 의해 Cu 합금막을 형성하고 상기 오목부 내에 상기 Cu 합금막을 매립하는 공정과, 상기 오목부 내의 Cu 합금막으로부터 Cu 배선을 형성하는 공정과, 상기 Cu 배선 위에 유전체막을 형성하는 공정을 갖는 Cu 배선의 형성 방법을 제공한다.
본 발명에 있어서, 상기 Cu 합금막의 형성은, 기판이 수용된 처리 용기 내에 플라즈마 생성 가스에 의해 플라즈마를 생성하고, 얻고자 하는 Cu 합금막과 동일한 Cu 합금으로 이루어지는 타깃으로부터 입자를 비상시켜, 상기 입자를 상기 플라즈마 중에서 이온화시키고, 상기 기판에 바이어스 전력을 인가하여 상기 이온화된 입자를 상기 기판 위로 끌어 들이는 장치에 의해 행해지는 것이 바람직하다.
상기 오목부 내의 Cu 합금막으로부터 Cu 배선을 형성하는 공정은, 상기 Cu 합금막 위에 적재 증가층을 형성한 후, 상기 적재 증가층의 전체면을 연마함으로써 할 수 있다. 이 경우에, 상기 적재 증가층의 형성은, PVD에 의해 Cu 합금막 또는 순Cu막을 형성함으로써 행해도 되고, Cu 도금에 의해 행해도 된다. 상기 적재 증가층의 형성은, 상기 Cu 합금막을 형성한 후, 동일한 장치에 의해 동일한 Cu 합금을 형성함으로써 행해도 된다.
상기 Cu 합금막을 구성하는 Cu 합금은, Cu-Mn, Cu-Al, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co 및 Cu-Ti로 이루어지는 군으로부터 선택되는 어느 하나를 사용할 수 있다.
상기 배리어막은 Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막으로 이루어지는 군으로부터 선택되는 어느 하나를 사용할 수 있다.
본 발명은 또한, 컴퓨터 상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행 시에 상기 Cu 배선의 형성 방법이 행해지도록, 상기 컴퓨터에 상기 Cu 배선 형성 시스템을 제어시키는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에서는, 배리어막 위에 CVD에 의해 Ru막을 형성하고, Ru막 위에 PVD에 의해 Cu 합금막을 형성하고 오목부 내에 Cu 합금막을 매립한다. 이 때문에, Cu 합금막 중의 합금 성분이 Cu 배선 위의 유전체막(유전체 캡)과의 계면에 편석되어 이들의 밀착성을 향상시킬 수 있으므로, Cu 배선의 일렉트로 마이그레이션 내성을 향상시킬 수 있다. 또한, Cu 합금막 중에 불순물로서 존재하는 합금 성분은, Cu 배선이 형성되고, 또한 그 위에 유전체막이 형성되었을 때에, 그때까지 도달된 열에 의해, CVD에 의한 Ru 라이너막에 존재하는 미량의 산소 등의 불순물을 향하여 확산되어 그들에 포착되고, 게다가, PVD는 본질적으로 도금보다도 불순물이 적고, 또한 PVD 성막 시의 열에 의해 Cu 결정립을 증대시킬 수 있으므로, 저저항의 Cu 배선을 실현할 수 있다. 또한, Cu에 대한 습윤성이 높은 Ru 라이너막을 형성한 후에, PVD에 의해 Cu 합금막을 형성하고 오목부를 매립하므로, Cu 도금의 경우와 같은 보이드를 발생시키지 않고 양호한 매립성을 얻을 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 Cu 배선의 형성 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시 형태에 따른 Cu 배선의 형성 방법을 설명하기 위한 공정 단면도이다.
도 3은 CuMn 합금막 중의 합금 성분(Mn)이 Cu 배선과 유전체 캡층의 계면 및 Cu 배선의 주위에 설치된 Ru막 중으로 이동하는 상태를 도시하는 모식도이다.
도 4는 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 적합한 멀티챔버 타입의 성막 시스템의 일례를 나타내는 평면도이다.
도 5는 도 4의 성막 시스템에 탑재된, Cu 합금막을 형성하기 위한 Cu 합금막 성막 장치를 도시하는 단면도이다.
도 6은 도 4의 성막 시스템에 탑재된, Ru 라이너막을 형성하기 위한 Ru 라이너막 성막 장치를 도시하는 단면도이다.
도 7은 CVD-Ru막 위에 PVD에 의해 CuMn 합금막을 형성한 샘플, PVD-Ta막 위에 PVD에 의해 CuMn 합금막을 형성한 샘플의 어닐 시간과 벌크 비저항의 관계를, 순Cu막과 비교하여 도시하는 도면이다.
도 8은 CVD-Ru막 위에 PVD에 의해 CuMn 합금막을 형성한 샘플, PVD-Ta막 위에 PVD에 의해 CuMn 합금막을 형성한 샘플을 어닐한 후의 막 중의 Mn 농도를 도시하는 도면이다.
도 9는 CVD-Ru 라이너막 위에 PVD에 의해 순Cu막을 형성하여 Cu 배선을 제작한 샘플 및 CVD-Ru 라이너막 위에 PVD에 의해 CuMn 합금막을 형성하여 Cu 배선을 제작한 샘플에 대하여 라인 저항을 측정한 결과를 도시하는 도면이다.
도 10은 도 9에 있어서 CuMn 합금막을 형성한 샘플의 단면의 TEM 사진 및 TEM에 부속되는 EDX에 의해 원소를 분석한 결과를 도시하는 도면이다.
도 11은 CVD-Ru 라이너막 위에 PVD에 의해 순Cu막을 형성하여 Cu 배선을 제작한 샘플, CVD-Ru 라이너막 위에 PVD에 의해 CuMn 합금막을 형성하여 Cu 배선을 제작한 샘플, PVD-TaN막 위에 순Cu 시드를 형성한 후에 Cu 도금으로 매립하여 Cu 배선을 제작한 샘플 및 PVD-TaN막 위에 CuMn 합금 시드를 형성한 후에 Cu 도금으로 매립하여 Cu 배선을 제작한 샘플에 대하여, 배선 저항과 선간 용량의 곱(RC)과 일렉트로 마이그레이션 수명의 관계를 도시하는 도면이다.
도 12는 신뢰성의 평가에 사용한 패턴을 도시하는 도면이다.
도 13은 도 12의 패턴을 갖는 CVD-Ru 라이너막 위에 PVD에 의해 순Cu막을 형성하여 Cu 배선을 제작한 샘플, CVD-Ru 라이너막 위에 PVD에 의해 CuMn 합금막을 형성하여 Cu 배선을 제작한 샘플 및 PVD-TaN막 위에 CuMn 합금 시드를 형성한 후에 Cu 도금으로 매립하여 Cu 배선을 제작한 샘플에 대하여, 일렉트로 마이그레이션 수명과 파괴 확률의 관계를 도시하는 도면이다.
도 14는 도 12의 패턴을 갖는 CVD-Ru 라이너막 위에 PVD에 의해 순Cu막을 형성하여 Cu 배선을 제작한 샘플, CVD-Ru 라이너막 위에 PVD에 의해 CuMn 합금막을 형성하여 Cu 배선을 제작한 샘플에 대하여, 라인 저항의 시그마 플롯을 도시하는 도면이다.
도 15는 라인 폭을 변화시킨 경우의 CVD-Ru 라이너막 위에 PVD에 의해 CuMn 합금막을 형성하여 Cu 배선을 형성한 샘플의 라인 저항을 순Cu막의 라인 저항의 비율로 도시한 도면이다.
이하에서, 첨부 도면을 참조하여 본 발명의 실시 형태에 대하여 구체적으로 설명한다.
<Cu 배선의 형성 방법의 일 실시 형태>
우선, Cu 배선의 형성 방법의 일 실시 형태에 대하여 도 1의 흐름도 및 도 2의 공정 단면도를 참조하여 설명한다.
본 실시 형태에서는, 우선, 하부 구조(201)(상세는 생략) 위에 SiO2막, Low-k막(SiCO, SiCOH 등) 등의 층간 절연막(202)을 갖고, 거기에 트렌치(203) 및 하층 배선에의 접속을 위한 비아(도시하지 않음)가 소정 패턴으로 형성된 반도체 웨이퍼(이하, 간단히 웨이퍼라고 기재함)(W)를 준비한다(스텝 1, 도 2의 (a)). 이러한 웨이퍼(W)로서는, Degas 프로세스나 Pre-Clean 프로세스에 의해, 절연막 표면의 수분이나 에칭/애싱 시의 잔사를 제거한 것이 바람직하다.
이어서, 트렌치(203) 및 비아의 표면을 포함하는 전체면에 Cu를 차폐(배리어)하여 Cu의 확산을 억제하는 배리어막(204)을 성막한다(스텝 2, 도 2의 (b)).
배리어막(204)으로서는, Cu에 대하여 높은 배리어성을 갖고, 저저항을 갖는 것이 바람직하고, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막을 적절하게 사용할 수 있다. 또한, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막, NbN막 등을 사용할 수도 있다. Cu 배선은 트렌치(203) 또는 홀 내에 매립하는 Cu의 체적이 커질수록 저저항이 되므로, 배리어막(204)은 얇게 형성하는 것이 바람직하고, 그러한 관점에서 그 두께는 1 내지 20㎚가 바람직하다. 보다 바람직하게는 1 내지 10㎚이다. 배리어막(204)은, 이온화 PVD(Ionized Physical Vapor Deposition; iPVD), 예를 들어 플라즈마 스퍼터에 의해 성막할 수 있다. 또한, 통상의 스퍼터, 이온 플레이팅 등의 다른 PVD에 의해 성막할 수도 있고, CVD나 ALD, 플라즈마를 사용한 CVD나 ALD에 의해 성막할 수도 있다.
계속해서, 배리어막(204) 위에 CVD에 의해 Ru 라이너막(205)을 성막한다(스텝 3, 도 2의 (c)). Ru 라이너막(205)은, 매립하는 Cu의 체적을 크게 하여 배선을 저저항으로 하는 관점에서, 예를 들어 1 내지 5㎚로 얇게 형성하는 것이 바람직하다.
Ru는 Cu에 대한 습윤성이 높기 때문에, Cu막의 하지에 Ru 라이너막(205)을 형성함으로써, 다음 iPVD에 의한 Cu막 형성 시에 양호한 Cu의 이동성을 확보할 수 있어, 트렌치(203)나 홀의 개구를 막는 오버행을 발생시키기 어렵게 할 수 있다. 이 때문에, 미세한 트렌치 또는 홀에도 보이드를 발생시키지 않고 확실하게 Cu를 매립할 수 있다. 또한, Ru 라이너막(205)은 CVD에 의해 형성되어 있기 때문에, 산소 등의 불순물이 약간 포함되어 있고, 이 불순물이, Cu 배선 중에 불순물로서 포함되는 합금 성분을 흡착하는 기능을 갖고, Cu 배선의 저저항화에 기여한다.
CVD에 의한 Ru 라이너막(205)은, 루테늄카르보닐(Ru3(CO)12)을 성막 원료로서 사용하는 열CVD에 의해 적합하게 형성할 수 있다. 이에 의해, 고순도이고 얇은 Ru 라이너막(205)을 고스텝 커버리지에 의해 성막할 수 있다. 이때의 성막 조건은, 예를 들어 처리 용기 내의 압력이 1.3 내지 66.5Pa의 범위이며, 성막 온도(웨이퍼 온도)가 150 내지 250℃의 범위이다. CVD에 의한 Ru 라이너막(205)은, 루테늄카르보닐 이외의 다른 성막 원료, 예를 들어(시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 펜타디에닐 화합물을 사용하여 성막할 수도 있다.
계속해서, PVD에 의해 저순도의 Cu 합금으로 이루어지는 Cu 합금막(206)을 Ru 라이너막(205) 상에 형성하고, 트렌치(203) 및 비아(도시하지 않음)를 매립한다(스텝 4, 도 2의 (d)). 이 때의 성막은, iPVD, 예를 들어 플라즈마 스퍼터를 사용하는 것이 바람직하다.
통상의 PVD 성막의 경우에는, Cu의 응집에 의해 트렌치나 홀의 개구를 막는 오버행이 발생하기 쉽지만, iPVD를 사용하여, 웨이퍼에 인가하는 바이어스 파워를 조정하여, Cu 이온의 성막 작용과 플라즈마 생성 가스의 이온(Ar 이온)에 의한 에칭 작용을 제어함으로써, Cu를 이동시켜 오버행의 생성을 억제할 수 있어, 좁은 개구의 트렌치나 홀에서도 양호한 매립성을 얻을 수 있다. 이때, Cu의 유동성을 갖게 하여 양호한 매립성을 얻는 관점에서, Cu가 마이그레이트하는 고온 프로세스(65 내지 350℃, 바람직하게는 230 내지 300℃)를 적절하게 사용할 수 있다. 이렇게 고온 프로세스에 의해 PVD 성막함으로써 Cu 결정립을 성장시킬 수 있고, Cu 배선의 저항을 낮출 수 있다. 또한, 상술한 바와 같이, Cu 합금막(206)의 하지에 Cu에 대한 습윤성이 높은 Ru 라이너막(205)을 형성함으로써, Ru 라이너막(205) 위에서 Cu가 응집되지 않고 유동하므로, 미세한 오목부에서도 오버행의 생성을 억제할 수 있어, 보이드를 발생시키지 않고 확실하게 Cu를 매립할 수 있다.
또한, 이 공정에서는 트렌치나 홀의 개구 폭이 작은 경우에는 거의 완전히 Cu 합금을 매립할 수 있지만, 개구 폭이 큰 경우 등에 다소의 오목부가 발생하는 것은 허용된다.
또한, Cu 합금막 성막 시에 있어서의 처리 용기 내의 압력(프로세스 압력)은, 1 내지 100mTorr(0.133 내지 13.3Pa)가 바람직하고, 35 내지 90mTorr(4.66 내지 12.0Pa)가 보다 바람직하다.
Cu 합금막(206)을 구성하는 Cu 합금으로서는, Cu-Mn, Cu-Al, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co, Cu-Ti 등을 들 수 있다. Cu 합금막(206)을 구성하는 Cu 합금으로서는 Cu-Mn이 적합하다.
Cu 합금막(206)은, 얻고자 하는 Cu 합금제의 타깃을 사용하여 성막하지만, 그 때의 타깃의 합금 조성과 성막되는 Cu 합금막의 조성의 관계는, 압력 등의 성막 조건에 따라 변동하기 때문에, 실제로 채용되는 제조 조건에 있어서 원하는 합금 조성이 얻어지도록 타깃의 합금 조성을 조정할 필요가 있다. 또한, Cu 합금 타깃에의 직류 전력은 4 내지 12kW인 것이 바람직하고, 6 내지 10kW가 보다 바람직하다.
이렇게 트렌치(203) 및 비아(홀) 내에 Cu 합금을 매립한 후에는, 그 후의 평탄화 처리에 대비하여 Cu 합금막(206) 위에 적재 증가층(207)을 성막한다(스텝 5, 도 2의 (e)).
적재 증가층(207)은, Cu 합금막(206)에 이어 iPVD 등의 PVD에 의해 동일한 Cu 합금막을 성막함으로써 형성해도 되고, 순Cu막을 PVD 또는 도금에 의해 형성해도 된다. 단, 양호한 스루풋을 얻는 관점 및 장치의 간략화의 관점 등에서, Cu 합금막(206)을 형성한 것과 동일한 PVD(iPVD) 장치를 사용하여, Cu 합금막(206)과 동일한 Cu 합금막을 형성함으로써 적재 증가층(207)을 형성하는 것이 바람직하다. 적재 증가층(207)은 매립성을 거의 고려할 필요는 없기 때문에, PVD에 의해 성막할 때에는 Cu 합금막(206)보다도 높은 성막 속도로 형성하는 것이 바람직하다.
이와 같이 하여 적재 증가층(207)까지 성막한 후, 필요에 따라 어닐 처리를 행한다(스텝 6, 도 2의 (f)). 이 어닐 처리에 의해 Cu 합금막(206)을 안정화시킨다.
이 후, CMP에 의해 웨이퍼(W) 표면의 전체면을 연마하여, 적재 증가층(207), Cu 합금막(206), Ru 라이너막(205), 배리어막(204)을 제거하여 평탄화한다(스텝 7, 도 2의 (g)). 이에 의해 트렌치 및 비아(홀) 내에 Cu 배선(208)이 형성된다.
그 후, CMP 연마 후의 Cu 배선(208)을 포함하는 웨이퍼(W)의 표면 위에 유전체, 예를 들어 SiCN으로 이루어지는 유전체 캡층(유전체막)(209)을 성막한다(스텝 8, 도 2의 (h)). 이 때의 성막은 CVD에 의해 행할 수 있다.
유전체 캡층(209)을 성막했을 때에는 Cu 배선(208) 중에 존재하는 합금 성분(예를 들어 Mn)은, 도 3에 도시한 바와 같이 Cu 배선(208)에 대해 유전체 캡층(209)에 접하는 영역에 편석되어 편석층(208a)을 형성한다. 그리고, 이 편석층(208a)에 의해, Cu 배선(208)과 유전체 캡층(209)의 밀착성이 향상된다. 즉, 유전체 캡층(209) 중에는 불순물로서 미량의 산소 등이 존재하고 있어, 성막 시의 열에 의해 Cu 배선(208) 중의 합금 성분이 유전체 캡층(209) 중의 불순물을 향하여 확산되어 편석층(208a)을 형성함과 함께, 유전체 캡층(209)과 편석층(208a) 중의 합금 성분이 결합됨으로써, 밀착성이 향상된다. 이 때문에, Cu 배선(208)의 일렉트로 마이그레이션 내성을 향상시킬 수 있다.
한편, Cu 합금막(206) 중에는, 편석층(208a)의 형성에 필요한 양보다도 과잉량의 합금 성분(예를 들어 Mn)이 존재하고 있지만, 이 과잉량의 합금 성분은 어닐 시의 열이나, 유전체 캡층(209)을 성막할 때의 열에 의해 Ru 라이너막(205) 중에 존재하는 산소 등의 불순물을 향하여 확산되어, 그 불순물에 포착된다(도 3 참조). 이 때문에, Cu 배선(208) 중에는 합금 성분이 거의 존재하지 않는 상태로 할 수 있어, 합금 성분에 의한 Cu 배선(208)의 저항 상승을 억제할 수 있다.
이와 같이, 본 실시 형태에 따르면, Cu 합금막(206) 중의 합금 성분이, Cu 배선(208)을 형성하고, 그 위의 유전체 캡층(209)을 형성했을 때에 이들 계면에 편석되므로, Cu 배선(208)과 유전체 캡층(209)의 밀착성을 향상시킬 수 있고, Cu 배선(208)의 일렉트로 마이그레이션 내성을 향상시킬 수 있다. 또한, Cu 합금막(206) 중에 불순물로서 잔존하는 합금 성분은, 유전체 캡층(209)이 형성될 때까지 도달된 열에 의해 CVD에 의한 Ru 라이너막(205)에 존재하는 미량의 산소 등의 불순물을 향하여 확산되어 그 불순물에 포착되고, 게다가 PVD는 본질적으로 불순물이 적고, 또한 PVD 성막 시의 열에 의해 Cu 결정립을 증대시킬 수 있으므로, Cu 배선(208)의 저저항화를 실현할 수 있다. 또한, Cu에 대한 습윤성이 높은 Ru 라이너막(205)을 형성한 후에, PVD에 의해 Cu 합금막(206)을 형성하여 트렌치 및 비아를 매립하므로, Cu 도금의 경우와 같은 보이드를 발생시키지 않고 양호한 매립성을 얻을 수 있다.
또한, 상기 일련의 공정 중, 배리어막(204)을 성막하는 스텝 2, Ru 라이너막(205)을 성막하는 스텝 3, Cu 합금막(206)을 성막하는 스텝 4, 적재 증가층(207)을 성막하는 스텝 5는, 진공 중에서 대기 폭로(大氣暴露)를 거치지 않고 연속하여 성막하는 것이 바람직하지만, 이들 중 어느 하나의 사이에서 대기 폭로해도 된다.
<본 발명의 실시 형태의 실시에 적합한 성막 시스템>
이어서, 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 적합한 성막 시스템에 대하여 설명한다. 도 4는 본 발명의 실시 형태에 따른 Cu 배선의 형성 방법의 실시에 적합한 멀티챔버 타입의 성막 시스템(1)의 일례를 나타내는 평면도이다.
성막 시스템(1)은, 배리어막(204) 및 Ru 라이너막(205)을 형성하는 제1 처리부(2)와, 순Cu막 및 Cu 합금막(206)을 형성하는 제2 처리부(3)와, 반출입부(4)를 갖고 있으며, 웨이퍼(W)에 대하여 Cu 배선(208)을 형성하기 위한 것이고, 상기 실시 형태에 있어서의 적재 증가층(207)의 형성까지를 행하는 것이다.제1 처리부(2)는, 평면 형상이 칠각형을 이루는 제1 진공 반송실(11)과, 이 제1 진공 반송실(11)의 4개의 변에 대응하는 벽부에 접속된, 2개의 배리어막 성막 장치(12a, 12b) 및 2개의 Ru 라이너막 성막 장치(14a, 14b)를 갖고 있다. 배리어막 성막 장치(12a) 및 Ru 라이너막 성막 장치(14a)와, 배리어막 성막 장치(12b) 및 Ru 라이너막 성막 장치(14b)는 선 대칭의 위치에 배치되어 있다.
제1 진공 반송실(11)의 다른 2변에 대응하는 벽부에는, 각각 웨이퍼(W)의 탈가스 처리를 행하는 탈가스실(5a, 5b)이 접속되어 있다. 또한, 제1 진공 반송실(11)의 탈가스실(5a와 5b) 사이의 벽부에는, 제1 진공 반송실(11)과 후술하는 제2 진공 반송실(21) 사이에서 웨이퍼(W)의 수수를 행하는 수수실(5)이 접속되어 있다.
배리어막 성막 장치(12a, 12b), Ru 라이너막 성막 장치(14a, 14b), 탈가스실(5a, 5b) 및 수수실(5)은, 제1 진공 반송실(11)의 각 변에 게이트 밸브(G)를 개재하여 접속되고, 이들은 대응하는 게이트 밸브(G)를 개방함으로써 제1 진공 반송실(11)과 연통되고, 대응하는 게이트 밸브(G)를 폐쇄함으로써 제1 진공 반송실(11)로부터 차단된다.
제1 진공 반송실(11) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는 배리어막 성막 장치(12a, 12b), Ru 라이너막 성막 장치(14a, 14b), 탈가스실(5a, 5b) 및 수수실(5)에 대하여 웨이퍼(W)의 반출입을 행하는 제1 반송 기구(16)가 설치되어 있다. 이 제1 반송 기구(16)는, 제1 진공 반송실(11)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(17)를 갖고, 그 회전·신축부(17)의 선단에 웨이퍼(W)를 지지하는 2개의 지지 아암(18a, 18b)이 설치되어 있고, 이들 2개의 지지 아암(18a, 18b)은 서로 반대 방향을 향하도록 회전·신축부(17)에 설치되어 있다.
제2 처리부(3)는 평면 형상이 팔각형을 이루는 제2 진공 반송실(21)과, 이 제2 진공 반송실(21)이 대향하는 2개의 변에 대응하는 벽부에 접속된, Cu 합금막(206)을 성막하기 위한 2개의 Cu 합금막 성막 장치(22a, 22b)와, 순Cu막 또는 Cu 합금막(206)을 성막하기 위한 2개의 Cu막 성막 장치(24a 및 24b)를 갖고 있다.
제2 진공 반송실(21)의 제1 처리부(2)측의 2변에 대응하는 벽부에는, 각각 상기 탈가스실(5a, 5b)이 접속되고, 탈가스실(5a와 5b)과의 사이의 벽부에는, 상기 수수실(5)이 접속되어 있다. 즉, 수수실(5) 및 탈가스실(5a 및 5b)은, 모두 제1 진공 반송실(11)과 제2 진공 반송실(21) 사이에 형성되고, 수수실(5)의 양측에 탈가스실(5a 및 5b)이 배치되어 있다. 또한, 반출입부(4)측의 변에는, 대기 반송 및 진공 반송 가능한 로드 로크실(6)이 접속되어 있다.
Cu 합금막 성막 장치(22a, 22b), Cu막 성막 장치(24a, 24b), 탈가스실(5a, 5b) 및 로드 로크실(6)은, 제2 진공 반송실(21)의 각 변에 게이트 밸브(G)를 개재하여 접속되고, 이들은 대응하는 게이트 밸브(G)를 개방함으로써 제2 진공 반송실(21)과 연통되고, 대응하는 게이트 밸브(G)를 폐쇄함으로써 제2 진공 반송실(21)로부터 차단된다. 또한, 수수실(5)은 게이트 밸브를 개재하지 않고 제2 진공 반송실(21)에 직접 접속되어 있다.
제2 진공 반송실(21) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는 Cu 합금막 성막 장치(22a, 22b), Cu막 성막 장치(24a, 24b), 탈가스실(5a, 5b), 로드 로크실(6) 및 수수실(5)에 대하여 웨이퍼(W)의 반출입을 행하는 제2 반송 기구(26)가 설치되어 있다. 이 제2 반송 기구(26)는, 제2 진공 반송실(21)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(27)를 갖고, 그 회전·신축부(27)의 선단에 웨이퍼(W)를 지지하는 2개의 지지 아암(28a, 28b)이 설치되어 있고, 이들 2개의 지지 아암(28a, 28b)은 서로 반대 방향을 향하도록 회전·신축부(27)에 설치되어 있다.
반출입부(4)는, 상기 로드 로크실(6)을 사이에 두고 제2 처리부(3)와 반대측에 설치되어 있고, 로드 로크실(6)이 접속되는 대기 반송실(31)을 갖고 있다. 로드 로크실(6)과 대기 반송실(31) 사이의 벽부에는 게이트 밸브(G)가 설치되어 있다. 대기 반송실(31)의 로드 로크실(6)이 접속된 벽부와 대향하는 벽부에는 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2개의 접속 포트(32, 33)가 설치되어 있다. 이들 접속 포트(32, 33)에는 각각 도시하지 않은 셔터가 설치되어 있고, 이들 접속 포트(32, 33)에 웨이퍼(W)를 수용한 상태의, 또는 비어 있는 캐리어(C)가 직접 설치되고, 그 때에 셔터가 분리되어 외기의 침입을 방지하면서 대기 반송실(31)과 연통되게 되어 있다. 또한, 대기 반송실(31)의 측면에는 얼라인먼트 챔버(34)가 설치되어 있고, 따라서 웨이퍼(W)의 얼라인먼트가 행해진다. 대기 반송실(31) 내에는 캐리어(C)에 대한 웨이퍼(W)의 반출입 및 로드 로크실(6)에 대한 웨이퍼(W)의 반출입을 행하는 제3 반송 기구(36)가 설치되어 있다. 이 제3 반송 기구(36)는, 2개의 다관절 아암을 갖고 있으며, 캐리어(C)의 배열 방향을 따라 레일(38) 위를 주행 가능하게 되어 있어, 각각의 선단의 핸드(37) 위에 웨이퍼(W)를 싣고 그 반송을 행하게 되어 있다.
이 성막 시스템(1)은, 이 성막 시스템(1)의 각 구성부를 제어하기 위한 제어부(40)를 갖고 있다. 이 제어부(40)는, 각 구성부의 제어를 실행하는 마이크로프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(41)와, 오퍼레이터가 성막 시스템(1)을 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드나, 성막 시스템(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 포함하는 유저 인터페이스(42)와, 성막 시스템(1)에 의해 실행되는 처리를 프로세스 컨트롤러(41)의 제어에 의해 실현하기 위한 제어 프로그램이나, 각종 데이터 및 처리 조건에 따라 처리 장치의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 저장된 기억부(43)를 구비하고 있다. 또한, 유저 인터페이스(42) 및 기억부(43)는 프로세스 컨트롤러(41)에 접속되어 있다.
상기 레시피는 기억부(43) 중 기억 매체(43a)에 기억되어 있다. 기억 매체는 하드 디스크이어도 되고, CDROM, DVD, 플래시 메모리 등의 가반성의 것이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통하여 레시피를 적절히 전송시키도록 해도 된다.
그리고, 필요에 따라, 유저 인터페이스(42)로부터의 지시 등으로 임의의 레시피를 기억부(43)로부터 호출하여 프로세스 컨트롤러(41)에 실행시킴으로써, 프로세스 컨트롤러(41)의 제어 하에서, 성막 시스템(1)에서의 원하는 처리가 행해진다.
이러한 성막 시스템(1)에 있어서는, 캐리어(C)로부터 제3 반송 기구(36)에 의해 트렌치나 홀을 갖는 소정 패턴이 형성된 웨이퍼(W)를 취출하여, 로드 로크실(6)에 반송하고, 그 로드 로크실(6)을 제2 진공 반송실(21)과 동일 정도의 진공도로 감압한 후, 제2 반송 기구(26)에 의해 로드 로크실(6)의 웨이퍼(W)를 취출하여, 제2 진공 반송실(21)을 통하여 탈가스실(5a 또는 5b)에 반송하여, 웨이퍼(W)의 탈가스 처리를 행한다. 그 후, 제1 반송 기구(16)에 의해 탈가스실(5a 또는 5b)의 웨이퍼(W)를 취출하여, 제1 진공 반송실(11)을 통하여 배리어막 성막 장치(12a 또는 12b)에 반입하고, 상술한 바와 같은 배리어막(204)을 성막한다. 배리어막(204) 성막 후, 제1 반송 기구(16)에 의해 배리어막 성막 장치(12a 또는 12b)로부터 웨이퍼(W)를 취출하여, Ru 라이너막 성막 장치(14a 또는 14b)에 반입하고, 상술한 바와 같은 Ru 라이너막(205)을 성막한다. Ru 라이너막(205) 성막 후, 제1 반송 기구(16)에 의해 Ru 라이너막 성막 장치(14a 또는 14b)로부터 웨이퍼(W)를 취출하여, 수수실(5)에 반송한다. 그 후, 제2 반송 기구(26)에 의해 웨이퍼(W)를 취출하여, 제2 진공 반송실(21)을 통하여 Cu 합금막 성막 장치(22a 또는 22b)에 반입하고, 상술한 Cu 합금막(206)을 형성한다. 그 후, Cu 합금막(206) 위에 적재 증가층(207)을 형성하지만, 적재 증가층(207)의 형성은, 동일한 Cu 합금막 성막 장치(22a 또는 22b) 내에서 Cu 합금막을 연속하여 형성함으로써 행해도 되고, 제2 반송 기구(26)에 의해 Cu 합금막 성막 장치(22a 또는 22b)로부터 웨이퍼(W)를 취출하여, Cu막 성막 장치(24a 또는 24b)에 반입하고, 따라서 순Cu막 또는 Cu 합금막(206)을 형성하여 적재 증가층으로 해도 된다.
적재 증가층의 형성 후, 웨이퍼(W)를 로드 로크실(6)에 반송하고, 그 로드 로크실(6)을 대기압으로 복귀시킨 후, 제3 반송 기구(36)에 의해 Cu막이 형성된 웨이퍼(W)를 취출하고, 캐리어(C)로 복귀시킨다. 이러한 처리를 캐리어(C) 내의 웨이퍼(W)의 수만큼 반복한다.
성막 시스템(1)에 의하면, 대기 중에서 개방하지 않고 진공 중에서 배리어막(204), Ru 라이너막(205), Cu 합금막(206), 적재 증가층(207)을 성막하므로, 각 막의 계면에서의 산화를 방지할 수 있어, 고성능의 Cu 배선을 얻을 수 있다.
또한, 적재 증가층을 Cu 도금으로 형성하는 경우에는, Cu 합금막을 성막한 후, 성막 시스템(1)으로부터 웨이퍼(W)를 반출한다.
<Cu막 성막 장치>
이어서, Cu 합금막을 형성하는 Cu 합금막 성막 장치(22a(22b))의 적합한 예에 대하여 설명한다.
도 5는 Cu막 성막 장치의 일례를 나타내는 단면도이다. 여기에서는 Cu 합금막 성막 장치로서 iPVD인 ICP(Inductively Coupled Plasma)형 플라즈마 스퍼터 장치를 예로 들어 설명한다.
도 5에 도시한 바와 같이, 이 Cu 합금막 성막 장치(22a(22b))는, 예를 들어 알루미늄 등에 의해 통체 형상으로 성형된 처리 용기(51)를 갖고 있다. 이 처리 용기(51)는 접지되고, 그 저부(52)에는 배기구(53)가 형성되어 있고, 배기구(53)에는 배기관(54)이 접속되어 있다. 배기관(54)에는 압력 조정을 행하는 스로틀 밸브(55) 및 진공 펌프(56)가 접속되어 있고, 처리 용기(51) 내가 진공화 가능하게 되어 있다. 또한 처리 용기(51)의 저부(52)에는 처리 용기(51) 내에 소정의 가스를 도입하는 가스 도입구(57)가 형성된다. 이 가스 도입구(57)에는 가스 공급 배관(58)이 접속되어 있고, 가스 공급 배관(58)에는 플라즈마 여기용 가스로서 희가스, 예를 들어 Ar 가스나 다른 필요한 가스, 예를 들어 N2 가스 등을 공급하기 위한 가스 공급원(59)이 접속되어 있다. 또한, 가스 공급 배관(58)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(60)가 개재 장착되어 있다.
처리 용기(51) 내에는 피처리 기판인 웨이퍼(W)를 적재하기 위한 적재 기구(62)가 설치된다. 이 적재 기구(62)는, 원판 형상으로 성형된 적재대(63)와, 이 적재대(63)를 지지함과 함께 접지된 중공 통체 형상의 지주(64)를 갖고 있다. 적재대(63)는, 예를 들어 알루미늄 합금 등의 도전성 재료를 포함하고, 지주(64)를 개재하여 접지되어 있다. 적재대(63) 내에는 냉각 재킷(65)이 설치되어 있고, 도시하지 않은 냉매 유로를 통하여 냉매를 공급하게 되어 있다. 또한, 적재대(63) 내에는 냉각 재킷(65) 위에 절연 재료로 피복된 저항 히터(87)가 매립되어 있다. 저항 히터(87)는 도시하지 않은 전원으로부터 급전되도록 되어 있다. 적재대(63)에는 열전대(도시하지 않음)가 형성되어 있고, 이 열전대에서 검출된 온도에 기초하여, 냉각 재킷(65)에의 냉매의 공급 및 저항 히터(87)에의 급전을 제어함으로써, 웨이퍼 온도를 소정의 온도로 제어할 수 있게 되어 있다.
적재대(63)의 상면측에는, 예를 들어 알루미나 등의 유전체 부재(66a) 중에 전극(66b)이 매립되어 구성된 얇은 원판 형상의 정전 척(66)이 설치되어 있고, 웨이퍼(W)를 정전력에 의해 흡착 보유 지지할 수 있게 되어 있다. 또한, 지주(64)의 하부는, 처리 용기(51)의 저부(52)의 중심부에 형성된 삽입 관통 구멍(67)을 관통하여 하방으로 연장되어 있다. 지주(64)는, 도시하지 않은 승강 기구에 의해 상하 이동 가능하게 되어 있고, 이에 의해 적재 기구(62) 전체가 승강된다.
지주(64)를 둘러싸도록, 신축 가능하도록 구성된 주름 상자 형상의 금속 벨로즈(68)가 설치되어 있고, 이 금속 벨로즈(68)는, 그 상단이 적재대(63)의 하면에 기밀하게 접합되고, 또한 하단이 처리 용기(51)의 저부(52)의 상면에 기밀하게 접합되어 있고, 처리 용기(51) 내의 기밀성을 유지하면서 적재 기구(62)의 승강 이동을 허용할 수 있게 되어 있다.
또한 저부(52)에는, 상방을 향하여 예를 들어 3개(도 5에서는 2개만 나타낸다)의 지지 핀(69)이 기립 설치되어 있고, 또한 이 지지 핀(69)에 대응시켜 적재대(63)에 핀 삽입 관통 구멍(70)이 형성되어 있다. 따라서, 적재대(63)를 강하 시켰을 때에 핀 삽입 관통 구멍(70)을 관통한 지지 핀(69)의 상단부에서 웨이퍼(W)를 받아, 그 웨이퍼(W)를 외부로부터 침입하는 반송 아암(도시하지 않음)과의 사이에서 이동 탑재할 수 있다. 이 때문에, 처리 용기(51)의 하부 측벽에는 반송 아암을 침입시키기 위하여 반출입구(71)가 형성되고, 이 반출입구(71)에는 개폐 가능하게 이루어진 게이트 밸브(G)가 설치되어 있다. 이 게이트 밸브(G)의 반대측에는, 전술한 제2 진공 반송실(21)이 형성되어 있다.
또한 상술한 정전 척(66)의 전극(66b)에는, 급전 라인(72)을 개재하여 척용 전원(73)이 접속되어 있고, 이 척용 전원(73)으로부터 전극(66b)에 직류 전압을 인가함으로써, 웨이퍼(W)가 정전력에 의해 흡착 보유 지지된다. 또한 급전 라인(72)에는 바이어스용 고주파 전원(74)이 접속되어 있고, 이 급전 라인(72)을 통하여 정전 척(66)의 전극(66b)에 대하여 바이어스용 고주파 전력을 공급하여, 웨이퍼(W)에 바이어스 전력이 인가되게 되어 있다. 이 고주파 전력의 주파수는 400kHz 내지 60MHz가 바람직하고, 예를 들어 13.56MHz가 채용된다.
한편, 처리 용기(51)의 천장부에는, 예를 들어 알루미나 등의 유전체로 이루어지는 고주파에 대하여 투과성이 있는 투과판(76)이 O링 등의 시일 부재(77)를 개재하여 기밀하게 설치되어 있다. 그리고, 이 투과판(76)의 상부에 처리 용기(51) 내의 처리 공간(S)에 플라즈마 여기용 가스로서의 희가스, 예를 들어 Ar 가스를 플라즈마화하여 플라즈마를 발생하기 위한 플라즈마 발생원(78)이 설치된다. 또한, 이 플라즈마 여기용 가스로서, Ar 대신에 다른 희가스, 예를 들어 He, Ne, Kr 등을 사용해도 된다.
플라즈마 발생원(78)은 투과판(76)에 대응시켜 설치한 유도 코일(80)을 갖고 있으며, 이 유도 코일(80)에는 플라즈마 발생용, 예를 들어 13.56MHz의 고주파 전원(81)이 접속되어, 상기 투과판(76)을 통하여 처리 공간(S)에 고주파 전력이 도입되어 유도 전계를 형성하게 되어 있다.
또한 투과판(76)의 바로 아래에는, 도입된 고주파 전력을 확산시키는, 예를 들어 알루미늄으로 이루어지는 배플 플레이트(82)가 설치된다. 그리고, 이 배플 플레이트(82)의 하부에는, 상기 처리 공간(S)의 상부 측방을 둘러싸도록 하여, 예를 들어 단면이 내측을 향하여 경사져 환상(절두원추 껍질 형상)의 Cu 합금으로 이루어지는 타깃(83)이 설치되어 있고, 이 타깃(83)에는 Ar 이온을 끌어 당기기 위한 직류 전력을 인가하는 타깃용 전압 가변의 직류 전원(84)이 접속되어 있다. 또한, 직류 전원 대신에 교류 전원을 사용해도 된다. 타깃(83)은 Cu 합금막과 동종의 Cu 합금으로 형성되어 있다.
또한, 타깃(83)의 외주측에는, 여기에 자계를 부여하기 위한 자석(85)이 설치되어 있다. 타깃(83)은 플라즈마 중의 Ar 이온에 의해 Cu의 금속 원자, 혹은 금속 원자단으로서 스퍼터됨과 함께, 플라즈마 중을 통과할 때에 대부분은 이온화된다.
또한 이 타깃(83)의 하부에는, 상기 처리 공간(S)을 둘러싸도록 하여, 예를 들어 알루미늄이나 구리로 이루어지는 원통 형상의 보호 커버 부재(86)가 설치되어 있다. 이 보호 커버 부재(86)는 접지됨과 함께, 그 하부는 내측으로 굴곡되어 적재대(63)의 측부 근방에 위치되어 있다. 따라서, 보호 커버 부재(86)의 내측의 단부는, 적재대(63)의 외주측을 둘러싸도록 하여 형성되어 있다.
또한, Cu 합금막 성막 장치(22a(22b))의 각 구성부도, 상술한 제어부(40)에 의해 제어되게 되어 있다.
이렇게 구성되는 Cu 합금막 성막 장치(22a(22b))에 있어서는, 웨이퍼(W)를 도 5에 도시하는 처리 용기(51) 내로 반입하고, 이 웨이퍼(W)를 적재대(63) 위에 적재하여 정전 척(66)에 의해 흡착하고, 제어부(40)의 제어 하에서 이하의 동작이 행해진다. 이때, 적재대(63)는 열전대(도시하지 않음)에서 검출된 온도에 기초하여, 냉각 재킷(65)에의 냉매의 공급 및 저항 히터(87)에의 급전을 제어함으로써 온도 제어된다.
우선, 진공 펌프(56)를 동작시킴으로써 소정의 진공 상태로 된 처리 용기(51) 내에 가스 제어부(60)를 조작하여 소정 유량으로 Ar 가스를 흘리면서 스로틀 밸브(55)를 제어하여 처리 용기(51) 내를 소정의 진공도로 유지한다. 그 후, 타깃용 전압 가변의 직류 전원(84)으로부터 직류 전력을 타깃(83)으로 인가하고, 또한 플라즈마 발생원(78)의 고주파 전원(81)으로부터 유도 코일(80)로 고주파 전력(플라즈마 전력)을 공급한다. 한편, 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)에 대하여 소정의 바이어스용 고주파 전력을 공급한다.
이에 의해, 처리 용기(51) 내에서는 유도 코일(80)에 공급된 고주파 전력에 의해 아르곤 플라즈마가 형성되어 아르곤 이온이 생성되고, 이들 이온은 타깃(83)에 인가된 직류 전압에 가까이 끌어당겨져 타깃(83)에 충돌하여, 이 타깃(83)이 스퍼터되어 입자가 방출된다. 이때, 타깃(83)에 인가하는 직류 전압에 의해 방출되는 입자의 양이 최적으로 제어된다.
또한, 스퍼터된 타깃(83)으로부터의 입자는 플라즈마 중을 통과할 때에 대부분은 이온화된다. 여기서 타깃(83)으로부터 방출되는 입자는, 이온화된 것과 전기적으로 중성인 중성 원자가 혼재하는 상태로 되어 하측 방향으로 비산해 간다. 특히, 이 처리 용기(51) 내의 압력을 어느 정도 높이고, 이에 의해 플라즈마 밀도를 높임으로써, 입자를 고효율로 이온화할 수 있다. 이때의 이온화율은 고주파 전원(81)으로부터 공급되는 고주파 전력에 의해 제어된다.
그리고, 이온은 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)으로 인가된 바이어스용 고주파 전력에 의해 웨이퍼(W)면 위에 형성되는 두께 수㎜ 정도의 이온시스의 영역에 들어가면, 강한 지향성을 갖고 웨이퍼(W)측에 가속하도록 끌어당겨져 웨이퍼(W)에 퇴적되어 Cu 합금막이 형성된다.
이때, 웨이퍼 온도를 높게(65 내지 350℃, 바람직하게는 230 내지 300℃) 설정함과 함께, 바이어스용 고주파 전원(74)으로부터 정전 척(66)의 전극(66b)에 대하여 인가되는 바이어스 파워를 조정하여 Cu 합금의 성막과 Ar에 의한 에칭을 조정하고, Cu 합금의 유동성을 양호하게 함으로써, 개구가 좁은 트렌치나 홀에서도 양호한 매립성으로 Cu 합금을 매립할 수 있다. 구체적으로는, Cu 합금 성막량(성막 레이트)을 TD, 플라즈마 생성용 가스의 이온에 의한 에칭량(에칭 레이트)을 TE로 하면, 0≤TE/TD<1, 나아가 0<TE/TD<1로 되도록 바이어스 파워를 조정하는 것이 바람직하다.
양호한 매립성을 얻는 관점에서, 처리 용기(51) 내의 압력(프로세스 압력)은, 1 내지 100mTorr(0.133 내지 13.3Pa), 나아가 35 내지 90mTorr(4.66 내지 12.0Pa)가 바람직하고, 타깃(83)에의 직류 전력은 4 내지 12kW, 나아가 6 내지 10kW로 하는 것이 바람직하다.
또한, 트렌치나 홀의 개구가 넓은 경우 등에는 iPVD에 한정되지 않고, 통상의 스퍼터, 이온 플레이팅 등의 통상의 PVD를 사용할 수도 있다.
<Cu막 성막 장치>
Cu막 성막 장치(24a(24b))로서는, 기본적으로 도 5에 도시하는 Cu 합금막 성막 장치(22a(22b))와 마찬가지의 장치를 사용할 수 있다. 이때, 타깃(83)은 순Cu를 사용한다. 또한, 매립성을 중시할 필요가 없는 경우 등에는 iPVD에 한정되지 않고, 통상의 스퍼터, 이온 플레이팅 등의 통상의 PVD를 사용할 수도 있다.
<배리어막 성막 장치>
배리어막 성막 장치(12a(12b))로서는, 타깃(83)을 사용하는 재료로 바꾸기만 해도 도 5의 성막 장치와 마찬가지의 구성의 성막 장치를 사용하여 플라즈마 스퍼터에 의해 성막할 수 있다. 또한, 플라즈마 스퍼터에 한정되지 않고, 통상의 스퍼터, 이온 플레이팅 등의 다른 PVD이어도 되고, CVD나 ALD(Atomic Layer Deposition), 플라즈마를 사용한 CVD나 ALD에 의해 성막할 수도 있다. 불순물을 저감시키는 관점에서는 PVD가 바람직하다.
<Ru 라이너막 성막 장치>
이어서, Ru 라이너막(205)을 형성하기 위한 Ru 라이너막 성막 장치(14a(14b))에 대하여 설명한다. Ru 라이너막(205)은 열CVD에 의해 적합하게 형성할 수 있다. 도 6은 Ru 라이너막 성막 장치(14a(14b))의 일례를 나타내는 단면도이며, 열CVD에 의해 Ru 라이너막(205)을 형성하는 것이다.
도 6에 도시한 바와 같이, 이 Ru 라이너막 성막 장치(14a(14b))는, 예를 들어 알루미늄 등에 의해 통체로 형성된 처리 용기(101)를 갖고 있다. 처리 용기(101)의 내부에는 웨이퍼(W)를 적재하는, 예를 들어 AlN 등의 세라믹스로 이루어지는 적재대(102)가 배치되어 있고, 이 적재대(102) 내에는 히터(103)가 설치되어 있다. 이 히터(103)는 히터 전원(도시하지 않음)으로부터 급전됨으로써 발열한다.
처리 용기(101)의 천장벽에는, Ru 라이너막(205)을 형성하기 위한 처리 가스나 퍼지 가스 등을 처리 용기(101) 내에 샤워 형상으로 도입하기 위한 샤워 헤드(104)가 적재대(102)와 대향하도록 설치되어 있다. 샤워 헤드(104)는 그 상부에 가스 도입구(105)를 갖고, 그 내부에 가스 확산 공간(106)이 형성되어 있고, 그 저면에는 다수의 가스 토출 구멍(107)이 형성되어 있다. 가스 도입구(105)에는 가스 공급 배관(108)이 접속되어 있고, 가스 공급 배관(108)에는 Ru 라이너막(205)을 형성하기 위한 처리 가스나 퍼지 가스 등을 공급하기 위한 가스 공급원(109)이 접속되어 있다. 또한, 가스 공급 배관(108)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(110)가 개재 장착되어 있다. Ru 라이너막(205)을 성막하기 위한 가스로서는, 상술한 바와 같이, 적합한 것으로서 루테늄카르보닐(Ru3(CO)12)을 들 수 있다. 이 루테늄카르보닐은 열분해에 의해 Ru 라이너막(205)을 형성할 수 있다.
처리 용기(101)의 저부에는 배기구(111)가 형성되어 있고, 이 배기구(111)에는 배기관(112)이 접속되어 있다. 배기관(112)에는 압력 조정을 행하는 스로틀 밸브(113) 및 진공 펌프(114)가 접속되어 있고, 처리 용기(101) 내가 진공화 가능하게 되어 있다.
적재대(102)에는 웨이퍼 반송용 3개(도 6에서는 2개만 도시)의 웨이퍼 지지 핀(116)이 적재대(102)의 표면에 대하여 돌몰(突沒) 가능하게 설치되고, 이들 웨이퍼 지지 핀(116)은 지지판(117)에 고정되어 있다. 그리고, 웨이퍼 지지 핀(116)은, 에어 실린더 등의 구동 기구(118)에 의해 로드(119)를 승강함으로써 지지판(117)을 개재하여 승강된다. 또한, 도면부호 120은 벨로즈이다. 한편, 처리 용기(101)의 측벽에는 웨이퍼 반출입구(121)가 형성되어 있고, 게이트 밸브(G)를 개방한 상태에서 처리 용기(101)와 제1 진공 반송실(11) 사이에서 웨이퍼(W)의 반출입이 행해진다.
이러한 Ru 라이너막 성막 장치(14a(14b))에 있어서는, 게이트 밸브(G)를 개방하고, 웨이퍼(W)를 적재대(102) 위에 적재한 후, 게이트 밸브(G)를 폐쇄하고, 처리 용기(101) 내를 진공 펌프(114)에 의해 배기하여 처리 용기(101) 내를 소정의 압력으로 조정하면서, 히터(103)로부터 적재대(102)를 통하여 웨이퍼(W)를 소정 온도로 가열한 상태에서 가스 공급원(109)으로부터 가스 공급 배관(108) 및 샤워 헤드(104)를 통하여 처리 용기(101) 내에 루테늄카르보닐(Ru3(CO)12) 가스 등의 처리 가스를 도입한다. 이에 의해, 웨이퍼(W) 위에서 처리 가스의 반응이 진행되어, 웨이퍼(W)의 표면에 Ru 라이너막(205)이 형성된다.
Ru 라이너막의 성막(205)에는, 루테늄카르보닐 이외의 다른 성막 원료, 예를 들어 상술한 바와 같은 루테늄의 펜타디에닐 화합물을 O2 가스와 같은 분해 가스와 함께 사용할 수 있다.
<다른 공정에 사용하는 장치>
이상의 성막 시스템(1)에 의해 상기 실시 형태에 있어서의 적재 증가층(207)의 형성까지를 행할 수 있지만, 그 이후의 어닐 공정, CMP 공정, 캡층 성막 공정은, 성막 시스템(1)으로부터 반출한 후의 웨이퍼(W)에 대하여, 어닐 장치, CMP 장치, 캡층 성막 장치를 사용하여 행할 수 있다. 이들 장치는, 통상 사용되는 구성의 것이어도 된다. 이들 장치와 성막 시스템(1)에 의해 Cu 배선 형성 시스템을 구성하고, 제어부(40)와 동일한 기능을 갖는 공통된 제어부에 의해 일괄하여 제어하도록 함으로써, 상기 실시 형태에 기재한 방법을 하나의 레시피에 의해 일괄하여 제어할 수 있다.
<실험예>
이어서, 실험예에 대하여 설명한다.
(실험예 1)
여기에서는, 기판 위에 PVD-TaN막 및 CVD-Ru막을 형성한 후, PVD에 의해 Cu-2at％ Mn 합금(Mn을 2at％ 포함하는 Cu 합금)막을 형성한 샘플(샘플 A), 기판 위에 PVD-TaN막 및 PVD-Ta막을 형성한 후, PVD에 의해 Cu-2at％ Mn 합금막을 형성한 샘플(샘플 B)에 대하여, 400℃에서 시간을 12.5시간까지 변화시켜 어닐을 행한 후, 벌크의 비저항을 측정했다. 비교를 위하여, 마찬가지로 기판 위에 PVD-TaN막 및 CVD-Ru막을 형성한 후, 및 PVD-TaN막 및 PVD-Ta막을 형성한 후에 PVD에 의해 순Cu막을 형성한 샘플(샘플 C, D)에 대해서도 400℃에서 0.5시간의 어닐을 행한 후, 벌크의 비저항을 측정했다. 또한, 이들은 모두 블랭킷막을 형성하여 실험을 행했다. 그 결과를 도 7에 나타낸다. 또한, 10.5시간 어닐한 후의 샘플 A 및 샘플 B의 CuMn 합금막(이하, 「Cu 합금막」이라고도 한다) 중의 Mn 농도를 2차 이온 질량 분석(SIMS)에 의해 측정한 결과를 도 8에 나타낸다.
도 7에 도시한 바와 같이, PVD-Ta막 위에 PVD에 의해 Cu 합금막을 형성한 샘플 B는, 어닐 시간이 증가해도 비저항은 높은 상태인 것에 반하여, CVD-Ru막 위에 PVD에 의해 Cu 합금막을 형성한 샘플 A는, 어닐 시간이 증가함에 따라 비저항이 저하되어, 어닐 시간이 12.5시간에 거의 순Cu막과 동등한 비저항이 되는 것이 확인되었다. 또한, 도 8에 도시한 바와 같이 샘플 B보다도 샘플 A의 쪽이 어닐에 의해 막 중의 Mn 농도가 저하되는 것이 확인되었다. 이러한 점에서, Cu 합금막의 하지로서 CVD-Ru막을 형성함으로써, Cu 합금막 중의 Mn 농도가 저하되고, 이에 의해 막의 저항이 저하되는 것을 알 수 있다.
(실험예 2)
이어서, 라인 앤 스페이스 패턴(L/S=60㎚/60㎚)이 형성된 층간 절연막을 갖는 웨이퍼에 대하여, PVD-TaN 배리어막, CVD-Ru 라이너막을 형성한 후, 순Cu 타깃을 사용한 PVD에 의해 순Cu막을 형성하여 트렌치를 매립한 샘플(#1 내지 #4) 및 Cu-Mn 합금 타깃을 사용한 PVD에 의해 Cu-2at％ Mn 합금막을 형성하여 트렌치를 매립한 샘플(#5 내지 #8)을 제작하고, 이들에 100℃에서 30분의 어닐을 실시한 후, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 후, Cu 배선의 저항값을 측정했다. 그 결과를 도 9에 나타낸다. 이 도면에 도시한 바와 같이, 순Cu막을 형성한 샘플 #1~#4도, Cu 합금막을 형성한 샘플 #5~#8도, 동일 정도의 저항값인 것이 확인되었다.
이때의 CuMn 합금막(Cu-2at％ Mn 합금막)을 형성한 샘플의 단면의 투과형 현미경(TEM) 사진 및 TEM에 부속되는 에너지 분산형 X선 분광 장치(EDX)에 의해 원소를 분석한 결과를 도 10에 도시한다. 도 10에 도시한 바와 같이, 유전체 캡층 근방 부분에서는 결정립 내 및 결정립계 모두 Mn이 검출되었지만, 벌크 부분에서는 Mn이 검출되지 않았다.
이상의 결과로, CVD-Ru 라이너막을 형성한 후에 트렌치를 매립함으로써, Cu 합금막을 형성한 경우에도 Cu 배선 중의 합금 성분을 매우 적게 하여, 순Cu막을 사용한 경우와 동등한 저항값이 얻어지는 것이 확인되었다.
(실험예 3)
여기에서는, 라인 앤 스페이스 패턴이 형성된 층간 절연막을 갖는 웨이퍼에 대하여, PVD-TaN 배리어막, CVD-Ru 라이너막을 형성한 후, 순Cu 타깃을 사용한 PVD에 의해 순Cu막을 형성하여 트렌치를 매립한 후, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 E), PVD-TaN 배리어막, CVD-Ru 라이너막을 형성한 후, CuMn 합금 타깃을 사용한 PVD에 의해 Cu-2at％ Mn 합금막을 형성하여 트렌치를 매립한 후, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 F), PVD-TaN 배리어막을 형성한 후, PVD에 의해 순Cu 시드를 형성하고, 또한 Cu 도금에 의해 트렌치를 매립하고, 그 후 어닐, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 G) 및 PVD-TaN 배리어막을 형성한 후, PVD에 의해 Cu-2at％ Mn 합금 시드를 형성하고, 또한 Cu 도금에 의해 트렌치를 매립하고, 그 후 어닐, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 H)을 제작하고, 이들에 대하여 배선 저항(R), 선간 용량(C), 일렉트로 마이그레이션(EM) 내성을 측정했다. 또한, 배선 저항(R) 및 선간 용량(C)에 대해서는 L/S=100㎚/100㎚의 샘플을 사용하고, EM 내성에 대해서는 L/S=140㎚/140㎚의 샘플을 사용했다.
이들 결과를, 배선 저항(R)과 선간 용량(C)의 곱(RC)과, 일렉트로 마이그레이션 수명의 관계로 정리한 것을 도 11에 도시한다. 또한, 선간 용량(C)은 어느 샘플이든 거의 동일하기 때문에, RC의 값은 배선 저항(R)의 차이를 반영한 것이 된다.
도 11에 도시한 바와 같이, CVD-Ru 라이너막을 형성한 후에 PVD에 의한 CuMn 합금으로 트렌치를 매립한 샘플 F 및 PVD에 의한 CuMn 합금 시드를 형성한 후 Cu 도금으로 트렌치를 매립한 샘플 H는 모두 순Cu에 의해 트렌치를 매립한 샘플 E, G보다도 일렉트로 마이그레이션 수명이 현저하게 개선되는 것이 확인되었다. 또한, CuMn 합금 시드를 사용한 샘플 H는 순Cu 시드를 사용한 샘플 G에 비교하여 RC의 값이 대폭 상승되는 것에 반하여, CVD-Ru 라이너막을 형성한 후에 PVD에 의한 CuMn 합금으로 트렌치를 매립한 샘플 F는 PVD에 의한 순Cu에 의해 트렌치를 매립한 샘플 E에 비교하여 RC의 상승은 무시할 수 있을 만큼 작아, 순Cu 시드를 사용한 후 Cu 도금으로 매립한 샘플 G보다도 오히려 작은 값으로 되었다. 이 결과로부터, CVD-Ru 라이너막을 형성한 후에 PVD에 의해 CuMn 합금으로 트렌치를 매립하여, Cu 배선을 형성함으로써, 일렉트로 마이그레이션 내성의 향상과 배선의 저저항화를 양립시킬 수 있는 것이 확인되었다.
(실험예 4)
이어서, 도 12와 같은 테스트 패턴(배선 폭: 140㎚, 비아 직경: 120㎚)을 갖는 웨이퍼에 대하여 Cu 배선을 형성하고 신뢰성을 평가했다. 여기에서는, PVD-TaN 배리어막, CVD-Ru 라이너막을 형성한 후, 순Cu 타깃을 사용한 PVD에 의해 순Cu막을 형성하여 트렌치를 매립한 후, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 I), PVD-TaN 배리어막, CVD-Ru 라이너막을 형성한 후, CuMn 합금 타깃을 사용한 PVD에 의해 Cu-2at％ Mn 합금막을 형성하여 트렌치를 매립한 후, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 J), PVD-TaN 배리어막을 형성한 후, PVD에 의해 Cu-2at％ Mn 합금 시드를 형성하고, 또한 Cu 도금에 의해 트렌치를 매립하고, 그 후 어닐, CMP 연마 및 CVD에 의한 유전체(SiCN) 캡층의 형성을 행하여 Cu 배선을 형성한 샘플(샘플 K)을 제작하고, 신뢰성 시험을 실시했다.
신뢰성 시험은 300℃, 1MA/㎠의 조건에서 실시했다. 그 때의 일렉트로 마이그레이션 수명과 파괴 확률의 관계를 도 13에 나타낸다. 이 도면에 도시한 바와 같이, 본 실시 형태에 따라 CVD-Ru 라이너막 위에 PVD에 의해 Cu-2at％ Mn 합금막을 형성하여 트렌치를 매립한 샘플 J는, PVD에 의해 순Cu막을 형성하여 트렌치를 매립한 샘플 I보다도 EM 내성이 현저하게 향상되어, CuMn 합금 시드를 형성한 후 Cu 도금을 형성한 샘플 K보다도 EM 내성이 높은 것이 확인되었다.
신뢰성 시험 후의 샘플 J에 대하여, TEM에 부속되는 EDX에 의해 단면의 원소 분석을 한 결과, Mn이 유전체 캡층의 계면 및 Ru 라이너막(205) 중에 편석되어 있고, Cu 배선(208)의 벌크 부분에는 Mn이 거의 존재하지 않는 것이 확인되었다.
이어서, 도 12에 있어서 M1을 30㎚(L/S=60㎚/60㎚ 상당)로 한 테스트 패턴을 사용하여, 상기 샘플 I 및 샘플 J의 라인 저항을 측정했다. 도 14는 라인 저항의 시그마 플롯을 도시하는 도면이다. 이 도면에 도시한 바와 같이, 이 선 폭에 있어서, 본 실시 형태에 따라 CVD-Ru 라이너막 위에 PVD에 의해 Cu-2at％ Mn 합금막을 형성하여 트렌치를 매립한 샘플 J는, PVD에 의해 순Cu막을 형성하여 트렌치를 매립한 샘플 I와 동등한 라인 저항을 나타내는 것이 확인되었다.
L/S 폭을 변화시켜 마찬가지로 라인 저항을 측정했다. 도 15는 그 때의 순Cu막을 사용한 경우의 라인 저항과 Cu 합금막을 사용한 경우의 라인 저항의 비율을 구한 결과이다. 이 도면에 도시한 바와 같이, 선 폭이 좁은 경우에는 CuMn 합금막을 사용해도 순Cu막과 동등한 라인 저항을 나타내지만, 선 폭이 넓어짐에 따라 CuMn 합금막의 쪽이 라인 저항이 약간 상승하는 것이 확인되었다. 단, 그 상승의 비율은 낮아 15％이었다.
<다른 적용>
이상, 본 발명의 실시 형태에 대하여 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고 다양한 변형 가능하다. 예를 들어, 성막 시스템으로서는, 도 4와 같은 타입에 한정되지 않고, 1개의 반송 장치에 모든 성막 장치가 접속되어 있는 타입이어도 된다. 또한, 도 4와 같은 멀티챔버 타입의 시스템이 아니라, 배리어막, Ru 라이너막, Cu 합금막 중 일부만을 동일한 성막 시스템에 의해 형성하고, 잔량부를 별개로 설치한 장치에 의해 대기 폭로를 거쳐 성막하도록 해도 되고, 모두를 별개의 장치로 대기 폭로를 거쳐 성막하도록 해도 된다.
또한, 상기 실시 형태에서는, 트렌치와 비아(홀)를 갖는 웨이퍼에 본 발명의 방법을 적용한 예를 나타냈지만, 트렌치만을 갖는 경우에도, 홀만을 갖는 경우에도 본 발명을 적용할 수 있는 것은 말할 필요도 없다. 또한, 싱글 다마신 구조, 더블 다마신 구조, 삼차원 실장 구조 등, 다양한 구조의 디바이스에 있어서의 매립에 적용할 수 있다. 또한, 상기 실시 형태에서는 피처리 기판으로서 반도체 웨이퍼를 예로 들어 설명했지만, 반도체 웨이퍼에는 실리콘뿐만 아니라, GaAs, SiC, GaN 등의 화합물 반도체도 포함되고, 또한 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(플랫 패널 디스플레이)에 사용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용할 수 있는 것은 물론이다.
1; 성막 시스템
12a, 12b; 배리어막 성막 장치
14a, 14b; Ru 라이너막 성막 장치
22a, 22b; Cu 합금막 성막 장치
24a, 24b; Cu막 성막 장치
201; 하부 구조
202; 층간 절연막
203; 트렌치
204; 배리어막
205; Ru 라이너막
206; Cu 합금막
207; 적재 증가층
208; Cu 배선
209; 유전체 캡층
W; 반도체 웨이퍼(피처리 기판)

Claims (10)

  1. 기판 표면에 존재하는 절연막에 형성된 소정 패턴의 오목부에 Cu 배선을 형성하는 Cu 배선의 형성 방법으로서,
    적어도 상기 오목부의 표면에 Cu 확산의 배리어가 되는 배리어막을 형성하는 공정과,
    상기 배리어막 위에 CVD에 의해 Ru막을 형성하는 공정과,
    상기 Ru막의 바로 위에 PVD에 의해 Cu 합금막을 형성하면서 상기 오목부 내에 상기 Cu 합금막을 유동성을 갖게 하여 매립하는 공정과,
    그 후에 Cu 합금막 형성 온도보다 높은 온도로 어닐하는 공정과,
    그 후에 상기 오목부 내의 Cu 합금막으로부터 Cu 배선을 형성하는 공정과,
    또한 상기 Cu 배선 위에 유전체막을 형성하는 공정을 포함하고,
    상기 Cu 배선은 Cu 합금막의 표면 부분이 Cu 합금막의 Cu 이외의 편석한 합금 성분의 층에 의해 둘러싸이는 구조를 형성하는 것을 특징으로 하는, Cu 배선의 형성 방법.
  2. 제1항에 있어서, 상기 Cu 합금막의 형성은, 상기 기판이 수용된 처리 용기 내에 플라즈마 생성 가스에 의해 플라즈마를 생성하고, 상기 Cu 합금막과 동일한 Cu 합금으로 이루어지는 타깃으로부터 입자를 비상시켜, 상기 입자를 상기 플라즈마 중에서 이온화시키고, 상기 기판에 바이어스 전력을 인가하여 상기 이온화된 입자를 상기 기판 위에 끌어 들이는 장치에 의해 행해지는, Cu 배선의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 오목부 내의 Cu 합금막으로부터 Cu 배선을 형성하는 공정은, 상기 Cu 합금막 위에 적재 증가층을 형성한 후, 상기 적재 증가층의 전체면을 연마하는 공정을 포함하는 것을 특징으로 하는, Cu 배선의 형성 방법.
  4. 제3항에 있어서, 상기 적재 증가층의 형성은, 상기 Cu 합금막 상에 PVD에 의해 Cu 합금막 또는 순Cu막을 형성함으로써 행하는, Cu 배선의 형성 방법.
  5. 제3항에 있어서, 상기 적재 증가층의 형성은, Cu 도금에 의해 행하는 것을 특징으로 하는, Cu 배선의 형성 방법.
  6. 제3항에 있어서, 상기 적재 증가층의 형성은, 상기 Cu 합금막을 형성한 후, 동일한 장치에 의해 동일한 Cu 합금을 형성함으로써 행해지는 것을 특징으로 하는, Cu 배선의 형성 방법.
  7. 제1항 또는 제2항에 있어서, 상기 Cu 합금막을 구성하는 Cu 합금의 재료는, Cu-Mn, Cu-Al, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co 및 Cu-Ti로 이루어지는 군으로부터 선택되는 어느 하나인 것을 특징으로 하는, Cu 배선의 형성 방법.
  8. 제1항 또는 제2항에 있어서, 상기 배리어막은, Ti막, TiN막, Ta막, TaN막, Ta/TaN의 2층막, TaCN막, W막, WN막, WCN막, Zr막, ZrN막, V막, VN막, Nb막 및 NbN막으로 이루어지는 군으로부터 선택되는 어느 하나인 것을 특징으로 하는, Cu 배선의 형성 방법.
  9. 컴퓨터 상에서 동작하고, Cu 배선 형성 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서,
    상기 프로그램은 실행 시에, 제1항 또는 제2항의 Cu 배선의 형성 방법이 행해지도록 상기 컴퓨터에 상기 Cu 배선 형성 시스템을 제어시키는 것을 특징으로 하는, 기억 매체.
  10. 기판 표면에 존재하는 절연막에 형성된 소정 패턴의 오목부에 형성된 Cu 배선의 구조이며,
    Cu 합금막이, Cu 합금막으로부터 Cu 합금막의 표면에 편석한 합금 성분층에 의해 둘러싸이고, 또한 Cu 합금막으로부터 확산한 합금 성분을 포획하는 Ru막층 및 유전체막으로 둘러싸이고, 둘러싸인 Cu 합금막 중의 Cu를 제외한 합금 성분은 확산과 편석에 의해 감소하고 있는 것을 특징으로 하는, Cu 배선 구조.

KR1020180068264A 2013-06-28 2018-06-14 Ｃｕ 배선의 형성 방법 및 기억 매체 KR20180069776A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-136366 2013-06-28
JP2013136366A JP6139298B2 (ja) 2013-06-28 2013-06-28 Ｃｕ配線の形成方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170080412A Division KR20170080549A (ko) 2013-06-28 2017-06-26 Ｃｕ 배선의 형성 방법 및 기억 매체

Publications (1)

Publication Number Publication Date
KR20180069776A true KR20180069776A (ko) 2018-06-25

Family

ID=52115994

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140078414A KR20150002508A (ko) 2013-06-28 2014-06-25 Ｃｕ 배선의 형성 방법 및 기억 매체
KR1020170080412A KR20170080549A (ko) 2013-06-28 2017-06-26 Ｃｕ 배선의 형성 방법 및 기억 매체
KR1020180068264A KR20180069776A (ko) 2013-06-28 2018-06-14 Ｃｕ 배선의 형성 방법 및 기억 매체

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020140078414A KR20150002508A (ko) 2013-06-28 2014-06-25 Ｃｕ 배선의 형성 방법 및 기억 매체
KR1020170080412A KR20170080549A (ko) 2013-06-28 2017-06-26 Ｃｕ 배선의 형성 방법 및 기억 매체

Country Status (4)

Country Link
US (1) US9406557B2 (ko)
JP (1) JP6139298B2 (ko)
KR (3) KR20150002508A (ko)
TW (1) TWI602263B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
EP3061642B1 (en) * 2013-10-22 2019-10-02 Nippon Seiki Co., Ltd. Vehicle information projection system, and projection device
US9685370B2 (en) * 2014-12-18 2017-06-20 Globalfoundries Inc. Titanium tungsten liner used with copper interconnects
US9449874B1 (en) * 2015-06-30 2016-09-20 International Business Machines Corporation Self-forming barrier for subtractive copper
US9613909B2 (en) * 2015-08-12 2017-04-04 Globalfoundries Inc. Methods and devices for metal filling processes
US10157784B2 (en) 2016-02-12 2018-12-18 Tokyo Electron Limited Integration of a self-forming barrier layer and a ruthenium metal liner in copper metallization
KR20170110332A (ko) 2016-03-23 2017-10-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10229851B2 (en) * 2016-08-30 2019-03-12 International Business Machines Corporation Self-forming barrier for use in air gap formation
US10651365B2 (en) * 2017-03-16 2020-05-12 Vanguard International Semiconductor Corporation Electrical contact structure and methods for forming the same
US10163695B1 (en) * 2017-06-27 2018-12-25 Lam Research Corporation Self-forming barrier process

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269214A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2002075995A (ja) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
DE10302644B3 (de) * 2003-01-23 2004-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels stromloser Abscheidung unter Verwendung eines Katalysators
US20050079703A1 (en) * 2003-10-09 2005-04-14 Applied Materials, Inc. Method for planarizing an interconnect structure
JP2006148075A (ja) 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
US20060240187A1 (en) * 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
JP4845790B2 (ja) * 2007-03-30 2011-12-28 三洋電機株式会社 半導体レーザ素子およびその製造方法
US7799681B2 (en) 2008-07-15 2010-09-21 Tokyo Electron Limited Method for forming a ruthenium metal cap layer
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
US8258626B2 (en) * 2008-09-16 2012-09-04 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
US20100081274A1 (en) 2008-09-29 2010-04-01 Tokyo Electron Limited Method for forming ruthenium metal cap layers
JP5396854B2 (ja) * 2008-12-25 2014-01-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5507909B2 (ja) 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
JP5788785B2 (ja) * 2011-01-27 2015-10-07 東京エレクトロン株式会社 Ｃｕ配線の形成方法および成膜システム
JP5767570B2 (ja) * 2011-01-27 2015-08-19 東京エレクトロン株式会社 Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
WO2012133400A1 (ja) * 2011-03-30 2012-10-04 東京エレクトロン株式会社 Ｃｕ配線の形成方法

Also Published As

Publication number Publication date
KR20150002508A (ko) 2015-01-07
JP2015012132A (ja) 2015-01-19
JP6139298B2 (ja) 2017-05-31
TW201517212A (zh) 2015-05-01
TWI602263B (zh) 2017-10-11
US9406557B2 (en) 2016-08-02
US20150004784A1 (en) 2015-01-01
KR20170080549A (ko) 2017-07-10

Similar Documents

Publication Publication Date Title
KR20180069776A (ko) Ｃｕ 배선의 형성 방법 및 기억 매체
KR101662369B1 (ko) Cu 배선의 형성 방법 및 기억매체
WO2012133400A1 (ja) Ｃｕ配線の形成方法
US9368418B2 (en) Copper wiring structure forming method
KR101739613B1 (ko) Cu 배선의 형성 방법
KR101846049B1 (ko) Cu 배선의 제조 방법 및 기억 매체
KR102008475B1 (ko) Cu 배선의 형성 방법 및 반도체 장치의 제조 방법
US9121094B2 (en) Sputtering method and sputtering apparatus
JP5788785B2 (ja) Ｃｕ配線の形成方法および成膜システム
KR101741896B1 (ko) Cu 배선의 제조 방법 및 기억 매체
KR20170026165A (ko) 반도체 장치의 제조 방법 및 기억 매체
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
US20170025308A1 (en) Method of cleaning bottom of via hole and method of manufacturing semiconductor device
WO2014010333A1 (ja) Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体
KR20120087096A (ko) Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E601 Decision to refuse application