TW201304060A - 銅配線之形成方法 - Google Patents

銅配線之形成方法 Download PDF

Info

Publication number
TW201304060A
TW201304060A TW101111100A TW101111100A TW201304060A TW 201304060 A TW201304060 A TW 201304060A TW 101111100 A TW101111100 A TW 101111100A TW 101111100 A TW101111100 A TW 101111100A TW 201304060 A TW201304060 A TW 201304060A
Authority
TW
Taiwan
Prior art keywords
film
copper
forming
alloy
copper wiring
Prior art date
Application number
TW101111100A
Other languages
English (en)
Inventor
Takara Kato
Tadahiro Ishizaka
Atsushi Gomi
Tatsuo Hatano
Yasushi Mizusawa
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201304060A publication Critical patent/TW201304060A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本發明係一種銅配線之形成方法，其中，具有：於具有凹溝(203)之晶圓W之全面形成阻障膜(204)之工程，和於阻障膜(204)上形成釕膜(205)之工程，和於釕膜(205)上，經由PVD而形成純銅膜(206)埋入凹溝(203)之工程，和於純銅膜(206)上，經由PVD而形成銅合金膜(207)之工程，和經由CMP而研磨全面形成銅配線(208)之工程，和於銅配線(208)上形成介電體所成之保護蓋層(209)之工程，和於含有對應於銅配線(208)與保護蓋層(209)之界面的部分之範圍，使含於銅合金膜(207)之合金成分偏析的工程。

Description

銅配線之形成方法
本發明係有關於如形成於基板之凹溝或孔道之凹部形成銅配線之銅配線之形成方法。
在半導體裝置之製造中，於半導體晶圓反覆進行成膜處理或蝕刻處理等各種處理而製造所期望之裝置，但近來，對應於半導體裝置之高速化，配線圖案之細微化，高積體化之要求，而要求有配線之低阻抗化(導電性提昇)及電移耐性之提昇。
對應如此的點，呈成為使用對於配線材料較鋁(Al)或鎢(W)為導電性高(阻抗低)且對於電移耐性優越的銅(Cu)。
作為銅配線之形成方法，係提案有於形成有凹溝或孔道之層間絕緣膜全體，以PVD之電漿濺鍍形成鉭金屬(Ta)，鈦(Ti)，鉭氮化膜(TaN)，鈦氮化膜(TiN)等所成之阻障膜，於阻障膜上同樣經由電漿濺鍍而形成銅晶種膜，更且於其上方施以銅電鍍而完全埋入凹溝或孔道，再經由CMP(Chemical Mechanical Polishing)處理而研磨處理去除晶圓表面之多餘的銅薄膜及阻障膜之技術(例如，專利文獻1)。另外，CMP處理後，進行於配線層(銅膜)上形成SiCN，SiN等之介電體所成之保護蓋層者。
另外，將銅配線之信賴性提升作為目的，提案有取代 銅晶種膜而將Cu合金(Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co等)使用於晶種層之配線形成處理(非專利文獻1等)。
[專利文獻]
[專利文獻1]日本特開2006-148075號公報
[非專利文獻]
[非專利文獻1]Nogami et.al.IEDM2010 pp764-767
但如上述，對於在進行CMP處理之後設置SiCN，SiN等之介電體所成之保護蓋層之情況，保護蓋層與銅的密著性並不充分，而在此等界面產生有空隙等，信賴性則未必可說充分。另外，在上述非專利文獻1之技術中，作為保護蓋層而揭示有金屬(Co、CoWP、CVD-Ru等)，雖未產生有保護蓋層與銅的密著不良的問題，但亦有加上於銅電鍍中之不純物，保護蓋層中的合金成分成為含於配線中，而配線阻抗變高等之問題。
隨之，本發明之目的係提供在埋入銅於如凹溝或孔道之凹部而形成銅配線時，銅配線與保護蓋層之密著性為良好，且配線阻抗為低之銅配線之形成方法。
如根據本發明，提供於形成在基板的特定圖案之凹部內埋入銅而形成銅配線之銅配線的形成方法，其中，具有至少於前述凹部表面形成阻障膜之工程，和經由PVD而形成純銅膜，至少於前述凹部內表面使純銅存在之工程， 和接著，經由PVD而將銅合金所成之銅合金膜，呈積增於較前述凹部上面為上方地加以形成之工程，和經由CMP而研磨全面，於前述凹部內形成銅配線之工程，和於前述銅配線上形成介電體所成之保護蓋層之工程，和在形成前述保護蓋層之前及/或形成前述保護蓋層時，使前述銅合金膜中的合金成分擴散，於含有對應於前述銅配線與前述保護蓋層之界面的部分之範圍，使含於前述銅合金膜之合金成分偏析的工程之銅配線的形成方法。
在本發明中，在形成前述阻障膜之後，形成前述純銅膜之前，更具有形成釕膜之工程為佳。前述釕膜係經由CVD所形成為佳。
在形成前述純銅膜時，作為呈埋入純銅於前述凹部內全體亦可，另外，作為呈形成純銅之晶種膜於前述凹部表面亦可，更且，作為呈至前述凹部內的途中殘留空間地埋入純銅亦可。
使前述合金成分擴散而加以偏析的工程係含有在形成前述銅合金膜之後，將基板進行退火者亦可，另外，含有在形成前述銅合金膜時之基板的加熱，更且，含有在形成前述保護蓋層時之基板的加熱亦可。另外，將此等作為複合亦可。
前述純銅膜之形成係經由電漿生成氣體而生成電漿於收容有基板之處理容器內，從純銅所成之標靶使銅飛翔，使銅在前述電漿中離子化，經由施加偏壓電力於前述基板而導引銅離子於基板上之裝置加以進行為佳，而前述銅合 金膜之形成亦可以將標靶作成銅合金之同樣的裝置進行。
構成前述銅合金膜之銅合金係可使用Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co、Cu-Ti之任一。其中，Cu-Mn及Cu-Al為佳。特別是Cu-Mn為佳。
前述阻障膜係可使用選自Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaN之2層膜、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜所成的群。前述阻障膜係經由PVD所形成為佳。
另外，如根據本發明，提供在電腦上動作，記憶為了控制銅配線形成系統之程式之記憶媒體，其中，前述程式係在執行時具有，至少於形成在基板之特定圖案之凹部表面形成阻障膜之工程，和經由PVD而形成純銅膜，至少於前述凹部內之表面使純銅存在之工程，和接著，經由PVD而將銅合金所成之銅合金膜，呈積增於較前述凹部上面為上方地加以形成之工程，和經由CMP而研磨全面，於前述凹部內形成銅配線之工程，和於前述銅配線上形成介電體所成之保護蓋層之工程，和在形成前述保護蓋層之前及/或形成前述保護蓋層時，使前述銅合金膜中的合金成分擴散，於含有對應於前述銅配線與前述保護蓋層之界面的部分之範圍，使含於前述銅合金膜之合金成分偏析的工程，呈進行銅配線之形成方法地，使電腦控制前述銅配線形成系統之記憶媒體。
以下，對於本發明之實施形態，參照附加圖面具體加以說明。
<銅配線之形成方法之第1實施形態>
首先，對於銅配線之形成方法之第1實施形態，參照圖1的流程圖及圖2的工程剖面圖加以說明。
在本實施形態中，首先，於下部構造201(詳細係省略)上具有SiO2膜，Low-k膜(SiCO、SiCOH等)等之層間絶縁膜202，對此準備作為凹部以特定圖案而形成為了連接於凹溝203及下層配線之貫孔(未圖示)之半導體晶圓(以下，單記為晶圓)W(步驟1，圖2(a))。作為如此之晶圓W，係經由Degas處理或Pre-Clean處理，除去絕緣膜表面的水分或蝕刻/電漿清洗時之殘渣者為佳。
接著，於含有凹溝203及貫孔的表面之全面形成遮蔽(阻障)銅而抑制銅的擴散之阻障膜204(步驟2，圖2(b))。
作為阻障膜204係對於銅而言具有高阻障性，具有低阻抗者為佳，可最佳使用Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaN之2層膜。另外，亦可使用TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜等。銅配線係因埋入於凹部內的銅之體積越大而越成為低阻抗之故，阻障膜係形成為非常薄者為佳，從如此之觀點，其厚度係1~20nm為佳。更理想為1~10nm。阻障膜係可經由離子化PVD(Ionized physical vapor deposition；iPVD)、例如，電漿電濺鍍而成膜。另外，亦可以通常的濺鍍，離子被覆等之其他的PVD進行成膜，而亦可以CVD或ALD，使用電漿之CVD或ALD進行成膜。
接著，於阻障膜204上將釕襯墊膜205進行成膜(步驟3，圖2(c))。釕襯墊膜係從加大埋入之銅體積而將配線作為低阻抗之觀點，例如薄化形成為1~5nm者為佳。
釕係對於銅而言之潤濕性為高之故，經由於銅的基底形成釕襯墊膜之時，在經由接下來的iPVD之銅膜形成時，可確保良好的銅之移動性，可作為不易產生封塞凹溝或孔道之範圍的外伸。因此，對於細微之凹溝或孔道亦未使空孔產生，而可確實地埋入銅者。
釕襯墊膜係可將釕羰基(Ru3(CO)12)作為成膜原料而使用，經由熱CVD而適當形成。由此，可將高純度薄的Ru膜，以高階覆蓋性加以成膜。此時之成膜條件係例如處理容器內之壓力為1.3~66.5Pa之範圍，成膜溫度(晶圓溫度)為150~250℃之範圍。釕襯墊膜205係釕羰基以外之其他的成膜原料，例如亦可以使用如(環戊二烯基)(2.4-二甲基戊二烯)釕，雙(環戊二烯基)(2.4-甲基戊二烯)釕，(2.4-二甲基戊二烯)(乙基環戊二烯基)釕，雙(2.4-甲基戊二烯)(乙基環戊二烯基)釕之釕的戊二烯基化合物之CVD或PVD加以成膜。
然而，對於凹溝或貫孔的範圍為寬，不易產生外伸之情況等，未必須要形成釕襯墊膜205，而於阻障膜上直接 形成銅膜亦可。
接著，經由PVD而形成純銅膜206，略完全地埋入凹溝203及貫孔(未圖示)(步驟4，圖2(d))。此時的成膜係使用iPVD，例如電漿電鍍為佳。
對於通常的PVD成膜的情況，經由銅的凝集，容易產生有封塞凹溝或孔道之範圍的外伸，但使用iPVD，調整施加於晶圓之偏壓功率，經由控制銅離子之成膜作用與經由電漿生成氣體之離子(Ar離子)之蝕刻作用之時，可使銅移動而控制外伸的生成，即使為窄開口之凹溝或孔道，亦可得到良好的埋入特性。此時，從具有銅的流動性而得到良好的埋入性之觀點，係銅產生遷移之高溫處理(65~350℃)為佳。另外，如上述，經由於銅膜之基底設置對於銅而言之潤濕性高之釕襯墊膜205之時，因在釕襯墊膜上為凝集有銅而產生流動之故，在細微的凹部中亦可抑制外伸的生成，進而可不使空孔產生而確實地埋入銅。
然而，凹溝或孔道的開口寬度為大的情況等，對於不易生成有外伸的情況，係可經由銅未產生牽移之低溫處理(-50~0℃)，以高速進行成膜。
如此，於凹溝203及貫孔(孔道)內埋入純銅之後，係於純銅膜206上，經由PVD而形成銅合金膜207(步驟5，圖2(e))。此工程係於之後形成之保護蓋層與銅配線之界面，為了形成偏析合金成分之偏析層所進行。
作為銅合金係可舉出Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu- Co、Cu-Ti等。其中係Cu-Mn、Cu-Al為佳，特別是Cu-Mn為最佳。
此銅合金膜207係亦作為為了經由之後的CMP之平坦化處理而積增於較凹溝上面為上之積增層而發揮機能。銅合金膜207係於以純銅膜206埋入凹溝或貫孔(孔道)之後加以形成之故，幾乎無須考慮埋入性。此銅合金膜207係可經由iPVD而成膜，但如為PVD，不問其手法。
如此作為，至銅合金膜207為止進行成膜之後，因應必要而進行退火處理(步驟6，圖2(f))。經由此退火處理，使合金成分擴散，於包含對應於之後所形成之保護蓋層與銅配線之界面的部分範圍，使銅合金膜207之合金成分(Al，Mn等)偏析，於純銅膜206上部形成偏析層206a。但於銅合金膜207之成膜時，對於可使合金成分偏析於對應於在合金成分擴散後而形成之保護蓋層與銅配線之界面的部分程度，加熱晶圓W之情況，係無須此退火處理。
之後，經由CMP(Chemical Mechanical Polishing)而研磨晶圓W表面之全面，除去積增之銅合金膜207，釕襯墊膜205，阻障膜204而加以平坦化(步驟7，圖2(g))。由此，於凹溝及貫孔(孔道)內形成銅配線208。
之後，於CMP研磨後之銅配線208上，將介電體，例如SiCN所成之保護蓋層209成膜(步驟8，圖2(h))。此時的成膜係可以CVD進行。
對於在形成保護蓋層209之前，係如圖2(g)所示，對 於銅配線208表面部分係存在有偏析有合金成分之偏析層208a(對應於上述偏析層206a)，而在此狀態如圖2(h)所示，當形成保護蓋層209時，成為於保護蓋層209與銅配線208之界面形成有偏析有合金成分之偏析層208a者。因此，成為於保護蓋層209與銅配線208之界面充分存在有合金成分，保護蓋層209與銅配線208之密著性成為良好。即，合金成分，例如Mn係因容易與氧結合，另外亦與銅容易結合之故，經由與來自保護蓋層209的氧結合之時而密著性提升。另外，合金成分係偏析於保護蓋層209與銅配線208之界面之故，存在於銅配線208內之合金成分的濃度為少，比較於以銅合金形成配線之情況，成為阻抗低的構成。加上，銅配線208係以PVD埋入銅而形成之故，較以電鍍埋入銅之情況，本質上不純物為少，另外，晶粒尺寸亦變大之故，即使多少存在有合金成分，亦可得到較以往之銅電鍍埋入之銅配線為低阻抗之銅配線者。
對於在保護蓋層209之成膜時，晶圓W對於合金成分之擴散加熱至充分之溫度情況，經由此時的熱而更可加強對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析。此情況，對於銅合金膜成膜及/或退火時，和保護蓋層成膜時之雙方，可具有合金成分之偏析機能者。另外，如此，對於保護蓋層209之成膜溫度為高之情況，亦可僅在保護蓋層209之成膜時進行對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析 者。
然而，在上述一連串的工程之中，將阻障膜204成膜之步驟2，將釕襯墊膜205成膜之步驟3，將銅膜成膜之步驟4，將銅合金膜207成膜之步驟5係在真空中未暴露於大氣而連續進行成膜者為佳，但亦可在此等任一之間暴露於大氣。
<銅配線之形成方法之第2實施形態>
接著，對於銅配線之形成方法之第2實施形態，參照圖3的流程圖及圖4的工程剖面圖加以說明。
在本實施形態中，首先，與第1實施形態同樣，於下部構造201(詳細係省略)上具有SiO2膜，Low-k膜(SiCO、SiCOH等)等之層間絶縁膜202，對此準備作為凹部以特定圖案而形成為了連接於凹溝203及下層配線之貫孔(未圖示)之晶圓W(步驟11，圖4(a))。
接著，與第1實施形態完全相同地，將於包含凹溝203及貫孔表面之全面形成遮蔽(阻障)銅之阻障膜204(步驟12，圖4(b))，接著，於阻障膜204上，將釕襯墊膜205成膜(步驟13，圖4(c))。
接著，經由iPVD之電漿濺鍍，於凹溝203及貫孔(未圖示)表面形成純銅所成之純銅晶種膜210(步驟14，圖4(d))。
如此，於凹溝203及貫孔(孔道)內形成純銅晶種膜210之後，係於其上方，經由PVD而形成銅合金膜 211(步驟15，圖4(e))。此工程係於之後形成之保護蓋層與銅配線之界面，為了偏析合金成分而形成偏析層所進行。作為銅合金係可使用與第1實施形態相同的構成。
此銅合金膜211係亦作為為了經由之後的CMP之平坦化處理而積增於較凹溝上面為上之積增層而發揮機能。銅合金膜211係如為PVD，不問其手法，但為了埋入於凹溝或貫孔(孔道)，與第1實施形態之銅合金膜207不同，埋入性為良好者為佳。從如此之觀點，以iPVD進行成膜者為佳。
如此作為，至銅合金膜211為止進行成膜之後，因應必要而進行退火處理(步驟16，圖4(f))。經由此退火處理，擴散有銅合金膜211之合金成分(Al，Mn等)，在凹溝及貫孔(孔道)內中，於包含對應於之後所形成之保護蓋層與銅配線之界面的部分範圍，形成多含有合金成分之高濃度範圍212a，較埋入部分之高濃度範圍212a為下的部分係成為合金成分比較少之低濃度範圍212b。但於銅合金膜211之成膜時，使晶圓W加熱至合金成分擴散令合金成分偏析於對應於之後而形成之保護蓋層與銅配線之界面的部分程度的場合中，無須此退火處理。
之後，經由CMP而研磨晶圓W表面之全面，除去銅合金膜211之增積部分，釕襯墊膜205，阻障膜204而加以平坦化(步驟17，圖4(g))。藉此，於凹溝203及貫孔(孔道)內形成銅配線208。
之後，與第1實施形態同樣，於銅配線208上，將介 電體，例如SiCN所成之保護蓋層209成膜(步驟18，圖4(h))。
在本實施形態中，對於在形成保護蓋層209之前，係亦如圖4(g)所示，對於銅配線208表面部分係存在有偏析有合金成分之偏析層208a(對應於上述高濃度範圍212a)，而在此狀態如圖4(h)，當形成保護蓋層209時，成為於保護蓋層209與銅配線208之界面形成有偏析有合金成分之偏析層208a者。因此，成為於保護蓋層209與銅配線208之界面充分存在有合金成分，保護蓋層209與銅配線208之密著性成為良好。即，合金成分，例如Mn係因容易與氧結合，另外亦與銅容易結合之故，經由與來自保護蓋層209的氧結合之時而密著性提升。另外，合金成分係偏析於保護蓋層209與銅配線208之界面之故，存在於銅配線208內之合金成分的濃度為少，比較於以銅合金形成配線之情況，成為阻抗低的構成。加上，銅配線208係以PVD埋入銅而加以形成之故，較以電鍍埋入銅之情況，本質上不純物為少，另外，晶粒尺寸亦變大之故，即使多少存在有合金成分，亦可得到較以往之銅電鍍埋入之銅配線為低阻抗之銅配線者。
在本實施形態中，對於在保護蓋層209之成膜時，晶圓W對於合金成分之擴散加熱至充分之溫度情況，經由此時的熱而更可加強對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析。此情況，對於銅合金膜成膜及/或退火時，和保護蓋層成膜時之雙方，可具 有合金成分之偏析機能者。另外，如此，對於保護蓋層209之成膜溫度為高之情況，亦可僅在保護蓋層209之成膜時進行對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析者。
在本實施形態中，取代呈埋入在第1實施形態之凹溝地加以形成之純銅膜206，而形成純銅晶種膜210之後，因形成銅合金膜211之故，較第1實施形態合金成分的量變多。因此，對於將更多的合金成分偏析於SiCN-Cu界面之情況而為有效。
<銅配線之形成方法之第3實施形態>
接著，對於銅配線之形成方法之第3實施形態，參照圖5的流程圖及圖6的工程剖面圖加以說明。
在本實施形態中，首先，與第1及第2實施形態同樣，於下部構造201(詳細係省略)上具有SiO2膜，Low-k膜(SiCO、SiCOH等)等之層間絶縁膜202，對此準備作為凹部以特定圖案而形成為了連接於凹溝203及下層配線之貫孔(未圖示)之晶圓W(步驟21，圖6(a))。
接著，與第1及第2實施形態完全相同地，將於包含凹溝203及貫孔表面之全面形成遮蔽(阻障)銅之阻障膜204(步驟22，圖6(b))，接著，於阻障膜204上，將釕襯墊膜205成膜(步驟23，圖6(c))。
接著，經由iPVD之電漿濺鍍，以埋入至凹溝203及貫孔(未圖示)之途中為止的方式(上部殘留有空間)形成純 銅膜213(步驟24，圖6(d))。
如此，在於凹溝203及貫孔(孔道)內形成純銅膜213之後，係於其上方，經由PVD而形成銅合金膜214(步驟25，圖6(e))。此工程係於之後形成之保護蓋層與銅配線之界面，為了偏析合金成分而形成偏析層所進行。作為銅合金係可使用與第1實施形態相同的構成。
此銅合金膜214係亦作為為了經由之後的CMP之平坦化處理而積增於較凹溝上面為上之積增層而發揮機能。銅合金膜214係如為PVD，不問其手法，但為了埋入於凹溝或貫孔(孔道)，與第2實施形態之銅合金膜211同樣，埋入性為良好者為佳。從如此之觀點，以iPVD進行成膜者為佳。
如此作為，至銅合金膜214為止進行成膜之後，因應必要而進行退火處理(步驟26，圖6(f))。經由此退火處理，擴散有銅合金膜214之合金成分(Al，Mn等)，在凹溝或貫孔(孔道)內中，於包含對應於之後所形成之保護蓋層與銅配線之界面的部分範圍，形成多含有合金成分之高濃度範圍215a，較埋入部分之高濃度範圍215a為下的部分係成為合金成分比較少之低濃度範圍215b。但於銅合金膜214之成膜時，使晶圓W加熱至合金成分擴散令合金成分偏析於之後而形成之保護蓋層與銅配線之界面的部分程度的場合中，無須此退火處理。
之後，經由CMP而研磨晶圓W表面之全面，除去銅合金膜214之積增部分，釕襯墊膜205，阻障膜204而加 以平坦化(步驟27，圖6(g))。藉此，於凹溝203及貫孔(孔道)內形成銅配線208。
之後，與第1及第2實施形態同樣，於銅配線208上，將介電體，例如SiCN所成之保護蓋層209成膜(步驟28，圖6(h))。
在本實施形態中，對於在形成保護蓋層209之前，係亦如圖6(g)所示，對於銅配線208表面部分係存在有偏析有合金成分之偏析層208a(對應於上述高濃度範圍215a)，而在此狀態如圖6(h)，當形成保護蓋層209時，成為於保護蓋層209與銅配線208之界面形成有偏析有合金成分之偏析層208a者。因此，成為於保護蓋層209與銅配線208之界面充分存在有合金成分，保護蓋層209與銅配線208之密著性成為良好。即，合金成分，例如Mn係因容易與氧結合，另外亦與銅容易結合之故，經由與來自保護蓋層209的氧結合而密著性提升。另外，合金成分係偏析於保護蓋層209與銅配線208之界面之故，存在於銅配線208內之合金成分的濃度為少，比較於以銅合金形成配線之情況，成為阻抗低的構成。加上，銅配線208係以PVD埋入銅而加以形成之故，較以電鍍埋入銅之情況，本質上不純物為少，另外，晶粒尺寸亦變大之故，即使多少存在有合金成分，亦可得到較以往之銅電鍍埋入之銅配線為低阻抗之銅配線者。
在本實施形態中，對於在保護蓋層209之成膜時，晶圓W對於合金成分之擴散加熱至充分之溫度情況，經由 此時的熱而更可加強對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析。此情況，對於銅合金膜成膜及/或退火時，和保護蓋層成膜時之雙方，可具有合金成分之偏析機能者。另外，如此，對於保護蓋層209之成膜溫度為高之情況，亦可僅在保護蓋層209之成膜時進行對於對應於保護蓋層209及銅配線208之界面的部分之合金成分的偏析者。
第1實施形態之情況，經由退火等而偏析之界面則於CMP時加以削除，有著於對應於保護蓋層與銅配線之界面範圍未存在有充分濃度之合金成分之情況。對於此情況，係如於保護蓋層209之形成時再偏析合金成分即可，但對於在保護蓋層209之成膜時未傳達充分的熱之情況，產生有界面之合金成分不足之情況。對此，在本實施形態中，呈埋入純銅至凹溝的途中為止地形成純銅膜213之後，因形成銅合金膜214之故，CMP後亦可使合金成分濃度充分高的偏析層殘存。因此，在如以低溫形成保護蓋層209之情況，亦可使保護蓋層209與銅配線208之密著性提升。
<確認對於合金成分的銅中之擴散的實驗。>
接著，對於確認對於合金成分的銅中之擴散的實驗加以說明。
[合金成分為Al之情況]
在此，以確認合金成分之Al的擴散之目的，在形成TiN阻障4nm，Ru膜3nm之後，在樣品1中係依序將15nm的Cu-Al膜，及35nm之純銅膜成膜，在樣品2中係依序將25nm的Cu-Al膜，及25nm之純銅膜成膜，在樣品3中係僅將Cu-Al合金成膜50nm，任一的樣品均以400℃實施30min之退火。經由此時之二次離子質量分析(SIMS)而測定各元素之深度方向的分布之結果示於圖7。
如圖7所示，確認到經由任一合金成分之Al的擴散，可形成於表面側偏析有Al之形態者。從此情況，理解到在上述3個實施形態中，可使合金成分的Al偏析於保護蓋層與銅配線之界面者。
另外，從作為合金成分的Al係容易與氧結合，而亦與銅容易結合之情況，可使Cu-Al合金膜與保護蓋層之密著性提升。
[合金成分為Mn之情況]
在此，以確認合金成分之Mn的擴散為目的，如圖8所示，於形成有熱氧化(SiO2)膜於Si基板上之晶圓上，以iPVD形成4nm之TaN阻障膜，以CVD形成3nm之Ru膜之後，以iPVD形成100nm之純銅膜，更且iPVD形成20nm之CuMn膜(Mn：2at%)，於其上方以iPVD形成100nm之純銅膜，最後以CVD形成3nm之Ru膜而製作覆蓋層樣品。經由如此以純銅膜夾層CuMn膜之時，可僅把握Mn的擴散之影響。
對於如此作為而製作之樣品，經由SIMS而比較未作退火之構成，與以400℃ 30min退火之構成的深度方向之Mn濃度。將結果示於圖9。如此圖所示，了解到經由進行退火之時，從CuMn膜至兩側的Cu膜擴散有Mn，Cu膜之Mn濃度則上升一位數程度。然而，對於未進行退火的樣品中，在兩側之Ru膜附近Mn濃度上升的情況係因經由以CVD形成Ru膜時的熱(200℃程度)而擴散有Mn之故。
從此情況，理解到在上述3個實施形態中，可使合金成分的Mn偏析於保護蓋層與銅配線之界面者。從作為合金成分的Mn係容易與氧結合，而亦與銅容易結合之情況，可使Cu-Mn合金膜與保護蓋層之密著性提升。
<對於本發明之實施形態之實施最佳的成膜系統>
接著，對於有關本發明之實施形態之銅配線之形成方法的實施最佳的成膜系統加以說明。圖10係顯示對於有關本發明之實施形態之銅配線的形成方法之實施最佳之多室形式之成膜系統之一例的平面圖。
成膜系統1係具有形成阻障膜及釕襯墊膜之第1處理部2，和形成純銅膜及銅合金膜之第2處理部3，和搬出入部4，對於晶圓W而言為了形成銅配線之構成，進行至在上述第1~第3實施形態之銅合金膜之形成為止的構成。
第1處理部2係具有平面形狀為構成七角形之第1真 空搬送室11，和連接於對應於此第1真空搬送室11之4個邊的壁部之2個阻障膜成膜裝置12a，12b及2個釕襯墊膜成膜裝置14a，14b。阻障膜成膜裝置12a及釕襯墊膜成膜裝置14a與阻障膜成膜裝置12b及釕襯墊膜成膜裝置14b係配置於線對稱之位置。
對於對應於第1真空搬送室11之其他2邊的壁部，係各連接有進行晶圓W之除氣處理之除氣室5a，5b。另外，對於第1真空搬送室11之除氣室5a與5b之間的壁部，係連接有在第1真空搬送室11與後述之第2真空搬送室21之間進行晶圓W之收受的收受室5。
阻障膜成膜裝置12a，12b，釕襯墊膜成膜裝置14a，14b，除氣室5a，5b，及收受室5係藉由閘閥G而連接於第1真空搬送室11之各邊，此係經由開放對應之閘閥G而與第1真空搬送室11加以連通，經由關閉對應之閘閥G而從第1真空搬送室11加以遮斷。
第1真空搬送室11內係成為保持特定的真空環境，對於其中係設置有對於阻障膜成膜裝置12a，12b，釕襯墊膜成膜裝置14a，14b，除氣室5a，5b，及收受室5而言進行晶圓W之搬出入之第1搬送機構16。第1搬送機構16係設置有配設於第1真空搬送室11之略中央，具有旋轉及伸縮可能之旋轉．伸縮部17，於其旋轉．伸縮部17前端設有支持晶圓W之2個支持臂18a，18b，此等2個支持臂18a，18b係呈相互朝相反方向地加以安裝於旋轉．伸縮部17。
第2處理部3係具有平面形狀構成八角形之第2真空搬送室21，和連接於對應於此第2真空搬送室21之対向的2個邊之壁部，為了將純銅膜成膜之2個銅膜成膜裝置22a，22b，和為了將銅合金膜成膜之2個銅合金膜形成裝置24a及24b。
對於對應於第2真空搬送室21之第1處理部2側的2邊之壁部，係各連接有上述除氣室5a，5b，對於除氣室5a與5b之間的壁部係連接有上述收受室5。即，收受室5以及除氣室5a及5b係均設置於第1真空搬送室11與第2真空搬送室21之間，於收受室5的兩側配置有除氣室5a及5b。更且，對於搬出入部4側的邊係連接有大氣搬送及真空搬送可能之加載互鎖真空室6。
銅膜成膜裝置22a，22b，銅合金膜成膜裝置24a，24b，除氣室5a，6b，及加載互鎖真空室6係藉由閘閥G而連接於第2真空搬送室21之各邊，此等係經由開放對應之閘閥而與第2真空搬送室21加以連通，經由關閉對應之閘閥G而從第2真空搬送室21加以遮斷。另外，收受室5係未藉由閘閥而連接於第2搬送室21。
第2真空搬送室21內係成為保持特定的真空環境，對於其中係設置有對於銅膜成膜裝置22a，22b，銅合金膜成膜裝置24a，24b，除氣室5a，5b，加載互鎖真空室6及收受室5而言進行晶圓W之搬出入之第2搬送機構26。此第2搬送機構26係設置有配設於第2真空搬送室21之略中央，具有旋轉及伸縮可能之旋轉．伸縮部27，於 其旋轉．伸縮部27前端設有支持晶圓W之2個支持臂28a，28b，此等2個支持臂28a，28b係呈相互朝相反方向地加以安裝於旋轉．伸縮部27。
搬出入部4係夾持上述加載互鎖真空室6而設置於與第2處理部3相反側，具有連接加載互鎖真空室6之大氣搬送室31。對於加載互鎖真空室6與大氣搬送室31之間的壁部係設置有閘閥G。對於與連接有大氣搬送室31之加載互鎖真空室6的壁部對向之壁部，係設置有連接收容作為被處理基板之晶圓W的載體C之2個連接埠32，33。對於此等連接埠32，33係各設置有未圖示之開閉器，於此等連接埠32，33直接安裝收容晶圓W之狀態，或空的載體C，此時開閉器開啟而在防止外氣的侵入同時，與大氣搬送室31連通。另外，對於大氣搬送室31之側面係設置有校準處理室34，在此進行晶圓W的校準。對於大氣搬送室31內，係設置有進行對於載體C而言之晶圓W的搬出入及對於加載互鎖真空室6而言之晶圓W的搬出入之大氣搬送用搬送機構36。此大氣搬送用搬送機構36係具有2個多關節臂，成為可沿著載體C之配列方向而行走在軌道38上，於各前端的柄37上載置晶圓W而進行其搬送。
此成膜系統1係具有為了控制此成膜系統1之各構成部之控制部40。此控制部40係具備：執行各構成部之控制的微處理器(電腦)所成之處理控制器41；和操作者為了管理成膜系統1而進行指令的輸入操作等之鍵盤，或可將 成膜系統1之稼働狀況作為可視化而顯示之顯示器等所成之使用者介面部42；和為了將在成膜系統1所執行之處理可由處理控制器41的控制加以實現之控制程式，或收納各種資料，及對應於處理條件而為了對於各處理裝置之各構成部執行處理之程式，即製程配方之記憶部43。然而，使用者介面部42及記憶部43係連接於處理控制器41。
上述製程配方係記憶於記憶部43之中的記憶媒體43a。記憶媒體係亦可為硬碟，而亦可為CDROM，DVD，快閃記憶體等之可攜性之構成。另外，亦可作為從其他裝置，例如藉由專用線路而適宜傳送製程配方者。
並且，因應必要，由以來自使用者介面部42的指示等，從記憶部43叫出任意的製程配方使處理控制器41執行者，在處理控制器41之控制下，進行在成膜系統1之所期望的處理。
在如此之成膜系統1中，從載體C經由大氣搬送用搬送機構36而取出形成有具有凹溝或孔道之特定形狀之晶圓W，搬送至加載互鎖真空室6，將此加載互鎖真空室減壓至與第2真空搬送室21同程度之真空度之後，經由第2真空搬送室26而取出加載互鎖真空室之晶圓W，藉由第2真空搬送室21而搬入至除氣室5a或5b，進行晶圓W之除氣處理。之後，經由第1搬送機構16而取出除氣室之晶圓W，藉由第1真空搬送室11而搬送至阻障膜成膜裝置12a或12b，將如上述之阻障膜成膜。阻障膜成膜 後，經由第1搬送機構16而從阻障膜成膜裝置12a或12b取出晶圓W，搬入至釕襯墊膜成膜裝置14a或14b，將如上述之釕襯墊膜成膜。釕襯墊膜成膜後，經由第1搬送機構16而從釕襯墊膜成膜裝置14a或14b取出晶圓W，搬送至收受室5。之後，經由第2搬送機構26取出晶圓W，藉由第2真空搬送室21而搬入至銅膜成膜裝置22a或22b，形成上述之純銅膜或純銅晶種膜。將純銅膜或純銅晶種膜成膜後，經由第2搬送機構26而從銅膜成膜裝置22a或22b取出晶圓W，搬入至銅合金膜成膜裝置24a或24b，形成如上述之銅合金膜。銅合金膜成膜後，經由第2搬送機構26而從銅合金膜成膜裝置24a或24b取出晶圓W後，搬送至加載互鎖真空室6，將此加載互鎖真空室6返回至大氣壓之後，經由大氣搬送用搬送機構36而取出形成有銅膜之晶圓W，返回至載體C。將如此之處理僅重複在載體內之晶圓W數的次數。
如根據成膜系統1，未進行大氣開放而在真空中將阻障膜，襯墊膜，銅膜，銅合金膜成膜之故，可防止在各膜之界面的氧化，可得到高性能之銅配線。
<銅膜成膜裝置>
接著，對於形成純銅膜之銅膜成膜裝置22a(22b)最佳的例加以說明。
圖11係顯示銅膜成膜裝置之一例的剖面圖。在此，作為銅膜成膜裝置而將iPVD之ICP(Inductively Coupled Plasma)型電漿電鍍裝置為例加以說明。
如圖11所示，此銅膜成膜裝置22a(22b)係具有例如經由鋁等而成形為筒體狀之處理容器51。此處理容器51係加以接地，對於此底部52係設置有排氣口53，對於排氣口53係連接有排氣管54。對於排氣管54係連接有進行壓力調整之節流閥55及真空泵56，處理容器51內則可成為真空吸引。另外，對於處理容器51之底部52係設置有對於處理容器51內導入特定氣體之氣體導入口57。 對於此氣體導入口57係連接有氣體供給配管58，對於氣體供給配管58係連接有為了供給作為電漿激發用氣體的稀有氣體，例如Ar氣體或其他必要之氣體，例如N2氣體等之氣體供給源59。另外，對於氣體供給配管58係介入安裝有氣體流量控制器，閥等所成之氣體控制部60。
對於處理容器51內係設置有為了載置被處理基板之晶圓W之載置機構62。此載置機構62係具有形成為圓板狀之載置台63，和支持此載置台63之同時，加以接地之中空筒體狀之支柱64。載置台63係由例如鋁合金等之導電性材料所成，藉由支柱64加以接地。對於載置台63之中，係設置有冷卻套65，成為呈藉由未圖示之冷媒流路而供給冷媒。另外，對於載置台63內係埋入有以絕緣材料被覆於冷卻套65上之阻抗加熱器87。阻抗加熱器87係從未圖示之電源加以供電。對於載置台63係設置有熱電偶(未圖示)，依據以此熱電偶所檢測之溫度，經由控制對於冷卻套65之冷媒的供給及對於阻抗加熱器87之供電 之時，成為呈可將晶圓溫度控制為特定之溫度。
對於載置台63之上面側係設置有例如埋入有電極66b於氧化鋁等之介電體構件66a之中所構成之薄圓板狀之靜電夾盤66，成為呈經由靜電力而吸附保持晶圓W。另外，支柱64之下部係貫通形成於處理容器51之底部52之中心部的插通孔67而延伸於下方。支柱64係經由未圖示之升降機構而可上下移動，經由此等而升降載置機構62全體。
呈圍住支柱64地，設置有構成為可伸縮之蛇腹狀之金屬伸縮管68，此金屬伸縮管68其上端氣密地接合於載置台63之下面，另外其下端則氣密地接合於處理容器51之底部52之上面，維持處理容器51內之氣密性同時，成為呈可容許載置機構62之升降移動。
另外，對於底部52係朝向上方，例如使3支(在圖中僅顯示2支)之支持銷69立起而加以設置，另外，對應於此支持銷69而於載置台63形成有銷插通孔70。隨之，在使載置台63下降時，在貫通銷插通孔70之支持銷69之上端部，接受晶圓W，可在與從外部侵入之搬送臂(未圖示)之間移載其晶圓W。因此，對於處理容器51之下部側壁，係為了使搬送臂侵入而設置有搬出入口71，對於此搬出入口71係設置有作為可開閉之閘閥G。對於此閘閥G之相反側係設置有前述之第2真空搬送室21。
另外，對於上述之靜電夾盤66之電極66b係介由供電線72而連接有夾盤用電源73，經由從此夾盤用電源73 施加直流電壓於電極66b之時，經由靜電力而吸附保持晶圓W。另外，對於供電線72係連接有偏壓用高頻率電源74，藉由此供電線72而對於靜電夾盤66之電極66b而言供給偏壓用之高頻率電力，施加偏壓電力至晶圓W。此高頻率電力的頻率數係400kHz~60MHz為佳，例如採用13.56MHz。
另一方面，對於處理容器51的頂部係對於例如由氧化鋁等之介電體所成之高頻率而言有透過性之透過板76則藉由○環等之密封構件77而氣密地加以設置。並且，於此透過板76之上部，設置有於處理容器51內之處理空間S，將作為電漿激發用氣體之稀有氣體，例如用以將Ar氣體電漿化而使電漿產生之電漿產生源78。然而，作為此電漿激發用氣體，取代於Ar而使用其他稀有氣體，例如He，Ne，Kr等亦可。
電漿產生源78係具有對應於透過板76而設置之感應線圈80，對於此感應線圈80係連接有電漿產生用之例如13.56MHz之高頻率電源81，藉由上述透過板76而導入高頻率電力於處理空間S而形成感應電場。
另外，對於透過板76之正下方係設置有使所導入之高頻率電力擴散之例如鋁所成之擋板82。並且，對於此擋板82之下部係設置有作為呈圍住上述處理空間S之上部側方，例如剖面朝向內側加以傾斜，由環狀(截頭圓錐殼狀)之純銅所成之標靶83，對於此標靶83係連接有施加為了拉近Ar離子之直流電力的標靶用之電壓可變的直 流電源84。然而，取代於直流電源而使用交流電源亦可。
另外，對於標靶83之外周側係設置有為了賦予磁場於此之磁鐵85。標靶83係經由電漿中的Ar離子，作為銅的金屬原子，或者金屬原子團加以濺鍍，並且在通過電漿中時被大量離子化。
另外，對於此標靶83之下部係設置有作為呈圍住上述處理空間S而例如由鋁或銅所成之圓筒狀的保護蓋構件86。此保護蓋構件86係加以接地之同時，其下部係向內側彎曲而位置於載置台63之側部附近。隨之，保護蓋構件86之內側的端部係設置成圍著載置台63之外周側。
然而，銅膜成膜裝置之各構成部亦成為呈經由上述之控制部40加以控制。
在如此所構成之銅膜成膜裝置中，將晶圓W搬入至圖11所示之處理容器51內，將此晶圓W載置於載置台63上而經由靜電夾盤66而吸附，在控制部40之控制下進行以下的動作。此時，載置台63係依據由熱電偶(未圖示)所檢測之溫度，經由控制對於冷卻套65之冷媒的供給及對於阻抗加熱器87之供電而加以溫度控制。
首先，於經由使真空閥56動作而作成特定之真空狀態之處理容器51內，操作氣體控制部60而以特定的流量流動Ar氣體同時，控制節流閥55而將處理容器51內維持成特定之真空度。之後，從可變直流電源84施加直流電力至銅標靶83，更且從電漿產生源78之高頻率電源81 供給高頻率電力(電漿電力)至感應線圈80。另一方面，從偏壓用高頻率電源74對於靜電夾盤66之電極66b而言供給特定之偏壓用之高頻率電力。
藉此，在處理容器51內，經由供給至感應線圈80之高頻率電力而形成氬電漿而生成氬離子，此等離子係吸引至施加於標靶83之直流電壓，對於標靶83產生衝突，濺鍍此標靶83而釋放銅粒子。此時，最佳地控制經由施加於標靶83之直流電壓所釋放之銅粒子的量。
另外，來自濺鍍之標靶83的銅粒子之銅原子，銅原子團係在通過電漿中時有許多係加以離子化。在此，銅粒子係加以離子化之銅離子與電性中性之中性銅原子則成為混入存在之狀態而飛散於下方向。特別是，經由將此處理容器51內之壓力提高某程度，藉此提升電漿密度之時，可以高效率離子化銅粒子。此時之離子化率係經由從高頻率電源81所供給之高頻率電力所控制。
並且，銅離子係經由從高頻率電源74施加至靜電夾盤66之電極66b之偏壓用之高頻率電力而進入至形成於晶圓W面上之厚度數mm程度之離子鞘的範圍時，呈具有強指向性而往晶圓W側加速而加以拉近堆積於晶圓W，形成銅薄膜。
此時，提高設定晶圓溫度(65~350℃)同時，調整從偏壓用高頻率電源74對於靜電夾盤66之電極66b而言所施加之偏壓功率，調整經由銅之成膜與經由Ar之蝕刻，經由將銅的流動性作為良好之時，即使開口窄之凹溝或孔 道，亦可以良好的埋入性埋入純銅。具體而言，將銅成膜量(成膜速率)作為TD，將經由電漿生成用的氣體之離子之蝕刻量(蝕刻速率)作為TE時，呈成為0≦TE/TD<1，更且0<TE/TD<1地調整偏壓功率為佳。
從得到良好埋入性之觀點，處理容器51內之壓力(處理壓力)係1~100mTorr(0.133~13.3Pa)、更且35~90mTorr(4.66~12.0Pa)為佳，對於銅標靶之直流電力係作為4~12kW、更且6~10kW者為佳。
然而，對於凹溝或孔道的開口為寬的情況等，係可降低設定晶圓溫度(-50~0℃)之同時，可更降低處理容器51內之壓力而加以成膜。由此，可提高成膜速率。另外，對於如此之情況，不限於iPVD，而亦可使用通常的濺鍍，離子被覆等之通常的PVD者。
<銅合金膜成膜裝置>
作為銅合金膜成膜裝置24a(24b)係僅將圖11所示之銅膜成膜裝置22a(22b)之標靶83，從純銅改變成銅合金，其他構成係可使用與銅膜成膜裝置22a(22b)同樣之電漿濺鍍裝置。另外，對於無須重視埋入性之情況等，不限於iPVD，而亦可使用通常的濺鍍，離子被覆等之通常的PVD者。
<阻障膜成膜裝置>
作為阻障膜成膜裝置12a(12b)係僅改變成使用標靶 83之材料，可使用與圖11之成膜裝置同樣之構成的成膜裝置，經由電漿濺鍍而成膜者。另外，並不限定於電漿濺鍍，而亦可使用通常的濺鍍，離子被覆等之其他的PVD，而亦可以CVD(Chemical Vapor Deposition)或ALD(Atomic Layer Deposition)、使用電漿之CVD或ALD加以成膜者。從降低不純物之觀點係PVD為佳。
<釕膜成膜裝置>
接著，對於為了形成釕襯墊膜之釕膜成膜裝置14a(14b)加以說明。釕襯墊膜係可經由熱CVD而最佳地形成。圖12係顯示釕膜成膜裝置之一例的剖面圖，經由熱CVD形成釕膜之構成。
如圖12所示，此釕膜成膜裝置14a(14b)係具有例如經由鋁等而形成為筒體之處理容器101。對於處理容器101的內部係配置有載置晶圓W之例如AlN等之陶瓷所成之載置台102，對於此載置台102內係設置有加熱器103。此加熱器103係經由加熱器電源(未圖示)所供電而發熱。
對於處理容器101之頂壁係呈與載置台102對向地設置為了淋浴狀地導入為了形成釕膜的處理氣體或淨化氣體等於處理容器101內之淋浴噴嘴104。淋浴噴嘴104係於其上部具有氣體導入口105，於其內部形成有氣體擴散空間106，對於此底面係形成有多數之氣體吐出孔107。對於氣體導入口105係連接有氣體供給配管108，對於氣體 供給配管108係連接有用以供給為了形成釕膜之處理氣體或清淨氣體等之氣體供給源109。另外，對於氣體供給配管108係介入安裝有氣體流量控制器，閥等所成之氣體控制部110。作為為了將釕成膜之氣體係如上述，作為最佳的構成可舉出釕羰基(Ru3(CO)12)。此釕羰基係可經由熱分解而形成釕膜。
對於處理容器101之底部係設置有排氣口111，對於此排氣口111係連接有排氣管112。對於排氣管112係連接有進行壓力調整之節流閥113及真空泵114，處理容器101內則可成為真空吸引。
對於載置台102係晶圓搬送用之3支(僅2支圖示)之晶圓支持銷116則對於載置台102之表面可突出沒入地加以設置，此等晶圓支持銷116係固定於支持板117。並且，晶圓支持銷116係經由根據空氣壓缸等之驅動機構118而升降桿119之時，藉由支持板117而加以升降。然而，符號120係伸縮管。另一方面，對於處理容器101之側壁係形成有晶圓搬出入口121，在開啟閘閥G之狀態，在與第1真空搬送室11之間進行晶圓W的搬出入。
在如此之釕膜成膜裝置14a(14b)中，開啟閘閥G，載置晶圓W於載置台102上之後，關閉閘閥G，將處理容器101內，經由真空泵114而進行排氣而將處理容器101內調整成特定壓力之同時，由加熱器103，藉由載置台102而將晶圓W加熱至特定溫度之狀態，從氣體供給源109藉由氣體供給配管108及淋浴噴頭104而導入釕羰基 (Ru3(CO)12)氣體等之處理氣體於處理容器101內。由此，在晶圓W上處理氣體之反應進行，於晶圓W之表面形成釕膜。
對於釕膜的成膜係釕羰基以外的其他成膜原料，例如可將如上述的釕之戊二烯化合物，與如O2氣體之分解氣體同時使用者。另外，亦可以PVD將釕膜成膜者。但可得到良好的步階覆蓋，且從可減少膜的不純物之情況，以使用釕羰基之CVD成膜為佳。
<使用於其他工程之裝置>
經由以上的成膜系統1可進行至在上述第1~第3實施形態之銅合金膜的形成者，但之後的退火工程，CMP工程，保護蓋層成膜工程係對於從成膜系統1搬出後之晶圓W而言，可使用退火裝置，CMP裝置，保護蓋層成膜裝置而進行。此等裝置係通常所使用之構成者亦可。以此等裝置與成膜系統1構成銅配線形成系統，經由具有與控制部40同樣機能之共通的控制部而總括進行控制之時，可經由一個製程配方總括控制上述第1~第3實施形態所示之方法者。
<第1~第3實施形態之效果>
如根據上述第1~第3實施形態，經由PVD而形成純銅膜，至少使純銅存在於如凹溝或孔道之凹部內表面，經由PVD而將銅合金膜，呈積增於較凹部上面為上方地加 以形成，在形成保護蓋層之前及/或形成保護蓋層時，於含有對應於銅配線與保護蓋層之界面的部分範圍，因使含於銅合金膜之合金成分偏析之故，在形成保護蓋層時，成為充分存在有合金成分於保護蓋層與銅配線之界面，可作為良好保護蓋層與銅配線之密著性。另外，合金成分係偏析於保護蓋層與銅配線之界面之故，存在於銅配線內之合金成分的濃度為少，比較於以銅合金形成配線之情況，可形成阻抗低的銅配線。
<其他的適用>
以上，對於本發明之實施形態已做過說明，但本發明係不限定於上述實施形態而可作種種變形。例如，作為成膜系統係不限於如圖10之形式，而亦可為於一個搬送裝置連接有所有的成膜裝置之形式。另外，並非為如圖10之多室形式之系統，在阻障膜，釕襯墊膜，純銅膜(純銅晶種膜)，銅合金膜之中，僅將一部分以同一的成膜系統形成，將剩餘部分，經由個別設置之裝置，歷經大氣曝露而成膜亦可，而將所有以個別設置之裝置，歷經大氣曝露而成膜亦可。
更且，在上述實施形態中，揭示過對於具有作為凹部之凹溝與貫孔(孔道)之晶圓適用本發明之方法的例，但在作為凹部僅具有凹溝之情況及僅具有孔道之情況，當然亦可適用本發明。另外，易可適用於在單機械構造，雙機械構造，三維安裝構造等各種之構造之裝置的埋入者。另 外，在上述實施形態中，作為被處理基板而以半導體晶圓為例說明過半導體晶圓，但對於半導體晶圓係不僅為矽而亦含有GaAs、SiC、GaN等之化合物半導體，更且，不限於半導體晶圓，而對於使用於液晶顯示裝置等之FPD(平板顯示器)之玻璃基板，或陶瓷基板等，當然亦可適用本發明者。
1‧‧‧成膜系統
2‧‧‧第1處理部
3‧‧‧第2處理部
5‧‧‧收受室
5a，5b‧‧‧除氣室
6‧‧‧加載互鎖真空室
11‧‧‧第1真空搬送室
12a，12b‧‧‧阻障膜成膜裝置
14a，14b‧‧‧釕襯墊膜成膜裝置
16‧‧‧第1搬送機構
17‧‧‧伸縮部
18a，18b‧‧‧支持臂
21‧‧‧第2真空搬送室
22a，22b‧‧‧銅膜成膜裝置
24a，24b‧‧‧銅合金膜成膜裝置
26‧‧‧第2搬送機構
28a，28b‧‧‧支持臂
31‧‧‧大氣搬送室
32，33‧‧‧連接埠
34‧‧‧校準處理室
36‧‧‧大氣搬送用搬送機構
37‧‧‧柄
40‧‧‧控制部
41‧‧‧處理控制器
42‧‧‧使用者介面部
43‧‧‧記憶部
43a‧‧‧記憶媒體
51，101‧‧‧處理容器
52‧‧‧底部
53，111‧‧‧排氣口
54，112‧‧‧排氣管
55‧‧‧節流閥
56，114‧‧‧真空泵
57，105‧‧‧氣體導入口
58‧‧‧氣體供給配管
59，109‧‧‧氣體供給源
60‧‧‧氣體控制部
62‧‧‧載置機構
63，102‧‧‧載置台
64‧‧‧支柱
65‧‧‧冷卻套
66‧‧‧靜電夾盤
66a‧‧‧介電體構件
66b‧‧‧電極
68‧‧‧金屬伸縮管
69，116‧‧‧支持銷
70‧‧‧銷插通孔
71‧‧‧搬出入口
72‧‧‧供電線
73‧‧‧夾盤用電源
74‧‧‧偏壓用高頻率電源
76‧‧‧透過板
77‧‧‧密封構件
78‧‧‧電漿產生源
80‧‧‧感應線圈
81‧‧‧高頻率電源
82‧‧‧擋板
83‧‧‧標靶
86‧‧‧保護蓋構件
87‧‧‧阻抗加熱器
103‧‧‧加熱器
117‧‧‧支持板
118‧‧‧驅動機構
119‧‧‧桿
201‧‧‧下部構造
202‧‧‧層間絕緣膜
203‧‧‧凹溝
204‧‧‧阻障膜
205‧‧‧釕襯墊膜
206‧‧‧純銅膜
207‧‧‧銅合金膜
208‧‧‧銅配線
209‧‧‧保護蓋層
210‧‧‧純銅晶種膜
211‧‧‧銅合金膜
212a‧‧‧高濃度範圍
212b‧‧‧低濃度範圍
G‧‧‧閘閥
圖1係顯示有關本發明之第1實施形態之銅配線的形成方法之流程圖。
圖2係為了說明有關本發明之第1實施形態之銅配線的形成方法之工程剖面圖。
圖3係顯示有關本發明之第2實施形態之銅配線的形成方法之流程圖。
圖4係為了說明有關本發明之第2實施形態之銅配線的形成方法之工程剖面圖。
圖5係顯示有關本發明之第3實施形態之銅配線的形成方法之流程圖。
圖6係為了說明有關本發明之第3實施形態之銅配線的形成方法之工程剖面圖。
圖7係顯示測定將含有Cu-Al膜之樣品退火之情況的各元素之深度方向的分布之結果的SIMS圖表。
圖8係顯示為了實驗對於來自Cu-Mn膜之銅膜之Mn之擴散的樣品構造的圖。
圖9係顯示在圖8的樣品中測定在有無退火的Mn之深度方向之分佈的結果之SIMS圖表。
圖10係顯示對於有關本發明之實施形態之銅配線的形成方法之實施最佳之多室形式之成膜系統之一例的平面圖。
圖11係顯示搭載於圖10之成膜系統，為了形成純銅膜之銅膜成膜裝置之剖面圖。
圖12係顯示搭載於圖10之成膜系統，為了形成釕襯墊膜之釕膜成膜裝置之剖面圖。
201‧‧‧下部構造
202‧‧‧層間絕緣膜
203‧‧‧凹溝
204‧‧‧阻障膜
205‧‧‧釕襯墊膜
206‧‧‧純銅膜
206a‧‧‧偏析層
207‧‧‧銅合金膜
208‧‧‧銅配線
208a‧‧‧偏析層
209‧‧‧保護蓋層
W‧‧‧晶圓

Claims (17)

  1. 一種銅配線之形成方法，係於形成在基板的特定圖案之凹部內埋入銅而形成銅配線之銅配線的形成方法，其特徵為具有：至少於前述凹部表面形成阻障膜之工程；和經由PVD而形成純銅膜，至少於前述凹部內表面使純銅膜存在之工程；和接著，經由PVD而將銅合金所成之銅合金膜，呈積增於較前述凹部上面為上方地加以形成之工程；和經由CMP而研磨全面，於前述凹部內形成銅配線之工程；和於前述銅配線上形成介電體所成之保護蓋層之工程；和在形成前述保護蓋層之前及/或形成前述保護蓋層時，使前述銅合金膜中的合金成分擴散，於含有對應於前述銅配線與前述保護蓋層之界面的部分之範圍，使含於前述銅合金膜之合金成分偏析的工程者。
  2. 如申請專利範圍第1項記載之銅配線之形成方法，其中，在形成前述阻障膜之後，形成前述純銅膜之前，更具有形成釕膜之工程。
  3. 如申請專利範圍第2項記載之銅配線之形成方法，其中，前述釕膜係經由CVD所形成。
  4. 如申請專利範圍第1項記載之銅配線之形成方法，其中，在形成前述純銅膜時，作為呈埋入純銅於前述 凹部內全體。
  5. 如申請專利範圍第1項記載之銅配線之形成方法，其中，在形成前述純銅膜時，作為純銅之晶種膜而形成於前述凹部內表面。
  6. 如申請專利範圍第1項記載之銅配線之形成方法，其中，在形成前述純銅膜時，作為呈至前述凹部內的途中殘留空間地埋入純銅。
  7. 如申請專利範圍第1項記載之銅配線之形成方法，其中，使前述合金成分擴散而加以偏析的工程係含有在形成前述銅合金膜之後，將基板進行退火者。
  8. 如申請專利範圍第1項記載之銅配線之形成方法，其中，使前述合金成分擴散而加以偏析的工程係含有在形成前述銅合金膜時之基板的加熱者。
  9. 如申請專利範圍第1項記載之銅配線之形成方法，其中，使前述合金成分擴散而加以偏析的工程係含有在形成前述保護蓋層時之基板的加熱者。
  10. 如申請專利範圍第1項記載之銅配線之形成方法，其中，前述純銅膜之形成係經由電漿生成氣體而生成電漿於收容有基板之處理容器內，從純銅所成之標靶使銅飛翔，使銅在前述電漿中離子化，經由施加偏壓電力於前述基板而導引銅離子於基板上之裝置加以進行。
  11. 如申請專利範圍第1項記載之銅配線之形成方法，其中，前述銅合金膜之形成係經由電漿生成氣體而生成電漿於收容有基板之處理容器內，從銅合金所成之標靶 使銅及合金成分釋放，使銅及合金成分在前述電漿中離子化，經由施加偏壓電力於前述基板而導引銅離子及合金成分之離子於基板上之裝置加以進行。
  12. 如申請專利範圍第1項記載之銅配線之形成方法，其中，構成前述銅合金膜之銅合金係選自Cu-Al、Cu-Mn、Cu-Mg、Cu-Ag、Cu-Sn、Cu-Pb、Cu-Zn、Cu-Pt、Cu-Au、CuNi、Cu-Co及Cu-Ti之構成。
  13. 如申請專利範圍第12項記載之銅配線之形成方法，其中，構成前述銅合金膜之銅合金係Cu-Mn。
  14. 如申請專利範圍第12項記載之銅配線之形成方法，其中，構成前述銅合金膜之銅合金係Cu-Al。
  15. 如申請專利範圍第1項記載之銅配線之形成方法，其中，前述阻障膜係選自Ti膜、TiN膜、Ta膜、TaN膜、Ta/TaN之2層膜、TaCN膜、W膜、WN膜、WCN膜、Zr膜、ZrN膜、V膜、VN膜、Nb膜、NbN膜所成的群。
  16. 如申請專利範圍第1項記載之銅配線之形成方法，其中，前述阻障膜係經由PVD所形成。
  17. 一種記憶媒體，係在電腦上動作，記憶為了控制銅配線形成系統之程式之記憶媒體，其特徵為前述程式係在執行時具有：至少於形成在基板之特定圖案之凹部表面形成阻障膜之工程；和經由PVD而形成純銅膜，至少於前述凹部內之表 面使純銅存在之工程；和接著，經由PVD而將銅合金所成之銅合金膜，呈積增於較前述凹部上面為上方地加以形成之工程；和經由CMP而研磨全面，於前述凹部內形成銅配線之工程；和於前述銅配線上形成介電體所成之保護蓋層之工程；和在形成前述保護蓋層之前及/或形成前述保護蓋層時，使前述銅合金膜中的合金成分擴散，於含有對應於前述銅配線與前述保護蓋層之界面的部分之範圍，使含於前述銅合金膜之合金成分偏析的工程，呈進行銅配線之形成方法地，使電腦控制前述銅配線形成系統者。
TW101111100A 2011-03-30 2012-03-29 銅配線之形成方法 TW201304060A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011075147 2011-03-30

Publications (1)

Publication Number Publication Date
TW201304060A true TW201304060A (zh) 2013-01-16

Family

ID=46931116

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101111100A TW201304060A (zh) 2011-03-30 2012-03-29 銅配線之形成方法

Country Status (4)

Country Link
US (1) US20140030886A1 (zh)
KR (1) KR20140021628A (zh)
TW (1) TW201304060A (zh)
WO (1) WO2012133400A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472449B2 (en) 2014-01-15 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with inlaid capping layer and method of manufacturing the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
JP2014017345A (ja) * 2012-07-09 2014-01-30 Tokyo Electron Ltd Ｃｕ配線の形成方法
EP2779224A3 (en) 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
CN104112701B (zh) * 2013-04-18 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
JP6139298B2 (ja) * 2013-06-28 2017-05-31 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
JP6257217B2 (ja) * 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
JP6268036B2 (ja) * 2014-05-16 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法
US9455182B2 (en) 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN104538346A (zh) * 2014-12-26 2015-04-22 上海集成电路研发中心有限公司 一种铜互连结构的形成方法
US20170047251A1 (en) * 2015-08-12 2017-02-16 United Microelectronics Corp. Method of manufacturing a semiconductor device including forming a dielectric layer around a patterned etch mask
US10157784B2 (en) * 2016-02-12 2018-12-18 Tokyo Electron Limited Integration of a self-forming barrier layer and a ruthenium metal liner in copper metallization

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
US6287435B1 (en) * 1998-05-06 2001-09-11 Tokyo Electron Limited Method and apparatus for ionized physical vapor deposition
US20020058409A1 (en) * 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US20050076580A1 (en) * 2003-10-10 2005-04-14 Air Products And Chemicals, Inc. Polishing composition and use thereof
US8004087B2 (en) * 2004-08-12 2011-08-23 Nec Corporation Semiconductor device with dual damascene wirings and method for manufacturing same
KR100703968B1 (ko) * 2005-01-13 2007-04-06 삼성전자주식회사 반도체 소자의 배선 형성 방법
US7405153B2 (en) * 2006-01-17 2008-07-29 International Business Machines Corporation Method for direct electroplating of copper onto a non-copper plateable layer
US20100019324A1 (en) * 2006-12-22 2010-01-28 Hiroyuki Ohara Manufacturing method of semiconductor device and semiconductor device
US7655564B2 (en) * 2007-12-12 2010-02-02 Asm Japan, K.K. Method for forming Ta-Ru liner layer for Cu wiring
JP5396854B2 (ja) * 2008-12-25 2014-01-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5193913B2 (ja) * 2009-03-12 2013-05-08 東京エレクトロン株式会社 ＣＶＤ−Ｒｕ膜の形成方法および半導体装置の製造方法
JP5493096B2 (ja) * 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011100775A (ja) * 2009-11-04 2011-05-19 Renesas Electronics Corp 半導体装置およびその製造方法
US9926639B2 (en) * 2010-07-16 2018-03-27 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
US8492274B2 (en) * 2011-11-07 2013-07-23 International Business Machines Corporation Metal alloy cap integration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472449B2 (en) 2014-01-15 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with inlaid capping layer and method of manufacturing the same

Also Published As

Publication number Publication date
US20140030886A1 (en) 2014-01-30
KR20140021628A (ko) 2014-02-20
WO2012133400A1 (ja) 2012-10-04

Similar Documents

Publication Publication Date Title
TW201304060A (zh) 銅配線之形成方法
TWI602263B (zh) Cu wiring formation method and memory medium
JP6257217B2 (ja) Ｃｕ配線構造の形成方法
JP5767570B2 (ja) Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
KR101662369B1 (ko) Cu 배선의 형성 방법 및 기억매체
US8399353B2 (en) Methods of forming copper wiring and copper film, and film forming system
US9362166B2 (en) Method of forming copper wiring
KR20160068668A (ko) Cu 배선의 형성 방법 및 성막 시스템, 기억 매체
TWI689013B (zh) Ｃｕ配線形成方法及半導體裝置之製造方法、記憶媒體
JP5788785B2 (ja) Ｃｕ配線の形成方法および成膜システム
TWI651807B (zh) Ｃｕ配線之製造方法
US20140287163A1 (en) Method of forming copper wiring and method and system for forming copper film
KR101800487B1 (ko) 동(Cu) 배선의 형성 방법 및 기억매체
KR20170026165A (ko) 반도체 장치의 제조 방법 및 기억 매체
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
WO2014010333A1 (ja) Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体
JP2016167545A (ja) ビアホール底のクリーニング方法および半導体装置の製造方法
KR101357531B1 (ko) Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체