JP5493096B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体集積回路は、スケーリング則に従って微細化が進められ、ＭＯＳトランジスタなどの素子と共に、配線も微細化されている。アルミニウム配線に代わり、より低抵抗の銅配線が主流になっている。銅配線は高精度にパターニングすることが困難であり、絶縁膜中に配線を収容する凹部を形成し、凹部に配線を埋め込むダマシン配線が採用されている。銅が絶縁膜中に拡散すると絶縁特性を劣化させるため、銅配線をバリアメタル膜、または絶縁性銅拡散防止膜で包む構成が採用される。
多くの場合、銅配線層はメッキで形成する。層間絶縁膜に配線用凹部を形成し、例えばバリアメタル膜、メッキ用シード層をスパッタリングで形成し、シード層上に銅層を電解メッキで形成する。バリアメタル膜は、銅層から銅原子が層間絶縁膜中に拡散することを防止（バリア）する機能を有する膜であり、ＴｉＮ，Ｔａ、Ｔａ／ＴａＮ， Ｔｉ等で形成される。シード層は電解メッキの電極およびメッキ成膜のシードとなる層であり、銅または銅合金などで形成される。
スパッタリングなどで形成されたバリアメタル膜、シード層は、層間絶縁膜上にも形成される。メッキ層はシード層上に形成される。層間絶縁膜上の不要金属層を化学機械研磨で除去し、銅配線、層間絶縁膜を覆って、ＳｉＣ，ＳｉＮ等の絶縁性銅拡散防止膜を堆積する。このようにして形成された銅配線の側面および下面は、シード層、バリアメタル膜で覆われ、上面は絶縁性銅拡散防止膜で覆われる。
銅はアルミニウムと比べ融点が高く、マイグレーションし難い元素であるが、微細配線（細幅配線、狭幅配線）においてはエレクトロマイグレーション（ＥＭ）が無視できないようになってきた。また、太幅（広幅）配線においても、ストレスマイグレーション（ＳＭ）が生じる。銅に他の元素を添加して銅合金とすることなどにより、マイグレーションを抑制することが研究されている。
特開平１０−２０９１５６号は、銅に０．５重量％のＴａを添加したＣｕ−Ｔａを水素雰囲気中で熱処理すると、ＴａがＣｕ粒界に析出し、粒界拡散が抑制される、ボイドが発生しにくくなり、ＥＭ耐性が向上すると記載する。
ＷＯ２００４／５３９７１号は、Ｃｕ−Ｓｎ等の銅合金シード層を用い、銅配線膜形成後、熱処理により合金シード層中の添加元素を銅層中に拡散させることにより、銅合金を形成し、ＥＭ耐性、ＳＭ耐性の対策を行う例を紹介し、結晶粒中に残る添加元素が銅合金配線の抵抗率を上昇してしまう、銅合金シード層をスパッタリングにより形成する場合、配線溝の底に堆積する合金シード層は、細幅配線において太幅配線より薄くなり、その結果Ｃｕ配線の抵抗率が低くなり、Ｃｕ配線の抵抗率が配線幅によってばらつくと指摘する。
この発明は、Ｔｉ，Ｚｎ，Ｈｆ，Ｃｒ，Ｃｏ，Ａｌ，Ｓｎ，Ｎｉ，Ｍｇ，Ａｇ等の添加元素を銅配線膜上方から銅層中に拡散させ、ＳＭ，ＥＭの拡散経路となるＣｕ結晶粒界およびその近傍に導入することによりＣｕのマイグレーションを抑制することを提案する。酸化種に曝されても、まず添加元素が安定な金属酸化物を形成することにより、銅の酸化を抑制する。
特開２００６−８０２３４号は、細幅配線用溝、太幅配線用溝に底面上に同一の厚さ、側面上に同一の厚さ、を有する銅合金シード層を形成し、その上に銅層をメッキし、アニール処理すると、配線幅が太くなるほど添加元素の割合が少なくなる配線が得られると記載する。シード層はスパッタリング、ＣＶＤ等で成膜すると記載する。どのような成膜パラメータを用いて制御調整すれば配線幅によらず膜厚の均一なシード層が成膜できるかは記載しない。シード層の添加元素は、銅層内に拡散するのみであることを前提とする。どのようにすればそれが可能となるかは記載しない。
配線の寄生容量を抑制するためには、層間絶縁膜は誘電率の低い材料で形成することが好ましく、例えばＣＶＤ低誘電率膜として水素化シリコンオキシ−炭化物（ＳｉＣＯＨ）であるＡＳＭインターナショナルＮ．Ｖ社製のＡｕｒｏｒａ（登録商標）、ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）、Ｎｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ社製のＣＯＲＡＬ（登録商標）等や、有機塗布膜であるＳｉＬＫ（登録商標）、また、ポーラスシリカ等の多孔質材料が用いられるようになってきた。これらの材料は水分を透過し易い性質を有する。バリアメタル膜に水分が到達すると、酸化等を生じ、バリアメタル層を変質させ、バリア性を失わせる可能性がある。
M. Haneda et al. : AMC 2007, pp.27-28およびH. Kudo et al. : IITC 2008, pp. 117-119（非特許文献１）において、本発明者らと同僚は、４５ｎｍ世代のデュアルダマシン構造を用い、Ｔａのバリアメタル膜上にＣｕ−Ｍｎ合金のシード層を適応した半導体装置を作製し、バリアメタル膜が薄くても、合金の添加元素Ｍｎによってバリア機能が自己修復的に回復し、銅配線の信頼性が向上することを報告した。非特許文献１では、配線構造の試料に、３５０℃で３０分熱処理を施した場合に形成される自己修復バリア層の配線内元素マッピングを参照できる。
Ｍｎによるバリアの自己修復反応は、２００℃〜４００℃の熱印加を受けることによって起こるが、後続の製造工程における熱印加、例えば導電部形成後のＣＶＤによるキャップ膜形成時の温度等を利用することができる。これにより、個別に熱処理を行なわなくとも容易に自己修復バリア層を形成することができる。
A. Isobayashi et al. :IEEE IEDM 04, 2004, pp.953-956は、ＣｕにＡｇをドープしたＣｕ−Ａｇ合金をシード層に用い、銅層を形成すると、ストレスマイグレーションに起因するボイドが抑制され、信頼性が向上すると報告している。
特開平１０−２０９１５６号公報、 ＷＯ２００４／５３９７１号公報、 特開２００６−８０２３４号公報、
M. Haneda et al. : AMC 2007, pp.27-28, H. Kudo et al. : IITC 2008, pp. 117-119, A. Isobayashi et al. :IEEE IEDM 04, 2004, pp.953-956.
本発明の実施例の１目的は、添加元素を含む銅合金シード層上に銅層を形成する技術において、太幅配線の添加元素を細幅配線の添加元素とは独立に制御することを可能にすることである。なお、太幅配線のシード層には添加元素なしの純銅を用いる場合を含む。
本発明の実施例の１観点によれば、
半導体基板上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第１の幅を有する第１の配線溝および前記第１の幅より広い第２の幅を有する第２の配線溝を形成する工程と、
前記第１の配線溝内および前記第２の配線溝内にバリアメタル層を形成する工程と、
前記バリアメタル層上に、第１の添加元素を含む第１のシード層を形成する工程と、
前記第１のシード層上に第１の銅層を形成する工程と、
前記バリアメタル層および、前記第１の配線溝内の前記第１の銅層および前記第１のシード層を残存させつつ、前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程と、
前記第１の銅層および前記第１のシード層を除去する工程の後、前記第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成する工程と、
前記第２のシード層の上に第２の銅層を形成する工程と、
を有する半導体装置の製造方法
が提供される。
太幅配線の添加元素を細幅配線の添加元素とは独立に制御できる。
と、 図１Ａ〜図１Ｅは、幅の異なる配線溝内にダマシン銅配線層をメッキする工程を概略的に示す断面図である。 と、 図２Ａ〜図２Ｇは、基本実施例による半導体装置の製造方法の主要工程を示す断面図である。 と、 図３Ａ〜図３Ｊは、実施例による半導体装置の製造方法における銅配線形成前の工程を概略的に示す断面図である。 と、 と、 と、 と、 図４Ａ〜図４Ｓは、実施例による半導体装置の製造方法における銅配線形成工程を示す断面図である。 図５は、実施例による半導体装置の製造方法におけるデュアルダマシン配線の構成を拡大して、概略的に示す断面図である。
１１ バリアメタル膜、
１２ （第１の）シード層、
１３ （第１の）銅層、
１４ 第２のシード層、
１５ 第２の銅層、
２２ （第１の）シード層、
２３ （第１の）銅層、
２４ 第２のシード層、
２５ 第２の銅層、
５１ 下地基板、
５２ 第１の絶縁膜、
５３ 第２の絶縁膜、
５４ バリアメタル膜、
５５ （第１の）シード層、
５６ （第１の）銅層、
５８ 第２のシード層、
５９ 第２の銅層、
ＴＲ 溝、
Ｗ 溝幅、
Ｈ 溝深さ、
ｄ 銅層の厚さ、
ダマシン配線の作成においては、絶縁膜中に配線用溝を形成する。配線溝の深さは、配線幅によらず一定であり、長い配線の単位長さ当りの側壁の面積は、配線幅によらず一定となる。底面の面積は、配線幅と共に増加する。従って、合金シード層をスパッタリング等の指向性プロセスで形成しても、化学気相堆積（ＣＶＤ）等のコンフォーマルなプロセスで形成しても、側壁の影響は細幅配線で、太幅配線より大きくなることが予想される。
配線溝内にシード層をコンフォーマル成膜であるＣＶＤで形成し、一様な厚さのシード層を形成した場合、底面上のシード層の量は配線幅に比例する。側壁上のシード層の量は配線幅によらずほぼ一定となる。側壁上のシード層内の添加元素が配線全体に再分布すると、細幅溝内の配線中の添加元素の濃度が太幅溝内の配線中の添加元素の濃度より高くなろう。
スパッタリングは指向性を有する成膜方法であり、基本的には、平坦面上の面積当りの堆積量は一定であろう。スパッタリングでバリアメタル膜、シード層を堆積する時、ある角度分布を持って溝開口に飛来する原料が溝側面、溝底面に分布して堆積すると考えられる。飛来する原料の量は開口面積（従って配線幅）に比例すると考えられる。細幅配線溝では開口幅により側面、底面への入射角度が制限されるであろう。従って、細幅配線溝に形成されるシード層は、太幅配線溝に形成されるシード層より薄くなるであろう。
本発明者らは、銅合金シード層をスパッタリングで形成し、その上に銅層を電解メッキした後、熱処理、研磨、キャップ層の形成などを施して銅配線評価試料を製作後、抵抗を測定して、シード層に添加元素を入れない場合との差を検討した。すると、太幅配線ほど抵抗上昇率が高いことが判った。
シード層に添加した元素の濃度が、太幅配線で細幅配線より大きくなっていることが想定される。添加元素が単純に銅配線全体に拡散すると考えると理解できない現象である。
配線溝内に、Ｔａのバリアメタル膜、その上にＣｕ−Ｍｎ合金のシード層を形成し、銅層をメッキした銅配線において、側面のＴａバリアメタルが浸入した水分によって酸化しても、酸化物に添加元素のＭｎが結合するとバリア機能を復活することが判った。このような添加元素の消費はバリア膜の酸化が生じ易い側面、特に微細な配線の側面、において優先的に生じるであろう。側壁部において、添加元素が消費されると考えると、側壁の影響は細幅配線ほど大きくなるので、細幅配線でＥＭ耐性を上げることができる量の元素をシード層に添加し、細幅配線の要求を満足するようにすると、太幅配線では側壁部における消費量が相対的に小さいので、添加元素の濃度が高くなり抵抗が上昇してしまうことが理解できる。
絶縁膜に、細幅配線、太幅配線に合わせて幅の異なる溝を形成し、共通プロセスによりバリアメタル膜、シード合金層を堆積し、銅層を形成し、不要部を除去して配線を形成すると、避けがたい現象とも考えられる。しかし、配線の抵抗上昇は装置の性能達成の観点から何とか避けたい。そもそも、細幅配線で問題となるエレクトロマイグレーションが、太幅配線においてはあまり問題とならない。太幅配線ではストレスマイグレーションが問題となりうる。
もし、細幅配線と太幅配線において、添加元素の種類、濃度を自由に選択できるなら、この問題を解決できる。しかし、細幅配線と太幅配線とを全く別の工程で作成すると、工程数の増加が著しく、歩留まりを低下させてしまうであろう。少なくとも配線埋込用凹部は共通の工程で作成し、追加工程が与えるダメージが少なく、歩留まりの低下が抑制できる対策を検討した。
銅の電解メッキ液は、例えば、硫酸銅溶液に、塩素イオン、およびメッキを促進するアクセラレータ、銅の析出を抑制するサプレッサ、銅の析出を抑制し、平滑性を持たせるレベラの３種類の有機添加剤を加えて形成される。添加剤を加えることにより、銅メッキの析出と成長を制御し、微細なビアや配線溝に対する埋込を可能とする。銅の電解メッキを行うためには、電極となるシード層を予め形成しておく必要がある。
図１Ａ〜図１Ｄは、配線溝内への銅配線層のメッキ工程を概略的に示す断面図である。
図１Ａに示すように、絶縁性銅拡散防止膜ないしエッチストッパとして機能する第１の絶縁膜５２を備えた下地基板５１上方に、層間絶縁膜として機能する第２の絶縁膜５３を積層し、フォトレジストパターンなどをエッチングマスクとして第２の絶縁膜５３に配線用溝ＴＲ１，ＴＲ２，ＴＲ３（ＴＲと総称することがある）をエッチし、エッチングマスクを取り除く。溝ＴＲ１の幅に対する高さの比（アスペクトレシオ）は１、溝ＴＲ２のアスペクトレシオは０．５、溝ＴＲ３のアスペクトレシオは０．２５とする。
図１Ｂに示すように、トレンチ上方からスパッタリングにより、Ｔａ等のバリアメタル膜５４、Ｃｕ―Ｍｎ合金などのシード層５５を溝ＴＲの内面を覆うように堆積する。第２の絶縁膜５３の上面上にもバリアメタル膜５４、シード層５５は形成される。バリアメタル膜５４は、銅の拡散を防止する機能を有する金属膜であり、Ｔａの他、ＴａＮ，ＴｉＮ，Ｔｉ等の金属膜またはこれらの積層で形成される。シード層５５は、銅の電解メッキの際電流を流すための電極となる層であり、銅や銅合金で形成される。銅合金の場合、Ｍｎ等の添加元素は、銅配線におけるエレクトロマイグレーションを抑制できる機能を有する元素から選択する。
図１Ｃに示すように、電解メッキによりシード層５５上に銅層５６をメッキする。当初、メッキ層は、溝底面、溝側面上のシード層上にほぼ均一な厚さで（コンフォーマルに）成長する。溝の対向する側壁上に成長する銅メッキ層５６間の間隔がある幅より狭くなると、残された狭い溝内で底部から上方に向かって急速にメッキ層が成長するボトムアップ成長が生じる。図１Ｃでは、溝ＴＲ１内でボトムアップ成長が生じている。
図１Ｄに示すように、さらに電解メッキを進行すると、溝ＴＲ１上方ではアクセラレータの影響で、配線上部の銅層がさらに成長し、相対的に膜が盛り上がるオーバープレート現象が生じる。溝ＴＲ２においては、溝内が埋め込まれる前に対向する側壁上の銅メッキ層間の間隔がある幅より狭くなりボトムアップ成長が生じている。溝ＴＲ３においては側壁上の銅メッキ層間の距離は離れており、コンフォーマル成長が続き、溝が埋め込まれるまでボトムアップ成長は生じない。ボトムアップ成長、オーバプレート現象は、メッキ液への３種類の添加剤を調整することにより制御される。
図１Ｅに示すように、溝深さをＨ，溝幅をＷとする。バリアメタル膜、シード層、メッキ銅層を併せた複合配線層の厚さが均一にｄである時、底面上の銅層が溝深さＨを埋める前に、両側壁上の銅層が接するにはｄ＜Ｈかつ２ｄ＝Ｗ，ｄ＝Ｗ／２が成り立つ必要があろう。すなわち、Ｈ＞ｄ＝Ｗ／２となり、溝深さＨが溝幅Ｗの半分より大が必要条件となる。アスペクトレシオ０．５を溝埋込前にボトムアップ成長が生じるか否かの臨界として扱うことができよう。
そこで、アスペクトレシオが０．５以下の配線を太幅配線と呼び、アスペクトレシオが０．５を超える配線を細幅配線と呼ぶことにする。
図２Ａ〜図２Ｇは、基本実施例による半導体装置の製造方法の主要工程を示す断面図である。細幅配線を２種、太幅配線を１種例示する。
図２Ａにおいて、下地基板５１上に第１の絶縁膜５２、第２の絶縁膜５３が積層され、第２の絶縁膜５３に配線用溝ＴＲ１，ＴＲ２，ＴＲ３が形成されている。溝ＴＲ１，ＴＲ２が細幅の溝であり、溝ＴＲ３が太幅の溝であるとする。溝ＴＲ内面を覆ってバリアメタル膜５４、シード層５５が形成されている。シード層５５上に銅層５６をメッキする。図示の状態で、細幅の溝ＴＲ１、ＴＲ２で埋込が終了している。メッキ促進剤のアクセラレータの影響で、溝埋込後、配線上部の銅層がさらに成長し、相対的に膜が盛り上がって形成されるオーバープレート現象が生じる。太幅の溝ＴＲ３ではコンフォーマル成長が続いている。なお、シード層５５は銅又は銅合金の層であるので、シード層５５とメッキした銅層５６とを併せて、銅層５７と呼ぶことにする。
図２Ｂは、オーバープレートがさらに進行した状態を示す。細幅溝上の第２の絶縁膜５３より上の銅層５７の厚さをＴ１とし、広幅溝内の銅層５７の厚さをＴ２とし、それぞれの最小値、最大値を添字min,maxで示す。溝ＴＲ１上の銅層５７の厚さがＴ１max，溝ＴＲ２上の銅層５７の厚さがＴ１min、太幅の溝ＴＲ３内の底部からの銅層の厚さがＴ２maxとする。
図２Ｃは、銅層の厚さの時間変化を例示したグラフである。横軸が時間ｔを示し、縦軸が溝内の底部からの銅層の厚さを示す。実線が細幅溝内の銅層５７の厚さを示し、破線が太幅溝内の銅層の厚さを示す。溝深さＨを破線で示す。銅層の厚さが溝深さＨに達する時、溝の埋込は終了する。溝深さＨより上の細幅溝内の銅層５７の厚さが、オーバープレートの影響で相対的に盛り上がって形成されている銅層の厚さを示す。細幅溝上の銅層５７の最小厚さＴ１min、および太幅の溝内の銅層５７の最大厚さＴ２maxに注目する。細幅溝では埋込終了後、オーバープレートの影響により盛り上がりが生じ、最小盛り上がり厚さＴ１minも増大し、Ｔ１minがＴ２maxを上回るようになる。Ｔ１min−Ｔ２max≧０の状態でメッキを終了する。以下、シード層５５を第１のシード層と呼び、メッキ層５６を第１のメッキ層と呼ぶことにする。
図２Ｄに示すように、基板をエッチング液に浸漬し、銅層５７をエッチングする。エッチングは均一に進行する。太幅の溝内の銅層５７（第１のメッキ層５６および第１のシード層５５）が完全に除去（Ｔ２max分エッチング）される。この状態で、細幅の溝上銅層５７の厚さがＴ２max減少しても、Ｔ１min−Ｔ２max≧０である。即ち、その表面は溝より上方であり、溝内を埋め込んだ状態を維持する。
図２Ｅは、細幅溝は銅層５７で埋め込まれた状態を維持し、太幅溝内の銅層５７（第１のメッキ層５６および第１のシード層５５）を完全に除去した状態を示す。バリアメタル層５４は残す。
図２Ｆに示すように、太幅溝内のバリアメタル層５４を露出した状態で、新たに銅合金の第２のシード層５８を堆積し、その上に第２の銅層５９をメッキする。第２のシード層５８は第１のシード層５５とは異なる層であり、その組成は自由に選択できる。太幅配線に適した元素を適量添加した銅合金や、純銅を第２シード層５８に用いることができる。第２のシード層５８とメッキした第２の銅層５９を併せて銅層６０とする。
図２Ｇに示すように、太幅の溝を第２の銅層５９で埋め込んでメッキを終了した後、結晶安定化のための熱処理を行い、化学機械研磨（ＣＭＰ）により、層間絶縁膜５３上の不要金属層を除去する。結晶安定化のための熱処理は、従来の方法を用いることができる。広幅の配線溝ＴＲ３内には、細幅の配線溝ＴＲ１，ＴＲ２内とは異なる組成のシード層５８が埋め込まれている。シード層の添加元素が後の工程において３００℃以上の熱印加を受けることによって銅層に充分に拡散すると、細幅配線の銅層５７と広幅配線の銅層６０とは異なる組成を有することになる。このようにして、細幅配線と太幅配線とで添加元素の異なる銅配線を形成することができる。
シード層５５，５８の添加元素の拡散は、後続の工程における熱印加を利用してもよいし、個別の熱処理工程を追加して行ってもよい。例えば、後続工程の熱印加の利用としては、銅配線に対する絶縁性銅拡散防止膜（上部のキャップ層、後述する図４Ｊのエッチストッパ膜ＥＳ２）の形成時の温度、例えば４００℃などが該当する。
ところで、シード層５５、５８の添加元素の拡散において、Ｍｎ等のように添加元素が酸化したバリアメタル層５４等の界面や，上部キャップ膜との界面で反応し、拡散防止機能を持つ新たな化合物層を形成する場合には、細幅配線の銅層５７と広幅配線の銅層６０に対し、それぞれ異なるバリア膜組成を有することになる。このようにして、細幅配線と太幅配線とで金属元素乃至組成が異なるバリア膜組成層を有する銅配線を形成することができる。
ここで、酸化したバリアメタル膜と反応するような添加元素を用いる場合において、ユーザが決定する任意の性能許容範囲で（例えば配線抵抗や信頼性など）、シード層５５，５８の添加元素の拡散を銅層のみに施す制御を行なう場合には、予めバリアメタル層５４の膜厚を絶縁膜５３からの酸化で消滅しない程度に厚く形成するか、バリアメタル層の酸化を起こし難い絶縁膜５３を用いることで実施できる。
また、シード層５５、５８の添加元素の拡散をバリアメタル層５４の界面及び銅層５７（またはバリアメタル層５４と銅層６０）の両方に拡散を施す制御を行なう場合には、ターゲット濃度を高くし添加量を増加するか、バリアメタル層５４の形成を薄膜化するか、バリアメタル層５４を酸化し易い絶縁膜５３を用いることで実施できる。
以下、より具体的な実施例による半導体装置の製造方法を説明する。
図３Ａに示すように、シリコン基板ｓｕｂの表面上に、酸化膜、窒化膜の積層等によるハードマスク層をＣＶＤにより堆積し、その表面上に素子分離用溝を画定するホトレジストマスクＰＲ１を形成する。ホトレジストマスクＰＲ１をマスクとし、ハードマスク層をエッチングして、ハードマスクＨＭを形成する。必要に応じてホトレジストマスクＰＲ１を除去し、ハードマスクＨＭをエッチングマスクとしてシリコン基板ｓｕｂをエッチングし、素子分離溝を形成する。
図３Ｂに示すように、例えば形成した溝の表面を熱酸化した後、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜ＩＬを堆積する。酸化シリコン膜ＩＬは、素子分離溝を埋め込む。
図３Ｃに示すように、化学機械研磨（ＣＭＰ）により、ハードマスクＨＭより上の酸化シリコン層ＩＬを研磨して除去する。その後ハードマスクＨＭも除去する。このようにしてシャロートレンチアイソレーション型の素子分離領域ＳＴＩが形成される。素子分離領域ＳＴＩにより、活性領域が画定される。活性領域表面上に、スルー酸化膜を形成し、レジストマスクによってｎチャネル（ＮＭＯＳ）トランジスタ領域、ｐチャネル（ＰＭＯＳ）トランジスタ領域を分けてイオン注入を行ない、ｐ型ウエルＰＷ、ｎ型ウエルＮＷを形成する。その後、スルー酸化膜は除去する。以下の説明においては、１．２Ｖ動作のＮＭＯＳトランジスタを例として説明する。
図３Ｄに示すように、活性領域表面を熱酸化して、厚さ１．３ｎｍのゲート酸化膜Ｇｏｘを形成する。ゲート酸化膜Ｇｏｘ上にノンドープの多結晶シリコン層ＰＳを厚さ約１００ｎｍＣＶＤにより堆積する。
図３Ｅに示すように、多結晶シリコン層ＰＳ上にホトレジストパターンＰＲ２を形成し、反応性イオンエッチング等の異方性ドライエッチングにより多結晶シリコン層ＰＳをパターニングする。各活性領域上にゲート電極Ｇが形成される。その後、ホトレジストパターンＰＲ２を除去する。
図３Ｆに示すように、ゲート電極Ｇをマスクとしてエクステンション領域形成用のイオン注入を行なう。レジストマスクによってＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域を分け、ＮＭＯＳ領域には、例えばＡｓ＋を、ＰＭＯＳ領域には、例えばＢ＋をイオン注入する。ゲート電極Ｇ両側にエクステンション領域Ｅｘが形成される。
図３Ｇに示すように、基板全面に厚さ１０ｎｍの酸化シリコン膜をＣＶＤによって堆積し、異方性ドライエッチングして平坦面上からは除去し、ゲート電極の側壁上にサイドウォールスペーサＳＷを残す。ゲート電極Ｇ、サイドウォールスペーサＳＷをマスクとして、低抵抗ソースドレイン拡散層Ｄｉｆをイオン注入する。レジストマスクによってＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域を分け、ＮＭＯＳ領域には、例えばＰ＋を、ＰＭＯＳ領域には、例えばＢ＋をイオン注入する。その後、例えばラピッドサーマルアニールを行ない、イオン注入した不純物を活性化する。
図３Ｈに示すように、ゲート電極Ｇを覆い、シリコン基板上に下部絶縁膜ＬＤＬとして厚さ１８０ｎｍの酸化シリコン膜、キャップ層ＣＬとして厚さ３０ｎｍのＳｉＣ膜をＣＶＤにより堆積し、下部層間絶縁膜ＬＩＬを形成する。ホトレジストマスクＰＲ３をエッチングマスクとして、下部層間絶縁膜ＬＩＬにコンタクト孔ＣＨをエッチングする。コンタクト孔ＣＨ底面に、低抵抗ソースドレイン拡散層Ｄｉｆが露出する。その後、ホトレジストマスクＰＲ３は除去する。
図３Ｉに示すように、厚さ３ｎｍのＴｉＮ層を原子層堆積（ＡＬＤ）により形成し、厚さ１８０ｎｍのＷ層をＣＶＤにより堆積して、コンタクト孔ＣＨを埋め込む。下部層間絶縁膜ＬＩＬ上の不要金属層をＣＭＰで除去し、導電性プラグＰＬをコンタクト孔ＣＨ内に残す。
図３Ｊは、このようにして形成される下部構造ＵＳを示す。ここまでは公知の工程、構造であり、他の公知の工程、構造と置換することもできる。なお、以下の説明においては下部構造ＵＳを簡略化して示す。
以下、下部構造上にダマシン配線を形成する実施例を説明する。Ｗプラグ上にシングルダマシンの第1銅配線を形成し、その上にデュアルダマシンの第２銅配線を形成する。第１銅配線、第２銅配線ともに細幅配線と太幅配線を有する。
図４Ａに示すように、キャップ層ＣＬを有する下部構造ＵＳの上に、絶縁膜ＤＬ１を形成する。例えば、厚さ２２０ｎｍのＳｉＯＣ膜をＣＶＤで堆積する。絶縁膜としては、ＴＥＯＳやシランガスを原料としたプラズマ促進（ＰＥ）ＣＶＤや熱ＣＶＤにより形成されるＳｉＯ膜を用いることもできる。配線の寄生容量を小さくするには、酸化シリコンより誘電率の低い低誘電率絶縁膜を用いることが望ましい。無機低誘電率絶縁膜としては、オルガノシラン系材料によるＳｉＯＣ膜、オルガノシロキサン系材料膜、水素化シロキサン系材料膜、ポーラスシリカ系材料のナノクラスタリングシリカ膜等を用いることができる。絶縁体膜ＤＬ１の上にエッチストッパ層ＥＳ１を形成する。例えば、テトラメチルシランを原料としたＰＥＣＶＤにより、温度３００℃〜４５０℃、例えば４００℃、で厚さ３０ｎｍのＳｉＣ膜を堆積する。なお、エッチストッパ層としては、ＰＥＣＶＤによるＳｉＣ膜、ＳｉＮ膜等を用いることができる。
絶縁膜ＤＬ１とエッチストッパ層ＥＳ１の積層が、第１層間絶縁膜ＩＬＤ１を構成する。なお、下部構造の最上層はＳｉＣのキャップ層ＣＬであり、局所的にＷプラグが貫通している。なお、低誘電率絶縁膜として、ＳｉＯＣ膜の代わりに、ＳｉＬＫ等の有機塗布膜やポーラスシリカ膜等を用いてもよい。
図４Ｂに示すように、フォトレジストマスクＰＲ４をエッチングマスクとして、第１層間絶縁膜ＩＬＤ１（ＥＳ１＋ＤＬ１）に配線溝をエッチングする。配線溝底面に導電性プラグが露出する。左の配線溝が細幅溝であり、中と右の配線溝が太幅溝である。配線溝の幅は、例えば５０ｎｍ〜３００００ｎｍである。その後、フォトレジストマスクＰＲ４は除去する。
図４Ｃに示すように、配線溝の内壁を覆うように、バリアメタル膜１１として、例えば厚さ５ｎｍのＴａ膜をスパッタリング等の物理気相堆積（ＰＶＤ）で形成する。例えば、Ｔａターゲットを用い、ＡｒまたはＮ２を放電ガスとし、ターゲット投入電力を１６０ｍＷ／ｍｍ２〜６４０ｍＷ／ｍｍ２としたスパッタリングで成膜する。なお、Ｔａ膜の代わりに、Ｔａ／ＴａＮの積層やＴｉ膜を用いることもできる。膜厚は、１ｎｍ〜１５ｎｍでよい。ＰＶＤの代わりにＡＬＤを用いてもよい。
バリアメタル膜１１の上に、メッキ用のシード層１２として、Ｃｕ−Ｍｎ合金膜を例えば厚さ３５ｎｍＰＶＤにより成膜する。例えば、Ｃｕ−Ｍｎ合金ターゲットを用い、１０−１ＰａのＡｒ雰囲気中でＤＣ１０ｋＷの電力を投入したスパッタリングを行なう。この銅合金膜の添加元素Ｍｎは、細幅配線のエレクトロマイグレーションを抑制することを目的とする。Ｃｕ−Ｍｎ合金のほか、Ａｌ，Ｔｉ，Ｓｎのいずれか、またはＭｎ，Ａｌ，Ｔｉ，Ｓｎの内２種以上をＣｕに混合した銅合金を用いてもよい。
図４Ｄに示すように、シード層１２上に電解メッキにより銅層１３をメッキする。例えば、Enthone Inc. から入手可能なVia Form（登録商標）NEXTの硫酸銅基本浴および添加剤一式を使用する。硫酸銅の基本浴に、アクセラレータ６ｍＬ／Ｌ〜１２ｍＬ／Ｌ、例えば１０ｍＬ／Ｌ、サプレッサ１ｍＬ／Ｌ〜５ｍＬ／Ｌ、例えば２ｍＬ／Ｌ、レベラ１ｍＬ／Ｌ〜５ｍＬ／Ｌ、例えば３ｍＬ／Ｌを含むメッキ液を用い、電流密度１３．５ｍＡ／ｃｍ２で２．５秒、８．３ｍＡ／ｃｍ２で２０秒電解メッキする。なお、Ｌはリットルを意味する。ブランケット膜換算のメッキ膜厚は、約７５ｎｍである。
細幅溝における第１の層間絶縁膜ＩＬＤ１より上の膜厚Ｔ１minは約１８０ｎｍ、太幅溝における底部からの銅層の膜厚Ｔ２maxは約１１０ｎｍとなる。太幅配線溝においては、溝深さ２５０ｎｍの半分以上が未だ埋められていない状態であり、太幅配線溝内の底部からの銅層の膜厚Ｔ２maxは細幅配線溝の層間絶縁膜上方の銅層の膜厚Ｔ１minより小さい。
なお、メッキ液として、他の一般的な汎用銅メッキ液を用いることもできる。例えば、Enthone Inc.のVia Form（登録商標）やVia Form Extreme等のVia FormシリーズやRohm and Haas companyのUltrafill（登録商標）シリーズの銅メッキ液等を用いてもよい。
図４Ｅに示すように、太幅配線溝内のメッキした銅層１３とその下のシード層１２をウェットエッチングで除去する。例えば、Ｈ２ＳＯ４：Ｈ２Ｏ２：純水＝２：１５：１２５（体積比）の希薄な液を用い、３．５秒でＣｕ及びＣｕ合金を厚さ１１０ｎｍ分選択的に除去する。ＨＦ：Ｈ２Ｏ２：純水＝１：１：２００（体積比）の希薄な液を用いて２秒ウェットエッチングしてもよい。太幅配線溝内のメッキ銅層とその下の銅合金シード層は除去される。細幅配線溝の領域においても銅層がウェトエッチングされるが、細幅配線溝は未だ露出しない。
図４Ｆに示すように、第２のシード層１４を堆積する。第２のシード層１４は、例えば厚さ３５ｎｍのＣｕ−Ａｌ合金膜であり、Ｃｕ−Ａｌターゲットを用いて、１０−１ＰａのＡｒ雰囲気中で投入電力ＤＣ１０ｋＷのスパッタリングで形成する。第２のシード層１４は太幅配線溝内に銅配線をメッキするためのシード層であり、純銅又は配線抵抗の増加を抑制しつつ、ストレスマイグレーションを抑制する機能を有する銅合金で形成することが好ましい。銅合金の場合の添加元素は、Ｔｉ，Ａｌ，Ａｇ，Ｓｎ、Ｍｎのいずれか、又は２種以上であり、第１のシード層の添加元素とは異なるものを選択することができる。細幅配線、太幅配線のそれぞれに要求される性能を満たすことが可能な元素を、適切な濃度で、互いに独立に、添加することができる。細幅配線、太幅配線のそれぞれに、同一元素を異なる濃度で添加してもよい。
図４Ｇに示すように、細幅配線溝が消滅した半導体基板上に太幅配線を形成するための銅メッキを行い、第２の銅層１５を成膜する。例えば、硫酸銅基本液に、アクセラレータ３ｍＬ／Ｌ〜１５ｍＬ／Ｌ、例えば６ｍＬ／Ｌ、サプレッサ１ｍＬ／Ｌ〜１０ｍＬ／Ｌ、例えば２ｍＬ／Ｌ、レベラ１ｍＬ／Ｌ〜１０ｍＬ／Ｌ、例えば２．５ｍＬ／Ｌを含むメッキ液を用い、電流密度３ｍＡ／ｃｍ２〜５５ｍＡ／ｃｍ２で膜厚２５０ｎｍ〜１００００ｎｍの銅層を電解メッキする。ボトムアップ成長、オーバープレート現象は不要であり、第１の銅層１３用のメッキ液とは、添加剤濃度が異なる。この例においては、第２の銅メッキのアクセラレータ、レベラの濃度が、第１の銅メッキのアクセラレータ、レベラの濃度より低く選択されている。
図４Ｈに示すように、成膜した銅層の結晶安定化のため、熱処理を行なう。熱処理は従来同様の工程を行うことができる。例えば、Ｎ２／Ｈ２雰囲気中で、温度２５０℃で９０秒の熱処理を行なう。
図４Ｉに示すように、ＣＭＰを行い、層間絶縁膜上の不要金属層を除去する。配線溝内にのみ埋め込まれた第１銅配線が形成される。
その後の後続の工程の３００℃以上の充分な熱印加によって第１のシード層１２の添加元素、例えばＭｎ、及び第２のシード層の添加元素、例えばＡｌ、は、バリアメタル界面側あるいは銅配線側に拡散する。先の説明の通り、シード層の添加元素の拡散は個別の熱処理で行なってもよい。
図４Ｊに示すように、第１銅配線を覆って、第１エッチストッパ層ＥＳ１の上に、第２エッチストッパ層ＥＳ２、第２低誘電率絶縁膜ＤＬ２，第３エッチストッパ層ＥＳ３を形成する。第２エッチストッパ層ＥＳ２は、第１銅配線に対する絶縁性銅拡散防止膜（キャップ層）としても機能する。例えばプラズマＣＶＤにより、厚さ３０ｎｍのＳｉＣ膜を基板温度４００℃で堆積する。ＳｉＣ膜の上に、例えばＣＶＤにより、厚さ３００ｎｍのＳｉＯＣ膜を基板温度４００℃で堆積する。さらに、厚さ３０ｎｍのＳｉＣ膜を堆積する。
なお、絶縁性銅拡散防止膜としては、オルガノシラン系材料やシランガスを原料としたＳｉＣ膜，ＳｉＯＣ膜，ＳｉＯＮ膜，ＳｉＣＮ膜，ＳｉＮ膜等を用いることができる。低誘電率絶縁膜の厚さは、１００ｎｍ〜５００ｎｍの範囲とすることができる。成膜温度は３５０℃〜４００℃の範囲とすることができる。
図４Ｋに示すように、フォトレジストマスクＰＲ５をエッチングマスクとして、第３エッチングストッパ層ＥＳ３，第２低誘電率絶縁膜ＤＬ２，第２エッチストッパ層ＥＳ２をエッチングし、ビア孔を形成する。ビア孔の径は、例えば７０ｎｍである。その後、フォトレジストマスクＰＲ５を除去する。
図４Ｌに示すように、ビア孔を埋込み、第３エッチストッパ層ＥＳ３の上にフォトレジスト膜ＰＲ６を塗布する。フォトレジスト膜ＰＲ６に配線溝形成用のパターンを露光し、現像する。深いビア孔内にはフォトレジスト膜が残る。
図４Ｍに示すように、フォトレジストマスクＰＲ６をエッチングマスクとして、第３エッチストッパ層ＥＳ３、第２低誘電率絶縁膜ＤＬ２を例えば１５０ｎｍエッチングし、所定の幅及び高さを有する細幅配線溝、太幅配線溝を形成する。その後、フォトレジストマスクＰＲ６を除去する。ここでは、ビア孔の形成後に配線溝の形成を行なうビアファーストの場合を記載したが、配線溝の形成後にビア孔を形成するビアラストを用いてもよい。
図４Ｎに示すように、配線溝、ビア孔を形成した層間絶縁膜上に、バリアメタル膜２１として、厚さ５ｎｍのＴａ膜を形成する。例えば、Ｔａのターゲットをスパッタリングして、Ｔａ膜を形成する。Ｔａ膜の上にシード層２２として厚さ３５ｎｍのＣｕ−Ｍｎ合金膜をスパッタリングで形成する。これらの工程は、図４Ｃに示す工程と同様である。シード層２２は、細幅配線のエレクトロマイグレーションを抑制できる元素を添加した銅合金である。
図４Ｏに示すように、シード層２２上に、銅層２３を電解メッキする。この工程は、図４Ｄの電解メッキ工程同様、細幅配線溝でボトムアップ成長、オーバプレート現象が生じやすい条件で行なう。なお、ビア孔は０．５を大きく上回るアスペクトレシオを有し、細幅溝である。まず、ビア孔においてボトムアップ成長が生じ、ビア導電体が形成される。配線溝内のメッキ工程は図４Ｄに示したシングルダマシン工程同様に行なわれる。細幅配線溝における層間絶縁膜より上の銅層の厚さＴ１minが、太幅配線溝内の底部からの銅層の厚さＴ２maxより厚くなった状態で、電解メッキを終了する。
図４Ｐに示すように、銅層２３をエッチングして太幅配線溝内の銅層２３、シード層２２を除去する。細幅配線溝内には銅配線が埋め込まれた状態が残る。この工程は、図４Ｅに示す工程と同様である。但し、太幅配線溝においても、銅層２３、シード層２２を下方のビア孔内には残す。
図４Ｑに示すように、新たなシード層２４を形成し、新たな銅メッキ層２５を形成する。これらの工程は、図４Ｆ，図４Ｇに示す工程と同様である。新たなシード層は、純銅か、抵抗増加が抑制され、ストレスマイグレーションが抑制できる添加物を適当量含む銅合金である。
図４Ｒに示すように、銅合金安定化のための熱処理を行なう。図４Ｈに示す熱処理工程と同様の工程である。
図４Ｓに示すように、層間絶縁膜表面上の不要金属層をＣＭＰによって除去する。第２の銅配線層が形成される。シード層２２の添加元素、例えばＭｎ，及びシード層２４に添加元素が含まれる場合においてその添加元素は、その後の後続工程における３００℃以上の充分な熱印加によってバリアメタル界面側あるいは銅配線側に拡散する。先の説明通り、シード層の添加元素の拡散に個別の熱処理工程で行なってもよい。銅配線が露出した平坦化した表面上に、銅拡散を防止する絶縁性キャップ膜ＣＬないしエッチストッパ層として、厚さ３０ｎｍのＳｉＣ層を４００℃のＣＶＤで堆積する。必要に応じて、銅配線形成プロセスを繰り返して、多層配線を形成する。
図５は、上記実施例によるデュアルダマシン配線の構造を概略的に示す。左側に細幅配線、右側に太幅配線を示す。デュアルダマシン配線用凹部は、ビア孔とその上部に連続する配線溝を有する。
凹部全表面を覆って、バリアメタル膜２１が形成され、その上に第１のシード層２２、第１の銅層２３が形成されている。太幅配線溝内の第１の銅層２３、その下のシード層２２が除去される。ビア孔では、バリアメタル膜２１の上の第１のシード層２２、その上の第１の銅層２３が残される。太幅配線溝のバリアメタル膜２１の上に第２のシード層２４が形成されるとともに、ビア孔を埋め込む第１の銅層２３の上にも第２のシード層２４が形成され、第２のシード層２４の上に第２の銅層２５が形成されている。即ち、太幅のデュアルダマシン配線は、その製造プロセスに起因して、シングルダマシン配線の積み重ねのような構成を有する。但し、ビア孔を埋め込む銅配線の上にはバリアメタル膜は存在しない。
以上説明した実施例においては、太幅配線溝内の銅層を除去するのに、図４Ｅ，４Ｐに示すようにエッチングを用いた。エッチングに代え、リバースメッキを用いることもできる。即ち、基板を電解メッキ液に浸漬し、印加電圧の極性を反転してメッキ層の銅をめっき液中に溶け込ませ、銅層の厚さを減少させる。
また、配線用銅層の形成にメッキを用いた。メッキに代えて、スパッタリングなどの物理気相堆積（ＰＶＤ）を用いてもよい。化学気相堆積を用いることも可能であろう。
以上実施例に沿って、本発明を説明した。本発明はこれらに限定されるものではない。種々の変形、改良、置換、組み合わせなどが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
半導体基板上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第１の幅を有する第１の配線溝および前記第１の幅より広い第２の幅を有する第２の配線溝を形成する工程と、
前記第１の配線溝および前記第２の配線溝内に、第１の添加元素を含む第１のシード層を形成する工程と、
前記第１のシード層上に第１の銅層を形成する工程と、
前記第１の配線溝内の前記第１の銅層および前記第１のシード層を残存させつつ、前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程と、
前記第１の銅層および前記第１のシード層を除去する工程の後、前記第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成する工程と、
前記第２のシード層の上に第２の銅層を形成する工程と、
を有する半導体装置の製造方法。
（付記２）
前記第１のシード層を形成する工程の前に、前記第１の配線溝および前記第２の配線溝内に、バリアメタル層を形成する工程を含み、
前記第１の銅層および前記第１のシード層を除去する工程は、前記バリアメタル層は除去しない、
付記１に記載の半導体装置の製造方法。
（付記３）
前記第１の銅層を形成する工程は、ボトムアップ成長、オーバプレートを示す電解メッキ工程である付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記電解メッキ工程は、アクセラレータ、サプレッサ、レベラを含むメッキ液を用いて行なう付記３に記載の半導体装置の製造方法。
（付記５）
前記第１の配線溝は０．５を超えるアスペクトレシオを有し、前記第２の配線溝は０．５以下のアスペクトレシオを有する付記３または４に記載の半導体装置の製造方法。
（付記６）
前記第１の銅層を形成する工程は、前記第１の配線溝上方において、前記第１のシード層および前記第１の銅層の前記層間絶縁膜より上の厚さが、前記第２の配線溝内の前記第１のシード層および前記第１の銅層の厚さ以上になった状態で終了する付記３〜６のいずれか１項に記載の半導体装置の製造方法。
（付記７）
前記第１の配線溝および前記第２の配線溝を形成する工程は、前記第１の配線溝および前記第２の配線溝の底面からそれぞれ下方に延在する第１のビア孔および第２のビア孔も形成し、
前記第１のシード層を形成する工程は、前記第１の配線溝、前記第２の配線溝内および前記第１のビア孔、前記第２のビア孔内に前記第１のシード層を形成し、
前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、前記第２のビア孔内の前記第１の銅層および前記第１のシード層は残存させる、
付記１〜６のいずれか１項に記載の半導体装置の製造方法。
（付記８）
前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、ウェットエッチングを用いる付記１〜７のいずれか１項に記載の半導体装置の製造方法。
（付記９）
前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、リバースメッキを用いる付記１〜７のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記層間絶縁膜は、エッチストッパ層と低誘電率絶縁膜の積層を含み、前記エッチストッパ層はＳｉＣ膜，ＳｉＯＣ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＳｉＮ膜のいずれかで構成され、前記低誘電率絶縁膜はＳｉＯＣ膜、オルガノシロキサン系材料膜、水素化シロキサン系材料膜、ナノクラスタリングシリカ膜、芳香族ポリエーテル膜のいずれかで構成される付記１〜９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記第１の添加元素は、Ｍｎ，Ａｌ，Ｓｎ，Ｔｉの少なくとも１種である付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
（付記１２）
前記第１のシード層中の前記第１の添加元素の濃度は、０．５ａｔ％〜１０ａｔ％の範囲内である付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第２のシード層が第２の添加元素を含み、第２の添加元素はＭｎ，Ａｌ，Ｓｎ，Ｔｉ，Ａｇの少なくとも１種であり、第１の添加元素と同一である場合は、第２の添加元素の濃度は第１の添加元素の濃度より低い付記１〜１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記第２のシード層中の前記第２の添加元素の濃度は、０．１ａｔ％〜１０ａｔ％の範囲内である付記１３に記載の半導体装置の製造方法。

Claims (9)

  1. 半導体基板上方に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、第１の幅を有する第１の配線溝および前記第１の幅より広い第２の幅を有する第２の配線溝を形成する工程と、
    前記第１の配線溝内および前記第２の配線溝内にバリアメタル層を形成する工程と、
    前記バリアメタル層上に、第１の添加元素を含む第１のシード層を形成する工程と、
    前記第１のシード層上に第１の銅層を形成する工程と、
    前記バリアメタル層および、前記第１の配線溝内の前記第１の銅層および前記第１のシード層を残存させつつ、前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程と、
    前記第１の銅層および前記第１のシード層を除去する工程の後、前記第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成する工程と、
    前記第２のシード層の上に第２の銅層を形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記第１の銅層を形成する工程は、ボトムアップ成長、オーバプレートを示す電解メッキ工程である請求項１に記載の半導体装置の製造方法。
  3. 前記第１の配線溝は０．５を超えるアスペクトレシオを有し、前記第２の配線溝は０．５以下のアスペクトレシオを有する請求項２に記載の半導体装置の製造方法。
  4. 前記第１の配線溝および前記第２の配線溝を形成する工程は、前記第１の配線溝および前記第２の配線溝の底面から下方に延在する第１のビア孔および第２のビア孔も形成し、
    前記第１のシード層を形成する工程は、前記第１の配線溝、前記第２の配線溝内および前記第１のビア孔、前記第２のビア孔内に前記第１のシード層を形成し、
    前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、前記第２のビア孔内の前記第１の銅層および前記第１のシード層は残存させる、
    請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、ウェットエッチングを用いる請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の配線溝内の前記第１の銅層および前記第１のシード層を除去する工程は、リバースメッキを用いる請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  7. 前記層間絶縁膜は、エッチストッパ層と低誘電率絶縁膜の積層を含み、前記エッチストッパ層はＳｉＣ膜，ＳｉＯＣ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＳｉＮ膜のいずれかで構成され、前記低誘電率絶縁膜はＳｉＯＣ膜、オルガノシロキサン系材料膜、水素化シロキサン系材料膜、ナノクラスタリングシリカ膜、芳香族ポリエーテル膜のいずれかで構成される請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１の添加元素は、Ｍｎ，Ａｌ，Ｓｎ，Ｔｉの少なくとも１種である請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２のシード層が第２の添加元素を含み、第２の添加元素はＭｎ，Ａｌ，Ｓｎ，Ｔｉ，Ａｇの少なくとも１種であり、第１の添加元素と同一である場合は、第２の添加元素の濃度は第１の添加元素の濃度より低い請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
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