JP2011035347A - 半導体装置の製造方法 - Google Patents
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Abstract
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第1の幅を有する第1の配線溝および第1の幅より広い第2の幅を有する第2の配線溝を形成し、第1の配線溝および第2の配線溝内に、第1の添加元素を含む第1のシード層を形成し、第1のシード層上に第1の銅層を形成し、第1の配線溝内の第1の銅層および第1のシード層を残存させつつ、第2の配線溝内の第1の銅層および第1のシード層を除去し、その後、第2の配線溝内に、第2の添加元素を含む又は添加元素を含まない第2のシード層を形成し、第2のシード層の上に第2の銅層を形成する。
【選択図】 図2−2
Description
多くの場合、銅配線層はメッキで形成する。層間絶縁膜に配線用凹部を形成し、例えばバリアメタル膜、メッキ用シード層をスパッタリングで形成し、シード層上に銅層を電解メッキで形成する。バリアメタル膜は、銅層から銅原子が層間絶縁膜中に拡散することを防止(バリア)する機能を有する膜であり、TiN,Ta、Ta/TaN, Ti等で形成される。シード層は電解メッキの電極およびメッキ成膜のシードとなる層であり、銅または銅合金などで形成される。
スパッタリングなどで形成されたバリアメタル膜、シード層は、層間絶縁膜上にも形成される。メッキ層はシード層上に形成される。層間絶縁膜上の不要金属層を化学機械研磨で除去し、銅配線、層間絶縁膜を覆って、SiC,SiN等の絶縁性銅拡散防止膜を堆積する。このようにして形成された銅配線の側面および下面は、シード層、バリアメタル膜で覆われ、上面は絶縁性銅拡散防止膜で覆われる。
この発明は、Ti,Zn,Hf,Cr,Co,Al,Sn,Ni,Mg,Ag等の添加元素を銅配線膜上方から銅層中に拡散させ、SM,EMの拡散経路となるCu結晶粒界およびその近傍に導入することによりCuのマイグレーションを抑制することを提案する。酸化種に曝されても、まず添加元素が安定な金属酸化物を形成することにより、銅の酸化を抑制する。
半導体基板上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第1の幅を有する第1の配線溝および前記第1の幅より広い第2の幅を有する第2の配線溝を形成する工程と、
前記第1の配線溝および前記第2の配線溝内に、第1の添加元素を含む第1のシード層を形成する工程と、
前記第1のシード層上に第1の銅層を形成する工程と、
前記第1の配線溝内の前記第1の銅層および前記第1のシード層を残存させつつ、前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程と、
前記第1の銅層および前記第1のシード層を除去する工程の後、前記第2の配線溝内に、第2の添加元素を含む又は添加元素を含まない第2のシード層を形成する工程と、
前記第2のシード層の上に第2の銅層を形成する工程と、
を有する半導体装置の製造方法
が提供される。
12 (第1の)シード層、
13 (第1の)銅層、
14 第2のシード層、
15 第2の銅層、
22 (第1の)シード層、
23 (第1の)銅層、
24 第2のシード層、
25 第2の銅層、
51 下地基板、
52 第1の絶縁膜、
53 第2の絶縁膜、
54 バリアメタル膜、
55 (第1の)シード層、
56 (第1の)銅層、
58 第2のシード層、
59 第2の銅層、
TR 溝、
W 溝幅、
H 溝深さ、
d 銅層の厚さ、
銅の電解メッキ液は、例えば、硫酸銅溶液に、塩素イオン、およびメッキを促進するアクセラレータ、銅の析出を抑制するサプレッサ、銅の析出を抑制し、平滑性を持たせるレベラの3種類の有機添加剤を加えて形成される。添加剤を加えることにより、銅メッキの析出と成長を制御し、微細なビアや配線溝に対する埋込を可能とする。銅の電解メッキを行うためには、電極となるシード層を予め形成しておく必要がある。
図1A〜図1Dは、配線溝内への銅配線層のメッキ工程を概略的に示す断面図である。
半導体基板上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第1の幅を有する第1の配線溝および前記第1の幅より広い第2の幅を有する第2の配線溝を形成する工程と、
前記第1の配線溝および前記第2の配線溝内に、第1の添加元素を含む第1のシード層を形成する工程と、
前記第1のシード層上に第1の銅層を形成する工程と、
前記第1の配線溝内の前記第1の銅層および前記第1のシード層を残存させつつ、前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程と、
前記第1の銅層および前記第1のシード層を除去する工程の後、前記第2の配線溝内に、第2の添加元素を含む又は添加元素を含まない第2のシード層を形成する工程と、
前記第2のシード層の上に第2の銅層を形成する工程と、
を有する半導体装置の製造方法。
前記第1のシード層を形成する工程の前に、前記第1の配線溝および前記第2の配線溝内に、バリアメタル層を形成する工程を含み、
前記第1の銅層および前記第1のシード層を除去する工程は、前記バリアメタル層は除去しない、
付記1に記載の半導体装置の製造方法。
前記第1の銅層を形成する工程は、ボトムアップ成長、オーバプレートを示す電解メッキ工程である付記1又は2に記載の半導体装置の製造方法。
前記電解メッキ工程は、アクセラレータ、サプレッサ、レベラを含むメッキ液を用いて行なう付記3に記載の半導体装置の製造方法。
前記第1の配線溝は0.5を超えるアスペクトレシオを有し、前記第2の配線溝は0.5以下のアスペクトレシオを有する付記3または4に記載の半導体装置の製造方法。
前記第1の銅層を形成する工程は、前記第1の配線溝上方において、前記第1のシード層および前記第1の銅層の前記層間絶縁膜より上の厚さが、前記第2の配線溝内の前記第1のシード層および前記第1の銅層の厚さ以上になった状態で終了する付記3〜6のいずれか1項に記載の半導体装置の製造方法。
前記第1の配線溝および前記第2の配線溝を形成する工程は、前記第1の配線溝および前記第2の配線溝の底面からそれぞれ下方に延在する第1のビア孔および第2のビア孔も形成し、
前記第1のシード層を形成する工程は、前記第1の配線溝、前記第2の配線溝内および前記第1のビア孔、前記第2のビア孔内に前記第1のシード層を形成し、
前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、前記第2のビア孔内の前記第1の銅層および前記第1のシード層は残存させる、
付記1〜6のいずれか1項に記載の半導体装置の製造方法。
前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、ウェットエッチングを用いる付記1〜7のいずれか1項に記載の半導体装置の製造方法。
前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、リバースメッキを用いる付記1〜7のいずれか1項に記載の半導体装置の製造方法。
前記層間絶縁膜は、エッチストッパ層と低誘電率絶縁膜の積層を含み、前記エッチストッパ層はSiC膜,SiOC膜、SiON膜、SiCN膜、SiN膜のいずれかで構成され、前記低誘電率絶縁膜はSiOC膜、オルガノシロキサン系材料膜、水素化シロキサン系材料膜、ナノクラスタリングシリカ膜、芳香族ポリエーテル膜のいずれかで構成される付記1〜9のいずれか1項に記載の半導体装置の製造方法。
前記第1の添加元素は、Mn,Al,Sn,Tiの少なくとも1種である付記1〜10のいずれか1項に記載の半導体装置の製造方法。
前記第1のシード層中の前記第1の添加元素の濃度は、0.5at%〜10at%の範囲内である付記11に記載の半導体装置の製造方法。
前記第2のシード層が第2の添加元素を含み、第2の添加元素はMn,Al,Sn,Ti,Agの少なくとも1種であり、第1の添加元素と同一である場合は、第2の添加元素の濃度は第1の添加元素の濃度より低い付記1〜12のいずれか1項に記載の半導体装置の製造方法。
前記第2のシード層中の前記第2の添加元素の濃度は、0.1at%〜10at%の範囲内である付記13に記載の半導体装置の製造方法。
Claims (10)
- 半導体基板上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第1の幅を有する第1の配線溝および前記第1の幅より広い第2の幅を有する第2の配線溝を形成する工程と、
前記第1の配線溝および前記第2の配線溝内に、第1の添加元素を含む第1のシード層を形成する工程と、
前記第1のシード層上に第1の銅層を形成する工程と、
前記第1の配線溝内の前記第1の銅層および前記第1のシード層を残存させつつ、前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程と、
前記第1の銅層および前記第1のシード層を除去する工程の後、前記第2の配線溝内に、第2の添加元素を含む又は添加元素を含まない第2のシード層を形成する工程と、
前記第2のシード層の上に第2の銅層を形成する工程と、
を有する半導体装置の製造方法。 - 前記第1のシード層を形成する工程の前に、前記第1の配線溝および前記第2の配線溝内に、バリアメタル層を形成する工程を含み、
前記第1の銅層および前記第1のシード層を除去する工程は、前記バリアメタル層は除去しない、
請求項1に記載の半導体装置の製造方法。 - 前記第1の銅層を形成する工程は、ボトムアップ成長、オーバプレートを示す電解メッキ工程である請求項1又は2に記載の半導体装置の製造方法。
- 前記第1の配線溝は0.5を超えるアスペクトレシオを有し、前記第2の配線溝は0.5以下のアスペクトレシオを有する請求項3に記載の半導体装置の製造方法。
- 前記第1の配線溝および前記第2の配線溝を形成する工程は、前記第1の配線溝および前記第2の配線溝の底面から下方に延在する第1のビア孔および第2のビア孔も形成し、
前記第1のシード層を形成する工程は、前記第1の配線溝、前記第2の配線溝内および前記第1のビア孔、前記第2のビア孔内に前記第1のシード層を形成し、
前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、前記第2のビア孔内の前記第1の銅層および前記第1のシード層は残存させる、
請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 - 前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、ウェットエッチングを用いる請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の配線溝内の前記第1の銅層および前記第1のシード層を除去する工程は、リバースメッキを用いる請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記層間絶縁膜は、エッチストッパ層と低誘電率絶縁膜の積層を含み、前記エッチストッパ層はSiC膜,SiOC膜、SiON膜、SiCN膜、SiN膜のいずれかで構成され、前記低誘電率絶縁膜はSiOC膜、オルガノシロキサン系材料膜、水素化シロキサン系材料膜、ナノクラスタリングシリカ膜、芳香族ポリエーテル膜のいずれかで構成される請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の添加元素は、Mn,Al,Sn,Tiの少なくとも1種である請求項1〜8のいずれか1項に記載の半導体装置の製造方法。
- 前記第2のシード層が第2の添加元素を含み、第2の添加元素はMn,Al,Sn,Ti,Agの少なくとも1種であり、第1の添加元素と同一である場合は、第2の添加元素の濃度は第1の添加元素の濃度より低い請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
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