JP2008010630A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】導電体材料配線材料が、バリアメタル膜、多孔質層間絶縁膜および非多孔質層間絶縁膜内を拡散することを防ぐことのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に形成される半導体素子４と、半導体素子４上に積層される複数の絶縁膜と、複数の絶縁膜内に埋め込まれた状態で形成され半導体素子４を電気的に接続する埋込配線とを備えており、さらに、複数の絶縁膜には多孔質層間絶縁膜１０が含まれるとともに、埋込配線には、少なくとも多孔質層間絶縁膜１０に形成される配線溝に配線材料を埋め込んで形成される導電体材料配線１５が含まれている半導体装置の製造方法において、配線溝の内壁となる多孔質層間絶縁膜１０表面の多孔を誘電体材料で埋め込む誘電体埋込工程と、誘電体埋込工程の後に、無酸素雰囲気下で配線溝の内壁にバリアメタル膜１４を形成するバリアメタル形成工程とを含む。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものである。より詳細には、多孔質の層間絶縁膜によって絶縁される導電体材料配線を有する半導体装置およびその製造方法に関するものである。

近年、ＬＳＩの高集積化に伴う微細化による配線ピッチの縮小に伴い、配線間容量（Ｃ）の増大と配線抵抗（Ｒ）の増大とによって生じる信号遅延が問題となってきている。

そこで、信号遅延を抑制するため、従来から、Ｃｕ（銅）配線を用いることによって配線抵抗を低く抑える方法が用いられている。具体的には、導電体材料配線によって形成される溝配線と、当該溝配線と上層の配線とを接続する第２の接続孔（ビア）と、導電体材料配線溝（トレンチ）とを同一の層間絶縁膜にて絶縁する構造の溝配線と接続孔とが用いられている。

また、信号遅延を抑制するため、従来から、配線容量を減少させる方法が用いられている。配線容量を減少させるための方法としては、配線面積の減少、配線膜厚の増加および配線間の比誘電率の低減が考え得る。しかし、一般的に、配線のデザインに応じて配線面積および配線膜厚が限定されてしまうので、配線間の比誘電率を低減させる方法が用いられる。具体的には、配線間に存在する空間に低誘電率の層間絶縁膜が備えられる。

具体的に、低誘電率の層間絶縁膜を実現する方法としては、比誘電率の低い材料によって層間絶縁膜を形成する方法がある。上記材料としては、従来からＳｉＯ_２（シリコン酸化膜：比誘電率＝３．９〜４．１）が用いられているとともに、更に比誘電率が低いフッ素を添加したＳｉＯＦ（またはＦＳＧ（フッ素ドープシリコン酸化膜）：比誘電率＝３．４〜３．６）が用いられている。また、拡散防止膜としては、従来からＰ−ＳｉＮ（プラズマ窒化膜：比誘電率＝７）が用いられている。しかしながら、層間絶縁膜はＰ−ＳｉＮよりも更なる低誘電率化が求められることから、Ｃ（炭素）を添加したシリコン膜ＳｉＣ（比誘電率＝４．５〜５．１）、並びにＳｉＯ_２またはＳｉＯＦをＣ（炭素）にて置換したシリコン酸化膜ＳｉＯＣまたはＳｉＯＣＨ（比誘電率＝２．２〜３．０）が、プラズマＣＶＤ（Chemical Vapor Deposition）法または塗布法によって形成されている。

また、層間絶縁膜の低密度化によって、更なる低誘電率化を図ることができる。具体的に低密度化された層間絶縁膜としては、熱処理またはＵＶ（紫外線）照射等によって、膜中に有機物質の揮発による空孔（ポア）が形成された多孔質膜（ポーラス膜）が用いられている。

上述したような構成を有する半導体装置では、導電体配線材料であるＣｕ等がシリコン基板および層間絶縁膜中に拡散する事を防止するために、配線溝と接続孔とを形成した後、溝配線および接続孔の表面にバリアメタル膜が形成される。例えば、図１３に示すように、上記半導体装置では、多孔質層間絶縁膜１０１中に、導電体材料配線（Ｃｕ）１０５が形成されている。上記導電体材料配線（Ｃｕ）１０５は、配線を形成するための空間である配線溝内に形成されている。また、上記半導体装置では、２つの導電体材料配線（Ｃｕ）１０５が形成されており、当該導電体材料配線（Ｃｕ）１０５は、接続孔内に形成された接続配線によって接続されている。そして、上記２つの導電体材料配線（Ｃｕ）１０５間には、ＳｉＯ_２膜（シリコン酸化膜）１０２および拡散防止膜１０３が形成されている。上記配線溝および接続孔の表面に存在する多孔質層間絶縁膜１０１上には、直接、バリアメタル膜１０４が形成されている。しかしながら、上記半導体装置のように層間絶縁膜として多孔質膜を使用している場合、配線溝および接続孔の表面に露出した多孔質膜の表面には空孔部分に相当する凹凸が存在する。そして、スパッタ装置（ＰＶＤ：物理気相成長）またはＣＶＤ装置(化学気相成長)によって、上記凹凸上にバリアメタル膜を形成した場合、バリアメタル膜の膜厚が薄い箇所が、部分的に形成される。つまり、バリアメタル膜によって配線溝および接続孔の表面を十分に覆うことができず、その結果、Ｃｕがバリアメタル膜を透過して層間絶縁膜中に拡散し、配線耐圧の劣化や配線間リークを引き起こす等の影響や、空孔内に埋め込まれたバリアメタルが配線間リークや耐圧劣化を引き起こすおそれがある。そこで、従来から、配線溝および接続孔の表面の凹凸を平坦化したあとで、膜厚が均一なバリアメタル膜を形成する方法が用いられている。

例えば、従来から、多孔質層間絶縁膜の表層部分に、空孔を収縮させた改質層を形成し、当該改質層上に膜厚が均一なバリアメタル膜が形成された半導体装置が用いられている（例えば、特許文献１参照）。具体的に上記方法では、図１４に示すように、多孔質層間絶縁膜２０１中に導電体材料配線（Ｃｕ）２０５が形成されている。上記導電体材料配線（Ｃｕ）２０５は、配線を形成するための空間である配線溝内に形成されている。上記半導体装置では、２つの導電体材料配線（Ｃｕ）２０５が形成されており、当該導電体材料配線（Ｃｕ）２０５は、接続孔内に形成された接続配線によって接続されている。そして、上記２つの導電体材料配線（Ｃｕ）２０５間には、ＳｉＯ_２膜（シリコン酸化膜）２０２および拡散防止膜２０３が形成されている。当該配線溝の表面に存在する多孔質絶縁膜２０１は、プラズマ熱処理することによって収縮されて、改質層２０７を形成している。そして上記改質層２０７上には、バリアメタル膜２０４が形成されている。これによって、バリアメタル材料が空孔内深部に入り込むことを防止し、その結果、膜厚が均一なバリアメタル膜を形成することができる。

また、従来から、多孔質層間絶縁膜上にサイドウォールが形成された半導体装置が用いられている（例えば、特許文献２および３参照）。具体的に特許文献２に記載の方法では、図１５に示すように、多孔質層間絶縁膜３０１中に導電体材料配線（Ｃｕ）３０５が形成されている。上記導電体材料配線（Ｃｕ）３０５は、配線を形成するための空間である配線溝内に形成されている。また、上記半導体装置では、２つの導電体材料配線（Ｃｕ）３０５が形成されており、当該導電体材料配線（Ｃｕ）３０５は、接続孔内に形成された接続配線によって接続されている。そして、上記２つの導電体材料配線（Ｃｕ）３０５間には、ＳｉＯ_２膜（シリコン酸化膜）３０２および拡散防止膜３０３が形成されている。上記配線溝および接続孔の表面には、Ｓｉ_３Ｎ_４膜、ＳｉＯ_２膜、Ｐ−Ｓｉ膜またはＴｉＮ膜を成膜した後でエッチバック処理を行う事によってサイドウォール３０６が形成されている。そして、上記サイドウォール３０６上にバリアメタル膜３０４が形成されている。これによって、配線溝内の多孔質層間絶縁膜表面の凹凸を無くし、その結果、膜厚の均一なバリアメタル膜を形成することができる。

また、特許文献３に記載の半導体装置では、図１６に示すように、多孔質層間絶縁膜４０１中に導電体材料配線（Ｃｕ）４０５が形成されている。上記導電体材料配線（Ｃｕ）４０５は、配線を形成するための空間である配線溝内に形成されている。また、上記半導体装置では、２つの導電体材料配線（Ｃｕ）４０５が形成されており、当該導電体材料配線（Ｃｕ）４０５は、接続孔内に形成された接続配線によって接続されている。そして、上記２つの導電体材料配線（Ｃｕ）４０５間には、ＳｉＯ_２膜（シリコン酸化膜）４０２および拡散防止膜４０３が形成されている。上記配線溝および接続孔の表面には、Ｓｉ・Ｃ・Ｈの化合物膜を成膜した後でエッチバック処理を行う事によってサイドウォール４０６が形成されている。そして、上記サイドウォール４０６上にバリアメタル膜４０４が形成されている。これによって、配線溝内の多孔質層間絶縁膜の凹凸を無くし、その結果、膜厚の均一なバリアメタル膜を形成することができる。
特開２００３−２７３２１６号公報（平成１５年９月２６日公開） 特開平１０−２８４６００号公報（平成１０年１０月２３日公開） 特開２００５−２０３５６８号公報（平成１７年７月２８日公開）

しかしながら、上記従来の構成では、膜厚が均一なバリアメタル膜を形成することが困難であるという問題を生じる。

例えば、特許文献１に記載の半導体装置では、プラズマ熱処理によって改質層を形成するとき、処理室(チャンバー)内における半導体基板の中心部と周辺部とでは照射されるプラズマ量が異なるため、配線溝内の空孔の収縮量が半導体基板上の位置によって異なる。その結果、配線溝の幅および多孔質膜の厚さなどが、半導体基板上の位置によって異なり、その結果、配線層間で電気抵抗が異なったり、バリアメタル膜の信頼性の確保が難しくなるという問題点を有している。

また、特許文献２に記載の半導体装置では、無機系のＳｉ_３Ｎ_４（比誘電率＝６．５〜７．５）、ＳｉＯ_２（比誘電率＝３．９〜４．１）、Ｐ−Ｓｉ（比誘電率＝〜１１．９）をサイドウォールの材料として用いている。それ故、配線容量の大部分を占める線間容量の増加を招き、その結果、信号遅延が生じるという問題点を有している。また、バリアメタル膜は、成膜したあとでエッチバック処理を行うことによって形成される。それ故、サイドウォールとしてＳｉＯ_２膜を用いるときには、Ｏ（酸素）がＣｕ膜中に拡散する。また、サイドウォールとしてＰ−Ｓｉ膜を用いるときには、ＣｕとＳｉとがＣｕＳｉを形成する。それらの結果、下層配線との接続抵抗値を上昇させるという問題点を有している。また、サイドウォールとしてＴｉＮ膜を用いるときには、ＴｉＮが導電体であるため、空孔内に入り込んで突起状となっている部分も導電体材料配線の一部となる。その結果、不均一に発熱して配線信頼性に影響が生じるという問題点を有している。また、配線間幅が小さくなり、その結果、耐圧の低下またはリーク電流の増加が生じるという問題点をも有している。

また、特許文献３に記載の半導体の製造方法では、バリアメタル膜と、Ｓｉ・Ｃ・Ｈの化合物膜とに対して連続したエッチバック処理を行うので、トータルのエッチバック量が多くなる。そして、バリアメタル膜とＳｉ・Ｃ・Ｈの化合物膜とのエッチングによって生じた反応副生成物が配線溝の表面に多く付着し、接続孔の開口径の縮小および配線溝幅の縮小を招き、その結果、配線抵抗の上昇とバラツキが生じるという問題点を有している。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、Ｃｕなどの導電体材料配線材料が、バリアメタル膜、多孔質層間絶縁膜および非多孔質層間絶縁膜（例えば、ＳｉＯ_２膜、ＳｉＯＦ（またはＦＳＧ）膜、ＳｉＯＣＨ膜）内を拡散することを防ぐことのできる半導体装置およびその製造方法を提供することにある。

本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成される半導体素子と、半導体素子上に積層される複数の絶縁膜と、複数の絶縁膜内に埋め込まれた状態で形成され半導体素子を電気的に接続する埋込配線とを備えており、さらに、上記複数の絶縁膜には多孔質絶縁膜が含まれるとともに、上記埋込配線には、少なくとも多孔質絶縁膜に形成される配線溝に配線材料を埋め込んで形成される溝埋込型配線が含まれている半導体装置の製造方法において、上記配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込む誘電体埋込工程と、当該誘電体埋込工程の後に、無酸素雰囲気下で配線溝の内壁にバリアメタル層を形成するバリアメタル形成工程とを含むことを特徴としている。

上記構成によれば、配線溝の内壁に露出した多孔質絶縁膜の表面に存在する多孔に誘電体材料を埋め込むことによって、多孔質絶縁膜の表面に存在する凹凸を平坦化することができる。そして、誘電体材料によって平坦化された面上にバリアメタル層を形成することによって、膜厚が均一なバリアメタル膜を形成することができる。バリアメタル膜の膜厚が均一であれば、溝埋込型配線（例えば、Ｃｕ配線）から多孔質絶縁膜などの中にＣｕなどが拡散することを防止することができる。その結果、配線間のリークを抑制することによって信頼性の高い配線を形成することができる。

本発明の半導体装置の製造方法では、上記誘電体埋込工程は、少なくとも配線溝の内壁に誘電体膜（炭素含有膜）を形成する誘電体膜形成工程と、形成された誘電体膜をエッチバックして膜厚を減少させる誘電体膜エッチバック工程との２つの工程を含んでいることが好ましい。

上記構成によれば、多孔質絶縁膜の表面に存在する多孔を誘電体によって埋め込むことができるとともに、バリアメタル膜が形成される面を平坦化することができる。また、エッチングによって誘電体膜の膜厚を減少させるため、配線溝の内壁に形成される誘電体膜の膜厚を薄くすることができる。その結果、上記配線溝の内部に形成される埋込配線の断面積を広くすることができる。そして、埋込配線の断面積が広くなれば、当該埋込配線の抵抗を低く抑えることができるので、その結果、信号遅延を抑制することができる。

本発明の半導体装置の製造方法では、さらに誘電体膜エッチバック工程とバリアメタル形成工程とは連続して無酸素雰囲気下で行われることが好ましい。

上記構成によれば、溝埋込型配線（例えば、Ｃｕ配線）と酸素とが接触することがない。したがって、溝埋込型配線が酸化されることがないので、上記溝埋込型配線の抵抗の上昇を抑制することができる。その結果、溝埋込型配線の信頼性を向上させることができる。例えば、複数の溝埋込型配線（例えば、多段構造の溝埋込型配線）を形成する場合、先に形成した溝埋込型配線が酸素と接触することを防ぐことができる。

本発明の半導体装置の製造方法では、上記誘電体膜形成工程では、配線溝を含む絶縁膜表面全体に誘電体膜を積層するとともに、上記誘電体膜エッチバック工程では、絶縁膜表面の誘電体膜が除去され、かつ、配線溝の内壁には誘電体膜（サイドウォール）が残存するようにエッチバック処理を行うことが好ましい。

上記構成によれば、配線溝の内部に、所望の厚さでありかつ表面が平坦な誘電体膜を形成することができる。

本発明の半導体装置の製造方法では、上記配線溝の内壁に残存する誘電体膜の膜厚を１０ｎｍ以下とすることが好ましい。

上記構成によれば、多孔質絶縁膜表面の多孔を誘電体材料で均一かつ十分に埋め込むことができるとともに、配線溝の内部に形成される埋込配線の断面積を広くすることができる。

本発明の半導体装置の製造方法では、上記誘電体膜形成工程で積層される誘電体膜は、１ｎｍ〜１０ｎｍの範囲内の膜厚を有していることが好ましい。

上記構成によれば、多孔質絶縁膜表面の多孔を誘電体材料で均一かつ十分に埋め込むことができるとともに、上記誘電体膜エッチバック工程によってエッチバックされる誘電体膜の量を少なくすることができる。

本発明の半導体装置の製造方法では、上記誘電体膜エッチバック工程では、形成された誘電体膜の膜厚を１ｎｍ〜３０ｎｍの範囲内で除去することが好ましい。

上記構成によれば、エッチバックによって生じる副生成物の量を低く抑えることができる。その結果、エッチバック工程の後の上記副生成物を除去する処理がなくても、誘電体膜上に、膜厚が均一なバリアメタル膜を形成することができる。

本発明の半導体装置の製造方法では、上記誘電体膜エッチバック工程は、周期表０族の希ガスを少なくとも１種含む不活性雰囲気で行われることが好ましい。

また、本発明の半導体装置の製造方法では、上記不活性雰囲気に用いられる希ガスは、アルゴン（Ａｒ）、キセノン（Ｘｅ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）の群から選択される少なくとも１種であることが好ましい。

上記構成によれば、上記誘電体膜エッチバック工程を不活性雰囲気下にて行うことによって、誘電体膜の物性を安定に保持したままで、当該誘電体膜をエッチバックすることができる。このとき、仮に反応性が高いガス（活性ガス）を用いた場合、誘電体膜と活性ガスとが反応して化合物などが形成されることによって、膜の密着性の低下、および開口径の縮小という問題が生じる。そして、上記構成によれば、膜の密着性の低下、および開口径の縮小を抑えることができる。

本発明の半導体装置の製造方法では、上記誘電体膜エッチバック工程において、エッチバック後の誘電体膜表面における凹凸の段差が５ｎｍ以下となるように、上記誘電体膜がエッチバックされることが好ましい。

上記構成によれば、誘電体膜表面における凹凸の段差が５ｎｍ以下であるので、更に、上記誘電体膜上にバリアメタル膜を形成した場合、膜厚が均一になるようにバリアメタル膜を形成することができる。

本発明の半導体装置の製造方法では、さらに、少なくともエッチングを行うことで上記配線溝を形成する配線溝形成工程と、上記エッチングにより配線溝の内壁に堆積した副生成物を、誘電体埋込工程の前に除去する副生成物除去工程とを含むことが好ましい。

上記構成によれば、所望の配線溝を形成することができるとともに、配線溝形成工程において生成された副生成物を除去することができる。上記副生成物を除去すれば、配線溝の表面は平坦になり、それ故、当該配線溝の表面に、不純物を含まずかつ膜厚の均一な誘電体膜を形成することができる。

本発明の半導体装置の製造方法では、上記誘電体材料は、アモルファス状態で配線溝の内壁に形成されることが好ましい。

上記構成によれば、誘電体材料がアモルファス状態であれば、上記誘電体材料が、多孔質絶縁膜上の多孔の内部に容易に入り込むことができる。その結果、多孔質絶縁膜の表面に存在する多孔を、均一かつ十分に、誘電体材料にて埋め込むことができる。

本発明の半導体装置の製造方法では、さらに、バリアメタル形成工程の後に、配線溝に配線材料を埋め込んで溝埋込型配線を形成する配線形成工程を含むことが好ましい。

上記構成によれば、半導体素子を電気的に接続することができる。

本発明の半導体装置の製造方法では、上記配線形成工程は、バリアメタル層の上に配線材料のシード膜を形成するシード膜形成工程と、絶縁膜表面のシード膜およびバリアメタル層を除去して絶縁層表面を露出させ、かつ、配線溝に埋め込まれた配線材料を残存させることで溝埋込型配線を形成する表面層除去工程との２つの工程を含んでいることが好ましい。

上記構成によれば、配線溝内のみに溝埋込型配線を形成することができ、当該溝埋込型配線を絶縁膜によって絶縁することができる。

本発明の半導体装置の製造方法では、さらに、配線形成工程の後に、溝埋込型配線および露出する絶縁層表面を覆うように、配線材料の拡散を防止する拡散防止膜を形成する拡散防止膜形成工程を含むことが好ましい。

上記構成によれば、配線材料が拡散することを防止することができる。

本発明の半導体装置の製造方法では、上記誘電体材料および拡散防止膜の少なくとも一方として、炭素（Ｃ）を含み酸素を含まない材料が用いられることが好ましい。

また、本発明の半導体装置の製造方法では、上記誘電体材料には、さらにシリコン（Ｓｉ）が含まれることが好ましい。

また、本発明の半導体装置の製造方法では、上記誘電体材料には、さらに水素（Ｈ）および窒素（Ｎ）の少なくとも一方が含まれることが好ましい。

上記構成によれば、溝埋込型配線に対して酸素が拡散することを防止することができる。その結果、配線間容量の増加および接続抵抗の上昇を抑制することができる。

本発明の半導体装置の製造方法では、上記配線材料として銅が用いられることが好ましい。

上記構成によれば、溝埋込型配線は銅によって形成される。銅配線は、例えばアルミニウム合金配線に比べて電気抵抗が約３分の２であり、配線抵抗を低減することができる。その結果、信号遅延を抑制することができる。

本発明の半導体装置の製造方法では、上記埋込配線には、溝埋込型配線と半導体素子とを接続する接続プラグが含まれているとともに、さらに、基板上に形成された半導体素子を覆うように基板表面に非多孔質絶縁膜を積層する非多孔質絶縁膜形成工程と、当該非多孔質絶縁膜に上記半導体素子を電気的に接続するための接続孔を形成する接続孔形成工程と、当該接続孔に配線材料を埋め込む接続プラグ形成工程とを含むことが好ましい。

上記構成によれば、半導体素子を絶縁膜によって絶縁することができるとともに、溝埋込型配線と半導体素子とを電気的に接続することができる。

本発明の半導体装置の製造方法では、さらに、接続プラグ形成工程の後に、非多孔質絶縁膜の上に多孔質絶縁膜およびシリコン系酸化膜をこの順で積層する絶縁膜積層工程と、積層された多孔質絶縁膜およびシリコン系酸化膜に対して配線溝を形成する配線溝形成工程とを含むことが好ましい。

上記構成によれば、絶縁膜中に配線溝中に形成される溝埋込型配線を絶縁することができる。

本発明の半導体装置の製造方法では、上記シリコン系酸化膜として、ＳｉＯ₂、ＳｉＯＦ、ＳｉＣＯＨの少なくとも何れかが用いられることが好ましい。

上記構成によれば、配線溝中に形成される溝埋込型配線を絶縁することができる。

本発明の半導体装置の製造方法では、さらに、拡散防止膜形成工程の後に、非多孔質絶縁膜形成工程から配線形成工程を少なくとも１回繰り返すことにより、基板の上下方向に互いに接続する複数の溝埋込型配線を形成することが好ましい。

上記構成によれば、互いに接続する溝埋込型配線を形成することができる。

本発明の半導体装置の製造方法では、先に形成された溝埋込型配線の表面を還元処理する配線表面還元工程を含むことが好ましい。

上記構成によれば、配線表面を還元処理することで、溝埋込型配線の表面に酸化膜等が形成されていたとしても、このような膜を除去して配線表面を露出させることができるので、電機導電性の低下や断線のおそれを回避することができる。

本発明の半導体装置の製造方法では、上記配線表面還元工程では、アンモニア（ＮＨ₃）または水素（Ｈ₂）を含む還元性ガスを用いることが好ましい。

上記構成によれば、還元性ガスとしてアンモニアまたは水素を用いるため、配線表面の還元処理をより確実に行うことができる。

本発明の半導体装置は、上記課題を解決するために、半導体基板上に形成される半導体素子と、上記半導体素子上に積層される複数の絶縁膜と、上記複数の絶縁膜内に埋め込まれた状態で形成され、半導体素子を電気的に接続する埋込配線とを備えており、上記複数の絶縁膜には多孔質絶縁膜が含まれるとともに、上記埋込配線には、少なくとも多孔質絶縁膜に形成される配線溝に配線材料を埋め込んで形成される溝埋込型配線が含まれている半導体装置において、上記配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込んで誘電体膜が形成されているとともに、上記誘電体膜上にバリアメタル層が形成されていることを特徴としている。

上記構成によれば、配線溝の内壁に露出した多孔質絶縁膜の表面に存在する多孔が誘電体材料によって埋め込まれているので、多孔質絶縁膜の表面に存在する凹凸が平坦化されている。そして、誘電体材料によって平坦化された面上にバリアメタル層が形成されているので、当該バリアメタル膜の膜厚を均一にすることができる。バリアメタル膜の膜厚が均一であれば、溝埋込型配線（例えば、Ｃｕ配線）から多孔質絶縁膜などの中にＣｕなどが拡散することを防止することができる。その結果、配線間のリークを抑制することによって信頼性の高い配線を形成することができる。

本発明の半導体装置では、上記誘電体膜の膜厚が１０ｎｍ以下であることが好ましい。

上記構成によれば、多孔質絶縁膜表面の多孔を誘電体材料で均一かつ十分に埋め込むことができるとともに、配線溝の内部に形成される埋込配線の断面積を広くすることができる。

本発明の半導体装置では、上記誘電体膜表面の凹凸の段差が５ｎｍ以下であることが好ましい。

上記構成によれば、誘電体膜表面における凹凸の段差が５ｎｍ以下であるので、当該誘電体膜上に形成されるバリアメタル層の膜厚を均一にすることができる。

本発明の半導体装置では、上記誘電体膜は、アモルファス状態で形成されることが好ましい。

上記構成によれば、誘電体材膜がアモルファス状態で形成されれば、誘電体材料が、多孔質絶縁膜上の多孔の内部に容易に入り込むことができる。その結果、多孔質絶縁膜の表面に存在する多孔を、均一かつ十分に、誘電体材料にて埋め込むことができる。

本発明の半導体装置では、上記誘電体材料は、炭素（Ｃ）を含み酸素を含まない材料であることが好ましい。

また、本発明の半導体装置では、上記誘電体材料には、さらにシリコン（Ｓｉ）が含まれることが好ましい。

また、本発明の半導体装置では、上記誘電体材料には、さらに水素（Ｈ）および窒素（Ｎ）の少なくとも一方が含まれることが好ましい。

上記構成によれば、溝埋込型配線に対して酸素が拡散することを防止することができる。その結果、配線間容量の増加および接続抵抗の上昇を抑制することができる。

本発明の半導体装置では、上記配線材料として銅が用いられることが好ましい。

上記構成によれば、溝埋込型配線は銅によって形成される。銅配線は、例えばアルミニウム合金配線に比べて電気抵抗が約３分の２であり、配線抵抗を低減することができる。その結果、信号遅延を抑制することができる。

本発明の半導体装置の製造方法は、以上のように、配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込む誘電体埋込工程と、当該誘電体埋込工程の後に、無酸素雰囲気下で配線溝の内壁にバリアメタル層を形成するバリアメタル形成工程とを含む。

また、本発明の半導体装置は、以上のように、上配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込んで誘電体膜が形成されているとともに、当該誘電体膜上にバリアメタル層が形成されている。

それ故、誘電体材料によって配線溝の内部に露出した多孔質絶縁膜の表面を覆い、当該多孔質層間絶縁膜上に膜厚が均一なバリアメタル膜を形成することができる。その結果、Ｃｕなどの導電体材料配線材料が、バリアメタル膜、多孔質層間絶縁膜および非多孔質層間絶縁膜内を拡散することを防ぐことができるという効果を奏する。

本発明の一実施形態について図１ないし図１２に基づいて説明すれば、以下の通りである。

〔実施の形態１〕
本実施形態の半導体装置は、図１に示すように、半導体基板１上に半導体素子４が形成されるとともに、複数の絶縁膜を含む各種の層が形成され、さらに半導体素子４に導電体材料配線１５が接続されている構成を有している。

具体的には、半導体基板１の表面（半導体素子４や各種層の形成面）には、ソース・ドレイン領域２および素子分離領域３が形成されている。ソース・ドレイン領域２は、半導体素子４のソース電極やドレイン電極となる領域であり、素子分離領域３は、隣接する半導体素子４のソース・ドレイン領域２を電気的に分離するための領域である。

上記半導体素子４は、半導体基板１のソース・ドレイン領域２に形成される。そして、ソース・ドレイン領域２上にはゲート８が形成されている。半導体素子４の具体的な種類は特に限定されるものではなく、本実施形態の半導体装置の用途に応じて適切な素子を選択すればよい。

半導体基板１の表面は、非多孔質絶縁膜５により覆われているが、半導体素子４の上には、接続孔が形成され、ここにプラグ６が設けられている。このプラグ６は、半導体素子４の上方に設けられる導電体材料配線１５と半導体素子４とを接続する部材である。プラグ６として用いられる材料は特に限定されるものではないが、導電体材料配線を形成する導電体とは異なるものであることが好ましい。例えば、プラグ６として用いられる材料としては、Ｗ（タングステン）を用いることが好ましい。プラグ６は、導電体材料配線１５と比較して微細な構造であるので、Ｗ（タングステン）を用いたＣＶＤ法によって容易に形成することができる。また、接続孔およびプラグ６の形成方法は特に限定されるものではなく、公知の方法を用いればよい。

非多孔質絶縁膜５の上には、多孔質層間絶縁膜１０およびシリコン酸化膜（ＳｉＯ_２膜）１１がこの順で積層されているとともに、半導体素子４およびプラグ６の上には、導電体材料配線１５が設けられている。さらに、半導体装置の上面、すなわち、ＳｉＯ_２膜１１および導電体材料配線１５の上方には、拡散防止膜１６が形成されている。本発明に係る半導体装置に形成される各種の層としては、上記非多孔質絶縁膜５、多孔質層間絶縁膜１０、ＳｉＯ_２膜１１、拡散防止膜１６等に限定されるものではなく、半導体装置の目的や機能等に応じて適切な層を形成すればよい。

ただし、本発明では、各種の層に複数の絶縁膜が含まれており、さらにそのうちの１つの絶縁膜が多孔質絶縁膜（本実施形態では、多孔質層間絶縁膜１０）となっている。一般に半導体装置では、信号遅延を抑制するために配線容量の減少が図られているが、配線容量を減少させる方法の１つとして、配線間の比誘電率を低減させることが好ましく用いられる。この方法によれば、配線のデザインに影響されずに配線容量を減少させることができる。

上記各種の層のうち、非多孔質絶縁膜５は、半導体基板１の表面を覆って絶縁でき、かつ、多孔質の構造となっていない絶縁膜であれば特に限定されるものではない。本実施形態では、例えばＳｉＯ_２等のＣＶＤ層間絶縁膜が好適に用いられるが、公知の他の絶縁膜であってもよい。また、その膜厚についても特に限定されるものではなく、絶縁が可能な膜厚であればよい。本実施形態では、例えば１００〜５００ｎｍの範囲内を挙げることができる。

また、上記多孔質層間絶縁膜１０は、非多孔質絶縁膜５の上に形成され、かつ、膜中に配線溝を形成する絶縁膜であり、多孔質構造として絶縁膜そのものを低密度化することにより層間絶縁膜としての誘電率をより低くしている。ここで、本発明に係る半導体装置には、少なくとも半導体素子４を電気的に接続するための埋込配線が含まれていればよいが、特に、低密度化された多孔質絶縁膜（多孔質層間絶縁膜１０）に形成される配線溝に配線材料を埋め込んで形成される溝埋込型配線が含まれている。図１に示す構成では、導電体材料配線１５が溝埋込型配線に相当する。したがって上記多孔質層間絶縁膜１０はこの溝埋込型配線（導電体材料配線１５）を他の導電性構造と絶縁できるような材料や膜厚を有していればよい。

具体的には、上記多孔質層間絶縁膜１０は低誘電率の絶縁膜であればよく、その材料は特に限定されない。本実施形態では、例えば、ＳｉＯＣＨ膜またはＳｉＯＣ膜を好ましく挙げることができる。上記多孔質層間絶縁膜１０の厚さも特に限定されないが、本実施形態では、５０ｎｍ〜２００ｎｍであることが好ましい。また、上記多孔質層間絶縁膜１０は、プラズマＣＶＤ法によって形成される非多孔質の層間絶縁膜であるＳｉＯ_２膜、ＳｉＯＦ膜（またはＦＳＧ膜）またはＳｉＯＣＨ膜であってもよい。この場合、多孔質層間絶縁膜１０中には、積極的に孔を形成することはない。したがって、多孔質層間絶縁膜１０の表面には、孔由来の大きな凹凸は存在しないが、多孔質層間絶縁膜１０の形成過程で生じる小さな凹凸が存在している。この場合、上記多孔質層間絶縁膜１０の厚さは特に限定されないが、９０ｎｍ〜３００ｎｍであることが好ましい。多孔質層間絶縁膜１０の膜厚が上記範囲未満であれば層間絶縁効果が十分に得られない可能性があるとともに、十分な深さの配線溝を形成できなくなる可能性もある。一方、多孔質層間絶縁膜１０の膜厚が上記範囲を超えると、層間絶縁効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記ＳｉＯ_２膜１１は、ＣＭＰ（化学機械研磨）のときに研磨領域層として機能する。その材料は特に限定されないが、ＳｉＯ_２であることが好ましい。また、上記ＳｉＯ_２膜１１は、非多孔質膜であることが好ましい。本実施形態の半導体装置は、ＳｉＯ_２膜１１を備えることによって、多孔質層間絶縁膜１０の表面に露出した孔内へ、フォト工程のレジストやＣＭＰにおける研磨ガスなどが入り込むことを防ぐことができる。その結果、多孔質層間絶縁膜１０の表面での電流のリークを防ぐことができる。また、ＳｉＯ_２膜１１の膜厚は特に限定されるものではないが、４０ｎｍ〜１００ｎｍであることが好ましい。ＳｉＯ_２膜１１の膜厚が上記範囲未満であれば十分な不動体化の効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、不動体化の効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記拡散防止膜１６は、半導体装置の表面、すなわちＳｉＯ_２膜１１で覆われた多孔質層間絶縁膜１０と導電体材料配線１５とを覆う膜であり、導電体材料配線１５に用いられる導電体材料の拡散を防止するための膜である。したがって拡散防止膜１６の材料は、拡散防止効果の得られる材料であれば特に限定されるものではないが、具体的には、例えば、１）、Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）、Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、拡散防止膜１６は、Ｏ（酸素）を含まないことが好ましい。上記拡散防止膜１６は、例えば、ＳｉＣ膜、ＳｉＣＮ膜、これらの膜とＳｉＣＯ膜の積層膜、またはＳｉＣＨ膜であることが好ましい。上記拡散防止膜１６として、ＳｉＣ膜、ＳｉＣＮ膜およびＳｉＣＯ膜の積層膜を用いる場合には、ＳｉＣＯ膜が導電体材料配線１５と接することがないように積層することが好ましい。つまり、導電体材料配線１５と直接接する側には、ＳｉＣ膜またはＳｉＣＮ膜を形成すればよい。上記拡散防止膜１６の膜厚も特に限定されないが、５ｎｍ〜５０ｎｍであることが好ましい。拡散防止膜１６の膜厚が上記範囲未満であれば、十分な拡散防止効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、拡散防止効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記導電体材料配線１５は、多孔質層間絶縁膜１０に形成された配線溝に導電体材料を埋め込むことにより形成されており、さらに、多孔質層間絶縁膜１０との界面にはバリアメタル層１４が形成されている。加えて、バリアメタル層１４と多孔質層間絶縁膜１０との間には誘電体膜からなるサイドウォール１２ａが形成されている。言い換えれば、導電体材料配線１５を形成するための配線溝の内壁には、バリアメタル層１４とサイドウォール１２ａとが設けられている。このサイドウォール１２ａは、多孔質層間絶縁膜１０の表面の多孔を誘電体材料で埋め込むものである。

本発明では、配線溝の内壁に露出した多孔質層間絶縁膜１０の表面に存在する多孔を、誘電体材料（サイドウォール１２ａ）によって埋め込んでいる。それゆえ、多孔質層間絶縁膜１０の表面に存在する凹凸を平坦化し、その平坦面の上にバリアメタル層１４を形成することになる。それゆえ、当該バリアメタル膜１４の膜厚を均一にすることができる。バリアメタル膜１４の膜厚が均一であれば、導電体材料配線１５から多孔質層間絶縁膜１０などの中に導電体配線材料などが拡散することを防止することができる。その結果、配線間のリークを抑制することによって信頼性の高い配線を形成することができる。

上記導電体材料配線１５は、多孔質層間絶縁膜１０の配線溝内に溝埋込型配線として形成され、かつ、半導体素子４と電気的に接続される配線であればよく、その具体的な構成や材料は特に限定されない。本実施形態では、導電性材料として銅（Ｃｕ）を用いているが、これ以外に、例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ａｕ（金）またはＡｇ（銀）などを用いることが好ましい。これらを導電性材料として用いれば、導電体材料配線１５の電気抵抗を低くすることができる。上述したように、信号遅延は、配線抵抗と、配線間の絶縁膜によって形成される配線間容量によって影響を受ける。半導体装置の微細化が進むと配線間が狭くなり、それに伴って配線間容量が増大する。このとき、導電体材料として上記構成を選択すれば、配線抵抗を低くすることができる。そして、その結果、信号遅延を低く抑えることができる。なお、銅配線は、例えばアルミニウム合金配線に比べて電気抵抗が約３分の２であり、配線抵抗を低減することができる。本発明では信号遅延を抑制することが重要な目的の１つであるので、導電体材料配線１５としては、配線抵抗を低減して信号遅延を抑制できる銅配線を用いることが最も好ましい。

なお、上記導電体材料配線１５の厚みは、基本的には多孔質層間絶縁膜１０の膜厚に依存する。一方、導電体材料配線１５の幅は、２０〜３００ｎｍの範囲内であることが好ましい。導電体材料配線１５の幅が上記範囲未満であれば十分な配線幅を確保できない可能性があり、断線等の原因となるおそれがある。一方、配線幅が上記範囲を超えると、幅が広くなりすぎて半導体装置の高密度化に影響を生じるおそれがある。

上記バリアメタル層１４は、導電体材料配線１５の導電体材料が周囲（特に多孔質層間絶縁膜１０）に拡散することを防止する膜であり、材料は特に限定されない。一般には、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）等を含有する膜が用いられるが、本実施形態では、例えば、バリアメタル膜１４として、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）の積層膜を好適に用いることもできる。もちろん単層の膜であってもよいことは言うまでもない。また、上記バリアメタル膜１４の厚さも特に限定されないが、１０ｎｍ〜５０ｎｍであることが好ましい。バリアメタル層１４の膜厚が上記範囲未満であれば、十分な拡散防止効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、拡散防止効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記サイドウォール１２ａは、前述したように、多孔質層間絶縁膜１０の表面の多孔を誘電体材料で埋め込む誘電体膜であれば、その具体的な構成は特に限定されるものではない。その材料も誘電体材料であればよいが、本実施形態では、炭素を含有する材料が用いられることが好ましい。後述するように、サイドウォール１２ａは、まず前駆膜としての炭素含有膜１２が形成され、この炭素含有膜１２をエッチングする（後述する誘電体膜エッチバック工程）ことによって形成されるものである。この炭素含有膜１２の材料は特に限定されず、１）Ｃｕの拡散防止効果を有する、２）誘電率が低い、３）膜厚均一性、膜厚制御性および被覆性に優れている、および４）Ａｒなどのバイアススパッタエッチによって除去できる、という性質を備えたものであればよい。

具体的な材料としては、１）Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、炭素含有膜１２は、Ｏ（酸素）を含まないことが好ましい。炭素含有膜１２がＯ（酸素）を含めば、当該Ｏ（酸素）が、多孔質層間絶縁膜１０中に拡散して当該多孔質層間絶縁膜１２を酸化する恐れがあるので、炭素含有膜１２は、Ｏ（酸素）を含まないことが好ましい。例えば、炭素含有膜１２として、ＳｉＣ膜、ＳｉＣＨ膜、ＳｉＣＮ膜などを用いることができる。ＳｉＣ膜およびＳｉＣＨ膜は誘電率が４．０〜４．５であって、誘電率が７であるＰ−ＳｉＮ膜と比較して配線間容量の上昇を防ぐことができ、その結果、ＲＣ配線遅延を抑制することができる。また、ＳｉＣＮ膜は誘電率が５．２〜５．８であって、ＳｉＣ膜およびＳｉＣＨ膜と比較して誘電率が高くなり、その結果、配線間容量の上昇を防ぐ効果はＳｉＣ膜およびＳｉＣＨ膜よりも低くなるが、本実施の形態において炭素含有膜１２として用いることができる。

さらに、上記炭素含有膜１２すなわちサイドウォール１２ａを形成する誘電体材料はアモルファス状態となっていることが好ましい。つまり、サイドウォール１２ａはアモルファス状態の誘電体膜であることが好ましい。これにより、誘電体材料が、多孔質層間絶縁膜１０上の多孔の内部に容易に入り込むことができる。その結果、多孔質層間絶縁膜１０の表面に存在する多孔を、均一かつ十分に、誘電体材料にて埋め込むことができる。

ここで、上記サイドウォール１２ａの膜厚は、前駆膜である炭素含有膜１２の膜厚と、この炭素含有膜１２のエッチング量との均衡により決定されるものであり、特に限定されるものではない。なお、上記炭素含有膜１２の膜厚については、後述の製造方法（誘電体膜形成工程）にて詳述する。

ただし、本実施形態では、サイドウォール１２ａ表面の凹凸の段差は５ｎｍ以下となっていることが好ましい。これにより、サイドウォール１２ａ上に形成されるバリアメタル層の膜厚を均一にすることができる。この点を考慮すれば、前駆膜である炭素含有膜１２をエッチングして得られるサイドウォール１２ａの膜厚は１０ｎｍ以下であることが好ましい。この膜厚を有していれば、多孔質層間絶縁膜１０表面の多孔をサイドウォール１２ａで均一かつ十分に埋め込むことができるとともに、配線溝の内部に形成される導電性材料配線１５の断面積を広くすることができる。

次に、本発明に係る半導体装置の製造方法について、上記構成の半導体装置を製造する場合を例に挙げて説明する。図２に示すように、本実施形態の製造方法では、１５工程を経ることにより図１に示す半導体装置を製造する。

なお、図２に例示する工程とは、本発明に係る半導体装置の製造方法をより具体的かつ明確に説明するために、半導体装置の構造を基準として製造方法を工程分けしたものである。したがって、本発明は、図２に示す工程数や工程順、あるいは工程区分に限定されるものではなく、半導体装置の構成に応じて一部の工程を実施しなくてもよいし、半導体装置の分野で公知の他の工程を追加してもよいし、一部の工程を適宜繰り返したり順序を入れ替えたりしてもよいし、さらには、図２における複数の工程をまとめて１つの工程と見なしたり、逆に１つの工程を複数の工程に区分したりしてもよいことは言うまでも無い。

本実施形態の半導体装置の製造方法では、半導体基板加工工程、半導体素子形成工程、非多孔質絶縁膜形成工程、接続孔形成工程、接続プラグ形成工程、絶縁膜積層工程、配線溝形成工程、副生成物除去工程、誘電体埋込工程、バリアメタル形成工程、配線形成工程、配線表面還元工程、および拡散防止膜形成工程をこの順で行うことにより、図１に示す半導体装置を製造する。本実施形態では、上記工程のうち、誘電体埋込工程は、誘電体膜形成工程および誘電体膜エッチバック工程からなり、配線形成工程は、シード膜形成工程および表面層除去工程からなっている。

なお、本発明に係る製造方法では、バリアメタル形成工程の前に誘電体埋込工程を実施することが重要となっているので、本実施形態では、説明の便宜上、誘電体埋込工程より前の工程群を基礎構造形成工程群と称する一方、バリアメタル形成工程以降の工程群を配線構造形成工程群と称するものとし、基礎構造形成工程群、誘電体埋込工程、および配線構造形成工程群のそれぞれについて図面に基づいて説明する。

図３（ａ）〜（ｃ）は、基礎構造形成工程群に相当する、図２に示す半導体基板加工工程から副生成物除去工程までの工程を、半導体装置の断面構造に基づいて概略説明する工程図である。

まず、図３（ａ）に示すように、半導体基板１中に、ソース・ドレイン領域２および素子分離領域３が形成される（半導体基板加工工程）。上記ソース・ドレイン領域２および素子分離領域３の形成方法やその条件等は特に限定されず、適宜公知の方法や条件を用いて形成することができる。上記半導体基板１上には半導体素子４が形成され（半導体素子形成工程）、当該半導体素子４上に非多孔質絶縁膜５が形成される（非多孔質絶縁膜形成工程）。

次に、半導体素子４上に形成された非多孔質絶縁膜５の一部が除去されて孔（接続孔）が形成され（接続孔形成工程）、当該接続孔に導電体を埋め込むことによってプラグ６が形成される（接続プラグ形成工程）。上記プラグ６によって、半導体素子４と導電体材料配線１５とが接続される。なお、上記接続孔の形成方法およびプラグ６の形成方法、あるいはこれらの形成条件等については何れも限定されず、適宜公知の方法や条件を用いることができる。次に、上記非多孔質絶縁膜５およびプラグ６の表面を平坦化する。上記平坦化する方法やその条件は特に限定されず、例えば、ＣＭＰ（化学的機械研磨）処理などによって行うことができる。

次いで、図３（ｂ）に示すように、上記非多孔質絶縁膜５上およびプラグ６上に、上記多孔質層間絶縁膜１０（多孔質絶縁膜）が形成される。この多孔質層間絶縁膜１０の形成方法は特に限定されず、適宜公知の方法を用いて形成することができる。例えば、ＭＳＱ（Methyl Silses Quioxane：メチルシルセスキオキサン）などに代表されるシロキサン系材料や、それに、有機系の添加材などを添加した材料を、非多孔質絶縁膜５上および接続孔６上に塗布した後、例えば、以下の１）〜３）のいずれかの方法によって多孔質膜を成膜することができる。１）４００℃までの温度にてベーク処理を行う方法、２）紫外線を照射する方法、３）電子線を照射する方法。

また、ＭＳＱなどに代表されるシロキサン系材料に、ＴＭＣＴＳ（Tetraｍethylcyclo Tetrasiloxane）等の低誘電率膜の形成に用いられる有機ソースとメチルなどを含む有機性の添加材とを加えた後、当該材料を用いてプラズマＣＶＤ法によって成膜することにより、多孔質層間絶縁膜１０を形成することもできる。

上記多孔質層間絶縁膜１０上には、更に、ＳｉＯ_２膜（シリコン酸化膜）１１が形成される。上記ＳｉＯ_２膜１１の形成方法は特に限定されず、適宜公知の方法を用いて形成することができる。例えば、Ｐ−ＣＶＤ法（プラズマＣＶＤ法）またはＳＯＧ（塗布）などによって形成することができる。このＳｉＯ_２膜１１は、後述の表面層除去工程でエッチングされ、その結果、前述したように好ましくは４０〜１００ｎｍの範囲内の膜厚となればよいので、研磨除去のマージンを考慮して１００〜４００ｎｍの範囲内で形成されることがより好ましい。

次いで、図３（ｃ）に示すように、リソグラフィー工程の後、ドライエッチによって多孔質層間絶縁膜１０とＳｉＯ_２膜１１とに、後述する導電体材料配線を形成するための配線溝７が形成される（配線溝形成工程）。なお、このとき、上記エッチングによって、副生成物（ポリマーなど）が産出される。当該副生成物は、以後の工程において好ましくない影響を及ぼす場合がある。したがって、本実施形態では、上記副生成物を除去する工程（副生成物除去工程）を含むことが好ましい。副生成物の除去方法としては特に限定されないが、アッシング法よって行われることが好ましい。また、上記アッシング法に用いられる気体も特に限定されないが、Ａｒ、Ｘｅ、Ｎｅ、Ｈｅ、または少なくともこれらの２種類のガスからなる混合ガスであることが好ましい。また、上記気体としてＨ_２を用いることもできる。このような気体は半導体基板などと反応することがないので、半導体基板などを劣化させることなく副生成物を除去することができる。なお、上記気体のみでは、副生成物を十分に除去できない場合には、更に薬液を用いた処理によって副生成物を除去することができる。

このようにして、半導体基板１上に半導体素子４や絶縁膜等の各種の層を形成し、さらに、配線溝７を形成することによって、誘電体埋込工程を実施する前の基礎構造が形成される。なお、上述した基礎構造形成工程群は、上記の工程例に限定されないことは言うまでもない。

次に、図３（ｃ）に示す基礎構造において、上記配線溝７の内壁となる多孔質層間絶縁膜１０の表面に存在する多孔を誘電体材料にて埋め込む誘電体埋込工程を実施する。図４（ａ）〜（ｃ）は、誘電体埋込工程に相当する、図２に示す誘電体膜形成工程および誘電体膜エッチバック工程を、半導体装置の断面構造に基づいて概略説明する工程図である。

まず、図４（ａ）に示すように、上記配線溝７内面および上記ＳｉＯ_２膜１１の表面上に、サイドウォール１２ａの前駆膜である炭素含有膜１２が形成される（誘電体膜形成工程）。上記工程によって、多孔質層間絶縁膜１０の表面に露出した凹凸を、炭素含有膜１２によって埋め込むことができる。上記炭素含有膜１２は、プラズマＣＶＤ法、またはスパッタリング法によって形成される。例えば、酸素を含まない有機ソースガス（例えば、ＴＭＳ（Trimethylsilane）とＨ_２、無機のＳｉＨ_４とＣＦ_４、またはＣ_２Ｆ_６のＣ_ＸＦ_Ｙ系ガス）を用いたプラズマＣＶＤ法によって形成され得る。更に具体的には、例えば、Ｈ_２またはＮＨ_３を含むプラズマ処理によって上記配線溝内部の還元処理を実施した後、酸素を含まないソースガスとＮＨ_３とを導入したＣＶＤ装置にてＳｉＣＮ膜を形成することができる。

プラズマＣＶＤ法によって炭素含有膜１２を形成する場合、膜の形成温度は特に限定されないが、１００℃〜４００℃の条件下にて形成することが好ましい。また、スパッタリング法によって炭素含有膜１２を形成する場合も、膜の形成温度は特に限定されないが、２５℃〜３００℃の条件下にて形成することが好ましい。上記温度条件下において炭素含有膜１２を形成することによって、アモルファス状態の炭素含有膜１２を、配線溝内部などに形成することができる。炭素含有膜１２が多結晶状態であるよりもアモルファス状態である方が、配線溝の側面にある凹部の中にまで炭素含有膜１２が形成される。その結果、配線溝の側面の凹部を十分に被覆することができる。

さらに、プラズマＣＶＤ法またはスパッタリング法によって炭素含有膜１２を形成する場合に、上記温度範囲よりも高い温度にて形成すれば、膜中ストレスが高くなることや、多結晶化が進むことによって、炭素含有膜１２の表面の凹凸が大きくなる。逆に上記温度範囲よりも低い温度にて炭素含有膜１２を形成すれば、炭素含有膜１２の安定性が低下し、その結果、当該炭素含有膜１２による配線溝内部などの被覆性が劣化する。したがって、上記温度範囲において炭素含有膜１２を形成することが好ましい。

ここで、上記炭素含有膜１２の厚さは特に限定されないが、前述したようにサイドウォール１２ａ（誘電体膜）表面の凹凸の段差は５ｎｍ以下となっていることが好ましく、具体的な膜厚は１０ｎｍ以下となっていることが好ましい。そこで、次の誘電体膜エッチバック工程による膜厚の減少を考慮すれば、炭素含有膜１２の厚さは１ｎｍ〜３０ｎｍであることが好ましく、１ｎｍ〜１０ｎｍであることがより好ましく、８ｎｍであることが最も好ましい。炭素含有膜１２の厚さが１ｎｍよりも薄くなれば配線溝７内の凹部が十分に被覆されないために、後の工程にて形成されるバリアメタル膜１４の厚さが十分には得られず、導電性材料（例えばＣｕ）の多孔質層間絶縁膜１０中への拡散を防止することができない。一方、炭素含有膜１２の厚さが３０ｎｍよりも厚くなれば、後の工程にて、配線溝７の底面に形成された炭素含有膜１２をエッチングにて除去しようとした場合、エッチングの制御が困難になる。その結果、配線溝７の底面に炭素含有膜１２が残存してしまい、導電体材料配線１５の幅が狭くなって配線抵抗が上昇してしまう。

上述した構成の炭素含有膜１２を形成するためには、膜厚および均一性制御が原子レベルで制御できる成膜装置を用いて成膜することが好ましい。具体的には、例えばＡＬＤ（Atomic Layer Deposition）ＣＶＤ装置などの原子層単位での成膜が可能なＣＶＤ装置を用いることが好ましい。

次いで、図４（ｂ）に示すように、不活性ガス１３を用いたバイアススパッタ法によって、上記炭素含有膜１２に対してエッチバック処理が行われる（誘電体膜エッチバック工程）。上記エッチバック処理は、例えば、バリアメタル成膜装置であるスパッタ装置内の逆スパッタチャンバー内にて行うことができる。不活性ガス１３としては、周期表０族の希ガスを少なくとも１種含むことが好ましい。例えば、不活性ガス１３としては、Ａｒ、Ｈｅ、ＸｅまたはＮｅの少なくとも一つを含んでいればよい。また、エッチバックされる炭素含有膜１２の厚さは特に限定されないが、配線溝の底面上、およびＳｉＯ_２膜１１の表面上に形成された炭素含有膜１２が除去され、かつ上記配線溝７の側面上に形成された炭素含有膜１２が配線溝７の側面を覆って残存するようにエッチバックすればよい。例えば、ＳｉやＣを含む炭素含有膜１２のＡｒによるスパッタ除去レートから換算して１ｎｍ〜３０ｎｍの範囲で除去することが好ましい。

このようにして、図４（ｃ）に示すように、配線溝７の側面を覆うように残された炭素含有膜１２によってサイドウォール１２ａが形成される。上記サイドウォール１２ａの厚さは前述したように特に限定されず、配線溝７の側面にある凹部の中にまで炭素含有膜１２が形成されて、配線溝の内面の凹凸が解消されて平坦となっていれば、サイドウォール１２ａの厚さに依存せず、同等の効果を得ることができる。

このようにして、配線溝７を含む基礎構造の表面に誘電体膜を形成してエッチバックすることにより、誘電体埋込工程が実施される。なお、上述した誘電体埋込工程の具体例は、上記の工程例に限定されないことは言うまでもない。

次に、図４（ｃ）に示す誘電体埋込工程後の基礎構造において、配線溝７に溝埋込型配線（導電性材料配線１５）を形成して拡散防止膜１６で表面を覆う、配線構造形成工程群を実施する。図５（ａ）〜（ｄ）は、配線構造形成工程群に相当する、図２に示すバリアメタル形成工程から拡散防止膜形成工程までの工程を、半導体装置の断面構造に基づいて概略説明する工程図である。

まず、図５（ａ）に示すように、配線溝７の内面上、およびＳｉＯ_２膜１１の表面上に、バリアメタル膜１４が形成される（バリアメタル形成工程）。上記バリアメタル膜１４の形成方法は特に限定されず、適宜公知の形成方法を用いることができる。例えばスパッタ法やＣＶＤ法によって形成することができる。

なお、上記バリアメタル形成工程と、その前段の誘電体膜エッチバック工程とにおいて、工程を実施する雰囲気に酸素が存在すれば、溝埋込型配線を酸化し、その結果、当該溝埋込型配線の抵抗を上昇させるという悪影響を及ぼす可能性がある。したがって、上記誘電体膜エッチバック工程とバリアメタル形成工程とは、連続して無酸素雰囲気下にて行われることが好ましい。上記工程を無酸素雰囲気下で行う方法は、特に限定されず、適宜公知の方法を用いて行うことができる。例えば、真空ポンプを有するトランスファーチャンバによって、上記工程を無酸素雰囲気下にて行うことができる。

次いで、上記配線溝７内に、導電体材料配線１５（溝埋込型配線）が形成される（配線形成工程）。図５（ｂ）に示すように、配線形成工程では、まず、配線溝７内を含むバリアメタル膜１４上に導電体材料配線１５となる前駆配線層１５ａが形成される。上記前駆配線層１５ａの形成方法は特に限定されないが、例えば、導電性材料としてＣｕを用いる場合には、スパッタ法によってＣｕのシード膜を形成し（シード膜形成工程）、当該シード膜を電解メッキ法によって配線溝７内に埋め込むことによって前駆配線層１５ａが形成される。

次いで、図５（ｃ）に示すように、ＳｉＯ_２膜１１が表面に露出し、かつ導電体材料配線１５が所望の高さに至るまで研磨処理が行われる（表面層除去工程）。上記研磨処理の方法は特に限定されず、適宜公知の方法によって行うことができる。例えば、ＣＭＰ（化学機械研磨装置）によって行うことができる。また、上記研磨処理の後、導電体材料配線１５の表面を洗浄して、ＣＭＰ処理などによって付着した不純物を除去することが好ましい。

次いで、図５（ｄ）に示すように、まず、上記導電体材料配線１５の表面に対して還元処理が行われる（配線表面還元工程）。上記還元処理の方法は特に限定されないが、例えば、ＣＶＤ装置内にて、Ｈ_２またはＮＨ_３を含むガスによって還元処理が行われることが好ましい。上記還元処理の後、導電体材料配線１５上およびＳｉＯ_２膜１１上に、拡散防止膜１６が形成される（拡散防止膜形成工程）上記拡散防止膜１６の形成方法も特に限定されず、例えば、プラズマＣＶＤ法によって形成することができる。上記拡散防止膜１６の膜厚も特に限定されないが、５ｎｍ〜５０ｎｍであることが好ましい。

このようにして、配線溝７に導電体材料配線１５を形成して拡散防止膜１６で覆うことにより、図１に示す、本実施形態の半導体装置を製造することができる。なお、上述した配線構造形成工程群の具体例は、上記の工程例に限定されないことは言うまでもない。

以上のようにして形成されるサイドウォール１２ａの利点を、図６（ａ）〜（ｅ）を用いて更に詳細に説明する。図６（ａ）は、本実施の形態の半導体装置の製造方法にて、導電体材料配線１５が形成された直後の半導体装置の断面図である。また、図６（ｂ）〜（ｅ）は、図６（ａ）において円にて囲んだ領域の拡大図である。更に詳細には、図６（ｂ）は、炭素含有膜１２が形成されなかった場合の上記領域の拡大図であり、図６（ｃ）は、炭素含有膜１２表面の凹凸の段差が大きい場合の上記領域の拡大図であり、図６（ｄ）は、炭素含有膜１２表面の凹凸の段差が小さい場合の上記領域の拡大図であり、図６（ｅ）は、多孔質層間絶縁膜１０表面の空孔中のみに炭素含有膜１２が形成された場合の上記領域の拡大図である。

本願発明の半導体装置の製造方法とは異なり、炭素含有膜１２を形成しない場合、図６（ｂ）に示すように、多孔質層間絶縁膜１０表面の空孔中には、膜厚が不均一なバリアメタル膜１８が形成される。したがって、多孔質層間絶縁膜１０と導電体材料配線１５とが直接接触する領域が形成される。そして、当該領域を介して、導電体材料配線１５の材料（例えば、Ｃｕなど）が多孔質層間絶縁膜１０中に拡散してしまう。一方、本願発明のように炭素含有膜１２を形成すれば、当該炭素含有膜１２上に膜厚が均一なバリアメタル膜を形成することができる。

また、図６（ｃ）示すように、本願発明の半導体装置の製造方法のように炭素含有膜１２を形成したとしても、形成された炭素含有膜１２表面の凹凸の段差ａが大きければ（例えば、ａ＞５ｎｍ）、当該炭素含有膜１２上をバリアメタル膜１４にて覆うために、膜厚の大きなバリアメタル膜を形成する必要がある。バリアメタル膜１４の膜厚が小さければ、図６（ｃ）に示すように、炭素含有膜１２と導電体材料配線１５とが直接接触する領域が形成される。そして、当該領域を介して、導電体材料配線１５の材料が多孔質層間絶縁膜１０中に拡散してしまう。したがって、膜厚の大きなバリアメタル膜が形成される必要がある。しかしながら、この場合、導電体材料配線１５の断面積が小さくなるので、その結果、導電体材料配線１５の抵抗が大きくなってしまう。したがって、バリアメタル膜１４は、必要以上に厚く形成しないことが好ましい。

そこで、本願発明の半導体装置の製造方法では、形成された炭素含有膜１２表面の凹凸の段差ａが小さいことが好ましい。例えば、ａ≦５ｎｍであることが好ましい。図６（ｄ）に示すように、炭素含有膜１２表面の凹凸の段差ａが小さければ、たとえバリアメタル膜１４を薄く形成したとしても、当該バリアメタル膜１４の膜厚を均一にすることができる。また、本願発明の半導体装置の製造方法では、図６（ｅ）に示すように、少なくとも多孔質層間絶縁膜１０表面の空孔１７中に炭素含有膜１２が形成されればよい。このとき、上記段差ａは、０である。

なお、炭素含有膜１２表面の凹凸の段差ａの値は、例えば、多孔質層間絶縁膜１０表面の空孔１７の直径ｂに依存する。一般に、上記直径ｂは、２〜６ｎｍであるが、その値が大きいほど段差ａも大きくなる。そして、段差ａは、誘電体膜エッチバック工程にて炭素含有膜１２を除去するときに調節され得る。

なお、上記炭素含有膜１２表面の凹凸ａは、例えば、ＴＥＭ（透過型電子顕微鏡）によって測定することが可能である。

〔実施の形態２〕
本実施の形態の半導体装置は、実施の形態１にて説明した半導体装置の上に、さらにもう一つの導電体材料配線を含む第２層目の配線構造が形成された半導体装置である。以下に、本実施の形態の半導体装置およびその製造方法について説明する。なお、上記実施の形態１と同じ構成については同一の符号を付し、その説明を省略する。

図７に示すように、本実施の形態の半導体装置では、拡散防止膜１６の上には、多孔質層間絶縁膜２０およびシリコン酸化膜（ＳｉＯ_２膜）２１がこの順で積層されているとともに、上記層中には、導電体材料配線２５および接続配線２７が設けられている。さらに、半導体装置の上面、すなわち、ＳｉＯ_２膜２１および導電体材料配線２５の上方には、拡散防止膜２６が形成されている。

上記多孔質層間絶縁膜２０は、拡散防止膜１６の上に形成され、かつ、膜中に配線溝および接続孔を形成する絶縁膜であり、多孔質構造として絶縁膜そのものを低密度化することにより層間絶縁膜としての誘電率をより低くしている。上記多孔質層間絶縁膜２０は溝埋込型配線（導電体材料配線２５）を他の導電性構造と絶縁できるような材料や膜厚を有していればよい。具体的には、上記多孔質層間絶縁膜２０は低誘電率の絶縁膜であればよく、その材料は特に限定されない。本実施形態では、例えば、ＳｉＯＣＨ膜またはＳｉＯＣ膜を好ましく挙げることができる。上記多孔質層間絶縁膜２０の厚さも特に限定されないが、本実施形態では、５０ｎｍ〜２００ｎｍであることが好ましい。また、上記多孔質層間絶縁膜１０は、プラズマＣＶＤ法によって形成される非多孔質の層間絶縁膜であるＳｉＯ_２膜、ＳｉＯＦ膜（またはＦＳＧ膜）またはＳｉＯＣＨ膜であってもよい。この場合、多孔質層間絶縁膜２０中には、積極的に孔を形成することはない。したがって、多孔質層間絶縁膜２０の表面には、孔由来の大きな凹凸は存在しないが、多孔質層間絶縁膜２０の形成過程で生じる小さな凹凸が存在している。この場合、上記多孔質層間絶縁膜２０の厚さは特に限定されないが、９０ｎｍ〜３００ｎｍであることが好ましい。多孔質層間絶縁膜２０の膜厚が上記範囲未満であれば層間絶縁効果が十分に得られない可能性があるとともに、十分な深さの配線溝を形成できなくなる可能性もある。一方、多孔質層間絶縁膜２０の膜厚が上記範囲を超えると、層間絶縁効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記ＳｉＯ_２膜２１は、ＣＭＰ（化学機械研磨）のときに研磨領域層として機能する。その材料は特に限定されないが、ＳｉＯ_２であることが好ましい。また、上記ＳｉＯ_２膜２１は、非多孔質膜であることが好ましい。本実施形態の半導体装置は、ＳｉＯ_２膜２１を備えることによって、多孔質層間絶縁膜２０の表面に露出した孔内へ、フォト工程のレジストやＣＭＰにおける研磨ガスなどが入り込むことを防ぐことができる。その結果、多孔質層間絶縁膜２０の表面での電流のリークを防ぐことができる。また、ＳｉＯ_２膜２１の膜厚は特に限定されるものではないが、４０ｎｍ〜１００ｎｍであることが好ましい。ＳｉＯ_２膜２１の膜厚が上記範囲未満であれば十分な不動体化の効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、不動体化の効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記拡散防止膜２６は、半導体装置の表面、すなわちＳｉＯ_２膜２１で覆われた多孔質層間絶縁膜２０と導電体材料配線２５とを覆う膜であり、導電体材料配線２５に用いられる導電体材料の拡散を防止するための膜である。したがって拡散防止膜２６の材料は、拡散防止効果の得られる材料であれば特に限定されるものではないが、具体的には、例えば、１）、Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）、Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、拡散防止膜１６は、Ｏ（酸素）を含まないことが好ましい。上記拡散防止膜２６は、例えば、ＳｉＣ膜、ＳｉＣＮ膜、これらの膜とＳｉＣＯ膜の積層膜、またはＳｉＣＨ膜であることが好ましい。上記拡散防止膜２６として、ＳｉＣ膜、ＳｉＣＮ膜およびＳｉＣＯ膜の積層膜を用いる場合には、ＳｉＣＯ膜が導電体材料配線２５と接することがないように積層することが好ましい。つまり、導電体材料配線２５と直接接する側には、ＳｉＣ膜またはＳｉＣＮ膜を形成すればよい。上記拡散防止膜２６の膜厚も特に限定されないが、５ｎｍ〜５０ｎｍであることが好ましい。拡散防止膜２６の膜厚が上記範囲未満であれば、十分な拡散防止効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、拡散防止効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記導電体材料配線２５および接続配線２７は、それぞれ多孔質層間絶縁膜２０に形成された配線溝および接続孔に導電体材料を埋め込むことにより形成されており、さらに、多孔質層間絶縁膜２０との界面にはバリアメタル層２４が形成されている。加えて、バリアメタル層２４と多孔質層間絶縁膜２０との間には誘電体膜からなるサイドウォール２２ａが形成されている。言い換えれば、導電体材料配線２５および接続配線２７を形成するための配線溝および接続孔の内壁には、バリアメタル層２４とサイドウォール２２ａとが設けられている。このサイドウォール２２ａは、多孔質層間絶縁膜２０の表面の多孔を誘電体材料で埋め込むものである。

本発明では、配線溝および接続孔の内壁に露出した多孔質層間絶縁膜２０の表面に存在する多孔を、誘電体材料（サイドウォール２２ａ）によって埋め込んでいる。それゆえ、多孔質層間絶縁膜２０の表面に存在する凹凸を平坦化し、その平坦面の上にバリアメタル層２４を形成することになる。それゆえ、当該バリアメタル膜２４の膜厚を均一にすることができる。バリアメタル膜２４の膜厚が均一であれば、導電体材料配線２５および接続配線２７から多孔質層間絶縁膜２０などの中に導電体配線材料などが拡散することを防止することができる。その結果、配線間のリークを抑制することによって信頼性の高い配線を形成することができる。

上記導電体材料配線２５は、多孔質層間絶縁膜２０の配線溝内に溝埋込型配線として形成され、かつ、半導体素子４と電気的に接続される配線であればよく、その具体的な構成や材料は特に限定されない。本実施形態では、導電性材料として銅（Ｃｕ）を用いているが、これ以外に、例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ａｕ（金）またはＡｇ（銀）などを用いることが好ましい。これらを導電性材料として用いれば、導電体材料配線１５の電気抵抗を低くすることができる。上述したように、信号遅延は、配線抵抗と、配線間の絶縁膜によって形成される配線間容量によって影響を受ける。半導体装置の微細化が進むと配線間が狭くなり、それに伴って配線間容量が増大する。このとき、導電体材料として上記構成を選択すれば、配線抵抗を低くすることができる。そして、その結果、信号遅延を低く抑えることができる。

上記バリアメタル層２４は、導電体材料配線２５および接続配線２７の導電体材料が周囲（特に多孔質層間絶縁膜２０）に拡散することを防止する膜であり、材料は特に限定されない。一般には、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）等を含有する膜が用いられるが、本実施形態では、例えば、バリアメタル膜２４として、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）の積層膜を好適に用いることもできる。もちろん単層の膜であってもよいことは言うまでもない。また、上記バリアメタル膜２４の厚さも特に限定されないが、１０ｎｍ〜５０ｎｍであることが好ましい。バリアメタル層２４の膜厚が上記範囲未満であれば、十分な拡散防止効果が見込めない場合があり、また膜厚が上記範囲を超えると、例えば、拡散防止効果に対して膜厚が大きすぎて膜形成の効率が低下する場合がある。

上記サイドウォール２２ａは、前述したように、多孔質層間絶縁膜２０の表面の多孔を誘電体材料で埋め込む誘電体膜であれば、その具体的な構成は特に限定されるものではない。その材料も誘電体材料であればよいが、本実施形態では、炭素を含有する材料が用いられることが好ましい。後述するように、サイドウォール２２ａは、まず前駆膜としての炭素含有膜２２が形成され、この炭素含有膜２２をエッチングする（後述する誘電体膜エッチバック工程）ことによって形成されるものである。この炭素含有膜２２の材料は特に限定されず、１）Ｃｕの拡散防止効果を有する、２）誘電率が低い、３）膜厚均一性、膜厚制御性および被覆性に優れている、および４）Ａｒなどのバイアススパッタエッチによって除去できる、という性質を備えたものであればよい。

具体的な材料としては、１）Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、炭素含有膜１２は、Ｏ（酸素）を含まないことが好ましい。炭素含有膜１２がＯ（酸素）を含めば、当該Ｏ（酸素）が、多孔質層間絶縁膜２０中に拡散して当該多孔質層間絶縁膜２０を酸化する恐れがあるので、炭素含有膜２２は、Ｏ（酸素）を含まないことが好ましい。例えば、炭素含有膜２２として、ＳｉＣ膜、ＳｉＣＨ膜、ＳｉＣＮ膜などを用いることができる。ＳｉＣ膜およびＳｉＣＨ膜は誘電率が４．０〜４．５であって、誘電率が７であるＰ−ＳｉＮ膜と比較して配線間容量の上昇を防ぐことができ、その結果、ＲＣ配線遅延を抑制することができる。また、ＳｉＣＮ膜は誘電率が５．２〜５．８であって、ＳｉＣ膜およびＳｉＣＨ膜と比較して誘電率が高くなり、その結果、配線間容量の上昇を防ぐ効果はＳｉＣ膜およびＳｉＣＨ膜よりも低くなるが、本実施の形態において炭素含有膜２２として用いることができる。

さらに、上記炭素含有膜２２すなわちサイドウォール２２ａを形成する誘電体材料はアモルファス状態となっていることが好ましい。つまり、サイドウォール２２ａはアモルファス状態の誘電体膜であることが好ましい。これにより、誘電体材料が、多孔質層間絶縁膜２０上の多孔の内部に容易に入り込むことができる。その結果、多孔質層間絶縁膜２０の表面に存在する多孔を、均一かつ十分に、誘電体材料にて埋め込むことができる。

ここで、上記サイドウォール２２ａの膜厚は、前駆膜である炭素含有膜２２の膜厚と、この炭素含有膜２２のエッチング量との均衡により決定されるものであり、特に限定されるものではない。なお、上記炭素含有膜２２の膜厚については、後述の製造方法（誘電体膜形成工程）にて詳述する。

ただし、本実施形態では、サイドウォール２２ａ表面の凹凸の段差は５ｎｍ以下となっていることが好ましい。これにより、サイドウォール２２ａ上に形成されるバリアメタル層の膜厚を均一にすることができる。この点を考慮すれば、前駆膜である炭素含有膜２２をエッチングして得られるサイドウォール２２ａの膜厚は１０ｎｍ以下であることが好ましい。この膜厚を有していれば、多孔質層間絶縁膜２０表面の多孔をサイドウォール２２ａで均一かつ十分に埋め込むことができるとともに、配線溝の内部に形成される導電性材料配線２５の断面積を広くすることができる。

以下に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法では、図２に示すように、上記実施の形態１にて拡散防止膜形成工程を行ったあと、絶縁膜積層工程、配線溝形成工程、副生成物除去工程、誘電体埋込工程、バリアメタル形成工程、配線形成工程、配線表面還元工程、および拡散防止膜形成工程をこの順で行うことにより、２層目の配線構造を有する半導体装置を製造することができる。なお、以下には、２層目の配線構造を有する半導体装置について説明するが、上記絶縁膜積層工程〜拡散防止膜形成工程を繰り返すことによって、所望の数の層構造を有する半導体装置を形成し得ることは、当業者であれば容易に理解するであろう。

まず、図８（ａ）に示すように、実施の形態１にて説明した製造方法によって製造される半導体装置の拡散防止膜１６上に、多孔質層間絶縁膜２０が形成される。上記多孔質層間絶縁膜２０は低誘電率の絶縁膜であればよく、特に限定されない。例えば、ＳｉＯＣＨ膜またはＳｉＯＣ膜であることが好ましい。上記多孔質層間絶縁膜２０の厚さも特に限定されないが、２００ｎｍ〜５００ｎｍであることが好ましい。

また、上記多孔質層間絶縁膜２０は、プラズマＣＶＤ法によって形成される、非多孔質の層間絶縁膜であるＳｉＯ_２膜、ＳｉＯＦ膜（またはＦＳＧ膜）またはＳｉＯＣＨ膜であってもよい。この場合、上記多孔質層間絶縁膜２０の厚さは特に限定されないが、２００ｎｍ〜５００ｎｍであることが好ましい。上記多孔質層間絶縁膜２０の形成方法も特に限定されず、適宜公知の方法を用いて形成することができる。例えば、ＭＳＱなどに代表されるシロキサン系材料や、それに添加材を添加した材料を、拡散防止膜１６上に塗布した後、例えば、以下の１）〜３）の方法のいずれかによって多孔質膜を成膜することができる。１）４００℃までの温度にてベーク処理を行う方法、２）紫外線を照射する方法、３）電子線を照射する方法。また、ＭＳＱなどに代表されるシロキサン系材料に、ＴＭＣＴＳ等の低誘電率膜の形成に用いられる有機ソースとメチルなどを含む有機性の添加材を加えた後、当該材料を用いてプラズマＣＶＤ法によって成膜することにより、多孔質層間絶縁膜２０を形成することもできる。

上記多孔質層間絶縁膜２０上には、更に、ＳｉＯ_２膜（シリコン酸化膜）２１が形成される。上記ＳｉＯ_２膜２１の形成方法は特に限定されず、適宜公知の方法を用いて形成することができる。例えば、Ｐ−ＣＶＤ法（プラズマＣＶＤ法）またはＳＯＧ（塗布）などによって形成することができる。このＳｉＯ_２膜２１は、後述の表面層除去工程でエッチングされ、その結果、５０〜１００ｎｍの範囲の膜厚となればよいので、研磨除去のマージンを考慮して１００〜４００ｎｍの範囲内で形成されることがより好ましい。

次いで、図８（ｂ）に示すように、リソグラフィー工程の後、レジストをマスクとして用いたドライエッチによって、多孔質層間絶縁膜２０およびＳｉＯ_２膜２１に、後述する導電体材料配線２５を形成するための配線溝２８、および当該導電体材料配線２５と上記導電体材料配線１５とを接続するための接続配線２７を形成するための接続孔２９が形成される。この後、拡散防止膜１６をドライエッチによって開口する。なお、このとき、上記エッチングによって、Ｃ（炭素）やＦ（フッ素）などを含有する副生成物（ポリマーなど）が産出される。当該副生成物は、以後の工程において好ましくない影響を及ぼす場合がある。したがって、本実施形態では、上記副生成物は除去されることが好ましい。除去方法としては特に限定されないが、アッシング法よって行われることが好ましい。また、上記アッシング法に用いられる気体も特に限定されないが、Ａｒ、Ｘｅ、Ｎｅ、Ｈｅ、または少なくともこれらの２種類のガスからなる混合ガスであることが好ましい。また、上記気体としてＨ_２を用いることもできる。このような気体は半導体基板などと反応することがないので、半導体基板などを劣化させることなく副生成物を除去することができる。なお、上記気体のみでは、副生成物を十分に除去できない場合には、更に薬液を用いた処理によって副生成物を除去することができる。

次に、図８（ｂ）に示す構造において、上記配線溝２８および接続孔２９の内壁となる多孔質層間絶縁膜２０の表面に存在する多孔を誘電体材料にて埋め込む誘電体埋込工程を実施する。図９（ａ）〜（ｃ）は、誘電体埋込工程に相当する、図２に示す誘電体膜形成工程および誘電体膜エッチバック工程を、半導体装置の断面構造に基づいて概略説明する工程図である。

まず、図９（ａ）に示すように、上記配線溝２８および接続孔２９の内面、ならびにＳｉＯ_２膜２１の表面上に、サイドウォール２２ａの前駆膜である炭素含有膜２２が形成される（誘電体膜形成工程）。上記炭素含有膜２２は特に限定されず、１）Ｃｕの拡散防止効果を有する、２）誘電率が低い、３）膜厚均一性、膜厚制御性および被覆性に優れている、および４）Ａｒなどのバイアススパッタエッチによって除去できる、という性質を備えたものであればよい。炭素含有膜２２は、１）Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、炭素含有膜２２は、Ｏ（酸素）を含まないことが好ましい。炭素含有膜２２がＯ（酸素）を含めば、当該Ｏ（酸素）が、多孔質層間絶縁膜２０中に拡散して当該多孔質層間絶縁膜２０を酸化する恐れがあるので、炭素含有膜２２は、Ｏ（酸素）を含まないことが好ましい。例えば、炭素含有膜２２として、ＳｉＣ膜、ＳｉＣＨ膜、ＳｉＣＮ膜などを用いることができる。ＳｉＣ膜およびＳｉＣＨ膜は誘電率が４．０〜４．５であって、誘電率が７であるＰ−ＳｉＮ膜と比較して配線間容量の上昇を防ぐことができ、その結果、ＲＣ配線遅延を抑制することができる。また、ＳｉＣＮ膜は誘電率が５．２〜５．８であって、ＳｉＣ膜およびＳｉＣＨ膜と比較して誘電率が高くなり、配線間容量の上昇を防ぐ効果は低くなるが、本実施の形態において炭素含有膜２２として用いることができる。

上記炭素含有膜２２は、プラズマＣＶＤ法、またはスパッタリング法によって形成される。例えば、酸素を含まない有機ソースガス（例えば、ＴＭＳとＨ_２、無機のＳｉＨ_４とＣＦ_４、またはＣ_２Ｆ_６のＣ_ＸＦ_Ｙ系ガス）を用いたプラズマＣＶＤ法によって形成され得る。更に具体的には、例えば、Ｈ_２またはＮＨ_３を含むプラズマ処理によって上記配線溝内部の還元処理を実施した後、酸素を含まないソースガスとＮＨ_３とを導入したＣＶＤ装置にてＳｉＣＮ膜を形成することができる。

プラズマＣＶＤ法によって炭素含有膜２２を形成する場合、膜の形成温度は特に限定されないが、１００℃〜４００℃の条件下にて形成することが好ましい。また、スパッタリング法によって炭素含有膜２２を形成する場合も、膜の形成温度は特に限定されないが、２５℃〜３００℃の条件下にて形成することが好ましい。上記温度条件下において炭素含有膜２２を形成することによって、アモルファス状態の炭素含有膜２２を、配線溝や接続孔内部などに形成することができる。炭素含有膜２２が多結晶状態であるよりもアモルファス状態である方が、配線溝および接続孔の側面にある凹部の中にまで炭素含有膜２２が形成される。その結果、配線溝および接続孔の側面の凹部を十分に被覆することができる。プラズマＣＶＤ法またはスパッタリング法によって炭素含有膜２２を形成する場合に、上記温度範囲よりも高い温度にて形成すれば、膜中ストレスが高くなることや、多結晶化が進むことによって、炭素含有膜２２の表面の凹凸が大きくなる。逆に上記温度範囲よりも低い温度にて炭素含有膜２２を形成すれば、炭素含有膜２２の安定性が低下し、その結果、当該炭素含有膜２２による配線溝および接続孔内部などの被覆性が劣化する。したがって、上記温度範囲において炭素含有膜２２を形成することが好ましい。

ここで、上記炭素含有膜２２の厚さは特に限定されないが、前述したようにサイドウォール２２ａ（誘電体膜）表面の凹凸の段差は５ｎｍ以下となっていることが好ましく、具体的な膜厚は１０ｎｍ以下となっていることが好ましい。そこで、次の誘電体膜エッチバック工程による膜厚の減少を考慮すれば、炭素含有膜２２の厚さは１ｎｍ〜３０ｎｍであることが好ましく、１ｎｍ〜１０ｎｍであることがより好ましく、８ｎｍであることが最も好ましい。炭素含有膜２２の厚さが１ｎｍよりも薄くなれば配線溝２８および接続孔２９内の凹部が十分に被覆されないために、後の工程にて形成されるバリアメタル膜２４の厚さが十分には得られず、導電性材料（例えばＣｕ）の多孔質層間絶縁膜２０中への拡散を防止することができない。一方、炭素含有膜２２の厚さが３０ｎｍよりも厚くなれば、後の工程にて、接続孔２９の底面に形成された炭素含有膜２２をエッチングにて除去しようとした場合、エッチングの制御が困難になる。その結果、接続孔２９の底面に炭素含有膜２２が残存してしまい、後に形成される接続配線２７および導電体材料配線２５の幅が狭くなって配線抵抗が上昇してしまう。

以上のような炭素含有膜２２を形成するためには、膜厚および均一性制御が原子レベルで制御できる成膜装置を用いて成膜することが好ましい。

次いで、図９（ｂ）に示すように、不活性ガス２３を用いたバイアススパッタ法によって、上記炭素含有膜２２に対してエッチバック処理が行われる。上記エッチバック処理は、例えば、バリアメタル成膜装置であるスパッタ装置内の逆スパッタチャンバー内にて行うことができる。不活性ガス２３としては、周期表０族の希ガスを少なくとも１種含むことが好ましい。例えば、不活性ガス２３としては、Ａｒ、Ｈｅ、ＸｅまたはＮｅの少なくとも一つを含んでいればよい。また、エッチバックされる炭素含有膜２２の厚さは特に限定されないが、配線溝および接続孔の底面上、ならびにＳｉＯ_２膜２１の表面上に形成された炭素含有膜２２が除去され、かつ上記配線溝２８および配線孔２９の側面上に形成された炭素含有膜２２が配線溝２８の側面を覆って残存するようにエッチバックすればよい。例えば、ＳｉやＣを含む炭素含有膜１２のＡｒによるスパッタ除去レートから換算して１ｎｍ〜３０ｎｍの範囲で除去することが好ましい。

このようにして、図９（ｃ）に示すように、配線溝２８および接続孔２９の側面を覆うように残された炭素含有膜２２によってサイドウォール２２ａが形成される。上記サイドウォール２２ａの厚さは特に限定されず、配線溝２８および接続孔２９の側面にある凹部の中にまで炭素含有膜２２が形成されて、配線溝の内面の凹凸が解消されて平坦となっていれば、サイドウォールの厚さに依存せず、同等の効果を得ることができる。

このようにして、配線溝２８および接続孔２９を含む構造の表面に誘電体膜を形成してエッチバックすることにより、誘電体埋込工程が実施される。なお、上述した誘電体埋込工程の具体例は、上記の工程例に限定されないことは言うまでもない。

次いで、図１０（ａ）に示すように、配線溝２８および接続孔２９の内面上、およびＳｉＯ_２膜２１の表面上に、バリアメタル膜２４が形成される（バリアメタル形成工程）。上記バリアメタル膜２４の形成方法は特に限定されず、適宜公知の形成方法を用いることができる。例えばスパッタ法やＣＶＤ法によって形成することができる。また、上記バリアメタル膜２４の材料も特に限定されず、適宜公知の材料によって形成することができる。例えば、バリアメタル膜２４は、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）の積層膜として形成することができる。また、上記バリアメタル膜２４の厚さも特に限定されないが、１０ｎｍ〜５０ｎｍであることが好ましい。

なお、上記バリアメタル形成工程と、その前段の誘電体膜エッチバック工程とにおいて、工程を実施する雰囲気に酸素が存在すれば、溝埋込型配線を酸化し、その結果、当該溝埋込型配線の抵抗を上昇させるという悪影響を及ぼす可能性がある。したがって、上記誘電体膜エッチバック工程とバリアメタル形成工程とは、連続して無酸素雰囲気下にて行われることが好ましい。上記工程を無酸素雰囲気下で行う方法は、特に限定されず、適宜公知の方法を用いて行うことができる。例えば、真空ポンプを有するトランスファーチャンバによって、上記工程を無酸素雰囲気下にて行うことができる。

次いで、図１０（ｂ）に示すように、不活性ガス２３を用いたバイアススパッタ法によって、上記バリアメタル膜２４に対してエッチバック処理が行われる。上記エッチバック処理は、例えば、バリアメタル成膜装置であるスパッタ装置内の逆スパッタチャンバー内にて行うことができる。不活性ガス２３としては、周期表０族の希ガスを少なくとも１種含むことが好ましい。例えば、不活性ガス２３としては、Ａｒ、Ｈｅ、ＸｅまたはＮｅの少なくとも一つを含んでいればよい。また、エッチバックされるバリアメタル膜２４の厚さは特に限定されないが、配線溝および接続孔の底面上、ならびにＳｉＯ_２膜２１の表面であって多孔質層間絶縁膜２０と反対側の面上に形成されたバリアメタル膜２４が除去され、かつ上記配線溝および配線孔の側面上に形成されたバリアメタル膜２４が配線溝および接続孔の側面を覆って残存するようにエッチバックすればよい。

次いで、接続孔２９および配線溝２８内に、それぞれ接続配線２７、導電体材料配線２５が形成される（配線形成工程）。図１１（ａ）に示すように、配線形成工程では、まず、配線溝２８および接続孔２９内を含むバリアメタル膜２４上に導電体材料配線２５となる前駆配線層２５ａが形成される。上記前駆配線層２５ａの材料としては特に限定されず、適宜公知の材料を用いることができる。例えば、銅（Ｃｕ）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ａｕ（金）またはＡｇ（銀）などを用いることが好ましい。これらを前駆動配線層２５ａの材料として用いれば、導電体材料配線２５の電気抵抗を低くすることができる。上述したように、信号遅延は、配線抵抗と、配線間の絶縁膜によって形成される配線間容量によって影響を受ける。半導体装置の微細化が進むと配線間が狭くなり、それに伴って配線間容量が増大する。このとき前駆動配線層２５ａの材料として上記構成を選択すれば、配線抵抗を低くすることができる。その結果、信号遅延を低く抑えることができる。上記前駆配線層２５ａの形成方法は特に限定されないが、例えば、導電性材料としてＣｕを用いる場合には、スパッタ法によってＣｕのシード膜を形成し（シード膜形成工程）、当該シード膜を電解メッキ法によって配線溝２８および接続孔２９内に埋め込むことによって前駆配線層２５ａが形成される。

次いで、図１１（ｂ）に示すように、ＳｉＯ_２膜２１が表面に露出し、かつ導電体材料配線２５が所望の高さに至るまで研磨処理が行われる（表面層除去工程）。上記研磨処理の方法は特に限定されず、適宜公知の方法によって行うことができる。例えば、ＣＭＰ（化学機械研磨装置）によって行うことができる。また、上記研磨処理の後、導電体材料配線２５の表面を洗浄して、ＣＭＰ処理などによって付着した不純物を除去することが好ましい。

次いで、図１１（ｃ）に示すように、まず、上記導電体材料配線２５表面に対して還元処理が行われる（配線表面還元工程）。上記還元処理の方法は特に限定されないが、例えば、ＣＶＤ装置内にて、Ｈ_２またはＮＨ_３を含むガスによって還元処理が行われることが好ましい。上記還元処理の後、導電体材料配線２５上およびＳｉＯ_２膜２１上に、拡散防止膜２６が形成される（拡散防止膜形成工程）。上記拡散防止膜２６は、１）Ｃ（炭素）、Ｓｉ（珪素）およびＨ（水素）を含有する膜、または２）Ｃ（炭素）、Ｓｉ（珪素）、Ｈ（水素）およびＮ（窒素）を含有する膜、であることが好ましい。このとき、拡散防止膜２６は、Ｏ（酸素）を含まないことが好ましい。例えば、ＳｉＣ膜、ＳｉＣＮ膜、これらの膜とＳｉＣＯ膜の積層膜、またはＳｉＣＨ膜であることが好ましい。上記拡散防止膜２６として、ＳｉＣ膜、ＳｉＣＮ膜およびＳｉＣＯ膜の積層膜を用いる場合には、ＳｉＣＯ膜が導電体材料配線２５と接することがないように積層することが好ましい。つまり、導電体材料配線２５と直接接する側には、ＳｉＣ膜またはＳｉＣＮ膜を形成すればよい。上記拡散防止膜２６の形成方法も特に限定されず、例えば、プラズマＣＶＤ法によって形成することができる。上記拡散防止膜２６の膜厚も特に限定されないが、５ｎｍ〜５０ｎｍであることが好ましい。

以上説明したように、本実施の形態の半導体装置では、接続配線２７によって、導電体材料配線１５と導電体材料配線２５とが接続されている。そして、図１２に示すように、上記接続配線２７を形成している接続孔の表面にも、多孔質層間絶縁膜２０上にサイドウォール２２ａおよびバリアメタル膜２４が形成されている。本実施形態の半導体装置の製造方法にてサイドウォール２２ａおよびバリアメタル膜２４を形成すれば、ビア開口部の縮小を抑制することが出来るので、接続配線２７の抵抗上昇を防止することができる。つまり、ビアを開口後に、多孔質層間絶縁膜２０表面の凹部を埋め込むのに必要な最小限の膜厚の炭素含有膜（例えば、１０ｎｍ以下）を形成するため、ビア開口部の縮小は最低限に抑制できるので、接続配線２７の抵抗上昇を防止することができる。またスパッタエッチによって炭素含有膜表面の凹凸の段差を小さく（例えば５ｎｍ以下）にすることにより配線抵抗上昇を更に抑制できる。また、バリアメタル形成装置内でスパッタエッチを行えば、エッチ量が少ないため、チャンバー内への負担が少ない。また、本実施の形態の製造方法では、バリアメタル膜形成後、ビア底部のバリアメタル膜はスパッタによって除去されるため、ビア底部に位置するサイドウォール２２ａおよびバリアメタル膜２４には境界が生じない。その結果、接続抵抗の上昇のみならず、ストレスマイグレーションおよびエレクトロマイグレーションを防ぐことが可能になる。

なお本発明は、以上説示した各構成に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

以上のように、本発明では、炭素含有膜を用いることによって膜厚が均一なバリアメタル膜を形成することができる。そのため、本発明は半導体装置やその部品を製造する分野に利用することができる。

本発明の半導体装置の実施の一形態を示す断面図である。 本発明の半導体装置の製造方法における各工程を示すフローチャートである。 （ａ）〜（ｃ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 （ａ）〜（ｃ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 本発明の半導体装置の製造方法によって形成される炭素含有膜近傍の断面図である。 本発明の半導体装置の他の実施の一形態を示す断面図である。 （ａ）（ｂ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 （ａ）〜（ｃ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 （ａ）（ｂ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 （ａ）〜（ｃ）は、上記半導体装置の製造方法における各工程を示すものであって、上記各工程における半導体装置の断面図である。 本発明の半導体装置の製造方法によって形成される炭素含有膜近傍の断面図である。 従来の半導体装置を示す断面図である。 従来の他の半導体装置を示す断面図である。 従来のさらに他の半導体装置を示す断面図である。 従来のさらに他の半導体装置を示す断面図である。

符号の説明

１ 半導体基板
５ 多孔質絶縁膜
６ 接続孔
１０・２０ 多孔質層間絶縁膜
１１・２１ ＳｉＯ_２膜（シリコン酸化膜）
１２・２２ 炭素含有膜
１３・２３ 不活性ガス
１４・２４ バリアメタル膜
１５・２５ 導電体材料配線
１６・２６ 拡散防止膜

Claims (33)

1. 半導体基板上に形成される半導体素子と、半導体素子上に積層される複数の絶縁膜と、複数の絶縁膜内に埋め込まれた状態で形成され半導体素子を電気的に接続する埋込配線とを備えており、さらに、上記複数の絶縁膜には多孔質絶縁膜が含まれるとともに、上記埋込配線には、少なくとも多孔質絶縁膜に形成される配線溝に配線材料を埋め込んで形成される溝埋込型配線が含まれている半導体装置の製造方法において、
   上記配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込む誘電体埋込工程と、
   当該誘電体埋込工程の後に、無酸素雰囲気下で配線溝の内壁にバリアメタル層を形成するバリアメタル形成工程とを含むことを特徴とする半導体装置の製造方法。
2. 上記誘電体埋込工程は、少なくとも配線溝の内壁に誘電体膜（炭素含有膜）を形成する誘電体膜形成工程と、形成された誘電体膜をエッチバックして膜厚を減少させる誘電体膜エッチバック工程との２つの工程を含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。
3. さらに誘電体膜エッチバック工程とバリアメタル形成工程とは連続して無酸素雰囲気下で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 上記誘電体膜形成工程では、配線溝を含む絶縁膜表面全体に誘電体膜を積層するとともに、
   上記誘電体膜エッチバック工程では、絶縁膜表面の誘電体膜が除去され、かつ、配線溝の内壁には誘電体膜（サイドウォール）が残存するようにエッチバック処理を行うことを特徴とする請求項２または３に記載の半導体装置の製造方法。
5. 上記配線溝の内壁に残存する誘電体膜の膜厚を１０ｎｍ以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 上記誘電体膜形成工程で積層される誘電体膜は、１ｎｍ〜１０ｎｍの範囲内の膜厚を有していることを特徴とする請求項２ないし５の何れか１項に記載の半導体装置の製造方法。
7. 上記誘電体膜エッチバック工程では、形成された誘電体膜の膜厚を１ｎｍ〜３０ｎｍの範囲内で除去することを特徴とする請求項２ないし６の何れか１項に記載の半導体装置の製造方法。
8. 上記誘電体膜エッチバック工程は、周期表０族の希ガスを少なくとも１種含む不活性雰囲気で行われることを特徴とする請求項２ないし７の何れか１項に記載の半導体装置の製造方法。
9. 上記不活性雰囲気に用いられる希ガスは、アルゴン（Ａｒ）、キセノン（Ｘｅ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）の群から選択される少なくとも１種であることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 上記誘電体膜エッチバック工程では、エッチバック後の誘電体膜表面における凹凸の段差が５ｎｍ以下となるように、上記誘電体膜がエッチバックされることを特徴とする１ないし９の何れか１項に記載の半導体装置の製造方法。
11. さらに、少なくともエッチングを行うことで上記配線溝を形成する配線溝形成工程と、
    上記エッチングにより配線溝の内壁に堆積した副生成物を、誘電体埋込工程の前に除去する副生成物除去工程とを含むことを特徴とする請求項１ないし１０の何れか１項に記載の半導体装置の製造方法。
12. 上記誘電体材料は、アモルファス状態で配線溝の内壁に形成されることを特徴とする請求項１ないし１１の何れか１項に記載の半導体装置の製造方法。
13. さらに、バリアメタル形成工程の後に、配線溝に配線材料を埋め込んで溝埋込型配線を形成する配線形成工程を含むことを特徴とする請求項１ないし１２の何れか１項に記載の半導体装置の製造方法。
14. 上記配線形成工程は、バリアメタル層の上に配線材料のシード膜を形成するシード膜形成工程と、絶縁膜表面のシード膜およびバリアメタル層を除去して絶縁層表面を露出させ、かつ、配線溝に埋め込まれた配線材料を残存させることで溝埋込型配線を形成する表面層除去工程との２つの工程を含んでいることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. さらに、配線形成工程の後に、溝埋込型配線および露出する絶縁層表面を覆うように、配線材料の拡散を防止する拡散防止膜を形成する拡散防止膜形成工程を含むことを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
16. 上記誘電体材料および拡散防止膜の少なくとも一方として、炭素（Ｃ）を含み酸素を含まない材料が用いられることを特徴とする請求項１ないし１５の何れか１項に記載の半導体装置の製造方法。
17. 上記誘電体材料には、さらにシリコン（Ｓｉ）が含まれることを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 上記誘電体材料には、さらに水素（Ｈ）および窒素（Ｎ）の少なくとも一方が含まれることを特徴とする請求項１６または１７記載の半導体装置の製造方法。
19. 上記配線材料として銅が用いられることを特徴とする請求項１ないし１８の何れか１項に記載の半導体装置の製造方法。
20. 上記埋込配線には、溝埋込型配線と半導体素子とを接続する接続プラグが含まれているとともに、
    さらに、基板上に形成された半導体素子を覆うように基板表面に非多孔質絶縁膜を積層する非多孔質絶縁膜形成工程と、
    当該非多孔質絶縁膜に上記半導体素子を電気的に接続するための接続孔を形成する接続孔形成工程と、
    当該接続孔に配線材料を埋め込む接続プラグ形成工程とを含むことを特徴とする請求項１ないし１９の何れか１項に記載の半導体装置の製造方法。
21. さらに、接続プラグ形成工程の後に、非多孔質絶縁膜の上に多孔質絶縁膜およびシリコン系酸化膜をこの順で積層する絶縁膜積層工程と、
    積層された多孔質絶縁膜およびシリコン系酸化膜に対して配線溝を形成する配線溝形成工程とを含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
22. 上記シリコン系酸化膜として、ＳｉＯ₂、ＳｉＯＦ、ＳｉＣＯＨの少なくとも何れかが用いられることを特徴とする請求項２１に記載の半導体装置の製造方法。
23. さらに、拡散防止膜形成工程の後に、非多孔質絶縁膜形成工程から配線形成工程を少なくとも１回繰り返すことにより、基板の上下方向に互いに接続する複数の溝埋込型配線を形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
24. 先に形成された溝埋込型配線の表面を還元処理する配線表面還元工程を含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
25. 上記配線表面還元工程では、アンモニア（ＮＨ₃）または水素（Ｈ₂）を含む還元性ガスを用いることを特徴とする請求項２４に記載の半導体装置の製造方法。
26. 半導体基板上に形成される半導体素子と、
    上記半導体素子上に積層される複数の絶縁膜と、
    上記複数の絶縁膜内に埋め込まれた状態で形成され、半導体素子を電気的に接続する埋込配線とを備えており、
    上記複数の絶縁膜には多孔質絶縁膜が含まれるとともに、上記埋込配線には、少なくとも多孔質絶縁膜に形成される配線溝に配線材料を埋め込んで形成される溝埋込型配線が含まれている半導体装置において、
    上記配線溝の内壁となる多孔質絶縁膜表面の多孔を誘電体材料で埋め込んで誘電体膜が形成されているとともに、
    上記誘電体膜上にバリアメタル層が形成されていることを特徴とする半導体装置。
27. 上記誘電体膜の膜厚が１０ｎｍ以下であることを特徴とする請求項２６に記載の半導体装置。
28. 上記誘電体膜表面の凹凸の段差が５ｎｍ以下であることを特徴とする請求項２６または２７に記載の半導体装置。
29. 上記誘電体膜は、アモルファス状態で形成されることを特徴とする請求項２６〜２８の何れか１項に記載の半導体装置。
30. 上記誘電体材料は、炭素（Ｃ）を含み酸素を含まない材料であることを特徴とする請求項２６〜２９の何れか１項に記載の半導体装置。
31. 上記誘電体材料には、さらにシリコン（Ｓｉ）が含まれることを特徴とする請求項３０に記載の半導体装置。
32. 上記誘電体材料には、さらに水素（Ｈ）および窒素（Ｎ）の少なくとも一方が含まれることを特徴とする請求項３０または３１に記載の半導体装置。
33. 上記配線材料として銅が用いられることを特徴とする請求項２６〜３２の何れか１項に記載の半導体装置。

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