JP2004241759A - 半導体素子の金属配線形成方法 - Google Patents
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Abstract
【課題】 層間絶縁膜の内に設けられたトレンチの側壁にスペーサーを形成することにより層間絶縁膜の脆弱な機械的な特性を補完し、層間絶縁膜が腐食し或いは金属配線がディッシングされる現象を抑制可能な半導体素子の金属配線形成方法を提供する。
【解決手段】 半導体基板の上にビアプラグ１０６を形成する段階と、ビアプラグが形成された半導体基板の上に層間絶縁膜１０８を形成する段階と、層間絶縁膜をパターニングし、ビアプラグに連結される上部配線形成のためのトレンチを形成する段階と、トレンチが形成された半導体基板の上に、層間絶縁膜より機械的なストレスに強い特性を有するスペーサー用の絶縁膜を蒸着する段階と、スペーサー用の絶縁膜を異方性ドライエッチングしてトレンチの側壁にスペーサー１１０を形成する段階と、トレンチを導電物質で埋め込んで金属配線１１６を形成する段階とを含む。
【選択図】図５
【解決手段】 半導体基板の上にビアプラグ１０６を形成する段階と、ビアプラグが形成された半導体基板の上に層間絶縁膜１０８を形成する段階と、層間絶縁膜をパターニングし、ビアプラグに連結される上部配線形成のためのトレンチを形成する段階と、トレンチが形成された半導体基板の上に、層間絶縁膜より機械的なストレスに強い特性を有するスペーサー用の絶縁膜を蒸着する段階と、スペーサー用の絶縁膜を異方性ドライエッチングしてトレンチの側壁にスペーサー１１０を形成する段階と、トレンチを導電物質で埋め込んで金属配線１１６を形成する段階とを含む。
【選択図】図５
Description
本発明は、半導体素子の製造方法に係り、さらに詳しくは、層間絶縁膜の内に設けられたトレンチの側壁にスペーサーを形成することにより層間絶縁膜の脆弱な機械的な特性を補完し、層間絶縁膜が腐食し或いは金属配線がディッシング(dishing)される現像を抑制することが可能な半導体素子の金属配線形成方法に関する。
半導体素子のインダクター(Inductor)は、配線の厚さが厚く、配線と配線間の間隔が狭い。このように薄膜厚さが厚くて配線間隔が狭いため、金属配線形成工程としてのＣＭＰ(Chemical Mechanical Polishing)工程中に層間絶縁膜が割れるという問題が生ずる。このような問題は、層間絶縁膜として低誘電率の酸化膜を使用する場合にさらに激しい。一般に、層間絶縁膜として用いられる低誘電酸化膜は、多孔性であり、炭素含量が高くて機械的ストレス (mechanical stress)に脆弱である。特に、このような脆弱な機械的特性は配線の厚さが厚くなるにつれてさらに激しく現れる。ところが、高いクォリティーファクタ(Quality factor：Ｑ)を得るためには、低誘電酸化膜を使用しなければならない。また、金属配線形成工程の一部であるＣＭＰ工程中に酸化膜が腐食する問題、及び金属配線がディッシングされる問題が誘発される。
このように層間絶縁膜として低誘電酸化膜を使用することにより現れる脆弱な機械的特性、酸化膜の腐食、金属配線のディッシングなどといった問題を改善する必要がある。
従って、本発明は、かかる問題点を解決するためのもので、その目的は、層間絶縁膜の内に設けられたトレンチの側壁にスペーサーを形成することにより層間絶縁膜の脆弱な機械的な特性を補完し、層間絶縁膜が腐食し或いは金属配線がディッシングされる現象を抑制することが可能な半導体素子の金属配線形成方法を提供することにある。
上記目的を達成するために、本発明は、半導体基板の上にビアプラグを形成する段階と、前記ビアプラグが形成された半導体基板の上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパターニングし、前記ビアプラグに連結される上部配線形成のためのトレンチを形成する段階と、前記トレンチが形成された半導体基板上に、前記層間絶縁膜より機械的ストレスに強い特性を有するスペーサー用の絶縁膜を蒸着する段階と、前記スペーサー用の絶縁膜を異方性ドライエッチングして前記トレンチの側壁にスペーサーを形成する段階と、前記トレンチを導電物質で埋め込んで金属配線を形成する段階とを含むことを特徴とする半導体素子の金属配線形成方法を提供する。
前記スペーサー用の絶縁膜は、前記層間絶縁膜より機械的強度が大きく且つ金属拡散防止膜として使用できるＳｉ3Ｎ4膜又はＳｉＣ膜を使用することが好ましい。前記スペーサー用の絶縁膜は、温度２００〜４５０℃、圧力０.０１〜５００ｔｏｒｒ程度の範囲でＰＥ−ＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法によって蒸着することが好ましい。前記スペーサー用の絶縁膜は５０Å〜１５００Å程度の厚さに蒸着することが好ましい。
前記異方性ドライエッチングとしては反応性イオンエッチング(Reactive Ion Etching)を使用することができる。
本発明に係る半導体素子の金属配線形成方法によれば、Ｓｉ3Ｎ4膜のような機械的強度の強い物質を層間絶縁膜のスペーサーとして使用し、ＣＭＰ工程によって低誘誘電膜の低い機械的強度を補充することにより、層間絶縁膜の割れ現象発生とＣＭＰ工程による酸化膜の腐食 (erosion)発生を最少化することができる。また、このようなスペーサー用の絶縁膜は後続の熱処理工程においてＣｕ原子の拡散を抑制し、素子の配線信頼性を向上させることができる。
また、本発明によれば、金属配線のディッシングを最小化して高いクォリティーファクタＱ値を得ることができ、金属配線の物理的なフェールを最小化することができる。
また、トレンチ側壁のスペーサー酸化膜はＣｕインダクター配線においてＣｕ拡散防止膜のステップカバレージを向上させて拡散防止膜の特性を向上させることができる。
以下、添付する図面に基づいて本発明の好適な実施例を説明する。ところが、下記の実施例は当技術分野で通常の知識を有する者に本発明が十分理解されるように提供されるもので、様々な変形実施が可能である。本発明の範囲が下記の実施例に限定されるものではない。下記の説明で一つの層が他の層の上に存在すると記述されるとき、これは他の層の真上に存在することができ、その間に第３の層が介在されることもできる。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を示す。
図１ないし図６は本発明の好ましい実施例に係る半導体素子の金属配線形成方法を説明するために示す断面図である。
図１を参照すると、トランジスタ−（図示せず）などを含む半導体素子が形成された半導体基板１００を用意する。半導体基板１００の上に下部配線１０２を形成する。下部配線１０２はＣｕ膜、Ａｌ膜又はＷ膜などの導電膜で形成する。次に、前記下部配線１０２の上に第１層間絶縁膜１０４を形成する。第１層間絶縁膜１０４はＳＯＧ(Spin On Glass)膜、ＴＥＯＳ(Tetra Ethyl Orthod Silicate)膜、Ｆ−ＴＥＯＳ(Fluorine doped Tetra Ethyl Ortho Silicate)膜、ＰＳＧ(Phosphorus Silicate Glass)膜、ＢＰＳＧ(Boron Phosphorus Silicate Glass)膜などで形成する。第１層間絶縁膜１０４は３０００Å〜１０,０００Å程度の厚さにデザインルールによって蒸着して形成する。
第１層間絶縁膜１０４の上に、下部配線１０２を露出させるビアホールを定義する第１感光膜パターン（図示せず）を形成する。前記第１感光膜パターンをエッチングマスクとして第１層間絶縁膜１０４をエッチングしてビアホールを形成する。ビアホール形成のためのエッチングはＣ4Ｆ8又はＣ5Ｆ8ガスとＯ2ガス、Ｎ2ガス及びＡｒガスを使用する。具体的に、例えば１０〜４００ｍＴの圧力、１００〜３０００Ｗのソースパワー及び５００〜１８００Ｗのバイアスパワーの下で３〜２００ｓｃｃｍのＣ4Ｆ8又はＣ5Ｆ8ガス、５〜５００ｓｃｃｍのＯ2ガス、１０〜２０００ｓｃｃｍのＮ2ガス及び１００〜３０００ｓｃｃｍのＡｒガスを注入してエッチングすることができる。
前記ビアホールを導電物質で埋め込んでビアプラグ１０６を形成する。前記ビアプラグ１０６はＣｕ膜、Ｐｔ膜、Ａｕ膜、Ａｇ膜、Ａｌ膜またはＷ膜などで形成する。
図２を参照すると、ビアプラグ１０６及び第１層間絶縁膜１０４の上に第２層間絶縁膜１０８を形成する。第２層間絶縁膜１０８として低誘電酸化膜を使用する。例えば、第２層間絶縁膜１０８はＳＯＧ(Spin On Glass)膜、Ｆ−ＴＥＯＳ(Fluorine doped Tetra Ethyl Orthod Silicate)膜、ＣＯＤ(Carbon Doped Dielectric)膜または多孔性低誘電酸化膜などで形成する。第２層間絶縁膜１０８はクォリティーファクタＱを満足させるために０.５μｍ〜数十μｍ程度の厚さに蒸着する。
次に、半導体基板１００の上に、トレンチ１０９を定義する第２感光膜パターン（図示せず）を形成する。前記第２感光膜パターンをエッチングマスクとして第２層間絶縁膜１０８をエッチングし、ビアプラグ１０６を露出させるトレンチ１０９を形成する。具体的に、例えばＣ4Ｆ8、Ｏ2ガス、Ｎ2ガス又はＡｒガスを活性化したプラズマを用いて第２層間絶縁膜１０８をエッチングしてトレンチ１０９を形成する。一方、エッチング選択比に応じて第２層間絶縁膜１０８の下部にエッチング防止膜を形成し、トレンチ形成の際にエッチング停止層として使用することもできる。
図３を参照すると、トレンチ１０９が形成された結果物の上に段差に沿ってスペーサー用の絶縁膜を蒸着した後、異方性ドライエッチングしてトレンチの側壁にスペーサー１１０を形成する。前記スペーサー用の絶縁膜は第２層間絶縁膜１０８より機械的強度が大きく、金属拡散防止膜として使用できるＳｉ3Ｎ4膜またはＳｉＣ膜で形成する。低誘電率を有する第２層間絶縁膜１０８はＣＭＰ(Chemical Mechanical Polishing)のような機械的なストレスに脆弱なので、これを補完するために第２層間絶縁膜１０８の内に設けられたトレンチの側壁にスペーサー１１０を形成する。前記スペーサー陽絶縁膜は温度２００〜４５０℃、圧力０.０１〜５００ｔｏｒｒ程度の範囲でＰＥ−ＣＶＤ法によって蒸着することが好ましい。スペーサー用の絶縁膜は５０Å〜１５００Å程度の厚さに蒸着する。前記異方性ドライエッチングは反応性イオンエッチング法を使用する。
図４を参照すると、スペーサー１１０が形成された結果物上に段差に沿って拡散防止膜１１２を蒸着する。拡散防止膜１１２は１００〜１５００Å程度の厚さを蒸着する。拡散防止膜１１２は第２層間絶縁膜１０８との接着特性に優れ、後続の工程で形成される金属配線との接着特性に優れ、金属の拡散を防止することが可能なＴａ膜、Ｔｉ膜、ＴａＮ膜またはＴｉＮ膜などで形成することができる。
拡散防止膜１１２の上に銅シード層１１４を形成する。銅シード層１１４は５００Å〜２０００Å程度の厚さに形成する。
図５を参照すると、前記銅シード層１１４の上に電気メッキ法を用いてトレンチの内を銅膜１１６で埋め込む。銅膜１１６は第２層間絶縁膜１０８の厚さより厚く、例えば０.５μｍ〜数十μｍ程度の厚さに形成する。次に、アニーリング工程を行って銅膜１１６を緻密化させる。
ＣＭＰ工程を行って第２層間絶縁膜１０８上の銅膜１１６、銅シード層１１４及び拡散防止膜１１２を除去する。前記ＣＭＰ工程によって平坦化された上部配線が形成される。
図６を参照すると、上部配線が形成された結果物の上に第１パッシベーション膜１１８を形成する。第１パッシベーション膜１１８はＳｉ3Ｎ4膜またはＳｉＣ膜で形成し、５００〜１５００Å程度の厚さに形成する。次に、第１パッシベーション膜１１８の上に第２パッシベーション膜１２０を形成する。第２パッシベーション膜１２０は配線結合の為ＴＥＯＳ膜で形成し、１０００〜１００００Å程度の厚さに形成する。結合の方式が変わる場合、パッシベーション膜の厚さと構造が変わる可能性もある。
第２パッシベーション膜１２０及び第１パッシベーション膜１１８をパターニングしてパッド形成のための開口部（図示せず）を形成する。パッド形成のための開口部が形成された結果物上に段差に沿って拡散防止膜（図示せず）を蒸着する。前記拡散防止膜は１００〜１０００Å程度の厚さに蒸着する。前記拡散防止膜は金属配線との接着特性に優れ、パッドとして形成される金属の拡散を防止することが可能なＴａ膜、Ｔｉ膜、ＴａＮ膜またはＴｉＮ膜などで形成することができる。
前記拡散防止膜上に導電幕を蒸着し、パターニングしてパッド（図示せず）を形成する。前記パッドはＡｌ膜などの金属膜で形成することができる。
以上、本発明の好適な実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によって様々な変形が可能である。
１００ 半導体基板
１０２ 下部配線
１０４ 第１層間絶縁膜
１０６ ビアプラグ
１０８ 第２層間絶縁膜
１０９ トレンチ
１１０ スペーサー
１１２ 拡散防止膜
１１４ 銅シード層
１１６ 銅膜
１１８ 第１パッシベーション膜
１２０ 第２パッシベーション膜
１０２ 下部配線
１０４ 第１層間絶縁膜
１０６ ビアプラグ
１０８ 第２層間絶縁膜
１０９ トレンチ
１１０ スペーサー
１１２ 拡散防止膜
１１４ 銅シード層
１１６ 銅膜
１１８ 第１パッシベーション膜
１２０ 第２パッシベーション膜
Claims (8)
- 半導体基板の上にビアプラグを形成する段階と、
前記ビアプラグが形成された半導体基板の上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングし、前記ビアプラグに連結される上部配線形成のためのトレンチを形成する段階と、
前記トレンチが形成された半導体基板の上に、前記層間絶縁膜より機械的なストレスに強い特性を有するスペーサー用の絶縁膜を蒸着する段階と、
前記スペーサー用の絶縁膜を異方性ドライエッチングして前記トレンチの側壁にスペーサーを形成する段階と、
前記トレンチを導電物質で埋め込んで金属配線を形成する段階とを含んで構成されることを特徴とする半導体素子の金属配線形成方法。 - 前記スペーサー用の絶縁膜は、前記層間絶縁膜より機械的な強度が大きく、金属拡散防止膜として使用できるＳｉ3Ｎ4膜又はＳｉＣ膜を使用することを特徴とする請求項１記載の半導体素子の金属配線形成方法。
- 前記スペーサー用の絶縁膜は、温度２００〜４５０℃、圧力０.０１〜５００ｔｏｒｒ程度の範囲でＰＥ−ＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法によって蒸着することを特徴とする請求項２記載の半導体素子の金属配線形成方法。
- 前記スペーサー用の絶縁膜は５０Å〜１５００Å程度の厚さに蒸着することを特徴とする請求項１記載の半導体素子の金属配線形成方法。
- 前記異方性ドライエッチングは反応性イオンエッチング(Reactive Ion Etching)であることを特徴とする請求項１記載の半導体素子の金属配線形成方法。
- 前記層間絶縁膜は、低誘電率を有する酸化膜としてＳＯＧ(Spin On Glass)膜、Ｆ−ＴＥＯＳ(Fluorine doped Tetra Ethyl Ortho Silicate)膜、ＣＯＤ(Carbon Doped Dielectric)膜または多孔性低誘電酸化膜を使用することを特徴とする請求項１記載の半導体素子の金属配線形成方法。
- 前記ビアプラグを形成する段階は、
半導体基板の上に下部配線を形成する段階と、
前記下部配線が形成された半導体基板の上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜をパターニングし、前記下部配線に連結される上部配線形成のためのビアホールを形成する段階と、
前記ビアホールの内を導電物質で埋め込んでビアプラグを形成する段階とを含んでなることを特徴とする請求項１記載の半導体素子の金属配線形成方法。 - 前記金属配線を形成する段階は、
前記スペーサーが形成された半導体基板の段差に沿って拡散防止膜を蒸着する段階と、
前記拡散防止膜の上に銅シード層を蒸着する段階と、
前記銅シード層の上に電気メッキ法によって銅膜を形成して前記開口部を埋め込む段階と、
前記銅膜を平坦化して金属配線を形成する段階とを含んでなることを特徴とする請求項１記載の半導体素子の金属配線形成方法。
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