JP2007123546A - 半導体装置 - Google Patents

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Abstract

【課題】Ｃｕパッドからボンディング用パッドへの銅の滲出を防止する。
【解決手段】銅又は銅を主成分とする合金膜からなる最上層パッド１２とＡｌパッド１６との間に、Ｔｉバリア膜１５ａおよびＴｉＮバリア膜１５ｂを形成する。Ｔｉバリア膜１５ａの膜厚は、ＴｉＮバリア膜１５ｂの膜厚よりも大きくする。
【選択図】図５

Description

本発明は、Ｃｕ配線と導通するボンディング用のパッドを備えた半導体装置に関する。
近年、半導体装置の高速化及び微細化を実現するため、Ｃｕ配線プロセスが積極的に導入されてきている。Ｃｕ配線の一部でボンディング用のＣｕパッドを構成した場合には、該Ｃｕパッド上にアルミ配線（Ａｌパッド）を形成する。その場合に、Ｃｕパッド中の銅がＡｌパッドへ滲出すると、Ａｌパッドが腐食したり、不純物の混入によりＡｌが硬化（不純物硬化）するという不具合が発生していた。この銅の滲出は、ウェハプロセス終了後のウェハテストプロービング、ウェハダイシングおよびパッケージ組立時におけるワイヤボンディング工程やパッケージ封止工程等、Ａｌパッドが関係する工程において、Ａｌパッドに悪影響を与えることが懸念される。
以下、ＣｕパッドおよびＡｌパッドを備えた従来の半導体装置について、図面を参照しながら説明する（例えば、特許文献１を参照）。
図８（ａ）、（ｂ）は、従来の半導体装置の要部を示す断面図である。図８（ａ）、（ｂ）に示すように、従来の半導体装置は、シリコン基板１０１上の中間絶縁膜１０８に埋め込まれた接続銅ビア１１１と、接続銅ビア１１１の上方に形成され、絶縁保護膜１１５に埋め込まれたＡｌパッド１１３と、Ａｌパッド１１３と接続銅ビア１１１との間に形成されたＴａＮからなるバリアメタル１１２とを備えている。このような構成により、接続銅ビア１１１からの銅の拡散をバリアメタル１１２で阻止し、Ａｌパッドへ銅が混入するのを防止してボンディング性を向上させている。
また、従来の他の半導体装置として、ＣｕパッドとＡｌパッドとの間に、密着層又は拡散防止層としてバリアメタルを設け、銅とアルミとの反応を防止したり、Ｃｕパッドの酸化を防止するものがある（例えば、特許文献２〜４を参照）。
特開２００２−３５３２２１号公報 特開２００１−１５５１６号公報 特開２００５−１９４９３号公報 特開２００３−３１５７５号公報
しかしながら、Ａｌパッド形成後も３００℃以上の高温処理が行われる場合があり、この高温処理のため、上述した従来の半導体装置でも、Ａｌパッドへの銅の滲出を完全に抑えることができない。そのため、Ａｌパッドへ銅が滲出することにより、Ａｌパッドが腐食し、ワイヤボンド不着やパッケージ封止後のパッド信頼性低下を招くという問題があった。また、Ａｌパッドにおいて不純物硬化が生じ、プロービング時の接触抵抗異常による歩留まり低下や、ワイヤボンディング不良が発生するという問題もあった。
なお、従来において、ＡｌパッドとＣｕ配線と間のバリアメタルとしてどの材料が銅の滲出防止に効果的か等の詳細については一切開示されていない。
本発明は、上記問題に鑑みて、Ｃｕ配線からアルミニウム等のメタルパッドへの銅の滲出を防止して、メタルパッドを使用する工程の安定性を向上し、信頼性の高い半導体装置を提供することを目的とする。
上述した課題を解決するために、我々は銅の滲出を防止するバリアメタルについて種々の検討を行った結果、Ｔｉからなるバリア膜が最も銅の滲出を防止する効果を有することを見出した。
上記知見に基づき、本発明の第１態様の半導体装置は、半導体基板の上方に形成された銅を含む第１の配線と、第１の配線の上に形成されたＴｉからなる厚さ１００ｎｍ以上の第１のバリア膜と、第１のバリア膜の上に形成された第２の配線とを備える。
本発明の第１態様の半導体装置によると、Ｔｉからなる第１のバリア膜を１００ｎｍ以上の膜厚で形成しているため、第２の配線の形成後に高温の熱処理が行われる場合でも、銅の滲出を抑制することができる。したがって、第２の配線における不純物硬化が抑制され、プロービング時の接触抵抗異常による歩留まり低下を抑制することができる。また、第２の配線の上にワイヤボンディングを行う場合には、銅の滲出によるワイヤボンディング不良を防止することができる。また、第２の配線の材料が腐食するのを抑制することができるため、ワイヤボンド不着やパッケージ封止後のパッド信頼性低下を防止することができる。
本発明の第２態様の半導体装置は、半導体基板の上方に形成された銅を含む第１の配線と、第１の配線の上に形成されたＴｉからなる第１のバリア膜と、第１のバリア膜の上に形成され、第１のバリア膜よりも膜厚の小さいＴｉＮからなる第２のバリア膜と、第２のバリア膜の上に形成された第２の配線とを備える。
本発明の第２態様の半導体装置によると、第１のバリア膜および第２のバリア膜を形成しているため、第２の配線の形成後に高温の熱処理が行われる場合でも、下層の膜厚の大きなＴｉからなる第１のバリア膜により、より効果的に銅の滲出を抑制することができる。したがって、第２の配線における不純物硬化が抑制され、プロービング時の接触抵抗異常による歩留まり低下を抑制することができる。また、第２の配線の上にワイヤボンディングを行う場合に、ワイヤボンディング不良を防止することができる。また、第２の配線の材料が腐食するのを抑制することができるため、ワイヤボンド不着やパッケージ封止後のパッド信頼性低下を防止することができる。
また、本発明の第２態様の半導体装置によると、Ｔｉからなる第１のバリア膜と第２の配線との間にＴｉＮからなる第２のバリア膜を形成しているため、第１のバリア膜と第２の配線の材料との相互拡散反応を防止することもできる。したがって、バリア膜と第２の配線の密着性をさらに高めることができ、第２の配線の剥離を防止することができる。したがって、第２の配線の上にワイヤボンディングを行う場合の金ボール押し付け応力やワイヤルーピングコントロール時の引っ張り応力により、ワイヤボンディング不良や信頼性不良が発生するのを防止することができる。
本発明の第２態様の半導体装置において、第１のバリア膜の膜厚は１００ｎｍ以上であり、かつ第２のバリア膜の膜厚は１０ｎｍ以上であってもよい。この場合には、より確実に銅の滲出を抑制することができる。
本発明の第１態様および第２態様の半導体装置において、第２の配線はＡｌからなっていてもよい。この場合には、Ｔｉからなる第１のバリア膜との密着性が高くなる。
本発明の第１態様および第２態様の半導体装置において、第２の配線はボンディング用のパッドであってもよい。
以上のように本発明によれば、最上層のＣｕ配線上に、十分厚い膜厚を有するＴｉからなるバリア膜を設けることにより、Ｃｕ配線から上方のメタルパッドへの銅の滲出を防止し、信頼性の高い半導体装置を実現することができる。
（第１の実施形態）
以下では、本発明の第１の実施形態について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。なお、図１では、３層配線が形成されている例を示しており、拡散層及びトランジスタ構造の図示は省略している。
図１に示すように、本実施形態の半導体装置では、半導体素子（図示を省略する）が形成されたシリコンからなる半導体基板１の上には、シリコン酸化膜またはシリコン窒化膜等からなる第１絶縁膜２が形成されている。第１絶縁膜２の上には、シリコン酸化膜またはシリコン窒化膜等からなる第２絶縁膜３と、ＣｕまたはＣｕ合金からなる第１層配線４が形成されている。第２絶縁膜３および第１層配線４の上には、シリコン酸化膜またはシリコン窒化膜等からなる第３絶縁膜５と、Ｃｕ等からなり第１層配線４と接触する接続ビア６が形成されている。第３絶縁膜５および接続ビア６の上には、シリコン酸化膜またはシリコン窒化膜等からなる第４絶縁膜７と、接続ビア６と接触する第２層配線８が形成されている。第４絶縁膜７および第２層配線８の上には、シリコン酸化膜またはシリコン窒化膜等からなる第５絶縁膜９と、Ｃｕ等からなり第２層配線８と接触する接続ビア１０が形成されている。第５絶縁膜９および接続ビア１０の上には、第６絶縁膜１１と、ＣｕまたはＣｕ合金からなり接続ビア１０と接触する最上層パッド１２とが形成されている。第６絶縁膜１１および最上層パッド１２の上にはパッシベーション膜１３が形成され、パッシベーション膜１３には、最上層パッド１２の中心部の上に位置する部分を露出させる開口１４が形成されている。開口１４に露出する最上層パッド１２の上からその周囲のパッシベーション膜１３の上に亘る領域は、Ｔｉバリア膜１５により覆われている。Ｔｉバリア膜１５の上には、Ａｌパッド１６が形成されている。図示を省略するが、Ａｌパッド１６は、ＡｕやＡｌ等の細線からなるボンディングワイヤの先端に接続される。ボンディングワイヤは、外部回路、例えば、パッケージの電極端子等に接続される。なお、本実施形態では、配線層として、第１層配線４、第２層配線８および最上層パッド１２の３層配線を形成する場合について説明している。しかしながら、３層配線以外の多層配線にも本発明を適用することができるのは説明するまでもない。
次に、本実施形態の半導体装置の製造方法について、図２（ａ）〜（ｃ）を参照しながら説明する。図２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置の製造方法では、まず、半導体基板１の上に、第１絶縁膜２と、その上に位置する第２絶縁膜３および第１層配線４と、その上に位置する第３絶縁膜５およびＣｕ等からなる接続ビア６と、第４絶縁膜７および第２層配線８と、その上に位置する第５絶縁膜９およびＣｕ等からなる接続ビア１０と、その上に位置する第６絶縁膜１１およびＣｕからなる最上層パッド１２とを形成する。なお、これらの配線４、８および接続ビア６、１０は、ダマシン法等の埋め込み配線形成法を用いて形成される。
その後、第６絶縁膜１１および最上層パッド１２の上に、厚さ約１５０〜３００ｎｍからなり、例えばＳｉＮからなるパッシベーション膜１３を形成する。そして、パッシベーション膜１３の上にフォトレジストを形成してエッチングを行うことにより、パッシベーション膜１３のうち最上層パッド１２の上に位置する部分を除去して、開口１４を形成する。その後、フォトレジストを除去する（図２（ａ））。
次に、スパッタリング法を行うことにより、パッシベーション膜１３および開口１４に露出する最上層パッド１２の上に、厚さ１００ｎｍ以上のＴｉからなるＴｉバリア膜１５を形成する。その後、Ｔｉバリア膜１５の上にフォトレジストを形成し、Ｔｉバリア膜１５のうち不要な部分を除去して、Ｔｉバリア膜１５のうち最上層パッド１２と接する部分とその周囲に位置する部分を残す。その後、フォトレジストを除去する（図２（ｂ））。。Ｔｉバリア膜１５は、パッシベーション膜１３との密着性が非常に良好で、かつ銅の滲出を抑制する。
次に、スパッタリング法を行うことにより、Ｔｉバリア膜１５およびその周辺部におけるパッシベーション膜１３の上に、厚さ約１０００ｎｍのアルミ合金膜を形成する。その後、アルミ合金の上にフォトレジストを形成してＲＩＥ法を行うことにより、アルミ合金膜をパターニングする。これにより、Ｔｉバリア膜１５の上に、Ａｌパッド１６を形成する。その後、フォトレジストを除去する（図２（ｃ））。以上の工程により、本実施形態の半導体装置が形成される。
なお、上述の説明では、図２（ｂ）に示す工程でＴｉバリア膜１５に対するパターンニングを行った後に、図２（ｃ）に示す工程でＡｌパッド１６に対するパターンニングを行う場合について説明した。しかしながら、Ｔｉバリア膜１５およびアルミニウム合金膜を形成した後に、まとめてこれらの膜のパターンニングを行ってもよい
図３は、Ａｌパッド中の銅濃度とＡｌパッドの腐食発生との関係の実験結果を示すグラフ図である。図３に示すように、Ａｌパッド中の銅濃度が相対値で約０．１％以下であれば、パッド腐食はほぼ発生しないことが確認された。この事実を元に、パッド中の銅濃度が０．１％以下となるような構成を種々検討した。パッド中の銅濃度が０．１％以下となるためには、最上層パッド１２からの銅の拡散を防止する必要がある。
実験の結果、パッド中の銅濃度を０．１％以下に抑えることのできるバリア膜の膜厚は、１００ｎｍ以上であることが判明した。また、測定は４００℃の温度下で行った。
図４は、パッド中の銅濃度を０．１％以下に抑えることのできるバリア膜の膜厚を示すグラフ図である。図４は、Ｃｕ配線とＡｌパッドとの間に形成するバリア膜の膜厚を変化させた場合のＡｌパッド中の銅濃度を測定した結果を示している。このように、Ｔｉ膜の膜厚が１００ｎｍ以上であれば、パッド中の銅濃度を０．１％以下にすることができる。
また、Ａｌパッドを形成した後の熱処理として、トランジスタ特性改善のために行われる水素シンター処理が約４００℃、チップ最上層のパッシベーション膜の堆積温度が３９０℃、チップ最上層の樹脂保護膜（ポリベンゾオキサゾール（ＰＢＯ）膜）の硬化温度が３３０℃である場合に、パッド中の銅濃度が０．１％以下となる本構成にて十分銅滲出防止効果が認められることを実験により確認した。なお、パッド形成後の熱処理がこの例以外の場合であっても、銅の滲出を防止することができる。つまり、４００℃以上の温度では勿論のこと、４００℃以下の温度においても、銅がパッドへ滲出するのを効果的に防止することができる。一般的な高温処理を列挙すると、トランジスタ特性改善のために行われる水素シンター処理は４００〜４５０℃、チップ最上層のパッシベーション膜の堆積温度は３５０〜３５０℃、チップ最上層の樹脂保護膜の硬化温度は、ＰＢＯ膜の場合は３００〜３４０℃、ポリイミド膜の場合は３５０〜４００℃であるが、これらの温度範囲で熱処理を行っても、銅がパッドへ滲出するのを効果的に防止することができる。
本実施形態によると、Ｔｉバリア膜１５を１００ｎｍ以上の膜厚で形成しているため、Ａｌパッド１６の形成後に高温の熱処理が行われる場合でも、最上層パッド１２から銅が滲出するのを抑制することができる。したがって、Ａｌパッド１６における不純物硬化が抑制され、プロービング時の接触抵抗異常による歩留まり低下を抑制することができる。また、Ａｌパッド１６の上にワイヤボンディングを行う場合に、ワイヤボンディング不良を防止することができる。また、Ａｌパッド１６が腐食するのを抑制することができるため、ワイヤボンド不着やパッケージ封止後のパッド信頼性低下を防止することができる。
なお、本実施形態では、Ｔｉバリア膜１５の上に形成するパッドとしてＡｌパッド１６を用いている。しかしながら、Ａｌ以外のＮｉやＡｕからなるパッドを形成した場合にも、本実施形態の効果を得ることができる。
（第２の実施形態）
以下では、本発明の第２の実施形態について図面を参照しながら説明する。図５は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。図５に示すように、本実施形態の半導体装置では、Ｔｉバリア膜１５ａの上にＴｉＮバリア膜１５ｂを形成している。それ以外の構成は第１の実施形態と同様であるので、第１の実施形態と同様の符号を付してその説明を省略する。
次に、本実施形態の半導体装置の製造方法について、図６（ａ）〜（ｄ）を参照しながら説明する。図６（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置の製造方法では、まず、第１の実施形態で述べた工程と同様の工程を行うことにより、図６（ａ）に示す構造を得る。
次に、スパッタリング法を行うことにより、パッシベーション膜１３および開口１４に露出する最上層パッド１２の上に、厚さ１００ｎｍ程度のＴｉバリア膜１５ａを形成する。その後、Ｔｉバリア膜１５ａの上にフォトレジストを形成し、Ｔｉバリア膜１５ａのうち不要な部分を除去して、Ｔｉバリア膜１５ａのうち最上層パッド１２と接する部分とその周囲に位置する部分を残す。その後、フォトレジストを除去する（図６（ｂ））。Ｔｉバリア膜１５ａは、パッシベーション膜１３との密着性が非常に良好で、かつ銅の滲出を抑制する。
次に、スパッタリング法を行うことにより、Ｔｉバリア膜１５ａおよびその周囲のパッシベーション膜１３の上に、厚さ３０ｎｍ程度のＴｉＮバリア膜１５ｂを形成する。なお、Ｔｉバリア膜１５ａおよびＴｉＮバリア膜１５ｂの膜厚は上述した値に限られないが、Ｔｉバリア膜１５ａの膜厚を、ＴｉＮバリア膜１５ｂの膜厚よりも厚くする。その後、ＴｉＮバリア膜１５ｂの上にフォトレジストを形成してＲＩＥを行うことにより、ＴｉＮバリア膜１５ｂのうちパッシベーション膜１３の上に位置する部分を除去し、Ｔｉバリア膜１５ａの上に位置する部分を残す。その後、フォトレジストを除去する（図６（ｃ））。
次に、Ｔｉバリア膜１５ａおよびその周辺部におけるパッシベーション膜１３の上に、厚さ１０００ｎｍ程度のアルミ合金膜を形成する。その後、アルミ合金の上にフォトレジストを形成してＲＩＥ法を行うことにより、アルミ合金膜をパターニングする。これにより、ＴｉＮバリア膜１５ｂの上に、Ａｌパッド１６を形成する。その後、フォトレジストを除去する（図６（ｄ））。以上の工程により、本実施形態の半導体装置が形成される。
ここで、Ｔｉバリア膜とＴｉＮバリア膜とのバリア性について説明する。ＴｉＮ膜厚／Ｔｉ膜厚が３０／１００ｎｍのサンプルと１００／３０ｎｍのサンプルとを作製し、Ａｌパッドへの銅の滲出状態を解析した結果、前者の方が後者よりも銅の滲出が少なかった。また、同様に４０／９０ｎｍのサンプルと９０／４０ｎｍのサンプルとで比較を行った結果、前者の方が後者よりも銅の滲出が少なかった。これらの結果より、Ｔｉバリア膜の膜厚がＴｉＮバリア膜の膜厚以上であることが好ましいことがわかった。
本実施形態によると、Ｔｉバリア膜１５ａおよびＴｉＮバリア膜１５ｂを形成しているため、Ａｌパッド１６の形成後に高温の熱処理が行われる場合でも、銅の滲出を抑制することができる。したがって、Ａｌパッド１６における不純物硬化が抑制され、プロービング時の接触抵抗異常による歩留まり低下を抑制することができる。また、Ａｌパッド１６の上にワイヤボンディングを行う場合に、ワイヤボンディング不良を防止することができる。また、Ａｌパッド１６の材料が腐食するのを抑制することができるため、ワイヤボンド不着やパッケージ封止後のパッド信頼性低下を防止することができる。
また、本実施形態によると、Ｔｉバリア膜１５ａとＡｌパッド１６との間にＴｉＮバリア膜１５ｂを形成しているため、ＴｉとＡｌとの相互拡散反応を防止することもできる。したがって、バリア膜１５ａ、１５ｂとＡｌパッド１６との密着性をさらに高めることができ、Ａｌパッド１６の剥離を防止することができる。したがって、Ａｌパッド１６の上にワイヤボンディングを行う場合の金ボール押し付け応力やワイヤルーピングコントロール時の引っ張り応力により、ワイヤボンディング不良や信頼性不良が発生するのを防止することができる。
（第２の実施形態の変形例）
以下では、第２の実施形態の変形例について、図面を参照しながら説明する。なお、本変形例では、第２の実施形態の説明に用いた図５および図６を再度参照しながら説明を行う。本変形例では、図５に示すＴｉバリア膜１５ａの膜厚を１００ｎｍ以上とし、ＴｉＮバリア膜１５ｂの膜厚を１０ｎｍ以上とする。それ以外の構成は第２の実施形態と同様であるので、詳細な説明を省略する。
次に、本変形例における製造方法について説明する。本変形例では、図６（ｂ）に示す工程で、スパッタリング法を行うことにより、パッシベーション膜１３および開口１４に露出する最上層パッド１２の上に、厚さ１００ｎｍ以上のＴｉからなるＴｉバリア膜１５ａを形成する。その後、Ｔｉバリア膜１５ａの上にフォトレジストを形成し、Ｔｉバリア膜１５ａのうち不要な部分を除去して、Ｔｉバリア膜１５ａのうち最上層パッド１２と接する部分とその周囲に位置する部分を残す。その後、フォトレジストを除去する。
次に、図６（ｃ）に示す工程で、スパッタリング法を行うことにより、Ｔｉバリア膜１５ａおよびその周囲のパッシベーション膜１３の上に、厚さ１０ｎｍ以上のＴｉＮバリア膜１５ｂを形成する。その後、ＴｉＮバリア膜１５ｂの上にフォトレジストを形成してＲＩＥを行うことにより、ＴｉＮバリア膜１５ｂのうちパッシベーション膜１３の上に位置する部分を除去し、Ｔｉバリア膜１５ａの上に位置する部分を残す。その後、フォトレジストを除去する。それ以外の製造方法は第２の実施形態と同様であるので、その説明を省略する。
図７は、パッド中の銅濃度を０．１％以下に抑えることのできるバリア膜の膜厚を示すグラフ図である。図７に示す結果は、Ｃｕ配線とＡｌパッドとの間に形成するバリア膜の膜厚を変化させた場合のＡｌパッド中の銅濃度を測定した結果を示している。バリア膜としては、Ｔｉからなる膜と、ＴｉＮからなる膜とを用いた。また、測定は４５０℃の温度下で行った。図中ハッチング部は、パッド中の銅濃度を０．１％以下に抑えることのできる領域である。図７に示す結果から、Ｔｉバリア膜の膜厚を１００ｎｍ以上とし、ＴｉＮバリア膜の膜厚を１０ｎｍ以上とすることが好ましいことが分かる。
なお、バリア膜を形成した後に４５０℃を超える高温の熱処理を行う場合には、Ｔｉバリア膜のＴｉとアルミニウムパッドとが反応する可能性が高くなる。そこで、Ｔｉバリア膜とアルミニウムパッドとの間にＴｉＮ膜を設けると、ＴｉとＡｌとの相互拡散反応を防止することができる。つまり、この場合には、ＴｉＮバリア膜が、銅の滲出を防止するバリア膜として機能するだけでなく、密着層としても機能させることができる。なお、熱処理の温度が４５０℃を超えない場合においてもＴｉとＡｌの相互拡散反応は起こりうるため、４５０℃以下の温度で熱処理を行う場合にも、ＴｉＮバリア膜を密着層として機能させることができる。したがって、半導体装置の信頼性をさらに向上させることができる。
本変形例では、第２の実施形態と同様の効果が得られる。特に、４５０℃以上の温度で熱処理を行った場合にも、効果的に銅の滲出を抑制することができる。
本発明に係る半導体装置は、Ｃｕ配線と導通するボンディング用のメタルパッドを備えた半導体装置に有用である。
本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。 Ａｌパッド中の銅濃度とＡｌパッドの腐食発生との関係の実験結果を示すグラフ図である。 パッド中の銅濃度を０．１％以下に抑えることのできるバリア膜の膜厚を示すグラフ図である。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。 パッド中の銅濃度を０．１％以下に抑えることのできるバリア膜の膜厚を示すグラフ図である。 従来の半導体装置の要部を示す断面図である。
符号の説明
１ 半導体基板
２、３、５、７、９、１１ 絶縁膜
４、８ 配線
６、１０ 接続ビア
１２ 最上層パッド
１３ パッシベーション膜
１４ 開口
１５ Ｔｉバリア膜
１５ａ Ｔｉバリア膜
１５ｂ ＴｉＮバリア膜
１６ Ａｌパッド

Claims (5)

  1. 半導体基板の上方に形成された銅を含む第１の配線と、
    前記第１の配線の上に形成されたＴｉからなる厚さ１００ｎｍ以上の第１のバリア膜と、
    前記第１のバリア膜の上に形成された第２の配線とを備える、半導体装置。
  2. 半導体基板の上方に形成された銅を含む第１の配線と、
    前記第１の配線の上に形成されたＴｉからなる第１のバリア膜と、
    前記第１のバリア膜の上に形成され、前記第１のバリア膜よりも膜厚の小さいＴｉＮからなる第２のバリア膜と、
    前記第２のバリア膜の上に形成された第２の配線とを備える、半導体装置。
  3. 前記第１のバリア膜の膜厚は１００ｎｍ以上であり、かつ前記第２のバリア膜の膜厚は１０ｎｍ以上である、請求項２に記載の半導体装置。
  4. 前記第２の配線はＡｌからなる、請求項１または２に記載の半導体装置。
  5. 前記第２の配線はボンディング用のパッドである、請求項１または２に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044482B2 (en) 2008-10-10 2011-10-25 Panasonic Corporation Semiconductor device
JP2014123611A (ja) * 2012-12-20 2014-07-03 Denso Corp 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003578A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
FR2977383A1 (fr) * 2011-06-30 2013-01-04 St Microelectronics Grenoble 2 Plot de reception d'un fil de cuivre
US8476759B2 (en) * 2011-11-30 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection structure
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
CN103972215B (zh) * 2013-02-01 2017-10-27 联发科技股份有限公司 半导体装置
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06208993A (ja) * 1993-01-11 1994-07-26 Nec Corp 半導体装置の製造方法
JP2001298037A (ja) * 2000-03-16 2001-10-26 Internatl Business Mach Corp <Ibm> 銅パッド構造
JP2002076051A (ja) * 2000-09-01 2002-03-15 Nec Corp 半導体装置のボンディングパッド構造及びボンディング方法
JP2004241759A (ja) * 2003-02-05 2004-08-26 Hynix Semiconductor Inc 半導体素子の金属配線形成方法
JP2006278417A (ja) * 2005-03-28 2006-10-12 Fujikura Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218732B1 (en) * 1998-09-15 2001-04-17 Texas Instruments Incorporated Copper bond pad process
JP2001015516A (ja) 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2002353221A (ja) 2001-05-29 2002-12-06 Sony Corp 半導体装置およびその製造方法
JP2003031575A (ja) 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP2005019493A (ja) 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
US6960831B2 (en) * 2003-09-25 2005-11-01 International Business Machines Corporation Semiconductor device having a composite layer in addition to a barrier layer between copper wiring and aluminum bond pad

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06208993A (ja) * 1993-01-11 1994-07-26 Nec Corp 半導体装置の製造方法
JP2001298037A (ja) * 2000-03-16 2001-10-26 Internatl Business Mach Corp <Ibm> 銅パッド構造
JP2002076051A (ja) * 2000-09-01 2002-03-15 Nec Corp 半導体装置のボンディングパッド構造及びボンディング方法
JP2004241759A (ja) * 2003-02-05 2004-08-26 Hynix Semiconductor Inc 半導体素子の金属配線形成方法
JP2006278417A (ja) * 2005-03-28 2006-10-12 Fujikura Ltd 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044482B2 (en) 2008-10-10 2011-10-25 Panasonic Corporation Semiconductor device
JP2014123611A (ja) * 2012-12-20 2014-07-03 Denso Corp 半導体装置

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