JP3726529B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の外部接続技術、及び半導体装置のパッケージ技術に関するものである。特には、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置に関するものである。
【0002】
【従来の技術】
従来の半導体装置(ICチップ)について図1を参照しつつ説明する。但し、図1は本発明の実施の形態による半導体装置であるが、便宜上、従来の半導体装置についての説明に利用する。
【0003】
半導体基板1上にはトランジスタが形成されている。また、半導体基板1上には、このトランジスタに電圧を供給するための配線9が形成されている。この配線9は金属パッド102に電気的に接続されている。この金属パッド102の上にはパッシベーション膜103が形成されてり、このパッシベーション膜103には該金属パッド102上に位置する開口部が形成されている。金属パッド102上には該開口部を介して金属膜105,106が形成されており、該金属膜上には金属メッキバンプ109が形成されている。
【0004】
【発明が解決しようとする課題】
上記従来の半導体装置における金属メッキバンプを加熱圧着してTAB(Tape Automated Bonding)実装を行った際、パッシベーション膜にクラックが発生することがある。このようにクラックが発生するICチップは、上記開口部近傍のパッシベーション膜の膜厚が薄い場合やICチップ内における1個のバンプ面積が大きい場合等である。
【0005】
パッシベーション膜の膜厚が薄い場合にクラックが発生するのは、TAB実装を行う際にICチップに加えられる荷重に十分に耐え得る強度が不足しているためである。一方、パッシベーション膜の膜厚を厚くしすぎると、パッシベーション膜中に応力が集中してクラックが発生することがあり、この応力によって金属配線(Al配線)が断線することもある。
【0006】
また、1個のバンプ面積が大きい場合にクラックが発生するのは、パッシベーション膜103に形成した開口端部とバンプ109の外側壁との間のエンクロースの距離bが、バンプ109の上面の面積の大きさにかかわらず一定であるためである。つまり、バンプ面積が大きいほどバンプの大きさに比べてエンクロースの距離bが小さくなるので、それだけ開口部近傍のパッシベーション膜の強度が弱くなるためである。
【0007】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置を提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明の第1態様に係る半導体装置は、パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、該パッド上に位置する開口部と、該開口部内及び該パッシベーション膜上に形成された金属膜と、該金属膜上に形成されたバンプと、を具備し、上記パッシベーション膜は少なくともシリコン窒化膜を有し、上記金属膜と上記パッドとの間に位置する該シリコン窒化膜の厚さが1.2μm以上であることを特徴とする。
【0009】
第1態様に係る半導体装置では、パッシベーション膜は少なくともシリコン窒化膜を有し、金属膜とパッドとの間に位置する該シリコン窒化膜の厚さを1.2μm以上とすることにより、実装時の熱と荷重に十分に耐え得るパッシベーション膜とすることができる。従って、パッシベーション膜にクラックが発生するのを抑制することができる。
【0010】
本発明の第2態様に係る半導体装置は、複数のパッドと、各パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、各パッド上に位置する開口部と、各開口部内及び該パッシベーション膜上に形成された金属膜と、各金属膜上に形成されたバンプと、を具備することを特徴とする。
【0011】
また、第2態様に係る半導体装置において、上記開口部の端部と上記バンプの外側壁との間の距離が、上記バンプの上面の面積に比例することが好ましい。これにより、バンプ上面の面積が大きくなれば開口部の端部とバンプの外側壁との間の距離も長くなるので、バンプの大きさにかかわらず開口部近傍のパッシベーション膜の強度をある程度一定にすることができる。
【0012】
本発明の第3態様に係る半導体装置は、パッド上に形成されたパッシベーション膜と、該パッシベーション膜に形成された、該パッド上に位置する開口部と、該開口部内及び該パッシベーション膜上に形成された金属膜と、該金属膜上に形成されたバンプと、を具備し、上記開口部の端部と上記バンプの外側壁との間の長さbが下記式を満たすものになっていることを特徴とする。
【0013】
b≧5+ROUND(a/35)
ただし、aは、バンプの上面が方形の場合はその対角線の長さをいい、バンプの上面が円形又は多角形の場合はその直径の長さをいう。ROUNDは四捨五入して整数値化する記号であり、a,bの単位はμmとする。
【0014】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【0015】
図1は、本発明の実施の形態による半導体装置(ICチップ)を示す断面図である。シリコン基板1の表面にはLOCOS酸化膜4が形成されており、LOCOS酸化膜4の相互間のシリコン基板1にはソース・ドレイン拡散層5及びゲート酸化膜6が形成されている。ゲート酸化膜6上にはゲート電極7が形成されており、ゲート電極7、LOCOS酸化膜4及びシリコン基板1の上には第1の絶縁膜8が形成されている。
【0016】
第1の絶縁膜8にはコンタクトホール17が形成されており、コンタクトホール17内及び絶縁膜8上には導電膜9が形成されている。導電膜9及び絶縁膜8の上には第2の絶縁膜101が形成されている。この絶縁膜101は、例えばCVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜である。第2の絶縁膜101には接続孔18が設けられており、この接続孔18内及び絶縁膜101上にはAlからなる金属パッド102が形成されている。この金属パッド102は導電膜9に電気的に接続されている。
【0017】
金属パッド102及び絶縁膜101の上には単層のシリコン窒化膜からなるパッシベーション膜103が形成されている。このパッシベーション膜103には、金属パッド102の上に位置する開口部104が形成されている。この開口部104内及びパッシベーション膜103の上にはTiWからなる厚さ2000〜4500オングストロームのバリア金属層105が形成されている。このバリア金属層105の上にはAuからなる厚さ500〜2500の密着金属層106が形成されている。この密着金属層106の上には金バンプ109が形成されている。
【0018】
上記バリア金属層105は、金バンプ109と金属パッド102とが混ざってしまうのを防止するバリア性を有する必要があるため、タングステンを含むのが好ましく、その一方で金属パッド102との密着性の良くする必要があるため、チタンを含むのが好ましい。従って、バリア金属層105はタングステンとチタンの合金を用いており、その割合はTiが10%程度でWが90%程度が好ましい。
【0019】
また、バリア金属層105と金属パッド102との間に形成されたパッシベーション膜103の厚さ210が1.2μm以上となるように、パッシベーション膜103は形成されている。
【0020】
上記実施の形態によれば、単層のシリコン窒化膜からなるパッシベーション膜の厚さ210を1.2μm以上としている。これにより、金バンプ109を用いた加熱圧着によってICチップを実装する際に、パッシベーション膜へのクラックの発生を抑制することができる。従って、実装時の信頼性および半導体装置自体の信頼性の向上を簡単な方法で達成することができる。
【0021】
また、このICチップに図1に示すバンプが複数形成されている場合、同一チップ内における各バンプは、上記開口部104と上記バンプ109の外側壁との間のエンクロースの距離bが、該バンプ109の上面の面積に比例するように形成されている。これにより、バンプ上面の面積が大きくなればエンクロースの距離bも長くなるので、バンプの大きさにかかわらず開口部近傍のパッシベーション膜の強度をある程度一定にすることができる。従って、ICチップをTAB実装した際に、パッシベーション膜にクラックが発生するのを抑制することができる。
【0022】
また、上記エンクロースの距離bは、下記式(1)を満たす距離になっていることがより好ましい。
【0023】
b≧5+ROUND(a/35) (1)
ただし、aは、バンプ109の上面が方形の場合はその対角線の長さをいい、バンプ109の上面が円形又は多角形の場合はその直径の長さをいう。ROUNDは四捨五入して整数値化する記号であり、a,bの単位はμmとする。
【0024】
このようにすることによって、ICチップをTAB実装した際に、パッシベーション膜にクラックが発生するのを抑制することができる。
【0025】
尚、上記実施の形態では、パッシベーション膜103を単層のシリコン窒化膜により形成しているが、これに限られず、パッシベーション膜103の少なくとも一部をシリコン窒化膜によって形成することも可能である。この場合は、そのシリコン窒化膜の膜厚を1.2μm以上とする必要がある。
【0026】
また、本実施の形態では、金属パッド102及び絶縁膜101の上に、単層のシリコン窒化膜からなるパッシベーション膜103を形成しているが、これに限られず、金属パッド102及び絶縁膜101の上に、少なくとも1.2μm以上の厚さのシリコン窒化膜を含む他の膜(例えば酸化膜等)との積層構造からなるパッシベーション膜を形成することも可能である。
【0027】
また、本実施の形態では、Auからなる密着金属層106を用いているが、TiW、Pt又はTiからなる密着金属層を用いることも可能である。
【0028】
図2〜図7は、図1の半導体装置の製造方法を示す断面図である。なお、半導体基板上にトランジスタを形成する工程は従来の半導体製造プロセスと同様であるので説明を省略し、半導体基板上にバンプ電極を形成する工程のみ説明する。
【0029】
まず、図2に示すように、絶縁膜101の上に金属パッド102を形成した後、この金属パッド102及び絶縁膜101の上にパッシベーション膜103を形成する。この際、パッシベーション膜103の少なくとも一部はシリコン窒化膜によって形成されており、そのシリコン窒化膜の膜厚は1.2μm以上とする。その後、パッシベーション膜103に開口部104を形成し、この開口部104は金属パッド102上に位置している。従って、開口部104により金属パッド102の表面の一部が露出する。
【0030】
次に、図3に示すように、開口部104内及びパッシベーション膜103の上にスパッタリングによりTiWからなる厚さ2000〜4500オングストロームのバリア金属層105を形成する。この後、連続してスパッタリングを行うことにより、バリア金属層105の上にAuからなる厚さ500〜2500オングストロームの密着金属層106を形成する。
【0031】
次に、図4に示すように、密着金属層106の上に厚さ30μmのフォトレジスト膜107を塗布した後、露光、現像の工程を経て、フォトレジスト膜107に選択メッキ用開口部108を形成する。この開口部108は金属パッド102の上方に位置しており、この開口部108によって金属パッド102上の密着金属層106が露出する。
【0032】
この後、図5に示すように、金属メッキ法を用いてAuを析出、成長させることにより、選択メッキ用開口部108の内部に金バンプ109を形成する。すなわち、密着金属層106に図示せぬ電極を接続し、該金属層106に所定の電圧を印可することにより、開口部108から露出している密着金属層106の上にAuを析出、成長させる。このようにして金バンプ109を形成する。
【0033】
次に、図6に示すように、フォトレジスト膜107を剥離する。この後、図7に示すように、金バンプ109をマスクとしてヨウ化カリウムとヨウ素の混合液を用いて密着金属層106をエッチングする。その後、連続してバンプ109をマスクとして過酸化水素水と水の混合液を用いてバリア金属層105をエッチングする。このようにして図1に示す半導体装置を製作する。
【0034】
図8は、図1に示すパッシベーション膜の構造と厚さを種々変更した半導体装置(ICチップ)に、ILB荷重を変えてTAB実装を行った結果、パッシベーション膜にクラックが発生した半導体装置のサンプル数を示す表である。
【0035】
5水準のサンプルを準備し、各実験水準でのサンプル数は5チップとした。
【0036】
第1のサンプルは、厚さ0.8μmの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第2のサンプルは、厚さ1.2μmの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第3のサンプルは、厚さ1.6μmの単層のシリコン窒化膜からなるパッシベーション膜を備えた半導体装置である。第4のサンプルは、プラズマCVD法により形成された厚さ0.4μmの酸化膜と厚さ1.2μmのシリコン窒化膜の積層構造からなるパッシベーション膜を備えた半導体装置である。第5のサンプルは、プラズマCVD法により形成された厚さ0.4μmの酸化膜と厚さ1.6μmのシリコン窒化膜の積層構造からなるパッシベーション膜を備えた半導体装置である。
【0037】
上記5水準のサンプルについて、次のような評価を行った。
【0038】
第1〜第5のサンプルを回路基板に実装した際に、パッシベーション膜にクラックが生じるか否かを評価した。すなわち、図1に示す金属メッキバンプ部109を520℃まで加熱し、該バンプ部109を回路基板に形成された金属配線(リード)に図8に示すILB荷重40gから80gの5条件で圧着した際、金属メッキバンプ109の下に位置するパッシベーション膜103又はその周辺部分にクラックが発生していないかどうかを観察することにより評価した。
【0039】
図8に示す評価結果から、パッシベーション膜におけるシリコン窒化膜の厚さを1.2μm以上とすることにより、TAB実装時においてパッシベーション膜へのクラックの発生を抑止できることが確認できた。
【0040】
図9は、図1に示すバンプの大きさとバンプとパッド開口部のエンクロースの距離bとの関係を種々変更した場合に、実装時にパッシベーション膜に割れが発生するか否かを実験した結果を示す図である。なお、この実験では、上面が方形のバンプを用いた。また、図9に示すaはバンプの上面の対角線の距離であり、bはバンプとパッド開口のエンクロースの距離である。また、パッシベーション膜に割れが発生しなかった場合は「0」と表示し、割れが発生した場合は「1」と表示している。
【0041】
この実験結果によれば、エンクロースの距離bが前述した式(1)(即ちb≧5+ROUND(a/35))を満たす長さにあるものには割れが発生しないことが確認できた。
【0042】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【0043】
【発明の効果】
以上説明したように本発明によれば、半導体装置を実装した際に、パッシベーション膜にクラックが発生するのを抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置(ICチップ)を示す断面図である。
【図2】図1の半導体装置の製造方法を示す断面図である。
【図3】図1の半導体装置の製造方法を示すものであり、図2の次の工程を示す断面図である。
【図4】図1の半導体装置の製造方法を示すものであり、図3の次の工程を示す断面図である。
【図5】図1の半導体装置の製造方法を示すものであり、図4の次の工程を示す断面図である。
【図6】図1の半導体装置の製造方法を示すものであり、図5の次の工程を示す断面図である。
【図7】図1の半導体装置の製造方法を示すものであり、図6の次の工程を示す断面図である。
【図8】図1に示すパッシベーション膜の構造と厚さを種々変更した半導体装置(ICチップ)に、ILB荷重を変えてTAB実装を行った結果、パッシベーション膜にクラックが発生した半導体装置のサンプル数を示す表である。
【図9】図1に示すバンプの大きさとバンプとパッド開口部のエンクロースの距離bとの関係を種々変更した場合に、実装時にパッシベーション膜に割れが発生するか否かを実験した結果を示す図である。
【符号の説明】
1 シリコン基板 4 LOCOS酸化膜
5 ソース・ドレイン拡散層 6 ゲート酸化膜
7 ゲート電極 8 第1の絶縁膜
9 導電膜 17 コンタクトホール
18 接続孔
101 第2の絶縁膜(シリコン酸化膜)
102 金属パッド
103 パッシベーション膜 104 開口部
105 バリア金属層 106 密着金属層
107 フォトレジスト膜 108 選択メッキ用開口部
109 金バンプ
210 バリア金属層と金属パッドとの間に形成されたパッシベーション膜の厚さ
Claims (1)
- パッド上に形成されたパッシベーション膜と、
該パッシベーション膜に形成された、該パッド上に位置する開口部と、
該開口部内及び該パッシベーション膜上に形成された金属膜と、
該金属膜上に形成されたバンプと、
を具備し、
上記開口部の端部と上記バンプの外側壁との間の長さbが下記式を満たすものになっていることを特徴とする半導体装置。
b≧5+ROUND(a/35)
ただし、aは、バンプの上面が方形の場合はその対角線の長さをいい、バンプの上面が円形又は多角形の場合はその直径の長さをいう。ROUNDは四捨五入して整数値化する記号であり、a,bの単位はμmとする。
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