JP2000188304A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【課題】 半導体装置を実装した際に、パッシベーショ
ン膜にクラックが発生するのを抑制することが可能な半
導体装置を提供する。 【解決手段】 本発明の半導体装置は、金属パッド１０
２上に形成されたパッシベーション膜１０３と、該パッ
シベーション膜１０３に形成された、該パッド１０２上
に位置する開口部１０４と、該開口部１０４内及び該パ
ッシベーション膜１０３上に形成された金属層１０５，
１０６と、該金属膜上に形成された金バンプ１０９と、
を具備するものである。上記パッシベーション膜１０３
は少なくともシリコン窒化膜を有し、上記金属膜１０５
と上記パッド１０２との間に位置する該シリコン窒化膜
の厚さは１．２μｍ以上である。これにより、パッシベ
ーション膜にクラックが発生するのを抑制できる。
ン膜にクラックが発生するのを抑制することが可能な半
導体装置を提供する。 【解決手段】 本発明の半導体装置は、金属パッド１０
２上に形成されたパッシベーション膜１０３と、該パッ
シベーション膜１０３に形成された、該パッド１０２上
に位置する開口部１０４と、該開口部１０４内及び該パ
ッシベーション膜１０３上に形成された金属層１０５，
１０６と、該金属膜上に形成された金バンプ１０９と、
を具備するものである。上記パッシベーション膜１０３
は少なくともシリコン窒化膜を有し、上記金属膜１０５
と上記パッド１０２との間に位置する該シリコン窒化膜
の厚さは１．２μｍ以上である。これにより、パッシベ
ーション膜にクラックが発生するのを抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の外部
接続技術、及び半導体装置のパッケージ技術に関するも
のである。特には、半導体装置を実装した際に、パッシ
ベーション膜にクラックが発生するのを抑制することが
可能な半導体装置に関するものである。
接続技術、及び半導体装置のパッケージ技術に関するも
のである。特には、半導体装置を実装した際に、パッシ
ベーション膜にクラックが発生するのを抑制することが
可能な半導体装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置（ＩＣチップ）につい
て図１を参照しつつ説明する。但し、図１は本発明の実
施の形態による半導体装置であるが、便宜上、従来の半
導体装置についての説明に利用する。
て図１を参照しつつ説明する。但し、図１は本発明の実
施の形態による半導体装置であるが、便宜上、従来の半
導体装置についての説明に利用する。
【０００３】半導体基板１上にはトランジスタが形成さ
れている。また、半導体基板１上には、このトランジス
タに電圧を供給するための配線９が形成されている。こ
の配線９は金属パッド１０２に電気的に接続されてい
る。この金属パッド１０２の上にはパッシベーション膜
１０３が形成されてり、このパッシベーション膜１０３
には該金属パッド１０２上に位置する開口部が形成され
ている。金属パッド１０２上には該開口部を介して金属
膜１０５，１０６が形成されており、該金属膜上には金
属メッキバンプ１０９が形成されている。
れている。また、半導体基板１上には、このトランジス
タに電圧を供給するための配線９が形成されている。こ
の配線９は金属パッド１０２に電気的に接続されてい
る。この金属パッド１０２の上にはパッシベーション膜
１０３が形成されてり、このパッシベーション膜１０３
には該金属パッド１０２上に位置する開口部が形成され
ている。金属パッド１０２上には該開口部を介して金属
膜１０５，１０６が形成されており、該金属膜上には金
属メッキバンプ１０９が形成されている。
【０００４】
【発明が解決しようとする課題】上記従来の半導体装置
における金属メッキバンプを加熱圧着してＴＡＢ(TapeA
utomated Bonding)実装を行った際、パッシベーション
膜にクラックが発生することがある。このようにクラッ
クが発生するＩＣチップは、上記開口部近傍のパッシベ
ーション膜の膜厚が薄い場合やＩＣチップ内における１
個のバンプ面積が大きい場合等である。
における金属メッキバンプを加熱圧着してＴＡＢ(TapeA
utomated Bonding)実装を行った際、パッシベーション
膜にクラックが発生することがある。このようにクラッ
クが発生するＩＣチップは、上記開口部近傍のパッシベ
ーション膜の膜厚が薄い場合やＩＣチップ内における１
個のバンプ面積が大きい場合等である。
【０００５】パッシベーション膜の膜厚が薄い場合にク
ラックが発生するのは、ＴＡＢ実装を行う際にＩＣチッ
プに加えられる荷重に十分に耐え得る強度が不足してい
るためである。一方、パッシベーション膜の膜厚を厚く
しすぎると、パッシベーション膜中に応力が集中してク
ラックが発生することがあり、この応力によって金属配
線（Ａｌ配線）が断線することもある。
ラックが発生するのは、ＴＡＢ実装を行う際にＩＣチッ
プに加えられる荷重に十分に耐え得る強度が不足してい
るためである。一方、パッシベーション膜の膜厚を厚く
しすぎると、パッシベーション膜中に応力が集中してク
ラックが発生することがあり、この応力によって金属配
線（Ａｌ配線）が断線することもある。
【０００６】また、１個のバンプ面積が大きい場合にク
ラックが発生するのは、パッシベーション膜１０３に形
成した開口端部とバンプ１０９の外側壁との間のエンク
ロースの距離ｂが、バンプ１０９の上面の面積の大きさ
にかかわらず一定であるためである。つまり、バンプ面
積が大きいほどバンプの大きさに比べてエンクロースの
距離ｂが小さくなるので、それだけ開口部近傍のパッシ
ベーション膜の強度が弱くなるためである。
ラックが発生するのは、パッシベーション膜１０３に形
成した開口端部とバンプ１０９の外側壁との間のエンク
ロースの距離ｂが、バンプ１０９の上面の面積の大きさ
にかかわらず一定であるためである。つまり、バンプ面
積が大きいほどバンプの大きさに比べてエンクロースの
距離ｂが小さくなるので、それだけ開口部近傍のパッシ
ベーション膜の強度が弱くなるためである。
【０００７】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、半導体装置を実装した際
に、パッシベーション膜にクラックが発生するのを抑制
することが可能な半導体装置を提供することにある。
れたものであり、その目的は、半導体装置を実装した際
に、パッシベーション膜にクラックが発生するのを抑制
することが可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第1態様に係る半導体装置は、パッド上に
形成されたパッシベーション膜と、該パッシベーション
膜に形成された、該パッド上に位置する開口部と、該開
口部内及び該パッシベーション膜上に形成された金属膜
と、該金属膜上に形成されたバンプと、を具備し、上記
パッシベーション膜は少なくともシリコン窒化膜を有
し、上記金属膜と上記パッドとの間に位置する該シリコ
ン窒化膜の厚さが１．２μｍ以上であることを特徴とす
る。
め、本発明の第1態様に係る半導体装置は、パッド上に
形成されたパッシベーション膜と、該パッシベーション
膜に形成された、該パッド上に位置する開口部と、該開
口部内及び該パッシベーション膜上に形成された金属膜
と、該金属膜上に形成されたバンプと、を具備し、上記
パッシベーション膜は少なくともシリコン窒化膜を有
し、上記金属膜と上記パッドとの間に位置する該シリコ
ン窒化膜の厚さが１．２μｍ以上であることを特徴とす
る。
【０００９】第1態様に係る半導体装置では、パッシベ
ーション膜は少なくともシリコン窒化膜を有し、金属膜
とパッドとの間に位置する該シリコン窒化膜の厚さを
１．２μｍ以上とすることにより、実装時の熱と荷重に
十分に耐え得るパッシベーション膜とすることができ
る。従って、パッシベーション膜にクラックが発生する
のを抑制することができる。
ーション膜は少なくともシリコン窒化膜を有し、金属膜
とパッドとの間に位置する該シリコン窒化膜の厚さを
１．２μｍ以上とすることにより、実装時の熱と荷重に
十分に耐え得るパッシベーション膜とすることができ
る。従って、パッシベーション膜にクラックが発生する
のを抑制することができる。
【００１０】本発明の第２態様に係る半導体装置は、複
数のパッドと、各パッド上に形成されたパッシベーショ
ン膜と、該パッシベーション膜に形成された、各パッド
上に位置する開口部と、各開口部内及び該パッシベーシ
ョン膜上に形成された金属膜と、各金属膜上に形成され
たバンプと、を具備することを特徴とする。
数のパッドと、各パッド上に形成されたパッシベーショ
ン膜と、該パッシベーション膜に形成された、各パッド
上に位置する開口部と、各開口部内及び該パッシベーシ
ョン膜上に形成された金属膜と、各金属膜上に形成され
たバンプと、を具備することを特徴とする。
【００１１】また、第２態様に係る半導体装置におい
て、上記開口部の端部と上記バンプの外側壁との間の距
離が、上記バンプの上面の面積に比例することが好まし
い。これにより、バンプ上面の面積が大きくなれば開口
部の端部とバンプの外側壁との間の距離も長くなるの
で、バンプの大きさにかかわらず開口部近傍のパッシベ
ーション膜の強度をある程度一定にすることができる。
て、上記開口部の端部と上記バンプの外側壁との間の距
離が、上記バンプの上面の面積に比例することが好まし
い。これにより、バンプ上面の面積が大きくなれば開口
部の端部とバンプの外側壁との間の距離も長くなるの
で、バンプの大きさにかかわらず開口部近傍のパッシベ
ーション膜の強度をある程度一定にすることができる。
【００１２】本発明の第３態様に係る半導体装置は、パ
ッド上に形成されたパッシベーション膜と、該パッシベ
ーション膜に形成された、該パッド上に位置する開口部
と、該開口部内及び該パッシベーション膜上に形成され
た金属膜と、該金属膜上に形成されたバンプと、を具備
し、上記開口部の端部と上記バンプの外側壁との間の長
さｂが下記式を満たすものになっていることを特徴とす
る。
ッド上に形成されたパッシベーション膜と、該パッシベ
ーション膜に形成された、該パッド上に位置する開口部
と、該開口部内及び該パッシベーション膜上に形成され
た金属膜と、該金属膜上に形成されたバンプと、を具備
し、上記開口部の端部と上記バンプの外側壁との間の長
さｂが下記式を満たすものになっていることを特徴とす
る。
【００１３】ｂ≧５＋ＲＯＵＮＤ（ａ／３５） ただし、ａは、バンプの上面が方形の場合はその対角線
の長さをいい、バンプの上面が円形又は多角形の場合は
その直径の長さをいう。ＲＯＵＮＤは四捨五入して整数
値化する記号であり、ａ，ｂの単位はμｍとする。
の長さをいい、バンプの上面が円形又は多角形の場合は
その直径の長さをいう。ＲＯＵＮＤは四捨五入して整数
値化する記号であり、ａ，ｂの単位はμｍとする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００１５】図１は、本発明の実施の形態による半導体
装置（ＩＣチップ）を示す断面図である。シリコン基板
１の表面にはＬＯＣＯＳ酸化膜４が形成されており、Ｌ
ＯＣＯＳ酸化膜４の相互間のシリコン基板１にはソース
・ドレイン拡散層５及びゲート酸化膜６が形成されてい
る。ゲート酸化膜６上にはゲート電極７が形成されてお
り、ゲート電極７、ＬＯＣＯＳ酸化膜４及びシリコン基
板１の上には第１の絶縁膜８が形成されている。
装置（ＩＣチップ）を示す断面図である。シリコン基板
１の表面にはＬＯＣＯＳ酸化膜４が形成されており、Ｌ
ＯＣＯＳ酸化膜４の相互間のシリコン基板１にはソース
・ドレイン拡散層５及びゲート酸化膜６が形成されてい
る。ゲート酸化膜６上にはゲート電極７が形成されてお
り、ゲート電極７、ＬＯＣＯＳ酸化膜４及びシリコン基
板１の上には第１の絶縁膜８が形成されている。
【００１６】第１の絶縁膜８にはコンタクトホール１７
が形成されており、コンタクトホール１７内及び絶縁膜
８上には導電膜９が形成されている。導電膜９及び絶縁
膜８の上には第２の絶縁膜１０１が形成されている。こ
の絶縁膜１０１は、例えばＣＶＤ（Chemical Vapor Dep
osition）法により形成されたシリコン酸化膜である。
第２の絶縁膜１０１には接続孔１８が設けられており、
この接続孔１８内及び絶縁膜１０１上にはＡｌからなる
金属パッド１０２が形成されている。この金属パッド１
０２は導電膜９に電気的に接続されている。
が形成されており、コンタクトホール１７内及び絶縁膜
８上には導電膜９が形成されている。導電膜９及び絶縁
膜８の上には第２の絶縁膜１０１が形成されている。こ
の絶縁膜１０１は、例えばＣＶＤ（Chemical Vapor Dep
osition）法により形成されたシリコン酸化膜である。
第２の絶縁膜１０１には接続孔１８が設けられており、
この接続孔１８内及び絶縁膜１０１上にはＡｌからなる
金属パッド１０２が形成されている。この金属パッド１
０２は導電膜９に電気的に接続されている。
【００１７】金属パッド１０２及び絶縁膜１０１の上に
は単層のシリコン窒化膜からなるパッシベーション膜１
０３が形成されている。このパッシベーション膜１０３
には、金属パッド１０２の上に位置する開口部１０４が
形成されている。この開口部１０４内及びパッシベーシ
ョン膜１０３の上にはＴｉＷからなる厚さ２０００〜４
５００オングストロームのバリア金属層１０５が形成さ
れている。このバリア金属層１０５の上にはＡｕからな
る厚さ５００〜２５００の密着金属層１０６が形成され
ている。この密着金属層１０６の上には金バンプ１０９
が形成されている。
は単層のシリコン窒化膜からなるパッシベーション膜１
０３が形成されている。このパッシベーション膜１０３
には、金属パッド１０２の上に位置する開口部１０４が
形成されている。この開口部１０４内及びパッシベーシ
ョン膜１０３の上にはＴｉＷからなる厚さ２０００〜４
５００オングストロームのバリア金属層１０５が形成さ
れている。このバリア金属層１０５の上にはＡｕからな
る厚さ５００〜２５００の密着金属層１０６が形成され
ている。この密着金属層１０６の上には金バンプ１０９
が形成されている。
【００１８】上記バリア金属層１０５は、金バンプ１０
９と金属パッド１０２とが混ざってしまうのを防止する
バリア性を有する必要があるため、タングステンを含む
のが好ましく、その一方で金属パッド１０２との密着性
の良くする必要があるため、チタンを含むのが好まし
い。従って、バリア金属層１０５はタングステンとチタ
ンの合金を用いており、その割合はＴｉが１０％程度で
Ｗが９０％程度が好ましい。
９と金属パッド１０２とが混ざってしまうのを防止する
バリア性を有する必要があるため、タングステンを含む
のが好ましく、その一方で金属パッド１０２との密着性
の良くする必要があるため、チタンを含むのが好まし
い。従って、バリア金属層１０５はタングステンとチタ
ンの合金を用いており、その割合はＴｉが１０％程度で
Ｗが９０％程度が好ましい。
【００１９】また、バリア金属層１０５と金属パッド１
０２との間に形成されたパッシベーション膜１０３の厚
さ２１０が１．２μｍ以上となるように、パッシベーシ
ョン膜１０３は形成されている。
０２との間に形成されたパッシベーション膜１０３の厚
さ２１０が１．２μｍ以上となるように、パッシベーシ
ョン膜１０３は形成されている。
【００２０】上記実施の形態によれば、単層のシリコン
窒化膜からなるパッシベーション膜の厚さ２１０を１．
２μｍ以上としている。これにより、金バンプ１０９を
用いた加熱圧着によってＩＣチップを実装する際に、パ
ッシベーション膜へのクラックの発生を抑制することが
できる。従って、実装時の信頼性および半導体装置自体
の信頼性の向上を簡単な方法で達成することができる。
窒化膜からなるパッシベーション膜の厚さ２１０を１．
２μｍ以上としている。これにより、金バンプ１０９を
用いた加熱圧着によってＩＣチップを実装する際に、パ
ッシベーション膜へのクラックの発生を抑制することが
できる。従って、実装時の信頼性および半導体装置自体
の信頼性の向上を簡単な方法で達成することができる。
【００２１】また、このＩＣチップに図１に示すバンプ
が複数形成されている場合、同一チップ内における各バ
ンプは、上記開口部１０４と上記バンプ１０９の外側壁
との間のエンクロースの距離ｂが、該バンプ１０９の上
面の面積に比例するように形成されている。これによ
り、バンプ上面の面積が大きくなればエンクロースの距
離ｂも長くなるので、バンプの大きさにかかわらず開口
部近傍のパッシベーション膜の強度をある程度一定にす
ることができる。従って、ＩＣチップをＴＡＢ実装した
際に、パッシベーション膜にクラックが発生するのを抑
制することができる。
が複数形成されている場合、同一チップ内における各バ
ンプは、上記開口部１０４と上記バンプ１０９の外側壁
との間のエンクロースの距離ｂが、該バンプ１０９の上
面の面積に比例するように形成されている。これによ
り、バンプ上面の面積が大きくなればエンクロースの距
離ｂも長くなるので、バンプの大きさにかかわらず開口
部近傍のパッシベーション膜の強度をある程度一定にす
ることができる。従って、ＩＣチップをＴＡＢ実装した
際に、パッシベーション膜にクラックが発生するのを抑
制することができる。
【００２２】また、上記エンクロースの距離ｂは、下記
式（１）を満たす距離になっていることがより好まし
い。
式（１）を満たす距離になっていることがより好まし
い。
【００２３】 ｂ≧５＋ＲＯＵＮＤ（ａ／３５） （１） ただし、ａは、バンプ１０９の上面が方形の場合はその
対角線の長さをいい、バンプ１０９の上面が円形又は多
角形の場合はその直径の長さをいう。ＲＯＵＮＤは四捨
五入して整数値化する記号であり、ａ，ｂの単位はμｍ
とする。
対角線の長さをいい、バンプ１０９の上面が円形又は多
角形の場合はその直径の長さをいう。ＲＯＵＮＤは四捨
五入して整数値化する記号であり、ａ，ｂの単位はμｍ
とする。
【００２４】このようにすることによって、ＩＣチップ
をＴＡＢ実装した際に、パッシベーション膜にクラック
が発生するのを抑制することができる。
をＴＡＢ実装した際に、パッシベーション膜にクラック
が発生するのを抑制することができる。
【００２５】尚、上記実施の形態では、パッシベーショ
ン膜１０３を単層のシリコン窒化膜により形成している
が、これに限られず、パッシベーション膜１０３の少な
くとも一部をシリコン窒化膜によって形成することも可
能である。この場合は、そのシリコン窒化膜の膜厚を
１．２μｍ以上とする必要がある。
ン膜１０３を単層のシリコン窒化膜により形成している
が、これに限られず、パッシベーション膜１０３の少な
くとも一部をシリコン窒化膜によって形成することも可
能である。この場合は、そのシリコン窒化膜の膜厚を
１．２μｍ以上とする必要がある。
【００２６】また、本実施の形態では、金属パッド１０
２及び絶縁膜１０１の上に、単層のシリコン窒化膜から
なるパッシベーション膜１０３を形成しているが、これ
に限られず、金属パッド１０２及び絶縁膜１０１の上
に、少なくとも１．２μｍ以上の厚さのシリコン窒化膜
を含む他の膜（例えば酸化膜等）との積層構造からなる
パッシベーション膜を形成することも可能である。
２及び絶縁膜１０１の上に、単層のシリコン窒化膜から
なるパッシベーション膜１０３を形成しているが、これ
に限られず、金属パッド１０２及び絶縁膜１０１の上
に、少なくとも１．２μｍ以上の厚さのシリコン窒化膜
を含む他の膜（例えば酸化膜等）との積層構造からなる
パッシベーション膜を形成することも可能である。
【００２７】また、本実施の形態では、Ａｕからなる密
着金属層１０６を用いているが、ＴｉＷ、Ｐｔ又はＴｉ
からなる密着金属層を用いることも可能である。
着金属層１０６を用いているが、ＴｉＷ、Ｐｔ又はＴｉ
からなる密着金属層を用いることも可能である。
【００２８】図２〜図７は、図１の半導体装置の製造方
法を示す断面図である。なお、半導体基板上にトランジ
スタを形成する工程は従来の半導体製造プロセスと同様
であるので説明を省略し、半導体基板上にバンプ電極を
形成する工程のみ説明する。
法を示す断面図である。なお、半導体基板上にトランジ
スタを形成する工程は従来の半導体製造プロセスと同様
であるので説明を省略し、半導体基板上にバンプ電極を
形成する工程のみ説明する。
【００２９】まず、図２に示すように、絶縁膜１０１の
上に金属パッド１０２を形成した後、この金属パッド１
０２及び絶縁膜１０１の上にパッシベーション膜１０３
を形成する。この際、パッシベーション膜１０３の少な
くとも一部はシリコン窒化膜によって形成されており、
そのシリコン窒化膜の膜厚は１．２μｍ以上とする。そ
の後、パッシベーション膜１０３に開口部１０４を形成
し、この開口部１０４は金属パッド１０２上に位置して
いる。従って、開口部１０４により金属パッド１０２の
表面の一部が露出する。
上に金属パッド１０２を形成した後、この金属パッド１
０２及び絶縁膜１０１の上にパッシベーション膜１０３
を形成する。この際、パッシベーション膜１０３の少な
くとも一部はシリコン窒化膜によって形成されており、
そのシリコン窒化膜の膜厚は１．２μｍ以上とする。そ
の後、パッシベーション膜１０３に開口部１０４を形成
し、この開口部１０４は金属パッド１０２上に位置して
いる。従って、開口部１０４により金属パッド１０２の
表面の一部が露出する。
【００３０】次に、図３に示すように、開口部１０４内
及びパッシベーション膜１０３の上にスパッタリングに
よりＴｉＷからなる厚さ２０００〜４５００オングスト
ロームのバリア金属層１０５を形成する。この後、連続
してスパッタリングを行うことにより、バリア金属層１
０５の上にＡｕからなる厚さ５００〜２５００オングス
トロームの密着金属層１０６を形成する。
及びパッシベーション膜１０３の上にスパッタリングに
よりＴｉＷからなる厚さ２０００〜４５００オングスト
ロームのバリア金属層１０５を形成する。この後、連続
してスパッタリングを行うことにより、バリア金属層１
０５の上にＡｕからなる厚さ５００〜２５００オングス
トロームの密着金属層１０６を形成する。
【００３１】次に、図４に示すように、密着金属層１０
６の上に厚さ３０μｍのフォトレジスト膜１０７を塗布
した後、露光、現像の工程を経て、フォトレジスト膜１
０７に選択メッキ用開口部１０８を形成する。この開口
部１０８は金属パッド１０２の上方に位置しており、こ
の開口部１０８によって金属パッド１０２上の密着金属
層１０６が露出する。
６の上に厚さ３０μｍのフォトレジスト膜１０７を塗布
した後、露光、現像の工程を経て、フォトレジスト膜１
０７に選択メッキ用開口部１０８を形成する。この開口
部１０８は金属パッド１０２の上方に位置しており、こ
の開口部１０８によって金属パッド１０２上の密着金属
層１０６が露出する。
【００３２】この後、図５に示すように、金属メッキ法
を用いてＡｕを析出、成長させることにより、選択メッ
キ用開口部１０８の内部に金バンプ１０９を形成する。
すなわち、密着金属層１０６に図示せぬ電極を接続し、
該金属層１０６に所定の電圧を印可することにより、開
口部１０８から露出している密着金属層１０６の上にＡ
ｕを析出、成長させる。このようにして金バンプ１０９
を形成する。
を用いてＡｕを析出、成長させることにより、選択メッ
キ用開口部１０８の内部に金バンプ１０９を形成する。
すなわち、密着金属層１０６に図示せぬ電極を接続し、
該金属層１０６に所定の電圧を印可することにより、開
口部１０８から露出している密着金属層１０６の上にＡ
ｕを析出、成長させる。このようにして金バンプ１０９
を形成する。
【００３３】次に、図６に示すように、フォトレジスト
膜１０７を剥離する。この後、図７に示すように、金バ
ンプ１０９をマスクとしてヨウ化カリウムとヨウ素の混
合液を用いて密着金属層１０６をエッチングする。その
後、連続してバンプ１０９をマスクとして過酸化水素水
と水の混合液を用いてバリア金属層１０５をエッチング
する。このようにして図１に示す半導体装置を製作す
る。
膜１０７を剥離する。この後、図７に示すように、金バ
ンプ１０９をマスクとしてヨウ化カリウムとヨウ素の混
合液を用いて密着金属層１０６をエッチングする。その
後、連続してバンプ１０９をマスクとして過酸化水素水
と水の混合液を用いてバリア金属層１０５をエッチング
する。このようにして図１に示す半導体装置を製作す
る。
【００３４】図８は、図１に示すパッシベーション膜の
構造と厚さを種々変更した半導体装置（ＩＣチップ）
に、ＩＬＢ荷重を変えてＴＡＢ実装を行った結果、パッ
シベーション膜にクラックが発生した半導体装置のサン
プル数を示す表である。
構造と厚さを種々変更した半導体装置（ＩＣチップ）
に、ＩＬＢ荷重を変えてＴＡＢ実装を行った結果、パッ
シベーション膜にクラックが発生した半導体装置のサン
プル数を示す表である。
【００３５】５水準のサンプルを準備し、各実験水準で
のサンプル数は５チップとした。
のサンプル数は５チップとした。
【００３６】第１のサンプルは、厚さ０．８μｍの単層
のシリコン窒化膜からなるパッシベーション膜を備えた
半導体装置である。第２のサンプルは、厚さ１．２μｍ
の単層のシリコン窒化膜からなるパッシベーション膜を
備えた半導体装置である。第３のサンプルは、厚さ１．
６μｍの単層のシリコン窒化膜からなるパッシベーショ
ン膜を備えた半導体装置である。第４のサンプルは、プ
ラズマＣＶＤ法により形成された厚さ０．４μｍの酸化
膜と厚さ１．２μｍのシリコン窒化膜の積層構造からな
るパッシベーション膜を備えた半導体装置である。第５
のサンプルは、プラズマＣＶＤ法により形成された厚さ
０．４μｍの酸化膜と厚さ１．６μｍのシリコン窒化膜
の積層構造からなるパッシベーション膜を備えた半導体
装置である。
のシリコン窒化膜からなるパッシベーション膜を備えた
半導体装置である。第２のサンプルは、厚さ１．２μｍ
の単層のシリコン窒化膜からなるパッシベーション膜を
備えた半導体装置である。第３のサンプルは、厚さ１．
６μｍの単層のシリコン窒化膜からなるパッシベーショ
ン膜を備えた半導体装置である。第４のサンプルは、プ
ラズマＣＶＤ法により形成された厚さ０．４μｍの酸化
膜と厚さ１．２μｍのシリコン窒化膜の積層構造からな
るパッシベーション膜を備えた半導体装置である。第５
のサンプルは、プラズマＣＶＤ法により形成された厚さ
０．４μｍの酸化膜と厚さ１．６μｍのシリコン窒化膜
の積層構造からなるパッシベーション膜を備えた半導体
装置である。
【００３７】上記５水準のサンプルについて、次のよう
な評価を行った。
な評価を行った。
【００３８】第１〜第５のサンプルを回路基板に実装し
た際に、パッシベーション膜にクラックが生じるか否か
を評価した。すなわち、図１に示す金属メッキバンプ部
１０９を５２０℃まで加熱し、該バンプ部１０９を回路
基板に形成された金属配線（リード）に図８に示すＩＬ
Ｂ荷重４０ｇから８０ｇの５条件で圧着した際、金属メ
ッキバンプ１０９の下に位置するパッシベーション膜１
０３又はその周辺部分にクラックが発生していないかど
うかを観察することにより評価した。
た際に、パッシベーション膜にクラックが生じるか否か
を評価した。すなわち、図１に示す金属メッキバンプ部
１０９を５２０℃まで加熱し、該バンプ部１０９を回路
基板に形成された金属配線（リード）に図８に示すＩＬ
Ｂ荷重４０ｇから８０ｇの５条件で圧着した際、金属メ
ッキバンプ１０９の下に位置するパッシベーション膜１
０３又はその周辺部分にクラックが発生していないかど
うかを観察することにより評価した。
【００３９】図８に示す評価結果から、パッシベーショ
ン膜におけるシリコン窒化膜の厚さを１．２μｍ以上と
することにより、ＴＡＢ実装時においてパッシベーショ
ン膜へのクラックの発生を抑止できることが確認でき
た。
ン膜におけるシリコン窒化膜の厚さを１．２μｍ以上と
することにより、ＴＡＢ実装時においてパッシベーショ
ン膜へのクラックの発生を抑止できることが確認でき
た。
【００４０】図９は、図１に示すバンプの大きさとバン
プとパッド開口部のエンクロースの距離ｂとの関係を種
々変更した場合に、実装時にパッシベーション膜に割れ
が発生するか否かを実験した結果を示す図である。な
お、この実験では、上面が方形のバンプを用いた。ま
た、図９に示すａはバンプの上面の対角線の距離であ
り、ｂはバンプとパッド開口のエンクロースの距離であ
る。また、パッシベーション膜に割れが発生しなかった
場合は「０」と表示し、割れが発生した場合は「１」と
表示している。
プとパッド開口部のエンクロースの距離ｂとの関係を種
々変更した場合に、実装時にパッシベーション膜に割れ
が発生するか否かを実験した結果を示す図である。な
お、この実験では、上面が方形のバンプを用いた。ま
た、図９に示すａはバンプの上面の対角線の距離であ
り、ｂはバンプとパッド開口のエンクロースの距離であ
る。また、パッシベーション膜に割れが発生しなかった
場合は「０」と表示し、割れが発生した場合は「１」と
表示している。
【００４１】この実験結果によれば、エンクロースの距
離ｂが前述した式（１）（即ちｂ≧５＋ＲＯＵＮＤ（ａ
／３５））を満たす長さにあるものには割れが発生しな
いことが確認できた。
離ｂが前述した式（１）（即ちｂ≧５＋ＲＯＵＮＤ（ａ
／３５））を満たす長さにあるものには割れが発生しな
いことが確認できた。
【００４２】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００４３】
【発明の効果】以上説明したように本発明によれば、半
導体装置を実装した際に、パッシベーション膜にクラッ
クが発生するのを抑制することが可能な半導体装置を提
供することができる。
導体装置を実装した際に、パッシベーション膜にクラッ
クが発生するのを抑制することが可能な半導体装置を提
供することができる。
【図１】本発明の実施の形態による半導体装置（ＩＣチ
ップ）を示す断面図である。
ップ）を示す断面図である。
【図２】図１の半導体装置の製造方法を示す断面図であ
る。
る。
【図３】図１の半導体装置の製造方法を示すものであ
り、図２の次の工程を示す断面図である。
り、図２の次の工程を示す断面図である。
【図４】図１の半導体装置の製造方法を示すものであ
り、図３の次の工程を示す断面図である。
り、図３の次の工程を示す断面図である。
【図５】図１の半導体装置の製造方法を示すものであ
り、図４の次の工程を示す断面図である。
り、図４の次の工程を示す断面図である。
【図６】図１の半導体装置の製造方法を示すものであ
り、図５の次の工程を示す断面図である。
り、図５の次の工程を示す断面図である。
【図７】図１の半導体装置の製造方法を示すものであ
り、図６の次の工程を示す断面図である。
り、図６の次の工程を示す断面図である。
【図８】図１に示すパッシベーション膜の構造と厚さを
種々変更した半導体装置（ＩＣチップ）に、ＩＬＢ荷重
を変えてＴＡＢ実装を行った結果、パッシベーション膜
にクラックが発生した半導体装置のサンプル数を示す表
である。
種々変更した半導体装置（ＩＣチップ）に、ＩＬＢ荷重
を変えてＴＡＢ実装を行った結果、パッシベーション膜
にクラックが発生した半導体装置のサンプル数を示す表
である。
【図９】図１に示すバンプの大きさとバンプとパッド開
口部のエンクロースの距離ｂとの関係を種々変更した場
合に、実装時にパッシベーション膜に割れが発生するか
否かを実験した結果を示す図である。
口部のエンクロースの距離ｂとの関係を種々変更した場
合に、実装時にパッシベーション膜に割れが発生するか
否かを実験した結果を示す図である。
１ シリコン基板 ４ ＬＯＣＯＳ
酸化膜 ５ ソース・ドレイン拡散層 ６ ゲート酸化
膜 ７ ゲート電極 ８ 第１の絶縁
膜 ９ 導電膜 １７ コンタクト
ホール １８ 接続孔 １０１ 第２の絶縁膜（シリコン酸化膜） １０２ 金属パッド １０３ パッシベーション膜 １０４ 開口
部 １０５ バリア金属層 １０６ 密着
金属層 １０７ フォトレジスト膜 １０８ 選択
メッキ用開口部 １０９ 金バンプ ２１０ バリア金属層と金属パッドとの間に形成された
パッシベーション膜の厚さ
酸化膜 ５ ソース・ドレイン拡散層 ６ ゲート酸化
膜 ７ ゲート電極 ８ 第１の絶縁
膜 ９ 導電膜 １７ コンタクト
ホール １８ 接続孔 １０１ 第２の絶縁膜（シリコン酸化膜） １０２ 金属パッド １０３ パッシベーション膜 １０４ 開口
部 １０５ バリア金属層 １０６ 密着
金属層 １０７ フォトレジスト膜 １０８ 選択
メッキ用開口部 １０９ 金バンプ ２１０ バリア金属層と金属パッドとの間に形成された
パッシベーション膜の厚さ
Claims (4)
- 【請求項１】 パッド上に形成されたパッシベーション
膜と、 該パッシベーション膜に形成された、該パッド上に位置
する開口部と、 該開口部内及び該パッシベーション膜上に形成された金
属膜と、 該金属膜上に形成されたバンプと、 を具備し、 上記パッシベーション膜は少なくともシリコン窒化膜を
有し、上記金属膜と上記パッドとの間に位置する該シリ
コン窒化膜の厚さが１．２μｍ以上であることを特徴と
する半導体装置。 - 【請求項２】 複数のパッドと、 各パッド上に形成されたパッシベーション膜と、 該パッシベーション膜に形成された、各パッド上に位置
する開口部と、 各開口部内及び該パッシベーション膜上に形成された金
属膜と、 各金属膜上に形成されたバンプと、 を具備することを特徴とする半導体装置。 - 【請求項３】 上記開口部の端部と上記バンプの外側壁
との間の距離が、上記バンプの上面の面積に比例するこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 パッド上に形成されたパッシベーション
膜と、 該パッシベーション膜に形成された、該パッド上に位置
する開口部と、 該開口部内及び該パッシベーション膜上に形成された金
属膜と、 該金属膜上に形成されたバンプと、 を具備し、 上記開口部の端部と上記バンプの外側壁との間の長さｂ
が下記式を満たすものになっていることを特徴とする半
導体装置。 ｂ≧５＋ＲＯＵＮＤ（ａ／３５） ただし、ａは、バンプの上面が方形の場合はその対角線
の長さをいい、バンプの上面が円形又は多角形の場合は
その直径の長さをいう。ＲＯＵＮＤは四捨五入して整数
値化する記号であり、ａ，ｂの単位はμｍとする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03003999A JP3726529B2 (ja) | 1998-10-12 | 1999-02-08 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-289630 | 1998-10-12 | ||
| JP28963098 | 1998-10-12 | ||
| JP03003999A JP3726529B2 (ja) | 1998-10-12 | 1999-02-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188304A true JP2000188304A (ja) | 2000-07-04 |
| JP3726529B2 JP3726529B2 (ja) | 2005-12-14 |
Family
ID=26368301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03003999A Expired - Fee Related JP3726529B2 (ja) | 1998-10-12 | 1999-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3726529B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377326A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置 |
| JPH0377325A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置 |
| JPH05121413A (ja) * | 1991-10-30 | 1993-05-18 | Fuji Electric Co Ltd | 集積回路装置用バンプ電極の電解めつき方法 |
| JPH05235102A (ja) * | 1992-02-26 | 1993-09-10 | Toshiba Corp | 半導体装置 |
| JPH09213700A (ja) * | 1996-01-30 | 1997-08-15 | Toshiba Corp | バンプ電極の製造方法 |
| JPH10189608A (ja) * | 1996-12-27 | 1998-07-21 | New Japan Radio Co Ltd | はんだバンプの形成方法 |
-
1999
- 1999-02-08 JP JP03003999A patent/JP3726529B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377326A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置 |
| JPH0377325A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置 |
| JPH05121413A (ja) * | 1991-10-30 | 1993-05-18 | Fuji Electric Co Ltd | 集積回路装置用バンプ電極の電解めつき方法 |
| JPH05235102A (ja) * | 1992-02-26 | 1993-09-10 | Toshiba Corp | 半導体装置 |
| JPH09213700A (ja) * | 1996-01-30 | 1997-08-15 | Toshiba Corp | バンプ電極の製造方法 |
| JPH10189608A (ja) * | 1996-12-27 | 1998-07-21 | New Japan Radio Co Ltd | はんだバンプの形成方法 |
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| Publication number | Publication date |
|---|---|
| JP3726529B2 (ja) | 2005-12-14 |
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