CN103972215B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。该半导体装置包括金属垫与第一特定金属层布线。金属垫位于半导体装置的第一金属层之上。第一特定金属层布线形成于半导体装置的第二金属层之上,并直接位于金属垫之下。本发明所提供的半导体装置,可有效缩小半导体装置的布线区域尺寸。

Description

半导体装置
技术领域
本发明有关于半导体装置,特别是有关于金属层布线直接形成于金属垫下的半导体装置。
背景技术
请见图1。图1为现有技术中的半导体装置100的简化上视图。其中半导体装置100可为芯片。如图1所示,半导体装置100包含金属垫102、电源线路104、与接地线路106。然而电源线路104与接地线路106无法形成于金属垫102下,因此半导体装置100需大布线区域以形成电源线路104与接地线路106。
发明内容
有鉴于此,本发明提出一种半导体装置。
依据本发明的实施方式,提供一种半导体装置。该半导体装置包括:金属垫,位于该半导体装置的第一金属层之上;以及第一特定金属层布线,形成于该半导体装置的第二金属层之上,且直接位于该金属垫之下。
本发明所提出的半导体装置,可有效缩小半导体装置的布线区域尺寸。
附图说明
图1为现有技术中的半导体装置的简化上视图。
图2为根据本发明第一实施方式的半导体装置的简化剖面图。
图3为图2中半导体装置的简化上视图。
图4为根据本发明第二实施方式的半导体装置的简化剖面图。
图5为图4中半导体装置的简化上视图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应当理解,电子设备制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式,而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”为开放式的用语,故应解释成“包含但不限定于”。
请见图2与图3。图2为根据本发明第一实施方式的半导体装置200的简化剖面图。图3为图2中半导体装置200的简化上视图。其中半导体装置200可为芯片。如图2与图3所示,半导体装置200包含金属垫202、第一特定金属层布线204、与第二特定金属层布线205。金属垫202位于半导体装置200的第一金属层206之上,其中金属垫202的厚度小于(如2微米),且金属垫202的材质可为铝。第一特定金属层布线204形成于半导体装置200的第二金属层208之上,并直接位于金属垫202之下。此外,请注意,上述实施方式仅用于解释说明本发明,而并非用于限制本发明。
第一特定金属层布线204具有规则图案,其中规则图案的金属密度为30%至70%。请注意,若规则图案的金属密度高于70%,则金属垫202之下的第一特定金属层布线204将失效。若规则图案的金属密度低于30%,则难以设计金属垫202之下的第一特定金属层布线204。如图3所示,第一特定金属层布线204包含四个第一电源线路210、四个第一接地线路212、以及未使用金属线路214,其中氧化区216位于第一电源线路210、第一接地线路212、与未使用金属线路214之间。氧化区216中的每一个的宽度可大于2微米。此外,未使用金属线路214可作为坚固接合(robust bondability)的虚置图案(dummy pattern)。第二特定金属层布线205形成于半导体装置200的第二金属层208之上,并连接至第一特定金属层布线204。第二特定金属层布线205不直接位于金属垫202之下。第二特定金属层布线205包含第二电源线路218与第二接地线路220。请注意,第一金属层206与第二金属层208为半导体装置200的相邻金属层,且氧化层209位于第一金属层206与第二金属层208之间。请注意,上述实施方式仅用于解释说明本发明,而并非用于限制本发明。举例来说,第一电源线路210、第一接地线路212、与未使用金属线路214的数目可依据不同设计需求而改变。
上述内容简要总结如下:与现有技术相比较,由于本发明的半导体装置的金属层布线可直接形成于金属垫之下,可有效缩小半导体装置的布线区域尺寸。
请见图4与图5。图4为根据本发明第二实施方式的半导体装置的简化剖面图。图5为图4中半导体装置的简化上视图。其中半导体装置300可为芯片。如图4与图5所示,半导体装置300包括金属垫302、第一特定金属层布线304、与第二特定金属层布线305。金属垫302位于半导体装置300的第一金属层306之上,其中金属垫302的厚度小于(如2微米),且金属垫302的材质可为铝。第一特定金属层布线304形成于半导体装置300的第二金属层308之上,并直接位于金属垫302之下。此外,请注意上述实施方式仅用以说明而非局限本发明。
第一特定金属层布线304具有规则图案,其中规则图案的金属密度为30%至70%。请注意,若规则图案的金属密度高于70%,则金属垫302下面的第一特定金属层布线304将失效。若规则图案的金属密度低于30%,则难以设计金属垫302之下的第一特定金属层布线304。如图5所示,第一特定金属层布线304包含四个第一输入/输出布线线路310以及五个未使用金属线路314,其中氧化区316位于第一输入/输出布线线路310与五个未使用金属线路314之间。氧化区316中的每一个的宽度可大于3微米。此外,未使用金属线路314可作为坚固接合的虚置图案。第二特定金属层布线305形成于半导体装置300的第二金属层308之上,并连接至第一特定金属层布线304。第二特定金属层布线305不直接位于金属垫302之下。第二特定金属层布线305包含四个第二输入/输出布线线路318。第二输入/输出布线线路318可具有至少一个插塞,用于连接至其他金属层中的其他金属线路。请注意第一金属层306与第二金属层308为半导体装置300的相邻金属层,且氧化层309位于第一金属层306与第二金属层308之间。此外,请注意,上述实施方式仅用于解释说明本发明,而并非用于限制本发明。举例来说,第一输入/输出布线线路310与未使用金属线路314的数目可依据不同设计需求改变。
上述内容简要总结如下:与现有技术相比较,由于本发明的半导体装置的金属层布线可直接形成于金属垫之下,可有效缩小半导体装置的布线区域尺寸。
虽然本发明已以较佳实施方式揭露如上,然而必须了解其并非用以限定本发明。相反,任何本领域技术人员,在不脱离本发明的精神和范围内,当可做些许更动与润饰,因此本发明的保护范围应当以权利要求书所界定的保护范围为准。

Claims (13)

1.一种半导体装置,其特征在于,包括:
金属垫,位于该半导体装置的第一金属层之内;以及
第一特定金属层布线,形成于该半导体装置的第二金属层之内,且直接位于该金属垫之下,其中,该第一特定金属层布线具有规则图案,该规则图案的金属密度为30%至70%。
2.根据权利要求1所述的半导体装置,其特征在于,该金属垫的厚度小于
3.根据权利要求1所述的半导体装置,其特征在于,该金属垫的材质为铝。
4.根据权利要求1所述的半导体装置,其特征在于,该第一特定金属层布线包括多个第一电源线路。
5.根据权利要求4所述的半导体装置,其特征在于,进一步包括多个氧化区位于该多个第一电源线路之间,且该多个氧化区中的每一个的宽度大于2微米。
6.根据权利要求1所述的半导体装置,其特征在于,该第一特定金属层布线包括多个第一接地线路。
7.根据权利要求6所述的半导体装置,其特征在于,进一步包括多个氧化区位于该多个第一接地线路之间,且该多个氧化区中的每一个的宽度大于2微米。
8.根据权利要求1所述的半导体装置,其特征在于,该第一特定金属层布线包括多个第一输入/输出布线线路。
9.根据权利要求8所述的半导体装置,其特征在于,进一步包括多个氧化区位于该多个第一输入/输出布线线路之间,且该多个氧化区中的每一个的宽度大于2微米。
10.根据权利要求1所述的半导体装置,其特征在于,进一步包括:
第二特定金属层布线,形成于该半导体装置的该第二金属层之内,并连接至该第一特定金属层布线,其中该第二特定金属层布线不直接位于该金属垫下;该第二特定金属层布线包括第二电源线路与第二接地线路。
11.根据权利要求10所述的半导体装置,其特征在于,该第二特定金属层布线包括多个第二输入/输出布线线路。
12.根据权利要求1所述的半导体装置,其特征在于,该半导体装置为芯片。
13.根据权利要求1所述的半导体装置,其特征在于,该第一金属层与该第二金属层为该半导体装置中相邻的金属层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639865A (zh) * 2002-03-13 2005-07-13 飞思卡尔半导体公司 具有引线接合焊盘的半导体器件及其方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272600A (en) * 1992-09-02 1993-12-21 Microelectronics And Computer Technology Corporation Electrical interconnect device with interwoven power and ground lines and capacitive vias
JP4639138B2 (ja) * 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1639865A (zh) * 2002-03-13 2005-07-13 飞思卡尔半导体公司 具有引线接合焊盘的半导体器件及其方法

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