JP6466305B2 - 電子パッケージ用の電気インターコネクト - Google Patents

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Description

ここに記載される実施形態は、概して電子(エレクトロニクス)パッケージに関し、より具体的には電子パッケージ用の電気インターコネクトに関する。
モバイル製品(例えば、携帯電話、スマートフォン、タブレットコンピュータなど)は絶えず、ますますコンパクトでポータブルであるように設計されている。故に、モバイル製品に含まれる電子デバイスのフォームファクタ、z高さ及び重量を低減することが極めて重要である。
物がますます小さくされるときに生じる懸念の1つは、信号インテグリティの問題である。例として、チャネルインピーダンスの不連続性及びクロストークは、高速なパッケージ及びPCBの設計において絶えず対処されている共通の課題である。
一部の電子デバイスにおいて、信号クロストークは、複数の高速パラレルバスを含む従来システムにおいて発生する共通の課題である。信号クロストークの問題は、高速パラレルバス設計のスケーリング(例えば、周波数、電力、シリコン面積、パッケージレイヤ数、及びチャネル長)を制限することにより、設計に悪影響を有し得る。
信号インテグリティの問題を軽減しようとする従来ソリューションは、典型的に、何らかの形態の設計トレードオフを要する。通常、それらの設計トレードオフの1つ以上が、いっそう小さいフォームファクタの高速パッケージ・PCB、並びにいっそうコンパクトな高速パッケージ・PCBを実現する制約となる。
第1の例として、高速パッケージ・PCBは、当該高速パッケージ・PCBのレイヤ数及び/又はz高さを増加させ得る。信号インテグリティ問題(例えば、ブレイクアウト/密集ルーティング(breakout/congested routing)領域、又はルーティングオーバーボイド/スプリットプレーン(routing-over-void/split-plane)領域に起因する)を緩和するために、信号配線(ルーティング)層及び接地層の数が増加され得る。
第2の例として、高速パッケージ・PCBは、配線密度を低下させ得る(すなわち、配線ピッチにおいて増大し得る)。高速パッケージ・PCBのレイアウトは、(i)クロストークを抑制すべく、また、(ii)ルーティングオーバーボイド/スプリットプレーン領域を回避するように他の配線層への移行を有するべく、互いに少なくとも2倍の間隔を有するインターコネクト(相互接続)を維持することによって、信号インテグリティ問題を抑制するよう最適化され得る。
第3の例として、高速パッケージ・PCBは、電力消費の増加を要し得る。この電力消費の増加は典型的に、クロストーク及び反射を軽減するためにアクティブクロストークキャンセル及びアクティブターミネーションが適用される回路パターンとの組み合わせである。
故に、設計トレードオフを最小化しながらチャネルインピーダンス不連続及びクロストークの問題に対処し得るインターコネクト構造が望まれる。設計トレードオフを最小化しながらチャネルインピーダンス不連続及びクロストークの問題に対処することは、いっそう小さいフォームファクタの、及びいっそうコンパクトなパッケージ・PCB設計を可能にし得る。いっそう小さいフォームファクタ及びいっそうコンパクトなパッケージ・PCB設計は、(数ある電子製品の中で、特に)モバイル空間のウェアラブル、タブレット、スマートフォン、及びウルトラブックにおいて特に重要となり得る。
電子パッケージ用の電気インターコネクト例を示す図である。 電子パッケージ用の他の電気インターコネクト例を示す図である。 図1及び/又は2の電気インターコネクト例を含む電子パッケージ例を示す図である。 更なる誘電体層及びはんだバンプが電気インターコネクトに追加されている図2の電気インターコネクトを示す図である。 図1、2及び/又は4の電気インターコネクト例を含む他の電子パッケージ例を示す図である。 電気インターコネクトを製造する方法例を示すフロー図である。 誘電体層の片面にトレンチ及び導電材料が形成されている図6の方法の一部を示す図である。 パターニングされたマスクが導電材料上に形成されている図6の方法の他の一部を示す図である。 誘電体層の上記片面より上まで延在する信号導体でトレンチが充填されている図6の方法の他の一部を示す図である。 信号導体を形成するように誘電体層の上記片面からパターニングされたマスク及び導電材料が除去されている図6の方法の他の一部を示す図である。 信号導体の第1の部分と信号導体の第2の部分との間に如何なる実質的なミスアライメントも有さずに製造された電気インターコネクトを示す図である。 信号導体の第1の部分と信号導体の第2の部分との間にミスアライメントを有して製造された電気インターコネクトを示す図である。 電子パッケージの他の電気インターコネクト例を示す図である。 図13の電気インターコネクト例を含む電子パッケージ例を示す図である。 2つのシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト(OPI)バスを含む電子デバイス例の上面図である。 図15に示した電子デバイスの側面図である。 電気インターコネクトを製造する他の方法例を示すフロー図である。 ここに記載される電気インターコネクト及び/又は電子パッケージを含む電子機器のブロック図である。
以下の記載及び図面は、特定の実施形態を、当業者がそれらを実施することができるように十分に説明するものである。他の実施形態は、構造的、論理的、電気的、プロセス上の、及びその他の変形を組み込み得る。一部の実施形態の一部及び特徴が、他の実施形態のものに含められたり代用されたりしてもよい。請求項に記載される実施形態は、その請求項の全ての利用可能な均等物を包含し得る。
本願にて使用される例えば“水平”などの方向付けの用語は、ウエハ又は基板の向きにかかわらず、ウエハ又は基板の慣例の面又は表面に平行な面に対して規定されている。用語“鉛直”は、上述のように規定される水平に対して垂直な方向を意味する。例えば、“上”、“側面”(“側壁”にあるように)、“上側”、“下側”、“上方”及び“下方”などの用語は、電気インターコネクト又は電子パッケージの向きにかかわらず、ウエハ又は基板の頂面にある慣例の面又は表面に平行な面に対して規定されている。
ここに記載される電気インターコネクト及び方法は、(配線密度及び/又はレイヤ数における対応する設計トレードオフなしで)リターンパス(戻り経路)への結合を増大させてインピーダンス不整合を低減し得る。また、ここに記載される電気インターコネクト及び方法は、電子パッケージの特定の領域に選択的あるいは一様に適用され得る。
ここに記載される電気インターコネクト及び方法は、ルーティングオーバーボイド/スプリットプレーンの結果としての及び/又はブレイクアウト/密集領域において縮小する配線幅の結果としてのチャネルインピーダンス不整合を最小化し得る。一部の他の形態において、この電気インターコネクト及び方法は更に、あるいは代わりに、配線間の間隔が縮小されるとき(例えば、複数の配線が密集領域に位置付けられるとき)に目標のインピーダンスを維持しながらクロストークを最小化し得る。
図1及び2は、電子パッケージ(図1及び2には示さず)の電気インターコネクト例10を示している。図3は、図1及び/又は2の電気インターコネクト例10を含む電子パッケージ例30Aを示している。
図1及び2に示すように、電気インターコネクト例10は、誘電体層11の片面13に形成されたトレンチ12を含む誘電体層11を含んでいる。信号導体14が、トレンチ12を充填して、誘電体層11の片面13より上まで延在している。誘電体層11の反対側の面16に、導電性の基準(リファレンス)層15が取り付けられている。導電性の基準層15は、電流が信号導体14を通り抜けるときに、信号導体14に電磁的に結合される。
電気インターコネクト例10は、最小限のチャネルインピーダンス不整合で(例えば、50Ωの目標インピーダンスで)、より密な電子パッケージ/PCB配線ピッチを可能にし、それにより、フォームファクタの縮小の可能性を提供し得る。電気インターコネクト例10はまた、挿入損失を最小化しながら反射及びクロストークを抑制することにより、電気性能を向上させ得る。
信号導体14は、トレンチ12を充填している第1の部分17Aと、トレンチより上にある第2の部分17Bとを含み得る。第1の部分17Aは、(図1及び2に示すように)第2の部分17Bと一体であってもよいし、第2の部分17Bと係合された別個の要素(ピース)であってもよい。
図1は、信号導体14の第1の部分17Aが信号導体14の第2の部分17Bと同じ幅を有し得ることを示している。図2は、信号導体14の第1の部分17Aが信号導体14の第2の部分17Bとは異なる幅を有し得ることを示している。図2に示すように、信号導体14の第2の部分17Bは、誘電体層11の片面13と係合してもよい。
図1及び2は、信号導体14の第1の部分17Aが信号導体14の第2の部分17Bとは異なる厚さを有し得ることを示している。なお、信号導体14の第1の部分17Aが信号導体14の第2の部分17Bと同じ厚さを有し得る電気インターコネクト10の形態も企図される。
図4に示す電気インターコネクト10の形態例において、誘電体層11は第1の誘電体層11であり、電気インターコネクト10は更に、第1の誘電体層11の片面13に取り付けられた第2の誘電体層18を含んでいる。第2の誘電体層18は、信号導体14を露出させる開口19を含んでいる。
第2の誘電体層18の開口19内で、信号導体14にはんだバンプ20が電気的に接続されている。図5は、図1、2及び/又は4の電気インターコネクト例10を含む電子パッケージ例30Bを示している。
ここに記載される電気インターコネクト10は、コンパクトなパッケージ及びPCBのレイアウトを設計するときに更なる柔軟性を可能にし得る。また、電気インターコネクト10は、より高度なルーティングオーバーボイド/スプリットプレーン領域を可能にし得る。
一部の形態において、電気インターコネクト10は、局所的に密集した領域における信号導体14間のクロストークを軽減するように局所密集領域で使用され得る。電気インターコネクト10はまた、インピーダンス不整合を生じさせ得る信号導体14内でのインピーダンス変化を克服する可能性がある(すなわち、信号導体14の第1の部分17Aがインピーダンスを元に戻すように作用し得る)。
図6は、電気インターコネクト10を製造する方法例[600]を示すフロー図である。方法[600]は、誘電体層11の片面13にトレンチ12を形成すること[610](図7参照)を含み、誘電体層の反対側の面16は導電性の基準層15を含む。
方法[600]は更に、誘電体層11の片面13のトレンチ12を、誘電体層11の片面13より上まで延在する信号導体14で充填すること[620](図9参照)を含む。信号導体14は、電流が信号導体14を通り抜けるときに、導電性の基準層15に電磁結合される。
方法[600]の一部の形態において、誘電体層11の片面13のトレンチ12を信号導体14で充填すること[620]は、(i)誘電体層11の片面13上及び誘電体層11のトレンチ12内に導電材料61を形成すること(図7参照)と、(ii)パターニングされたマスク62を導電材料61上に形成することとを含み得る。
パターニングされたマスク62は、誘電体層11の片面13上にある導電材料61の上にあるが、誘電体層11のトレンチ12の中にはない(図8参照)。一例として、導電材料61は、(現在知られているか将来発見されるかの数ある技術の中で、特に無電解めっきによって、誘電体層11の片面13上及び誘電体層11のトレンチ12内に形成され得る。
さらに、誘電体層11の片面13のトレンチ12を信号導体14で充填すること[620]は、信号導体14を形成するように、誘電体層11の片面13から、パターニングされたマスク62及び導電材料61を除去することを含み得る(図10参照)。
一例として、信号導体14を形成するように、(現在知られているか将来発見されるかの数ある技術の中で、特に)電解めっきによって、導電材料63がトレンチ12内に形成され得る。方法[600]の一部の形態において、複数の信号導体14のうちの1つは、該信号導体14が誘電体層11の片面13と係合するように、電解めっきによって形成され得る。なお、図10の左側の信号導体14はこれを行っているが、右側の信号導体14はそうではない。
あらゆるインターコネクト10が、電気インターコネクト10の製造中に製造バラつきを被る。図11は、信号導体14の第1の部分17Aと信号導体14の第2の部分17Bとの間に如何なる実質的なミスアライメントも有さずに製造された電気インターコネクト10を示している。対照的に、図12は、信号導体14の第1の部分17Aと信号導体14の第2の部分17Bとの間にミスアライメントを有して製造された電気インターコネクト10を示している。
ここに記載される電気インターコネクト10は、信号導体14のミスアライメントの影響を受けにくいものとなり得る(すなわち、最小限のクロストーク増大及び/又は最小限のインピーダンス変化)。信号導体14の第1の部分17Aの信号導体14の第2の部分17Bに対するミスアライメントにかかわらず、電気インターコネクト10はなおも、従来のインターコネクトと比較して良好な電気性能を保持し得る。
図13は、電子パッケージ90(電子パッケージ例90は図14に示される)の他の電気インターコネクト例70を示している。電気インターコネクト70は、片面72と反対面73とを含む誘電体層71を含んでいる。反対面73はトレンチ75を含んでいる。
電気インターコネクト70は更に、誘電体層71の片面72上の信号導体76と、誘電体層71の反対面73に取り付けられた導電性の基準層77とを含んでいる。導電性の基準層77は、誘電体層71の反対面73と係合するとともに、トレンチ75を充たす突出部78を含んでいる。信号導体76は、電流が信号導体76を通り抜けるときに導電性の基準層77に電磁的に結合される。
ここに記載される電気インターコネクト70は、高速シングルエンドインターコネクト(例えば、オン・パッケージ・インターコネクト(OPI)バス)のクロストーク分離(アイソレーション)を可能にし得る。突出部78は、いっそう短くていっそう効果的なリターンパスを信号導体76に対して提供し得る。これらのいっそう短くていっそう効果的なリターンパスは、従来設計と比較して遠端(ファーエンド)クロストーク(FEXT)を低減し得る。
また、突出部78は、従来のインターコネクトと比較して、デバイスレシーバにおける電気的オーバーシュート・アンダーシュート性能及び全体的なアイ開口を向上させ得る。電気インターコネクト70はまた、パッケージレイヤ数の削減(例えば、ストリップラインに対してマイクロストリップ配線設計を用いて)を可能にすることができ、また、ルーティングの柔軟性を許容するチャネル長の延長を可能にし得る。
図13に示すように、信号導体76は第1の信号導体80Aとすることができ、電気インターコネクト70は更に、誘電体層71の片面72上に第2の信号導体80Bを含み得る。第2の信号導体80Bは、電流が第2の信号導体80Bを通り抜けるときに導電性の基準層77に電磁的に結合される。
図13に示すインターコネクト70の形態例において、導電性の基準層77の突出部78は、第1の信号導体80A及び第2の信号導体80Bから等距離に位置している。なお、第1の信号導体80A及び第2の信号導体80Bに対する突出部78のその他の配置も企図される。
インターコネクト70の一部の形態において、誘電体層71の反対面73は、複数のトレンチ81A、81B、81C、81Dを含み、インターコネクト70は更に、誘電体層71の片面72上に複数の信号導体80A、80B、80C、80D、80Eを含む。導電性の基準層77は、トレンチを充たす複数の突出部78を含み、電流が信号導体80A、80B、80C、80D、80Eを通り抜けるときに、信号導体80A、80B、80C、80D、80Eの各々が突出部78のうちの少なくとも1つに電磁的に結合される。
図13に示すインターコネクト70の形態例において、突出部78のうちの少なくとも一部は、2つの異なる信号導体80A、80B、80C、80D、80Eから等距離に位置している。なお、信号導体80A、80B、80C、80D、80Eの各々に対する突出部78のその他の配置も企図される。
図14は、図13に示した電気インターコネクト例70を含む電子パッケージ例90を示している。図14に示すように、電気インターコネクト例70は更に、第1の誘電体層71の片面72に取り付けられた第2の誘電体層84を含み得る。第2の誘電体層84は、信号導体76を露出させる開口85を含んでいる。第2の誘電体層84の開口85内で、信号導体76にはんだバンプ86が電気的に接続されている。
ここに記載されるインターコネクト10、70は、多様な用途で使用され得る。一例として、インターコネクト10、70は、マルチチップパッケージ(MCP)の形態をした同じパッケージ基板上の2つ以上のシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト(OPI)バスで使用され得る。
図15は、2つのシリコンデバイスを相互連結する高速オン・パッケージ・インターコネクト(OPI)バスを含む電子デバイス例100の上面図である。図16は、図15に示した電子デバイス100の側面図である。なお、導電性の基準層77の突出部78はまた、マザーボード階層(図示せず)におけるルーティングに関しても利用され得る(例えば、高速DDRメモリバスなど)。
図17は、電気インターコネクト70を製造する他の方法例[1700]を示すフロー図である。方法例[1700]は、誘電体層71の片面72上に信号導体76を形成すること[1710]と、誘電体層71の反対面73にトレンチ75を形成すること[1720]とを含む。方法[1700]は更に、誘電体層71の反対面73上に導電性の基準層77を形成すること[1730]を含む。
導電性の基準層77は、トレンチ75を充填する突出部78を含む。突出部78は、電流が信号導体76を通り抜けるときに信号導体76に電磁結合される。
方法[1700]の一部の形態において、誘電体層71の反対面73上及びトレンチ75内に導電性の基準層77を形成すること[1730]は、誘電体層71の反対面73上及びトレンチ75内に導電性の基準層77を電気めっきすることを含む。なお、誘電体層71の反対面73上及びトレンチ75内に導電性の基準層77を形成することには、現在知られているか将来発見されるかのその他の技術が使用されてもよい。
方法[1700]は更に、誘電体層71の片面72上に複数の信号導体80A、80B、80C、80D、80Eを形成することと、誘電体層71の反対面73に複数のトレンチ81A、81B、81C、81Dを形成することとを含み得る。導電性の基準層77は、複数のトレンチを充たす複数の突出部78を含む。電流がそれぞれの信号導体80A、80B、80C、80D、80Eを通り抜けるときに、突出部78の各々が、対応する信号導体80A、80B、80C、80D、80Eに電磁的に結合される。
方法[1700]の一部の形態において、誘電体層71の反対面73に複数のトレンチ81A、81B、81C、81Dを形成することは、突出部78のうちの少なくとも一部が2つの異なる信号導体80A、80B、80C、80D、80Eから等距離に位置するように、誘電体層71の反対面に複数のトレンチ81A、81B、81C、81Dを形成することを含む。なお、対応する信号導体80A、80B、80C、80D、80Eに対する突出部78のその他の配置も企図される。
図18は、ここに記載された、少なくとも1つの、電気インターコネクト10、70、電子パッケージ30A、30B、90、100、及び/又は方法[600]、[1700]を組み込んでいる電子機器1800のブロック図である。電子機器1800は、電気インターコネクト10、70、電子パッケージ30A、30B、90、100、及び/又は方法[600]、[1700]の形態が使用され得る電子機器の単なる一例である。
電子機器1800の例は、以下に限られないが、パーソナルコンピュータ、タブレットコンピュータ、携帯電話、ゲーム装置、MP3若しくはその他のデジタル音楽プレーヤなどを含む。この例において、電子機器1800は、電子機器1800の様々なコンポーネントを結合するシステムバス1802を含んだデータ処理システムを有している。システムバス1802は、電子機器1800の様々なコンポーネント間の通信リンクを提供し、単一のバスとして、複数のバスの組み合わせとして、あるいはその他の好適な手法で実装され得る。
ここに記載されたような電気インターコネクト10、70、電子パッケージ30A、30B、90、100、及び/又は方法[600]、[1700]の何れかを含む電子アセンブリ1810が、システムバス1802に結合され得る。電子アセンブリ1810は、何らかの回路、又は複数の回路の組み合わせを含み得る。一実施形態において、電子アセンブリ1810は、如何なるタイプともし得るプロセッサ1812を含む。ここで使用されるとき、“プロセッサ”は、以下に限られないが、例えばマイクロプロセッサ、マイクロコントローラ、複数命令セットコンピューティング(CISC)マイクロプロセッサ、縮小命令セットコンピューティング(RISC)マイクロプロセッサ、超長命令語(VLIW)マイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ(DSP)、マルチコアプロセッサ、又はその他の種類のプロセッサ若しくは処理回路などの、如何なる種類の計算回路をも意味する。
電子アセンブリ1810に含められ得るその他の種類の回路は、例えば携帯電話、タブレットコンピュータ、ラップトップコンピュータ、送受信兼用(2ウェイ)無線機、及び類似の電子システムなどの無線装置で使用される1つ以上の回路(例えば、通信回路1814など)などの、カスタム回路、特定用途向け集積回路(ASIC)、又はこれらに類するものである。ICはその他の種類の機能を実行してもよい。
電子機器1800はまた、外部メモリ1820を含むことができ、そして、外部メモリ1820は、具体的な用途に適した1つ以上の記憶素子、例えば、ランダムアクセスメモリ(RAM)の形態のメインメモリ1822、1つ以上のハードドライブ1824、及び/又はリムーバブルメディア(取り外し可能媒体)1826を取り扱う1つ以上のドライブを含み得る。リムーバブルメディアは、例えば、コンパクトディスク(CD)、フラッシュメモリカード、デジタルビデオディスク(DVD)、及びこれらに類するものなどである。
電子機器1800はまた、表示装置1816、1つ以上のスピーカ1818、並びにキーボード及び/又はコントローラ1830を含み得る。コントローラは、マウス、トラックボール、タッチスクリーン、音声認識装置、又は、システムユーザが電子機器180に情報を入力すること及び電子機器1800から情報を受け取ることを可能にするその他の装置を含み得る。
ここに開示された方法及び装置をより十分に例示するため、実施形態の非限定的な一覧をここに提示する。
例1は、電子パッケージ用の電気インターコネクトを含む。当該電気インターコネクトは、片面にトレンチが形成された誘電体層と、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する信号導体とを含む。当該電気インターコネクトは更に、前記誘電体層の反対面に取り付けられた導電性の基準層を含む。該導電性の基準層は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合される。
例2は、前記信号導体が、前記トレンチを充填する第1の部分と、前記トレンチより上にある第2の部分とを含む、請求項1の電気インターコネクトを含む。
例3は、前記信号導体の前記第1の部分が前記信号導体の前記第2の部分と一体である、例1乃至2の何れか一の電気インターコネクトを含む。
例4は、前記信号導体の前記第1の部分が前記信号導体の前記第2の部分とは異なる幅を有する、例1乃至3の何れか一の電気インターコネクトを含む。
例5は、前記信号導体の前記第2の部分が前記誘電体層の前記片面と係合している、例1乃至4の何れか一の電気インターコネクトを含む。
例6は、前記信号導体の前記第1の部分が前記信号導体の前記第2の部分とは異なる厚さを有する、例1乃至5の何れか一の電気インターコネクトを含む。
例7は、当該電気インターコネクトが更に、複数の更なる信号導体を有し、前記更なる信号導体の各々が、前記誘電体層の別のトレンチを充填し且つ前記誘電体層の前記片面より上まで延在し、前記複数の更なる信号導体が各々、電流が前記複数の更なる信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、例1乃至6の何れか一の電気インターコネクトを含む。
例8は、前記誘電体層は第1の誘電体層であり、当該電気インターコネクトが更に、前記第1の誘電体層の前記片面に取り付けられた第2の誘電体層であり、前記信号導体を露出させる開口を含む第2の誘電体層と、前記第2の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプとを有する、例1乃至7の何れか一の電気インターコネクトを含む。
例9は、電子パッケージ用の電気インターコネクトを製造する方法を含む。当該方法は、誘電体層の片面にトレンチを形成し、前記誘電体層の反対面は導電性の基準層を含み、且つ前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填し、該信号導体は、電流が該信号導体を通り抜けるときに前記導電性の基準層に電磁結合されることになることを含む。
例10は、前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することが、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に導電材料を形成し、且つパターニングされたマスクを前記導電材料上に形成し、該パターニングされたマスクは前記誘電体層の前記片面上にあるが前記誘電体層の前記トレンチ内にはないことを含む、例9の方法を含む。
例11は、前記誘電体層の前記片面の前記トレンチを、前記誘電体層の前記片面より上まで延在する信号導体で充填することが更に、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に導電材料を追加し、且つ前記信号導体を形成するように、前記誘電体層の前記片面から前記パターニングされたマスク及び前記導電材料を除去することを含む、例9乃至10の何れか一の方法を含む。
例12は、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を形成することが、前記誘電体層の前記片面上及び前記誘電体層の前記トレンチ内に前記導電材料を無電解めっきすることを含む、例9乃至11の何れか一の方法を含む。
例13は、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を追加することが、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることを含む、例9乃至12の何れか一の方法を含む。
例14は、前記トレンチを充填し且つ前記誘電体層の前記片面より上まで延在する前記信号導体を形成するように、前記トレンチ内に前記導電材料を電解めっきすることが、前記信号導体が前記誘電体層の前記片面と係合するように前記誘電体層の前記片面上に前記導電材料を電解めっきすることを含む、例9乃至13の何れか一の方法を含む。
例15は、電子パッケージ用の電気インターコネクトを含む。当該電気インターコネクトは、片面と反対面とを含む誘電体層であり、前記反対面はトレンチを含む、誘電体層と、前記誘電体層の前記片面上の信号導体とを含む。当該電気インターコネクトは更に、前記誘電体層の前記反対面上に取り付けられた導電性の基準層を含む。該導電性の基準層は、前記誘電体層の前記反対面と係合し、且つ前記トレンチを充填する突出部を含み、電流が前記信号導体を通り抜けるときに前記信号導体が前記導電性の基準層に電磁結合される。
例16は、前記信号導体は第1の信号導体であり、当該電気インターコネクトが更に、前記誘電体層の前記片面上の第2の信号導体を有し、該第2の信号導体が、電流が該第2の信号導体を通り抜けるときに前記導電性の基準層に電磁結合される、例15の電気インターコネクトを含む。
例17は、前記導電性の基準層の前記突出部が、前記第1の信号導体及び前記第2の信号導体から等距離に位置する、例15乃至16の何れか一の電気インターコネクトを含む。
例18は、前記誘電体層の前記反対面が複数のトレンチを含み、当該電気インターコネクトが更に、前記誘電体層の前記片面上に複数の更なる信号導体を有し、前記導電性の基準層が、前記トレンチを充填する複数の突出部を含み、前記信号導体が各々、電流が該信号導体を通り抜けるときに前記突出部のうちの少なくとも1つに電磁結合される、例15乃至17の何れか一の電気インターコネクトを含む。
例19は、前記突出部のうちの少なくとも一部が2つの異なる信号導体から等距離に位置する、例15乃至18の何れか一の電気インターコネクトを含む。
例20は、前記誘電体層は第1の誘電体層であり、当該電気インターコネクトが更に、前記第1の誘電体層の前記片面に取り付けられた第2の誘電体層であり、前記信号導体を露出させる開口を含む第2の誘電体層と、前記第2の誘電体層の前記開口内で前記信号導体に電気接続されたはんだバンプとを含む、例15乃至19の何れか一の電気インターコネクトを含む。
例21は、電子パッケージ用の電気インターコネクトを製造する方法を含む。当該方法は、誘電体層の片面上に信号導体を形成し、前記誘電体層の反対面にトレンチを形成し、且つ前記誘電体層の前記反対面上に導電性の基準層を形成し、該導電性の基準層は、前記トレンチを充填する突出部を含み、該突出部は、電流が前記信号導体を通り抜けるときに前記信号導体に電磁結合されることになることを含む。
例22は、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を形成することが、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を電解めっきすることを含む、例21の方法を含む。
例23は、当該方法が更に、前記誘電体層の前記片面上に複数の信号導体を形成し、且つ前記誘電体層の前記反対面に複数のトレンチを形成することを含み、前記導電性の基準層が、前記複数のトレンチを充填する複数の突出部を含み、該複数の突出部が各々、電流がそれぞれの信号導体を通り抜けるときに対応する信号導体に電磁結合されることになる、例21乃至22の何れか一の方法を含む。
例24は、前記誘電体層の前記反対面に前記複数のトレンチを形成することが、前記突出部のうちの少なくとも一部が2つの異なる信号導体から等距離に位置するように、前記誘電体層の前記反対面に前記複数のトレンチを形成することを含む、例21乃至23の何れか一の方法を含む。
この概説は、当該事項の非限定的な例を提供することを意図している。排他的あるいは網羅的な説明を提供することは意図していない。この詳細な説明は、方法についての更なる情報を提供するために含められる。
以上の詳細な説明は、詳細な説明の一部を形成するものである添付図面の参照を含んでいる。図面は、例示により、本発明が実施され得る具体的な実施形態を示している。これらの実施形態も、ここでは“例”として参照される。このような例は、図示あるいは説明されたものに加えての要素を含むことができる。しかしながら、本発明者はまた、図示あるいは説明されたもののみが設けられる例も企図している。さらに、本発明者はまた、特定の例(又はその1つ以上の態様)に関して、又は図示あるいは説明されたその他の例(又はそれらの1つ以上の態様)に関しての何れにおいても、図示あるいは説明された要素(又はそれらの1つ以上の態様)の組み合わせ又は並べ替えを用いる例も企図している。
この文書において、用語“a”又は“an”は、特許文献で一般的なように、“少なくとも1つ”若しくは“1つ以上の”というその他の例又は使用と関係なく、1つではなく、1つ以上を含むように使用されている。この文書において、用語“or(又は)”は、別のことが指し示されない限り、非排他的なorを意味し、故に、“A又はB”は、“BではなくA”、“AではなくB”、及び“A及びB”を含む。この文書において、用語“含む(including)”及び“それにおいて(in which)”は、それぞれ“有する(comprising)”及び“そこでは(wherein)”のプレイン・イングリッシュでの同義語として使用されている。また、以下の請求項において、用語“含む(including)”及び“有する(comprising)”は、非限定的(オープンエンド)であり、すなわち、請求項内でそれらの用語の後に列挙されるものに加えての要素を含むシステム、デバイス、品目、組成、定式又はプロセスもなおも、その請求項の範囲に入ると見なされる。また、以下の請求項において、用語“第1の”、“第2の”及び“第3の”などは、単にラベルとして使用されており、それらのものに数的要件を課すことを意図したものではない。
以上の説明は、限定的ではなく、例示的であることを意図している。例えば、上述の例(又はそれらの1つ以上の態様)は、互いに組み合わせて使用されてもよい。さらに、ここに記載される方法の順序は、電気インターコネクト又は電気インターコネクトを含むパッケージの製造を可能にする如何なる順序ともし得る。以上の説明を検討した例えば当業者によって、その他の実施形態も使用され得る。
要約書は、読者が技術的開示の本質を素早く確かめることを可能にするために提供されている。それは、請求項の範囲又は意味を解釈あるいは限定するためには使用されないという理解の下で提出されている。
また、以上の詳細な説明においては、開示を効率化するために、様々な特徴が一緒に集められていることがある。これは、請求項にない開示された特徴が何れかの請求項に本質的であると意図しているとして解釈されるべきでない。むしろ、発明事項は、特定の開示された実施形態の全ての特徴よりも少ないものの中にあり得る。故に、以下の請求項は、各請求項がそれ自身の別個の実施形態の上に立つものとして、ここにて詳細な説明に組み込まれ、また、そのような実施形態は、様々な組み合わせ又は並べ替えにて互いに組み合わされ得る。本発明の範囲は、添付の請求項を参照して、それら請求項が権利を与えられる全ての均等範囲とともに決定されるべきである。

Claims (8)

  1. 片面と反対面とを含む誘電体層であり、前記反対面はトレンチを含む、誘電体層と、
    前記誘電体層の前記片面上の第1及び第2の信号導体と、
    前記誘電体層の前記反対面上に取り付けられた導電性の基準層であり、当該導電性の基準層は、前記誘電体層の前記反対面と係合し、且つ前記トレンチを充填する突出部を含み、電流が前記第1及び第2の信号導体の各々を通り抜けるときに前記第1及び第2の信号導体の各々が当該導電性の基準層に電磁結合される、導電性の基準層と、
    を有し、
    前記トレンチを充填する前記導電性の基準層の前記突出部は、前記第1の信号導体及び前記第2の信号導体に沿って延在し、且つ前記第1の信号導体及び前記第2の信号導体から等距離に位置する、
    電子パッケージ用の電気インターコネクト。
  2. 前記誘電体層の前記反対面は複数のトレンチを含み、当該電気インターコネクトは更に、前記誘電体層の前記片面上に複数の更なる信号導体を有し、前記導電性の基準層は、前記複数のトレンチを充填する複数の突出部を含み、前記信号導体は各々、電流が該信号導体を通り抜けるときに前記複数の突出部のうちの少なくとも1つに電磁結合される、請求項に記載の電気インターコネクト。
  3. 前記複数の突出部は各々、2つの異なる信号導体から等距離に位置する、請求項に記載の電気インターコネクト。
  4. 前記誘電体層は第1の誘電体層であり、当該電気インターコネクトは更に、
    前記第1の誘電体層の前記片面に取り付けられた第2の誘電体層であり、それぞれ前記第1及び第2の信号導体を露出させる第1及び第2の開口を含む第2の誘電体層と、
    前記第2の誘電体層の前記第1及び第2の開口内でそれぞれ前記第1及び第2の信号導体に電気接続された第1及び第2のはんだバンプと
    を有する、請求項に記載の電気インターコネクト。
  5. 誘電体層の片面上に第1及び第2の信号導体を形成し、
    前記誘電体層の反対面に、第1及び第2の信号導体に沿って延在するトレンチを形成し、且つ
    前記誘電体層の前記反対面上に導電性の基準層を形成し、該導電性の基準層は、前記トレンチを充填する突出部を含み、該突出部は、電流が前記第1及び第2の信号導体の各々を通り抜けるときに前記第1及び第2の信号導体の各々に電磁結合されることになる、
    ことを有し、
    前記トレンチを充填する前記導電性の基準層の前記突出部は、前記第1の信号導体及び前記第2の信号導体から等距離に位置する、
    方法。
  6. 前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を形成することは、前記誘電体層の前記反対面上及び前記トレンチ内に前記導電性の基準層を電解めっきすることを含む、請求項に記載の方法。
  7. 当該方法は更に、
    前記誘電体層の前記片面上に複数の信号導体を形成し、且つ
    前記誘電体層の前記反対面に複数のトレンチを形成する
    ことを有し、
    前記導電性の基準層は、前記複数のトレンチを充填する複数の突出部を含み、該複数の突出部は各々、電流がそれぞれの信号導体を通り抜けるときに対応する信号導体に電磁結合されることになる、
    請求項又はに記載の方法。
  8. 前記誘電体層の前記反対面に前記複数のトレンチを形成することは、前記複数の突出部の各々が2つの異なる信号導体から等距離に位置するように、前記誘電体層の前記反対面に前記複数のトレンチを形成することを含む、請求項に記載の方法。
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