CN110913570A - 一种高性能信息处理及接口方法 - Google Patents
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Abstract
本发明涉及增大信号网络间距，减小耦合长度以降低串扰；传输线靠近参考平面，减小参考层面的回流路线阻抗；在串扰信号线之间插入地线进行隔离；高速信号线加入端接匹配；走线运用3W规则，保证线间距不能小于走线的线宽，内层走线之间比表层走线应具有更大的线间距；高速信号、关键信号走内层信号层；重要信号线走中间层，并靠近plane层；多层板设计中，错开层间平行线，保持足够距离；信号不跨地平面断槽，避免打孔过密。DDR2信号线全部在布线约束区域内，非DDR2信号线不得在该区域，非DDR2信号线要经过该区域须在其中间布一个未打孔的参考地层。本发明的优点是，成本低、便捷易用、功能全、可靠性高和功能扩展性强。
Description
技术领域
本发明属于高速信号处理技术领域，具体涉及一种高性能信息处理及接口方法。
背景技术
目前，数字信号的上升边(及下降边)非常重要，它决定了数字信号的频谱范围，即信号的带宽。它也决定了所通过的互联线是否表现为传输线效应。所谓高速信号，是指时域上的短上升边信号，或者是频域上概念等价的宽带信号。过去，时钟频率只有10MHz。电路板或封装设计的主要挑战就是如何在双层板上布通所有的信号线以及如何在组装时不破坏封装。由于互联线不曾影响过系统性能，所以互连线的电气特性并不重要。在这种意义下，可以说“对信号来讲过去的互联线是畅通透明的”。该设计能够很好的解决工作频率高达1GHz，外设中DDR2存储器数据传输速率为10Gbps，对外总线传输速率可达10Gbps高速信号SI问题，差分传输线的优点及布线规则，并在基于主控板的设计中总结了DDR2器件和SRIO等高速信号的布线要求，给出信号完整性问题最小化的通用设计以及减小了过快信号翻转导致较大的EMI。
发明内容
本发明的目的是解决上述问题，提供一种低成本、便捷易用、功能全、可靠性高、功能扩展性强的高性能信息处理及接口方法。
为实现上述目的，本发明提供如下技术方案：
一种高性能信息处理及接口方法，包括以下内容：
1)增大信号网络间距，减小耦合长度以降低串扰；地平面和传输线之间的距离保持在10mil之内；让传输线靠近参考平面，减小参考层面的回流路线阻抗，使传输线的回流路径在参考层面上，降低对其他信号的影响；
2)在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离作用，从而减小串扰；插入地线可以相当于为高频的噪声提供了一条低阻抗的传导路径，降低它对其他信号弯路的影响；
3)高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰；
4)在走线的时候运用3W规则，即保证线间距不能小于走线的线宽；3w指的是中心线距为线宽3倍，若是边沿线距即为2倍，即加大信号网络间距；内层走线(Stripline)之间要保证比表层走线(Microstrip)更大的线间距；
5)一般为了降低高速信号线的对外辐射造成EMI问题，常将高速信号、关键信号走内层，而内层通常可以有效的屏蔽垂直方向上的电磁辐射(内层走线层通常与地层或电源层邻近)，但是水平方向上的电磁辐射无法削弱；因此需要更大的线间距来保证这些高速信号不对其他信号造成干扰；
6)重要信号线(如时钟线)走中间层，并靠近plane层；这些高速信号在表层垂直方向上的电磁辐射较为严重，造成系统的EMI问题，因此尽量走在中间层，而靠近电源或者地层就可以起到在垂直方向上很好的电磁屏蔽效果；
7)多层板设计中，层间距可能很小，尽量错开层间平行线，保持足够距离；电信号在传输线上是以电磁波的方式向前传导的，它不但在水平方向上有电磁辐射，在垂直方向上也依然存在；因此对于相邻层间的平行线也会构成耦合，形成串扰；
8)信号不要跨过地平面的断槽，在打过孔的时候注意不要太密，防止截断铺铜区；信号的回流路径通常在邻近层(地层或者电源层)，因此若地平面出现断槽会使信号的回流路径被阻断，导致信号的回流从其他地方通过，从而造成不期望的串扰问题产生。
进一步的，所述信号线之间插入的隔离地线具体为：DDR2信号线全部在布线约束区域内，非DDR2信号线不得在该区域，非DDR2信号线要经过该区域须在其中间布一个未打孔的参考地层。
进一步的，SRIO传输线布局为：SRIO传输线分为三个部分：接收端、传输端和互联线，接收端为从器件BGA管脚到电容部分；发射端为信号从BGA管脚走出器件的部分；接收端布在PCB板顶层，传输端布在除顶层外的任意信号层。
进一步的，对于串行RapidIO信号，所有的布线层必须获得100ohms差分阻抗，并在接收端串接0.01uF电容。
进一步的，所述端接匹配LVDS信号电平包括驱动器、端接电阻及接收器。
进一步的，所述驱动器由一个驱动差分线的电流源组成，电流为3.5mA；所述端接电阻跨接在正负两路信号的中间，采用100Ω的匹配电阻，或两个50Ω的电阻串联，并在电阻中间增加一个滤波电容到地。
进一步的，对于LVPECL电平信号，将每一路进行单端匹配，信号的直流电位要为1.3V，信号的负载等于信号线的特性阻抗50Ω。
与现有技术相比，本发明的有益效果在于：
本发明分析了高速信号SI问题，差分传输线的优点及布线规则，并在基于主控板的设计中涉及了一种基于DDR2器件和SRIO等高速信号的布线设计规则。通过增大信号网络间距，减小耦合长度来达到降低串扰的目的；让传输线靠近参考平面，减小参考层面的回流路线阻抗，使传输线的回流路径在参考层面上，降低对其他信号的影响；在串扰较严重的两条线之间插入一条地线，可以起到隔离作用，从而减小串扰；高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰；一般为了降低高速信号线的对外辐射造成EMI问题，将高速信号、关键信号走内层，而内层通常可以有效的屏蔽垂直方向上的电磁辐射；本发明成本低、便捷易用、功能全、可靠性高和功能扩展性强。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是为了更清楚地说明本发明实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为DDR器件约束区域示意图；
图2为SRIO传输线布局示意图；
图3为LVDS信号电平的终端匹配图；
图4为LVPECL信号理想端接方式图。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案能予以实施，下面结合具体实施例对本发明作进一步说明，但所举实施例只作为对本发明的说明，不作为对本发明的限定。
如图1-4所示的一种高性能信息处理及接口方法。由于实际设计中各种因素的影响，串扰是一个非常普通的现象。串扰不能消除，只能减小。特别需要注意的是，所有减小串扰的措施都可能带来负面影响，减小串扰的措施基本上都会对系统的布线效率产生不利影响。因此，在控制串扰的同时，还必须注意减小这些负面影响。下面给出抑制串扰的措施及理解分析在情况允许的情况下,尽量增大走线之间的距离，并且不要走长平行线。
通过增大信号网络间距，减小耦合长度来达到降低串扰的目的。地平面和传输线之间的距离保持在10mil之内。让传输线靠近参考平面，减小参考层面的回流路线阻抗，使传输线的回流路径在参考层面上，降低对其他信号的影响。
在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离作用，从而减小串扰。插入地线可以相当于为高频的噪声提供了一条低阻抗的传导路径，降低它对其他信号弯路的影响。
高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。在走线的时候运用3W规则，即保证线间距不能小于走线的线宽。3w指的是中心线距为线宽3倍，若是边沿线距即为2倍，即加大信号网络间距。内层走线(Stripline)之间要保证比表层走线(Microstrip)更大的线间距。
一般为了降低高速信号线的对外辐射造成EMI问题，常将高速信号、关键信号走内层，而内层通常可以有效的屏蔽垂直方向上的电磁辐射(内层走线层通常与地层或电源层邻近)，但是水平方向上的电磁辐射无法削弱。因此需要更大的线间距来保证这些高速信号不对其他信号造成干扰。一些重要的信号线(如时钟线)，尽量走在中间层，并靠近plane层。这些高速信号在表层垂直方向上的电磁辐射较为严重，造成系统的EMI问题，因此尽量走在中间层，而靠近电源或者地层就可以起到在垂直方向上很好的电磁屏蔽效果。
在多层板设计中，层间距可能很小，尽量错开层间的平行线，保持足够的距离。电信号在传输线上是以电磁波的方式向前传导的，它不但在水平方向上有电磁辐射，在垂直方向上也依然存在。因此对于相邻层间的平行线也会构成耦合，形成串扰。信号不要跨过地平面的断槽，在打过孔的时候注意不要太密，防止截断铺铜区。
信号的回流路径通常在邻近层(地层或者电源层)，因此若地平面出现断槽会使信号的回流路径被阻断，导致信号的回流从其他地方通过，从而造成不期望的串扰问题产生。
如图1DDR器件约束区域示意图：在PCB布线时，DDR2电路信号必须与其他信号隔离，DDR2信号线必须全部在布线约束区域内；非DDR2信号线不得在该区域，如果非DDR2信号线要经过该区域必须在他们中间布一个没有打孔的参考地层。此外，1.8V电源层必须覆盖整个约束区域。
如图2SRIO传输线布局示意图所示：
对于串行RapidIO信号，所有的布线层必须获得100ohms差分阻抗，并在接收端串接0.01uF电容。SRIO传输线可以分为三个部分：接收端、传输端和互联线。接收端和传输端是离器件最近的很小一部分，接收端定义为从器件BGA管脚到电容这部分；传输端定义为信号从BGA管脚走出器件的部分。接收端必须布在PCB板顶层，传输端可以布在除了顶层的任意信号层(推荐使用内层信号层使其具有较好的隔离作用)。SRIO导线宽度按照线宽为4mil，在PCB顶层和底层线宽为4mil，线间距为10mil；在PCB中间层线宽4mil，线间距5mil，SRIO信号差分过孔直径为8mil，焊盘直径为18mil。
如图3LVDS信号电平的终端匹配图：
LVDS是一种低摆幅的差分信号技术，其传输的数据率从100Mbps到2Gbps以上。LVDS信号的驱动器由一个驱动差分线的电流源组成，通常电流为3.5mA。它的端接电阻一般只要跨接在正负两路信号的中间。LVDS信号的接收器一般具有很高的输入阻抗，因此驱动器输出的电流大部分都流过了100Ω的匹配电阻，并产生了350mV的电压。有时为了增加抗噪声性能，差分线的正负两路信号之间用两个50Ω的电阻串联，并在电阻中间加1个滤波电容到地，这样可以减少高频噪声。随着微电子技术的发展，很多器件生产商已经可以把LVDS电平信号的终端电阻做到器件内部，以减少PCB设计者的工作。
如图4LVPECL信号理想端接方式图：
LVPECL电平信号也是适合高速传输的差分信号电平之一，它的每一单路信号都有一个比信号驱动电压小2V的直流电位，因此应用终端匹配时不能在正负两条差分线之间跨接电阻(如果在差分线之间跨接电阻，电阻中间相当于虚地，直流电位将变成零)，而只能将每一路进行单端匹配。对LVPECL信号进行单端匹配，要符合两个条件，即信号的直流电位要为1.3V(设驱动电压为3.3V，减2V后，为1.3V)和信号的负载要等于信号线的特性阻抗(50Ω)。在实际的工程设计中，增加一个电源就意味着增加了新的干扰源，也会增加布线空间(电源的滤波网络要使用大量的布线空间)，改变电源分割层的布局。因此在设计系统时，可以利用交直流等效的方法。
本发明中未做详细描述的内容均为现有技术。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种高性能信息处理及接口方法，其特征在于，包括以下内容：
1)增大信号网络间距，减小耦合长度以降低串扰；传输线靠近参考平面，减小参考层面的回流路线阻抗；
2)在串扰信号线之间插入地线进行隔离；
3)高速信号线加入端接匹配；
4)走线运用3W规则，保证线间距不能小于走线的线宽，内层走线之间比表层走线应具有更大的线间距；
5)高速信号、关键信号走内层信号层；
6)重要信号线走中间层，并靠近plane层；
7)多层板设计中，错开层间平行线，保持足够距离；
8)信号不跨地平面断槽，避免打孔过密。
2.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，所述信号线之间插入的隔离地线具体为：DDR2信号线全部在布线约束区域内，非DDR2信号线不得在该区域，非DDR2信号线要经过该区域须在其中间布一个未打孔的参考地层。
3.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，SRIO传输线布局为：SRIO传输线分为三个部分：接收端、传输端和互联线，接收端为从器件BGA管脚到电容部分；发射端为信号从BGA管脚走出器件的部分；接收端布在PCB板顶层，传输端布在除顶层外的任意信号层。
4.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，对于串行RapidIO信号，所有的布线层必须获得100ohms差分阻抗，并在接收端串接0.01uF电容。
5.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，所述端接匹配LVDS信号电平包括驱动器、端接电阻及接收器。
6.根据权利要求5所述的一种高性能信息处理及接口方法，其特征在于，所述驱动器由一个驱动差分线的电流源组成，电流为3.5mA；所述端接电阻跨接在正负两路信号的中间，采用100Ω的匹配电阻，或两个50Ω的电阻串联，并在电阻中间增加一个滤波电容到地。
7.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，对于LVPECL电平信号，将每一路进行单端匹配，信号的直流电位要为1.3V，信号的负载等于信号线的特性阻抗50Ω。
8.根据权利要求1所述的一种高性能信息处理及接口方法，其特征在于，所述传输线和地平面之间的距离保持在≤10mil。
9.根据权利要求1至8任一项所述的一种高性能信息处理及接口方法，其特征在于，所述3W规则指的是中心线距为线宽3倍。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20200324 |
|
| WD01 | Invention patent application deemed withdrawn after publication |