JP4012040B2 - センタタップ終端回路及びセンタタップ終端回路を有するプリント配線板 - Google Patents
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Description
【発明の属する技術分野】
本発明はプリント配線板上の配線パターンやケーブルなどにより、高速な差動信号を伝送する差動信号配線におけるセンタタップ終端回路に関するものである。
【0002】
【従来の技術】
近年、高速信号をプリント配線板やケーブルで伝送する場合、放射ノイズを抑制するために低電圧差動信号伝送(Low Voltage Differential Signaling:LVDS)技術がよく利用されている。図8に通常良く用いられるLVDS伝送モデルの回路図を示す。
【0003】
図中100はグラウンド(GND)であり、200は送信側ドライバICであり300は受信側レシーバICである。送信側ドライバIC200と受信側レシーバIC300の間には、往路伝送線路1と復路伝送線路2により差動信号線路が構成されており、低電圧差動信号の伝送が行われている。往路伝送線路1と復路伝送線路2とは電気的特性が全く等しく形成されている。受信側レシーバIC300の入力端近傍には、往路伝送線路1と復路伝送線路2の間に抵抗3が接続されており、抵抗3により差動信号線路は終端されている。差動信号線路による差動インピーダンスが100Ωで設計されたとすると、抵抗3には抵抗値が100Ωのものを使用すれば、差動信号線路に流れるディファレンシャルモード電流成分は完全に整合して終端されることとなる。
【0004】
しかしながら、図8に示した差動信号線路には、ディファレンシャルモード電流成分以外にコモンモード電流成分が流れており、このコモンモード電流成分により放射ノイズは発生する。(『差動信号伝送系の放射ノイズ解析』信学技報EMCJ2001−85参照)。図8に示した終端回路におけるコモンモード電流成分110については回路上には流れる経路が無く、プリント配線板の持つ浮遊容量等を介してリターンするという状態になるため、放射ノイズが発生してしまう。
【0005】
このようなコモンモード電流成分による放射ノイズの発生を抑制する方法として特開平11−205118に示されたようなセンタタップ終端回路が知られている。特開平11−205118に示されているLVDS伝送モデルのセンタタップ終端回路の回路図を示す。
【0006】
回路図を図9(a)に示す。図9(a)に示す様に、受信側レシーバIC 300の入力端近傍において、往路伝送線路1と復路伝送線路2との間に抵抗4、抵抗5が直列にして接続されている。また抵抗4と抵抗5との接続部とGND100との間にはキャパシタ6が接続されている。抵抗4、抵抗5及びキャパシタ6によりセンタタップ終端回路は構成されている。
【0007】
また図9(b)に図9(a)に示したセンタタップ終端回路をプリント配線板上において実現した場合の平面図を示す。図9(b)において図9(a)に示した回路図に対応する部品には同じ符号を付してある。
【0008】
図中500はプリント配線板である。1は往路伝送線路であり銅箔パターンにより形成されている。2は復路伝送線路であり銅箔パターンにより形成されている。4、5は同じ抵抗値を持つ抵抗でありここではチップ抵抗が使用されている。6はキャパシタでありここではチップキャパシタが使用されている。往路伝送線路1と復路伝送線路2は図の左側に延びて不図示の送信側ドライバIC 200に接続されており、図の右側に延びてその近傍で不図示の受信側ドライバIC300と接続されている。100はGNDであり、往路伝送線路1と復路伝送線路2の外側にパターン状に形成されている。抵抗4、5は一方の端子がそれぞれランド21、22に実装されており、往路伝送線路1及び復路伝送線路2と電気的に接続されている。抵抗4、5の他方の端子は、往路伝送線路1と復路伝送線路2の内側においてランド23、24に実装されている。ランド23とランド24とは配線により電気的に接続されている。ランド23とランド24は往路伝送線路1及び復路伝送線路2と共に50Ωの抵抗で接続されているため、差動信号線路の中心電位点にあたる。ランド23、24は更に他の配線によりランド25と電気的に接続されている。ランド25にはキャパシタ6の一方の端子が実装されている。キャパシタ6の他方の端子は復路伝送線路2をまたぐ形でGND 100と電気的に接続されているランド26に実装されている。
【0009】
このようなセンタタップ終端回路により、往路伝送線路1とGND100とは抵抗4とキャパシタ7とにより接続され、また復路伝送線路2とGND100とは抵抗5とキャパシタ7により接続されることになる。そのため、コモンモード電流成分110は、抵抗4とキャパシタ7及び抵抗5とキャパシタ7のインピーダンスによって消費され、差動信号伝送路上のコモンモード電流成分に対するGNDを流れるリターン電流120の経路が確保され、コモンモード電流成分100による放射ノイズを抑制する事ができる。
【0010】
【発明が解決しようとする課題】
しかしながら、使用する信号の高速化、高周波化に伴い、差動信号線路における差動インピーダンスの不整合によって発生するコモンモード電流成分による放射ノイズも問題となってきている(『差動伝送線路とミアンダ線路の電気的特性』エレクトロニクス実装学会誌Vol.4 No.7 NOV.2001参照)。
【0011】
前述の図9(a)、(b)における差動信号線路は、センタタップ終端回路を形成する事により、センタタップ終端回路の位置における往路伝送線路1と復路伝送線路2の間隔が、その他の位置における間隔よりも大幅に広がっている。図9(b)における点線Aの位置におけるプリント配線板の断面図を図10(a)に、点線Bの位置における断面図を図10(b)に示す。差動信号線路の差動インピーダンスは、プリント配線版の断面形状における、往路伝送線路1と復路伝送線路2の線間距離と、往路伝送線路1及び復路伝送線路2とGNDパターンとの距離によって変化する事が知られている。図10(a)、(b)において往路伝送線路1と復路伝送線路2との容量結合を51、往路伝送線路1とGND100との容量結合を52、復路伝送線路2とGND100との容量結合を53として示す。図10(b)に場合、図10(a)の場合に比べて、容量結合52と容量結合53は大きくは変化していないが、容量結合51は大きく減少している。容量結合51が減少すると差動インピーダンスは大幅に増大する。そのため、図10(a)の点線Aと点線Bの間で差動インピーダンスの不整合が生じ、信号の反射等によりコモンモード電流成分が発生してしまう。
【0012】
この時の差動信号波形を横軸を時間、縦軸を電圧のグラフとして図11に示す。図中600は往路伝送線路1を伝送する信号であり、700は復路伝送線路2を伝送する信号である。図11から分かるように、差動インピーダンスの不整合により各信号600、700のtr/tf特性は一致しておらず、スキューも発生している。そのため、差動信号線路に多くのコモンモード電流成分が発生し、放射ノイズを増大してしまう。
【0013】
また、複数のチップ部品をプリント配線板に実装する場合、実装機の機械的な都合上、チップ部品とチップ部品の間には、ある一定の間隔を設ける事が必要とされている。その間隔は通常の2本の差動信号配線の間隔よりも大きい。そのため、図9(a)、(b)に示すようなセンタタップ終端回路では、抵抗4と抵抗5の間にデッドスペースができてしまう。従って、往路伝送線路1と復路伝送線路2との間隔が広がる事により、差動インピーダンスが増加し、コモンモード電流成分が増加する更なる要因となっている。また、センタタップ終端回路の実装面積が広くなり、回路設計の自由度を著しく損なってしまうという課題もある。
【0014】
【課題を解決するための手段】
このような課題を解決するために本発明においては、往路伝送線路と復路伝送線路からなる差動信号伝送線路の終端に、該往路伝送線路と復路伝送線路の間に、該差動信号伝送路の差動インピーダンスの概ね1/2となる抵抗値を持つ第1、第2の抵抗を直列にして接続し、該第1、第2の抵抗の接続部とプリント配線板のグラウンドとの間に、第1のキャパシタが接続されているセンタタップ終端回路において、該往路伝送線路と復路伝送線路はほぼ一定の間隔で配線されており、該第1、第2の抵抗素子と第1のキャパシタは該往路伝送線路と復路伝送線路の外側に配置されており、該接続部は往路伝送線路と復路伝送線路と立体的に交差するように形成されているセンタタップ終端回路を提供している。
【0015】
また本発明においては、前記第1のキャパシタは、1000pF以上の値を有するセンタタップ終端回路を提供している。
【0016】
また本発明においては、前記差動信号伝送線路は、複数層からなる多層プリント配線板の一方の表面層に形成されており、前記第1のキャパシタは第1のバイアホールを介して、該表面層と異なる配線層に形成されたグラウンドに接続されているセンタタップ終端回路を提供している。
【0017】
また本発明においては、前記接続部とプリント配線板のグラウンドとの間には、第1のキャパシタと直列に第3の抵抗素子が接続されており、該第3の抵抗の値は、前記差動信号伝送路のコモンモードインピーダンスから、前記第1または第2の抵抗素子の値の1/2を差し引いた値のであるセンタタップ終端回路を提供している。
【0018】
また本発明においては、前記接続部とプリント配線板のグラウンドとの間には、前記第1のキャパシタと同じ容量値を持つ第2のキャパシタも接続されており、前記第1、第2の抵抗と第1、第2のキャパシタは、前記差動信号伝送線路に対して対称に配置されているセンタタップ終端回路を提供している。
【0019】
また本発明においては、前記第1、第2のキャパシタは、1000pF以上の値を有するセンタタップ終端回路を提供している。
【0020】
また本発明においては、前記差動信号伝送線路は、複数層からなる多層プリント配線板の一方の表面層に形成されており、前記第1、第2のキャパシタは第1、第2のバイアホールを介して、該表面層と異なる配線層に形成されたGNDに接続されているセンタタップ終端回路を提供している。
【0021】
また本発明においては、前記接続部とプリント配線板のGNDとの間には、第1のキャパシタと直列に第3の抵抗が接続され、第2のキャパシタと直列に第4の抵抗が接続されており、該第3、第4の抵抗素子の抵抗値は概ね、前記差動信号伝送路のコモンモードインピーダンスから、第1または第2の抵抗素子の値の1/2を差し引いた値の半分であるセンタタップ終端回路を提供している。
【0022】
また本発明においては、前記接続部はジャンパー機能を有する部品により形成されているセンタタップ終端回路を提供している。
【0023】
また本発明においては、前記接続部は、第3、第4のバイアホールにより前記表面層と異なる配線層に引き出された配線であるセンタタップ終端回路を提供している。
【0024】
また本発明においては、前記センタタップ終端回路を有することを特徴とするセンタタップ終端回路を提供している。
【0025】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。
【0026】
(第1の実施の形態)
図1(a)、(b)は本発明の第1の実施の形態を示す、差動信号伝送線路のセンタタップ終端回路を示した図である。第1の実施の形態において、差動信号伝送線路の差動インピーダンスは100Ωとする。
【0027】
図1(a)は、LVDS伝送モデルのセンタタップ終端回路を示す回路図である。図1(a)に示した回路図は、図9(a)に示した回路図と電気的には全く同じ回路図であるが、説明の都合上、抵抗とキャパシタの配置とそれらを接続する配線が異なる位置に示されている。図1(a)において図9(a)と同じ部材には同じ符号が付してある。
【0028】
図中100はグラウンド(GND)であり、200は送信側ドライバICであり300は受信側レシーバICである。1は往路伝送線路であり、2は復路伝送線路である。往路伝送線路1と復路伝送線路2は、送信用ドライブIC200と、受信用レシーバIC300とを接続している。左側往路伝送線路1と復路伝送線路2とは電気的特性が等しく、差動信号伝送線路として構成し、送信用ドライブIC200から受信用レシーバIC300へ、低電圧差動信号を送信する。復路伝送線路2の入力端近傍において、往路伝送線路1には抵抗4の一端が、復路伝送線路2には抵抗5の一端が実装されている。抵抗4と抵抗5のそれぞれの他端は、往路伝送線路1及び復路伝送線路2と立体的に交差する様に配線する事で、電気的に接続されている。つまり、往路伝送線路1と復路伝送線路2の間に、抵抗4と抵抗5を直列にして接続している事になる。尚、往路伝送線路1及び復路伝送線路2とを接続する接続部はジャンパー機能を有する部材を使用している。抵抗4と抵抗5との接続部と、GND100は、キャパシタ6を介して接続している。差動信号伝送線路の差動インピーダンスは100Ωなので、デイファレンシンシャルモード電流成分を終端するため、抵抗4と抵抗5の抵抗値はそれぞれ50Ωとしている。
【0029】
また、キャパシタ6の容量値は1000pF以上の値であることが望ましい。差動信号伝送路を同相で流れるノイズ電流の特性は、終端のGNDから見たインピーダンス特性によって左右される。1000pFのキャパシタは、放射ノイズ規制周波数帯域30MHz〜1000MHzにおいてインピーダンスが1〜6Ωになる。また、100Ωの抵抗を2個並列に接続した終端抵抗のインピーダンスは25Ωなので、終端のGNDから見たインピーダンスが25+(1〜6)=26〜31Ωとなる。キャパシタが接続されていない場合のOPEN(〜∞Ω)な状態に対して非常に小さな値であり、放射ノイズを低減する効果を有する。
【0030】
仮にキャパシタの容量値が100pFであると、同周波数帯域ではインピーダンスが3〜50Ω程度になる。周波数によっては最大75Ω程度の終端インピーダンスとなり、比較的大きな値であり、放射ノイズ低減効果が十分ではなくなる。また、キャパシタの容量値が0.01uFである場合は、30MHz〜1GHzにおいてインピーダンスが0.2〜6Ωであり、終端のGNDからみたインピーダンスは25.2〜31Ωになる。この値は1000pFの場合とほとんど変わらないため、1000pFと同等の放射ノイズ抑制効果を有する。それ以上の値のキャパシタでも、特性はほとんど変化しない。
【0031】
図1(b)は、図1(a)に示す回路図を片面プリント配線板に形成したときの平面図である。図1(b)において図1(a)に対応する部材には同じ符号が付してある。図1(b)において、500はプリント配線板である。1は銅箔パターンにより形成された往路伝送線路であり、2は銅箔パターンにより形成された復路伝送線路である。往路伝送線路1と復路伝送線路2の幅はそれぞれ1.25mmであり、それらの間隔は1.25mmである。4、5は50Ωの抵抗値を有する抵抗で、ここではチップ抵抗を使用している。7、8は1000pFの容量を有するキャパシタで、ここではチップキャパシタを使用している。9はジャンパー部材であり、ここではチップジャンパーを使用している。往路伝送線路1と復路伝送線路2は図の左側に延びて不図示の送信側ドライバIC 200に接続されており、図の右側に延びてその近傍で不図示の受信側ドライバIC 300と接続されている。100はGNDであり、往路伝送線路1と復路伝送線路2の外側にパターン状に形成されている。
【0032】
抵抗4の一方の端子はランド31に実装されている。ランド31は往路伝送線路1の外側に往路伝送線路1と電気的に接続して形成されているため、抵抗4と往路伝送線路1は電気的に接続される。抵抗5は一方の端子はランド32に実装されている。ランド32は復路伝送線路1の外側に復路伝送線路1と電気的に接続して形成されているため、抵抗4と復路伝送線路1は電気的に接続される。抵抗4の他方の端子はランド33に実装されている。また抵抗5の他方の端子はランド34に実装されている。ランド33、34は共に往路伝送線路1と復路伝送線路2の外側に形成されており、ランド33はランド35と、ランド34はランド36と電気的に接続されている。ランド35とランド36にはジャンパー部材9が、往路伝送線路1と復路伝送線路2をまたぐようにして実装されている。ランド35、36は往路伝送線路1及び復路伝送線路2と共に50Ωの抵抗4、5で接続されているため、差動信号線路の中心電位点にあたる。ランド36は他の配線によりランド39と電気的に接続されている。ランド39にはキャパシタ8の一方の端子も実装されている。キャパシタ8の他方の端子は、GND 100と電気的に接続されているランド40に実装されている。尚、本実施の形態においてキャパシタ8は、復路伝送線路2の外側に形成されているが、本実施の形態はこれに限るものではなく、往路伝送線路1の外側に形成し、ランド33に実装してもかまわない。
【0033】
この様に、抵抗4、抵抗5、キャパシタ8及びジャンパー部材9を往路伝送線路1と復路伝送線路2に実装する事で、第1の実施の形態におけるセンタタップ終端回路は構成されている。本実施の形態では、抵抗4、抵抗5、キャパシタ8及びジャンパー部材9は、すべて往路伝送線路1と復路伝送線路2の外側に配置されているため、往路伝送線路1と復路伝送線路2の間隔は、センタタップ終端回路においても1.25mmの一定値に保つことができる。
【0034】
図1(b)における点線Cにおける断面図を図2(a)に、点線Dにおける断面図を図2(b)に示す。図から分かるように、図2(a)と図2(b)を比較すると、往路伝送線路1と復路伝送線路2との間隔、往路伝送線路1とGND100との間隔、復路伝送線路2とGND100との間隔は全く等しく、ほぼ同一の断面形状となっていると言える。つまり往路伝送線路1と復路伝送線路2との容量結合を51、往路伝送線路1とGND100との容量結合を52、復路伝送線路2とGND100との容量結合を53とすると、図2(a)の容量結合51、容量結合52、容量結合53と図2(b)の容量結合51、容量結合52、容量結合53とはほとんど差がない。これは、図1(b)の点線Cの位置と点線Dの位置とにおける差動インピーダンスが同一であることを示している。点線C、Dの位置のみでなく、センタタップ終端回路部における往路伝送線路1と復路伝送線路2の間隔はすべて一定であるため、センタタップ終端回路での差動インピーダンスを一定にする事ができる。
【0035】
この時の差動信号波形を横軸を時間、縦軸を電圧のグラフとして図3に示す。図中800は往路伝送線路1を伝送する信号であり、900は復路伝送線路2を伝送する信号である。図3から分かるように、各信号800、900のtr/tf特性はほぼ一致しており、スキューも発生していない。つまり差動インピーダンスの不整合をおこす事なく、高品質の信号波形を保っていると言える。
【0036】
このように、往路伝送線路1と復路伝送線路2の間隔は、センタタップ終端回路においても一定値に保つことにより、差動インピーダンスが一定となり、差動インピーダンスの不整合がなくなり、コモンモード電流成分の発生を大幅に抑制することができ、放射ノイズの発生を抑制する事ができる。
【0037】
更に、図1(b)において、抵抗4、5は実装機の機械的な都合上ある一定の間隔を設けなければ実装する事ができない。そのため抵抗4、5の間隔はある一定の間隔を設けて実装される。往路伝送線路1と復路伝送線路2の線幅は1.25mmであり、その間隔は1.25mmである。したがって本実施の形態では、抵抗4、抵抗5の最小の間隔に設定しても、その間に往路伝送線路1と復路伝送線路2を配置することができる。
【0038】
したがって、抵抗4と抵抗5の間のデッドスペースがなくなり、抵抗4、抵抗5の外側の配線をなくすことができるため、センタタップ終端回路の差動信号線路方向の幅を、チップ抵抗4、抵抗5の実装可能な最小の幅にする事ができる。そのため、センタタップ終端回路の実装面積を少なくし、プリント配線板の高密度化を促進し、電子機器の小型化を実現することが可能になる。特にバス配線のように差動信号線が平行に何対も配置された回路においては、配線面積幅を細くすることは重要であり、センタタップ終端回路の差動信号線路方向の幅を細くする効果は顕著となる。
【0039】
(第2の実施の形態)
図4(a)、(b)は本発明の第2の実施の形態を示す、差動信号伝送線路のセンタタップ終端回路を示した図である。第2の実施の形態において、差動信号伝送線路の差動インピーダンスは100Ωとする。
【0040】
図4(a)は、LVDS伝送モデルのセンタタップ終端回路を示す回路図であり、図4(b)は、図4(a)に示す回路図を片面プリント配線板に形成したときの平面図である。図4(a)、(b)において図1(a)、(b)と同じ部材には同じ符号が付してあり、その説明は省略する。
【0041】
図4(a)に示した回路図は、図1(a)に示した回路に、キャパシタ7を負荷した回路である。図4(b)において、キャパシタ7の一方の端子はランド35と電気的に接続されたランド37に実装されている。キャパシタ7の他方の端子は、GND100と電気的に接続されたランド38に実装されている。つまり往路伝送線路1の外側と復路伝送線路2の外側の両方にキャパシタが形成される事となる。この時キャパシタ7、8の容量値は、第1の実施の形態に示した、チップキャパシタが1個の場合の半分の値にする事で同じ効果が得られる。したがって、キャパシタ7、8の値は1000pFとしている。
【0042】
本実施の形態によれば、往路伝送線路1及び復路伝送線路2の左右が、物理的に対称になるように形成されているため、前述の第1の実施の形態に比べ、差動信号伝送線路の差動インピーダンスはより安定する。そのため、差動インピーダンスの不整合がなくなり、伝送する差動信号の品質を更に向上させ、コモンモード電流成分の発生を更に抑制することができ、放射ノイズの発生を抑制する事ができる。
【0043】
(第3の実施の形態)
図5(a)、(b)は本発明の第3の実施の形態を示す、差動信号伝送線路のセンタタップ終端回路を示した図である。第3の実施の形態において、差動信号伝送線路の差動インピーダンスは100Ωとする。
【0044】
図5(a)は、LVDS伝送モデルのセンタタップ終端回路を示す回路図であり、図5(b)は、図5(a)に示す回路図を片面プリント配線板に形成したときの平面図である。図6(a)、(b)において図4(a)、(b)と同じ部材には同じ符号が付してあり、その説明は省略する。
【0045】
図5(a)に示した回路図は、図4(a)に示した回路のキャパシタ7、8とジャンパー部材9との間に、キャパシタ7、8のそれぞれと直列に接続された抵抗11、12を配置した回路である。図5(b)において、抵抗11の一端はランド35と電気的に接続されたランド41に実装されており、抵抗11の他端はランド37と電気的に接続されたランド42実装されている。また、抵抗12の一端はランド36と電気的に接続されたランド43に実装されており、抵抗12の他端はランド39と電気的に接続されたランド43実装されている。
【0046】
抵抗11、12の抵抗値は、コモンモード電流成分に対する終端の抵抗成分の抵抗値((抵抗11の抵抗値/2+抵抗4の抵抗値/2)もしくは、(抵抗12の抵抗値/2+抵抗5の抵抗値/2))が差動信号線路のコモンモードインピーダンスと整合するように選択される。抵抗4及び抵抗5の抵抗値は共に50Ωであり、コモンモードインピーダンスは約60Ωであるので、抵抗11、12の抵抗値はそれぞれ70Ωに設定している。キャパシタ7、8の容量値は第2の実施の形態と同様に1000pFとしている。
【0047】
尚、本実施の形態では、キャパシタ7、抵抗11もしくは、キャパシタ8、抵抗12の順にGND 100から実装されているが、これに限られるものではなく、抵抗11、キャパシタ7もしくは、抵抗12、キャパシタ8の順に実装してもかまわない。
【0048】
また、キャパシタ7、8及び抵抗11、12は、差動信号線路の両側に形成されているが、第1の実施の形態と同様に、片側だけに形成する事もできる。この時のキャパシタの容量値は1000pF、抵抗9の値は35Ωとすれば良い。
【0049】
このような第3に実施の形態に示したセンタタップ終端回路を構成する事により、前述の第1、第2の実施の形態の効果に加え、抵抗11、12の効果のため、コモンモード電流成分を更に抑制する事ができ、放射ノイズを抑制できる。
【0050】
(第4の実施の形態)
図6(a)、(b)は本発明の第4の実施の形態を示す、差動信号伝送線路のセンタタップ終端回路を示した図である。本実施の形態は、差動信号伝送線路に配置したセンタタップ終端回路を多層プリント配線板に形成したものである。第4の実施の形態において、差動信号伝送線路の差動インピーダンスは100Ωとする。
【0051】
図6(a)は、LVDS伝送モデルのセンタタップ終端回路を示す回路図であり、図6(b)は、図6(a)に示す回路図を多層プリント配線板に形成したときの平面図である。図7(a)、(b)において図4(a)、(b)と同じ部材には同じ符号が付してあり、その説明は省略する。
【0052】
図6(a)に示した回路図は、図4(a)に示した回路と全く同じである。図6(b)においては、図4(b)に示したGND100のかわりに、プリント配線板の裏面または他の配線層に不図示のGND100となるベタパターンが形成されている。したがって、キャパシタ7が接続されているランド38はバイアホール51により、裏面もしくは他の配線層のGND100となるベタパターンに接続されている。同様にキャパシタ8が接続されているランド40はバイアホール52により、裏面もしくは他の配線層のGND100となるベタパターンに接続されている。
【0053】
このような第4に実施の形態に示したセンタタップ終端回路を構成する事により、前述の第1、第2の実施の形態の効果に加え、多層プリント配線板であっても、前述の第1、第2の実施の形態の効果と同じ効果を得る事ができる。
【0054】
また図7に示す様に、図6(b)のランド35、36の位置にバイアホール53、54を形成する事により、ジャンパー部材9のかわりに、裏面もしくは他の配線層に形成された配線55を使用する事ができる。配線55を使用する事により、ジャンパー部材9が必要ないので、部品コスト、製造コストを削減する事ができる。
【0055】
【発明の効果】
以上説明したように、本発明のセンタタップ終端回路によれば、差動信号伝送線路を形成する往路伝送線路と復路伝送線路の間に、同じ抵抗値を持つ第1、第2の抵抗を直列にして接続し、2つの抵抗の接続部とプリント配線板のGNDとの間に、第1のキャパシタが接続されているセンタタップ終端回路で、往路伝送線路と復路伝送線路はほぼ一定の間隔で配線され、抵抗とキャパシタは往路伝送線路と復路伝送線路の外側に配置され、該接続部は往路伝送線路と復路伝送線路と立体的に交差するように形成されている。これによりプリント配線板において、センタタップ終端回路を構成しても往路伝送線路と復路伝送線路の間隔を一定にする事ができる。そのため、差動信号のtr/tf特性をほぼ一致させ、スキューの発生も防止することができる。つまり差動インピーダンスの不整合をおこす事なく、高品質の信号波形をもつ事ができコモンモード電流成分の発生を大幅に抑制する事ができ、放射ノイズの発生も抑制することができる。
【0056】
また従来必要としていた、実装機の構造上生じてしまうチップ部品とチップ部品の間の所定間隔のデッドスペースを利用して、差動信号伝送線路を設けているため、センタタップ終端回路の差動信号線路方向の幅を、チップ部品の実装可能な最小の幅にする事ができる。そのため、センタタップ終端回路の実装面積を少なくし、プリント配線板の高密度化を促進し、電子機器の小型化を実現することが可能になる。特にバス配線のように差動信号線が平行に何対も配置された回路においては、配線面積幅を補足することは重要であり、センタタップ終端回路の差動信号線路方向の幅を細くする効果は顕著となる。
【0057】
また、前記2つの抵抗の接続部とプリント配線板のGNDとの間には、前記第1のキャパシタと同じ容量値を持つ第2のキャパシタも接続されており、前記第1、第2の抵抗と第1、第2のキャパシタを差動信号伝送線路に対して対称に配置する事により、差動信号伝送線路の差動インピーダンスを更に安定させる事ができ、放射ノイズの発生を更に抑制する事ができる。
【0058】
また、前記接続部とプリント配線板のGNDとの間には、第1キャパシタと直列に第3の抵抗、及び第2キャパシタと直列に第4の抵抗を接続し、該第3及び第4の抵抗の抵抗値を差動信号伝送路のコモンモードインピーダンスとGNDから見た終端のインピーダンスが整合するように決定すると事により、よりセンタタップ終端の効果が大きくなる為、コモンモード電流成分を更に抑制する事ができ、放射ノイズを抑制する事ができる。
【0059】
また、前記差動信号伝送線路が多層プリント配線板の一方の表面層に形成されている場合、前記接続部は、第3、第4のバイアホールにより前記表面層と異なる配線層に引き出された配線により形成する事により、ジャンパー部材等を必要としないため、部品コスト、製造コストを削減する事ができる。
【図面の簡単な説明】
【図1】(a)は第1の実施の形態を示すLVDS伝送モデルのセンタタップ終端回路を示す回路図
(b)は図1(a)に示す回路図を片面プリント配線板に形成したときの平面図
【図2】(a)は図1(b)の点線Cにおける断面図
(b)は図1(b)の点線Dにおける断面図
【図3】第1の実施の形態における差動信号波形を示すグラフ
【図4】(a)は第2の実施の形態を示すLVDS伝送モデルのセンタタップ終端回路を示す回路図
(b)は図4(a)に示す回路図を片面プリント配線板に形成したときの平面図
【図5】(a)は第3の実施の形態を示すLVDS伝送モデルのセンタタップ終端回路を示す回路図
(b)は図3(a)に示す回路図を片面プリント配線板に形成したときの平面図
【図6】(a)は第4の実施の形態を示すLVDS伝送モデルのセンタタップ終端回路を示す回路図
(b)は図4(a)に示す回路図を多層プリント配線板に形成したときの平面図
【図7】図4(a)に示す回路図を多層プリント配線板に形成したときの平面図
【図8】従来のLVDS伝送モデルの終端回路を示す回路図
【図9】(a)は従来の技術におけるLVDS伝送モデルのセンタタップ終端回路を示す回路図
(b)は図9(a)に示す回路図をプリント配線板に形成したときの平面図
【図10】(a)は図9(b)の点線Aにおける断面図
(b)は図9(b)の点線Bにおける断面図
【図11】従来の技術における差動信号波形を示すグラフ
【符号の説明】
1 往路伝送線路
2 復路伝送線路
3、4、5、11、12 抵抗
6、7、8 キャパシタ
9 ジャンパー部材
21〜26、31〜44 ランド
51〜54 バイアホール
55 配線
100 グラウンド
200 送信側ドライブIC
300 受信側レシーバIC
500 プリント配線板
Claims (11)
- 往路伝送線路と復路伝送線路からなる差動信号伝送線路の終端に、該往路伝送線路と復路伝送線路の間に、該差動信号伝送路の差動インピーダンスの概ね1/2となる抵抗値を持つ第1、第2の抵抗を直列にして接続し、該第1、第2の抵抗の接続部とプリント配線板のグラウンドとの間に、第1のキャパシタが接続されているセンタタップ終端回路において、該往路伝送線路と復路伝送線路はほぼ一定の間隔で配線されており、該第1、第2の抵抗素子と第1のキャパシタは該往路伝送線路と復路伝送線路の外側に配置されており、該接続部は往路伝送線路と復路伝送線路と立体的に交差するように形成されている事を特徴とするセンタタップ終端回路。
- 前記第1のキャパシタは、1000pF以上の値を有することを特徴とする請求項1に記載のセンタタップ終端回路。
- 前記差動信号伝送線路は、複数層からなる多層プリント配線板の一方の表面層に形成されており、前記第1のキャパシタは第1のバイアホールを介して、該表面層と異なる配線層に形成されたグラウンドに接続されている事を特徴とする請求項1に記載のセンタタップ終端回路。
- 前記接続部とプリント配線板のグラウンドとの間には、第1のキャパシタと直列に第3の抵抗素子が接続されており、該第3の抵抗の値は、前記差動信号伝送路のコモンモードインピーダンスから、前記第1または第2の抵抗素子の値の1/2を差し引いた値であることを特徴とする請求項1に記載のセンタタップ終端回路。
- 前記接続部とプリント配線板のグラウンドとの間には、前記第1のキャパシタと同じ容量値を持つ第2のキャパシタも接続されており、前記第1、第2の抵抗と第1、第2のキャパシタは、前記差動信号伝送線路に対して対称に配置されている事を特徴とする請求項1に記載のセンタタップ終端回路。
- 前記第1、第2のキャパシタは、1000pF以上の値を有することを特徴とする請求項5に記載のセンタタップ終端回路。
- 前記差動信号伝送線路は、複数層からなる多層プリント配線板の一方の表面層に形成されており、前記第1、第2のキャパシタは第1、第2のバイアホールを介して、該表面層と異なる配線層に形成されたGNDに接続されている事を特徴とする請求項5に記載のセンタタップ終端回路。
- 前記接続部とプリント配線板のGNDとの間には、第1のキャパシタと直列に第3の抵抗が接続され、第2のキャパシタと直列に第4の抵抗が接続されており、該第3、第4の抵抗素子の抵抗値は概ね、前記差動信号伝送路のコモンモードインピーダンスから、第1または第2の抵抗素子の値の1/2を差し引いた値の半分であることを特徴とする請求項5に記載のセンタタップ終端回路。
- 前記接続部はジャンパー機能を有する部品により形成されていることを特徴とする請求項1乃至請求項8のいずれか1項に記載のセンタタップ終端回路。
- 前記接続部は、第3、第4のバイアホールにより前記表面層と異なる配線層に引き出された配線である事を特徴とする請求項3または請求項7に記載のセンタタップ終端回路。
- 前記請求項1から10に記載のセンタタップ終端回路を有することを特徴とするセンタタップ終端回路を有するプリント配線板。
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JP3504190B2 (ja) * | 1999-07-21 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置、およびこれを用いた回線インターフェイス装置および情報処理装置 |
JP2001339441A (ja) * | 2000-05-26 | 2001-12-07 | Yazaki Corp | 多重通信装置及びこの多重通信装置に用いられたコネクタ |
US6492880B1 (en) * | 2001-02-21 | 2002-12-10 | Cisco Technology, Inc. | Common mode termination |
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