JP3958157B2 - 差動信号伝送線路の終端回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プリント配線板上の配線パターンやケーブルなどにより、高速な差動信号を伝送する差動信号配線における終端回路に関するものである。
【０００２】
【従来の技術】
高速な信号をプリント配線板上のパターンやケーブルで伝送する場合、不要輻射ノイズを抑制するために、低電圧差動信号伝送（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に低電圧差動信号伝送において、差動信号が流れる２本の伝送線路間には、逆相のディファレンシャルモード電流だけが流れるように、差動信号送信ＩＣは設計されている。図１３は一般的なＬＶＤＳインターフェースの伝送方式の一例を示した説明図である。
【０００３】
図１３において、送信側ドライバＩＣ１と受信側レシーバＩＣ２の間は、奇モードインピーダンスＺｏｄｄ（差動状態における各信号線の基準電位に対する特性インピーダンス）が５０Ωの往路伝送線路３と復路伝送線路４により結ばれている。往路伝送線路３と復路伝送線路４とは電気的特性を等しくし、いわゆる平衡伝送路が形成され差動信号線路となっている。往路伝送線路３と復路伝送線路４とは受信側レシーバＩＣ２の入力端近傍において１００Ωの終端抵抗５ａで終端されている。すなわちドライバＩＣ１が約３．５ｍＡの電流を駆動する場合、終端抵抗５ａにおいては約３５０ｍＶの電圧が発生することになる。シングルエンド信号入力端子３０からの入力信号に基づいて、往路伝送線路３、復路伝送線路４の間に電位差が生ずる差動信号を生成する。差動信号によりディファレンシャルモード電流は図中の矢印に示す様に、往路伝送線路３と復路伝送線路４では逆方向に流れている。これに対して、受信側レシーバＩＣ２は差動信号を０−５Ｖあるいは０−３．３Ｖ等の電源電位に基づく論理振幅で動作するＣＭＯＳレベルに変換し、これをシングルエンド信号出力端子４０から出力する。
【０００４】
ＬＶＤＳの原理は、送信側ドライバＩＣ１で発生した信号電流を、往路伝送線路３と復路伝送線路４の組み合わせによる平衡伝送路と、受信側レシーバＩＣ２近傍の終端抵抗５ａとで形成されるループに流すことによって、終端抵抗５ａの部分に信号電圧を発生させて信号を伝送するものである。信号のＯＮ／ＯＦＦは、電流の流れる向きを切り替えることにより識別する。この時、往路伝送線路３と復路伝送線路４を流れる電流は、理想的には大きさが同じで向きが逆である為に、往路伝送線路３と復路伝送線路４に流れる電流によって発生する磁界は互いに打ち消しあい、結果として放射ノイズやクロストークノイズの発生を抑制することができる。また、外来のノイズに対しても、影響の受け方が往路伝送線路３と復路伝送線路４とで相対的に同じであれば、信号の論理に影響せずノイズ耐性にも優れている。
【０００５】
しかし実際には、トランジェントのタイミングにおいて差動信号線路上に流れる電流に対して、正確な逆相状態を実現するのは難しい。ＬＶＤＳの場合トランジェントを形成するタイミングにおいて、伝送する信号はＨ論理からＬ論理もしくはＬ論理からＨ論理に遷移する。この時、２本の伝送線路のうち、一方の伝送線路はＨ論理からＬ論理へ、他方の伝送線路はＬ論理からＨ論理へと遷移する。つまり、トランジェントのタイミングにおいて、２本の伝送線路を伝送する信号の立ち上がり（ｔｒ）と立ち下がり（ｔｆ）はちょうど重なることになる。
【０００６】
ＬＶＤＳに限らず、信号出力のｔｒ／ｔｆ 特性は完全に一致させる事は原理的に困難であるため、トランジェントのタイミングにおいて、差動信号線路間には僅かな同相のコモンモード電流が流れてしまう。また、プリント配線板，ケーブル等の差動信号伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動信号伝送路間のスキューなどによってもコモンモード電流が発生する事になる。図１３において、ディファレンシャルモード電流成分は終端抵抗５ａによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路が無く、迷走しながらプリント配線板の持つ浮遊容量等を介してリターンするという状態になる。そのため、差動信号伝送線路に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。
【０００７】
このコモンモード電流成分を抑制するには、差動信号線路のプリント配線板のグラウンド（ＧＮＤ）に対する結合を強くする事が考えられる。そこで、受信側レシーバＩＣ２の入力端近傍に、差動信号伝送線路の差動インピーダンス（Ｚｄｉｆｆ）に整合した抵抗値を有する部品を、往路伝送線路３、復路伝送線路４の間に直列に配置する通常の終端方法に代わり、センタータップ終端と呼ばれる終端方法を用いて不要輻射ノイズ問題を解決することが考えられている。（参考資料：「トランジスタ技術」１９９７年７月号特集ｐ．２８０）。
【０００８】
センタータップ終端回路の一例を図１４に示す。図１４において図１３と同じ部材には同じ符号を付しその説明は省略する。図１４に示す様にセンタータップ終端回路では、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約１／２である５０Ωの抵抗部品５ｂ、５ｃを、受信側レシーバＩＣ１の入力端近傍において往路伝送線路３と復路伝送線路４との間に直列にして接続し、抵抗部品５ｂ、５ｃの間にバイパスコンデンサとなるコンデンサ部品６ａの一端を接続し、コンデンサ部品６ａの他端をプリント配線板のＧＮＤへ接続されている。
【０００９】
図１５は図１４に示す送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４、抵抗部品５ｂ、５ｃ、コンデンサ部品６ａにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図中Ｎ１、Ｎ２は高電位側の電流スイッチング素子としての１対のＮＭＯＳトランジスタ、Ｎ３、Ｎ４は低電位側の電流スイッチング素子としての１対のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＮ１のソースはＮＭＯＳトランジスタＮ３のドレインに直列に接続され、ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトランジスタＮ４のドレインに直列に接続されている。また、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインは共に定電流回路を持つ電流源（ＣＳ）８を介して高電位側に接続され、ＮＭＯＳトランジスタＮ３、Ｎ４のソースは共に負荷素子であるＮＭＯＳトランジスタＮ５を介して低電位側に接続されている。
【００１０】
７は制御信号発生回路（ＣＳＧ）であり、ＣＭＯＳロジック回路を有するインバータＸ１、Ｘ２を備え、高電位側の一方のＮＭＯＳトランジスタＮ１と低電位側の一方のＮＭＯＳトランジスタＮ４をそれぞれ駆動する正相制御信号Ｓｐを発生すると共に、高電位側の他方のＮＭＯＳトランジスタＮ２と低電位側の他方のＮＭＯＳトランジスタＮ３をそれぞれ駆動する逆相制御信号Ｓｎを発生する。すなわち、ＣＳＧはＣＭＯＳ入力信号をシングルエンド信号入力端子３０からインバータＸ１、Ｘ２に入力し、インバータＸ１より正相制御信号Ｓｐを出力してＮＭＯＳトランジスタＮ１、Ｎ４のゲート端子に入力し、インバータＸ１より逆相制御信号Ｓｎを出力して、ＮＭＯＳトランジスタＮ２、Ｎ３のゲート端子に入力する。ＣＭＯＳ入力信号がＨｉｇｈであれば、逆相制御信号ＳｎはＬｏｗとなり、正相制御信号ＳｐはＨｉｇｈとなる。このためＮＭＯＳトランジスタＮ１、Ｎ４がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ３がＯＦＦし、電流源（ＣＳ）８から流れる電流は点線で示すように、ＮＭＯＳトランジスタＮ１から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ４に向かって流れ、ＬＶＤＳレシーバの入力端５０はＨｉｇｈとなる。一方、ＣＭＯＳ入力信号がＬｏｗであれば、逆相制御信号ＳｎはＨｉｇｈとなり、正相制御信号ＳｐはＬｏｗとなる。このためＮＭＯＳトランジスタＮ２、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ１、Ｎ４がＯＦＦし、電流源（ＣＳ）８から流れる電流は一点鎖線で示すように、ＮＭＯＳトランジスタＮ２から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ３に向かって流れ、ＬＶＤＳレシーバの入力端６０はＬｏｗとなる。尚、直流電位は負荷素子であるＮＭＯＳトランジスタＮ５で発生する電圧によって供給される。
【００１１】
センタータップ終端回路にコンデンサ部品６ａを負荷する事により、センタータップ終端回路はプリント配線板のグラウンド（ＧＮＤ）と接続される。そのため、コモンモード電流成分に対するリターン電流経路が確保され、コモンモード電流成分による不要輻射ノイズの発生を抑制する事ができる。この時、受信側レシーバＩＣ２は、抵抗部品５ｂ、５ｃに流れるディファレンシャルモード電流成分を、抵抗に掛かる電位差として受信するだけであり、コンデンサ部品６ａを通じてプリント配線板のＧＮＤに流れるコモンモード電流成分は差動信号受信ＩＣでの受信波形に影響を及ぼすことはない。
【００１２】
【発明が解決しようとする課題】
しかし、使用する信号の高周波化が進んでいる今日では、図１４に示したセンタータップ終端によるコンデンサ部品６ａによるプリント配線板のＧＮＤへの接地のみでは、往路伝送線路３と復路伝送線路４を流れるコモンモード電流成分に対して充分に整合終端したとは言えない。つまり、前記センタータップ終端回路は、コモンモード電流成分に対して奇モードインピーダンス（Ｚｏｄｄ）に相当する抵抗＋コンデンサによる回路になる。一般にコンデンサは高い周波数になる程インピーダンスが下がっていく特性を持っているため、前記センタータップ終端回路は、高い周波数ではＺｏｄｄの抵抗成分のみで終端される事になる。実際には互いに結合が強い差動線路では、奇モードインピーダンス（Ｚｏｄｄ）≠偶モードインピーダンス（Ｚｅｖｅｎ）であるため、前記センタータップ終端回路はコモンモード電流成分に対して整合終端しておらず、不要輻射ノイズが発生してしまう。
【００１３】
また、図１４に示したセンタータップ終端回路には、少なくとも２個の抵抗と１個のコンデンサの計３個の部品が必要になってしまう。そのため、センタータップ終端回路部品の実装ためには、プリント配線板上の受信側レシーバＩＣ２の入力端周辺に、広い範囲の配線エリアが必要となってしまい、プリント配線板の高密度実装を実現する事が困難になっている。また、受信側レシーバＩＣ２の入力端周辺に実装しきれずに離れた位置に実装する事を余儀無くされ、終端の役割を損なう危険性もある。また、センタータップ終端には重要である等長配線及び対称的配線を実現する事が著しく困難になり、スキュー等の問題も発生してしまう。
【００２０】
【課題を解決するための手段】
そこで本発明では、送信側ＩＣから受信側ＩＣへ差動信号を伝送する差動信号伝送線路の終端回路において、該差動信号伝送線路における２つの線路の差動インピーダンスと等しい抵抗値を有する第１の抵抗素子を該受信側ＩＣの入力端に接続し、該入力端のそれぞれに、同相インピーダンスに等しい抵抗値を有する第１、第２のコンデンサ素子を接続し、該第１、第２のコンデンサ素子の多端同士を接続し、該同相インピーダンスに等しい抵抗値を有する第２の抵抗素子を介してプリント配線板のＧＮＤに接続した差動信号伝送線路の終端回路を提案している。
【００２１】
また本発明では、前記第１、第２の抵抗素子と第１、第２のコンデンサ素子は、単一部品として形成されている差動信号伝送線路の終端回路を提案している。
【００２２】
また本発明では、前記単一部品はチップ状の表面実装部品である差動信号伝送線路の終端回路を提案している。
【００２３】
また本発明では、前記チップ状の表面実装部品は、チップ抵抗部品に電極、抵抗皮膜、誘電体皮膜を層状に重ね合わせる事により形成されている差動信号伝送線路の終端回路を提案している。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示す図であり、図１４と同じ部材には同じ符号が付してある。図中１送信側ドライバＩＣであり、２は受信側レシーバＩＣである。送信側ドライバＩＣ１から受信側レシーバＩＣ２へ、往路伝送線路３及び復路伝送線路４により信号が伝送される。往路伝送線路３と復路伝送線路４とは電気的特性が等しく共に奇モードインピーダンスが５０Ωであり、平衡伝送路が形成され差動信号線路となっている。送信側ドライバＩＣ１は、配線１０により高電位側に、配線２０によりグラウンド等の低電位側に接続されており、シングルエンド信号入力端子３０からの入力信号に基づいて、往路伝送線路３、復路伝送線路４の間に電位差が生ずる差動信号を生成する。受信側レシーバＩＣ２は、往路伝送線路３、復路伝送線路４の間に生成された差動信号をＣＭＯＳレベルに変換し、これをシングルエンド信号出力端子４０から出力する。
【００２６】
受信側レシーバＩＣ２の入力端において、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約１／２である５０Ωの終端抵抗５ｂ、５ｃが、往路伝送線路３と復路伝送線路４との間に直列にして接続し、抵抗部品５ｂ、５ｃの間に５０Ωの抵抗部品５ｄの一端を接続し、抵抗部品５ｄの他端にはバイパスコンデンサとなる０．０１μＦのコンデンサ部品６ｂが直列に接続され、コンデンサ部品６ｂの他端はプリント配線板のＧＮＤへ接続されている。
【００２７】
図２は図１に示す送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４、抵抗部品５ｂ、５ｃ、５ｄ、コンデンサ部品６ｂにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図２においてセンタータップ終端回路以外の信号電流の流れは図１５と同じであるため、図１５と同じ部材には同じ符号が付しその説明は省略する。
【００２８】
シングルエンド信号入力端子３０から入力されるＣＭＯＳ入力信号がＨｉｇｈであれば、逆相制御信号ＳｎはＬｏｗとなり、正相制御信号ＳｐはＨｉｇｈとなる。このためＮＭＯＳトランジスタＮ１、Ｎ４がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ３がＯＦＦし、電流源（ＣＳ）９から流れる電流は点線で示すように、ＮＭＯＳトランジスタＮ１から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ４に向かって流れ、ＬＶＤＳレシーバの入力端５０はＨｉｇｈとなる。一方、ＣＭＯＳ入力信号がＬｏｗであれば、逆相制御信号ＳｎはＨｉｇｈとなり、正相制御信号ＳｐはＬｏｗとなる。このためＮＭＯＳトランジスタＮ２、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ１、Ｎ４がＯＦＦし、電流源（ＣＳ）９から流れる電流は一点鎖線で示すように、ＮＭＯＳトランジスタＮ２から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ３に向かって流れ、ＬＶＤＳレシーバの入力端６０はＬｏｗとなる。尚、直流電位は負荷素子であるＮＭＯＳトランジスタＮ５で発生する電圧によって供給される。
【００２９】
また、前述のディファレンシャルモード電流成分以外に、往路伝送線路３、復路伝送線路４には、二点鎖線で示すようなコモンモード電流成分が存在する。該コモンモード電流は、往路伝送線路３では抵抗部品５ｂ、５ｄとコンデンサ６ｂの直列回路を介してプリント配線板のＧＮＤに接続終端される。また、復路伝送線路４では抵抗部品５ｃ、５ｄとコンデンサ６ｂの直列回路を介してプリント配線板のＧＮＤに接続終端される。つまり、高周波領域でコンデンサ６ｂがほぼ低インピーダンスに見える事を考えると、５ｂ＋５ｄや５ｃ＋５ｄの合成抵抗値が、各伝送線路のコモンモードインピーダンス（Ｚｃｏｍ）に一致している事によって、本回路はコモンモード電流成分に対しても整合終端している事になる。これによってディファレンシャルモード電流成分、コモンモード電流成分とも整合が取れた終端が可能となり、信号伝送特性の確保および放射ノイズの抑制を両立し得る事がわかる。
【００３０】
次に、前述の抵抗部品５ｂ、５ｃ、５ｄ及びコンデンサ部品６ｂを単一のチップ部品とする際の構成を説明する。図３はチップ部品の斜視図であり、図４は断面図である。
【００３１】
１００はチップ部品全体であり、セラミックにより形成されたコア材１０１の両端部には電極１０２ａ、１０２ｂが設けられている。電極１０２ａ、１０２ｂはＡｇ系導電材により形成されている。コア材１０１の上面には電極１０２ａ、１０２ｂと接続するようにカーボン材料からなる抵抗体皮膜１０３が形成されており、抵抗体皮膜１０３は電極１０２ａ、１０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜１０３の上面には、中央部に帯状のスリット１０４ａを持つ樹脂材料からなる誘電体皮膜１０４が形成されている。帯状のスリット１０４ａを埋めるように誘電体皮膜１０４の中央部上面には、帯状のＡｇ系導電材からなる電極１０５が形成されている。これにより両端部の電極１０２ａ、１０２ｂと電極１０５との間には約１００／２＝５０Ωの抵抗がそれぞれ形成される事になる。電極１０５の上面には電極１０５を覆うようにカーボン材料からなる帯状の抵抗体皮膜１０６を形成し、その上面にはＡｇ系導電材からなる帯状の電極１０７が形成されている。電極１０５と１０７の間は抵抗体皮膜１０６により１０Ω程度の抵抗となるように構成されている。さらに、電極１０７を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜１０８を形成し、その外側にはＡｇ系導電材からなる帯状の電極１０９が形成され、チップ部品１００の底面に延びている。電極１０９は誘電体皮膜１０８により、電極１０７や抵抗体皮膜１０６から絶縁されると共に、電極１０７との間に１０００ｐＦのコンデンサが形成されるように構成されている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面、底面を利用した形態についても同じ様に形成可能と考えられる。
【００３２】
図５は、前述の１チップ化されたセンタータップ終端用のチップ部品１００を実装したＬＶＤＳの伝送ユニットのイメージ図である。図において、１１０はＬＶＤＳドライバＩＣパッケージであり、ドライバＩＣ搭載基板１１１上のドライバＩＣ出力ピン実装パッド１１２ａ、１１２ｂに実装されている。実装パッド１１２ａ、１１２ｂにはドライバＩＣ搭載基板１１１上の信号配線パターン１１３ａ、１１３ｂが接続されており、信号配線パターン１１３ａ、１１３ｂの他端はコネクタ１１４に接続されている。１１５はＬＶＤＳレシーバＩＣパッケージであり、レシーバＩＣ搭載基板１１６上のレシーバＩＣ入力ピン実装パッド１１７ａ、１１７ｂに実装されている。実装パッド１１７ａ、１１７ｂにはレシーバＩＣ搭載基板１１６上の信号配線パターン１１８ａ、１１８ｂが接続されており、信号配線パターン１１８ａ、１１８ｂの他端はコネクタ１１９に接続されている。コネクタ１１４とコネクタ１１９とは差動信号伝送ケーブル１２０ａ、１２０ｂにより接続されている。信号配線パターン１１８ａ、１１８ｂには、前述のセンタータップ終端用の電子部品１００の両端部の電極１０２ａ、１０２ｂが実装される。電子部品１００の電極１０９はレシーバＩＣ搭載基板１１６のＧＮＤパターンに接続している。
【００３３】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極１０２ａ、１０２ｂ、１０９のうち、両端部の電極１０２ａ、１０２ｂをそれぞれ差動信号の信号配線パターン１１８ａ、１１８ｂに接続し、電極１０９をレシーバＩＣ搭載基板１１６のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００３４】
（第２の実施の形態）
図６は本発明の第２の実施の形態を示すものであり、送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図２に示す第１の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【００３５】
図６において図２とはセンタータップ終端回路が異なっている。５ｅは差動信号伝送線路の差動インピーダンスにマッチングした約１００Ωの抵抗値を有する抵抗部品であり、受信側レシーバＩＣ２の接続端近傍で往路伝送線路３と復路伝送線路４との間に接続されている。往路伝送線路３と復路伝送線路４には抵抗部品５ｅよりもさらに受信側レシーバＩＣ２側に、バイパスコンデンサとなる１０００ｐＦのコンデンサ部品６ｃ、６ｄが接続されている。コンデンサ部品６ｃ、６ｄの他端はお互いが接続され、接続された後に約５０Ωの抵抗部品５ｆを介してプリント配線板のＧＮＤへ接続されている。本実施の形態では、抵抗部品５ｅ、５ｆ、コンデンサ部品６ｃ、６ｄによりセンタータップ終端回路を構成している。この様な回路構成にすることで、コモンモード電流成分の整合を取ってＧＮＤに流し込むことができるため、第１の実施の形態と同様の効果を得る事ができる。
【００３６】
次に、前述の抵抗部品５ｅ、５ｆ及びコンデンサ部品６ｃ、６ｄを単一のチップ部品とする際の構成を説明する。図７はチップ部品の斜視図であり、図８は断面図である。
【００３７】
２００はチップ部品全体であり、セラミックにより形成されたコア材２０１の両端部には電極２０２ａ、２０２ｂが設けられている。電極２０２ａ、２０２ｂはＡｇ系導電材により形成されている。コア材２０１の上面には電極２０２ａ、２０２ｂと接続するように、カーボン材料からなる抵抗体皮膜２０３が形成されており、抵抗体皮膜２０３は電極２０２ａ、２０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜２０３はチップ部品の両端部では電極２０２ａ、２０２ｂとの間に形成されているが、チップ部品の中央部では、電極２０２ａ、２０２ｂの上面にも延出し電極２０２ａ、２０２ｂを挟み込むように形成されている。チップ部品の中央部の抵抗体皮膜２０３の上面にはＡｇ系導電材からなる電極２０４が形成されている。さらに、電極２０４を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜２０５を形成し、その外側にはＡｇ系導電材からなる帯状の電極２０６が形成されている。電極２０６は誘電体皮膜２０５により、２０４や抵抗体皮膜２０３から絶縁されると共に、電極２０４との間に１０００ｐＦのコンデンサが形成されるように構成され、チップ部品２００の底面部に延びている。
【００３８】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極２０２ａ、２０２ｂ、２０６のうち、両端部の電極２０２ａ、２０２ｂをそれぞれ差動信号の信号配線パターンに接続し、電極２０６を受信側ドライバＩＣ２のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００３９】
（第３の実施の形態）
図９は本発明の第３の実施の形態を示すものであり、送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図２に示す第１の実施の形態に比べて、コンデンサ容量値を大きくしたものである。
【００４０】
図９において図２と異なっているのは、センタータップ終端回路のコンデンサ部分を複数層積層する事によって受信側ドライバＩＣ２のＧＮＤとの間に、より大容量のコンデンサ部品６ｅが設けられている点である。該コンデンサ部品６ｅは前記コンデンサ部品６ｂ，６ｃ，６ｄよりもさらに大きい０．０１μＦの容量を持っている。
【００４１】
図１０は前述の抵抗部品５ｂ、５ｃ及びコンデンサ部品６ｅを単一のチップ部品とする際の構成を説明する斜視図であり、図１１はその断面図である。
【００４２】
３００はチップ部品全体であり、セラミックにより形成されたコア材３０１の両端部には電極３０２ａ、３０２ｂが設けられている。電極３０２ａ、３０２ｂはＡｇ系導電材により形成されている。電極３０２ａ、３０２ｂの間でコア材３０１の上面にはカーボン材からなる抵抗体皮膜３０３が形成されており、抵抗体皮膜３０３は電極３０２ａ、３０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜３０３の上面には、中央部に帯状のスリット３０４ａを持つ樹脂材料からなる誘電体皮膜３０４が形成されている。誘電体皮膜３０４の中央部上面には、スリット３０４ａを埋めるように、スリット３０４ａおよびその周辺部に帯状のＡｇ系導電材からなる電極３０５が形成されている。これにより両端部の電極３０２ａ、３０２ｂと電極３０５との間には約１００／２＝５０Ωの抵抗がそれぞれ形成される事になる。電極３０５の上面には電極３０５を覆うようにカーボン材からなる帯状の抵抗体皮膜３０６を形成し、その上面にはＡｇ系導電材からなる帯状の電極３０７が形成されている。電極３０５と電極３０７の間は１０Ω程度の抵抗となるように構成されている。電極３０７の上面には、電極３０７を覆うように樹脂材料からなる誘電体皮膜３０８が形成されており、その上面にはＡｇ系導電材からなる電極３０９が形成され、さらに電極３０９を覆いながらも電極３０８とは接続できるように樹脂材料からなる誘電体皮膜３１０が形成されており、その上面にはＡｇ系導電材からなる電極３１１が形成されているという様に層状に電極と誘電体が互い違いに重なり合いかつ各電極同士は互い違いに端部で短絡している事により、結果として電極３０８から電極３１３間で積層状の０．０１μＦ程度の容量値を持つコンデンサを形成している。尚、誘電体皮膜３１２および電極３１３については、電極３１１を含めてチップ部品の上面、側面、底面を電極３０９を避けながら帯状に包む形で樹脂材料からなる誘電体皮膜３１２を形成し、その外側にはＡｇ系導電材からなる電極３１３が形成される構造を取っている。電極３１３は誘電体皮膜３１２により、３０８，３１１から絶縁されると共に、電極３０８との間に０．０１μＦのコンデンサが形成されるように構成されチップ部品３００の底面側に延びている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面，底面を利用した形態についても同じ様に形成可能と考えられる。
【００４３】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極３０２ａ、３０２ｂ、３１３のうち、両端部の電極３０２ａ、３０２ｂをそれぞれ差動信号の信号配線パターンに接続し、電極３１３を受信側ドライバＩＣ２のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００４４】
（第４の実施の形態）
図１２は本発明による第４の実施の形態であるセンタータップ終端回路をチップ抵抗アレイとチップコンデンサの２部品で形成したＬＶＤＳの伝送ユニットのイメージ図である。本実施形態のセンタータップ終端回路の構成は本発明の第１の実施の形態を示した図１、図２と同じである。図５に示した本発明の第１の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【００４５】
図において４００はチップ抵抗アレイであり、内部には抵抗部品５ｂ、５ｃが直列に配置されており、抵抗部品５ｂ、５ｃの中点には抵抗部品５ｄが接続されている。チップ抵抗アレイ４００には両端部には抵抗部品５ｂ、５ｃにつながる電極部が形成され、中央底面部には抵抗部品５ｄにつながる電極が設けられている。４０１はチップコンデンサであり、内部にコンデンサ部品６ａが配置されている。
【００４６】
チップ抵抗アレイ４００の両端部の電極は、信号終端前配線パターン１１８ａ、１１８ｂに接続される。チップ抵抗アレイ４００の中央底面部の電極はチップコンデンサ４０１の一方の電極に接続し、チップコンデンサ４０１の他端側の電極は受信側レシーバＩＣ１１６のＧＮＤパターンに接続している。この様な構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ少ないスペースで配線する事ができる。
【００４７】
【発明の効果】
以上、本発明の差動信号伝送線路の終端回路によれば、往路伝送線路３と復路伝送線路４を流れるコモンモード電流成分に対して、プリント配線板のＧＮＤへの接地を確実に整合終端する事ができるため、差動信号線路に生じるコモンモード電流成分起因の不要輻射ノイズを抑制する事ができる。
【００４８】
また、センタータップ終端回路を１つのチップ部品として構成する事で、従来の簡易的な終端方法とほぼ同じ実装面積で、差動信号伝送を成り立たせると同時に受信側プリント配線板上の差動信号配線する事ができる。また、受信側プリント配線板上の差動信号に対する配線パターンの対称配線、等長配線、インピーダンス整合も容易に実現する事ができる。またコスト的にも、複数の部品を実装するよりも、単一部品であることにより有利である。
【図面の簡単な説明】
【図１】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図２】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図３】第１の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図４】第１の実施の形態を示すセンタータップ終端部品の断面模式図。
【図５】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送ユニット。
【図６】第２の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図７】第２の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図８】第２の実施の形態を示すセンタータップ終端部品の断面模式図。
【図９】第３の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図１０】第３の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図１１】第３の実施の形態を示すセンタータップ終端部品の断面模式図。
【図１２】第４の実施の形態を示す終端回路を備えたＬＶＤＳ伝送ユニット。
【図１３】従来の技術を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図１４】従来の技術を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図１５】従来の技術を示す終端回路を備えたＬＶＤＳ伝送回路図。
【符号の説明】
１ 送信側ドライバＩＣ
２ 受信側レシーバＩＣ
３ 往路伝送線路３
４ 復路伝送線路
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ 抵抗部品
６ａ、６ｂ、６ｃ、６ｄ、６ｅ コンデンサ部品
７ 制御信号発生回路（ＣＳＧ）
８ 電流源（ＣＳ）
１０、２０ 配線
３０ シングルエンド信号入力端子
４０ シングルエンド信号出力端子
５０、６０ 差動信号入力端子
１００、２００、３００ チップ部品
１０１、２０１、３０１ セラミックコア材
１０２ａ、１０２ｂ、１０５、１０７、１０９、２０２ａ、２０２ｂ、２０４、２０６、３０２ａ、３０２ｂ、３０５、３０７、３０９、３１１、３１３ 電極
１０３、１０６、２０３、３０３、３０６ 抵抗体皮膜
１０４ａ、１０４ｂ、１０８、２０５、３０４、３０８．３１０、２１２ 誘電体皮膜
１１０ ドライバＩＣパッケージ
１１１ ドライバＩＣ搭載基板
１１２ ドライバＩＣ出力ピン実装パッド
１１３、１１８ 信号配線パターン
１１４、１１９ コネクタ
１１５ レシーバＩＣパッケージ
１１６ レシーバＩＣ搭載基板
１１７ レシーバＩＣ入力ピン実装パッド
１２０ 差動信号伝送ケーブル
【発明の属する技術分野】
本発明は、プリント配線板上の配線パターンやケーブルなどにより、高速な差動信号を伝送する差動信号配線における終端回路に関するものである。
【０００２】
【従来の技術】
高速な信号をプリント配線板上のパターンやケーブルで伝送する場合、不要輻射ノイズを抑制するために、低電圧差動信号伝送（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に低電圧差動信号伝送において、差動信号が流れる２本の伝送線路間には、逆相のディファレンシャルモード電流だけが流れるように、差動信号送信ＩＣは設計されている。図１３は一般的なＬＶＤＳインターフェースの伝送方式の一例を示した説明図である。
【０００３】
図１３において、送信側ドライバＩＣ１と受信側レシーバＩＣ２の間は、奇モードインピーダンスＺｏｄｄ（差動状態における各信号線の基準電位に対する特性インピーダンス）が５０Ωの往路伝送線路３と復路伝送線路４により結ばれている。往路伝送線路３と復路伝送線路４とは電気的特性を等しくし、いわゆる平衡伝送路が形成され差動信号線路となっている。往路伝送線路３と復路伝送線路４とは受信側レシーバＩＣ２の入力端近傍において１００Ωの終端抵抗５ａで終端されている。すなわちドライバＩＣ１が約３．５ｍＡの電流を駆動する場合、終端抵抗５ａにおいては約３５０ｍＶの電圧が発生することになる。シングルエンド信号入力端子３０からの入力信号に基づいて、往路伝送線路３、復路伝送線路４の間に電位差が生ずる差動信号を生成する。差動信号によりディファレンシャルモード電流は図中の矢印に示す様に、往路伝送線路３と復路伝送線路４では逆方向に流れている。これに対して、受信側レシーバＩＣ２は差動信号を０−５Ｖあるいは０−３．３Ｖ等の電源電位に基づく論理振幅で動作するＣＭＯＳレベルに変換し、これをシングルエンド信号出力端子４０から出力する。
【０００４】
ＬＶＤＳの原理は、送信側ドライバＩＣ１で発生した信号電流を、往路伝送線路３と復路伝送線路４の組み合わせによる平衡伝送路と、受信側レシーバＩＣ２近傍の終端抵抗５ａとで形成されるループに流すことによって、終端抵抗５ａの部分に信号電圧を発生させて信号を伝送するものである。信号のＯＮ／ＯＦＦは、電流の流れる向きを切り替えることにより識別する。この時、往路伝送線路３と復路伝送線路４を流れる電流は、理想的には大きさが同じで向きが逆である為に、往路伝送線路３と復路伝送線路４に流れる電流によって発生する磁界は互いに打ち消しあい、結果として放射ノイズやクロストークノイズの発生を抑制することができる。また、外来のノイズに対しても、影響の受け方が往路伝送線路３と復路伝送線路４とで相対的に同じであれば、信号の論理に影響せずノイズ耐性にも優れている。
【０００５】
しかし実際には、トランジェントのタイミングにおいて差動信号線路上に流れる電流に対して、正確な逆相状態を実現するのは難しい。ＬＶＤＳの場合トランジェントを形成するタイミングにおいて、伝送する信号はＨ論理からＬ論理もしくはＬ論理からＨ論理に遷移する。この時、２本の伝送線路のうち、一方の伝送線路はＨ論理からＬ論理へ、他方の伝送線路はＬ論理からＨ論理へと遷移する。つまり、トランジェントのタイミングにおいて、２本の伝送線路を伝送する信号の立ち上がり（ｔｒ）と立ち下がり（ｔｆ）はちょうど重なることになる。
【０００６】
ＬＶＤＳに限らず、信号出力のｔｒ／ｔｆ 特性は完全に一致させる事は原理的に困難であるため、トランジェントのタイミングにおいて、差動信号線路間には僅かな同相のコモンモード電流が流れてしまう。また、プリント配線板，ケーブル等の差動信号伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動信号伝送路間のスキューなどによってもコモンモード電流が発生する事になる。図１３において、ディファレンシャルモード電流成分は終端抵抗５ａによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路が無く、迷走しながらプリント配線板の持つ浮遊容量等を介してリターンするという状態になる。そのため、差動信号伝送線路に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。
【０００７】
このコモンモード電流成分を抑制するには、差動信号線路のプリント配線板のグラウンド（ＧＮＤ）に対する結合を強くする事が考えられる。そこで、受信側レシーバＩＣ２の入力端近傍に、差動信号伝送線路の差動インピーダンス（Ｚｄｉｆｆ）に整合した抵抗値を有する部品を、往路伝送線路３、復路伝送線路４の間に直列に配置する通常の終端方法に代わり、センタータップ終端と呼ばれる終端方法を用いて不要輻射ノイズ問題を解決することが考えられている。（参考資料：「トランジスタ技術」１９９７年７月号特集ｐ．２８０）。
【０００８】
センタータップ終端回路の一例を図１４に示す。図１４において図１３と同じ部材には同じ符号を付しその説明は省略する。図１４に示す様にセンタータップ終端回路では、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約１／２である５０Ωの抵抗部品５ｂ、５ｃを、受信側レシーバＩＣ１の入力端近傍において往路伝送線路３と復路伝送線路４との間に直列にして接続し、抵抗部品５ｂ、５ｃの間にバイパスコンデンサとなるコンデンサ部品６ａの一端を接続し、コンデンサ部品６ａの他端をプリント配線板のＧＮＤへ接続されている。
【０００９】
図１５は図１４に示す送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４、抵抗部品５ｂ、５ｃ、コンデンサ部品６ａにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図中Ｎ１、Ｎ２は高電位側の電流スイッチング素子としての１対のＮＭＯＳトランジスタ、Ｎ３、Ｎ４は低電位側の電流スイッチング素子としての１対のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＮ１のソースはＮＭＯＳトランジスタＮ３のドレインに直列に接続され、ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトランジスタＮ４のドレインに直列に接続されている。また、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインは共に定電流回路を持つ電流源（ＣＳ）８を介して高電位側に接続され、ＮＭＯＳトランジスタＮ３、Ｎ４のソースは共に負荷素子であるＮＭＯＳトランジスタＮ５を介して低電位側に接続されている。
【００１０】
７は制御信号発生回路（ＣＳＧ）であり、ＣＭＯＳロジック回路を有するインバータＸ１、Ｘ２を備え、高電位側の一方のＮＭＯＳトランジスタＮ１と低電位側の一方のＮＭＯＳトランジスタＮ４をそれぞれ駆動する正相制御信号Ｓｐを発生すると共に、高電位側の他方のＮＭＯＳトランジスタＮ２と低電位側の他方のＮＭＯＳトランジスタＮ３をそれぞれ駆動する逆相制御信号Ｓｎを発生する。すなわち、ＣＳＧはＣＭＯＳ入力信号をシングルエンド信号入力端子３０からインバータＸ１、Ｘ２に入力し、インバータＸ１より正相制御信号Ｓｐを出力してＮＭＯＳトランジスタＮ１、Ｎ４のゲート端子に入力し、インバータＸ１より逆相制御信号Ｓｎを出力して、ＮＭＯＳトランジスタＮ２、Ｎ３のゲート端子に入力する。ＣＭＯＳ入力信号がＨｉｇｈであれば、逆相制御信号ＳｎはＬｏｗとなり、正相制御信号ＳｐはＨｉｇｈとなる。このためＮＭＯＳトランジスタＮ１、Ｎ４がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ３がＯＦＦし、電流源（ＣＳ）８から流れる電流は点線で示すように、ＮＭＯＳトランジスタＮ１から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ４に向かって流れ、ＬＶＤＳレシーバの入力端５０はＨｉｇｈとなる。一方、ＣＭＯＳ入力信号がＬｏｗであれば、逆相制御信号ＳｎはＨｉｇｈとなり、正相制御信号ＳｐはＬｏｗとなる。このためＮＭＯＳトランジスタＮ２、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ１、Ｎ４がＯＦＦし、電流源（ＣＳ）８から流れる電流は一点鎖線で示すように、ＮＭＯＳトランジスタＮ２から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ３に向かって流れ、ＬＶＤＳレシーバの入力端６０はＬｏｗとなる。尚、直流電位は負荷素子であるＮＭＯＳトランジスタＮ５で発生する電圧によって供給される。
【００１１】
センタータップ終端回路にコンデンサ部品６ａを負荷する事により、センタータップ終端回路はプリント配線板のグラウンド（ＧＮＤ）と接続される。そのため、コモンモード電流成分に対するリターン電流経路が確保され、コモンモード電流成分による不要輻射ノイズの発生を抑制する事ができる。この時、受信側レシーバＩＣ２は、抵抗部品５ｂ、５ｃに流れるディファレンシャルモード電流成分を、抵抗に掛かる電位差として受信するだけであり、コンデンサ部品６ａを通じてプリント配線板のＧＮＤに流れるコモンモード電流成分は差動信号受信ＩＣでの受信波形に影響を及ぼすことはない。
【００１２】
【発明が解決しようとする課題】
しかし、使用する信号の高周波化が進んでいる今日では、図１４に示したセンタータップ終端によるコンデンサ部品６ａによるプリント配線板のＧＮＤへの接地のみでは、往路伝送線路３と復路伝送線路４を流れるコモンモード電流成分に対して充分に整合終端したとは言えない。つまり、前記センタータップ終端回路は、コモンモード電流成分に対して奇モードインピーダンス（Ｚｏｄｄ）に相当する抵抗＋コンデンサによる回路になる。一般にコンデンサは高い周波数になる程インピーダンスが下がっていく特性を持っているため、前記センタータップ終端回路は、高い周波数ではＺｏｄｄの抵抗成分のみで終端される事になる。実際には互いに結合が強い差動線路では、奇モードインピーダンス（Ｚｏｄｄ）≠偶モードインピーダンス（Ｚｅｖｅｎ）であるため、前記センタータップ終端回路はコモンモード電流成分に対して整合終端しておらず、不要輻射ノイズが発生してしまう。
【００１３】
また、図１４に示したセンタータップ終端回路には、少なくとも２個の抵抗と１個のコンデンサの計３個の部品が必要になってしまう。そのため、センタータップ終端回路部品の実装ためには、プリント配線板上の受信側レシーバＩＣ２の入力端周辺に、広い範囲の配線エリアが必要となってしまい、プリント配線板の高密度実装を実現する事が困難になっている。また、受信側レシーバＩＣ２の入力端周辺に実装しきれずに離れた位置に実装する事を余儀無くされ、終端の役割を損なう危険性もある。また、センタータップ終端には重要である等長配線及び対称的配線を実現する事が著しく困難になり、スキュー等の問題も発生してしまう。
【００２０】
【課題を解決するための手段】
そこで本発明では、送信側ＩＣから受信側ＩＣへ差動信号を伝送する差動信号伝送線路の終端回路において、該差動信号伝送線路における２つの線路の差動インピーダンスと等しい抵抗値を有する第１の抵抗素子を該受信側ＩＣの入力端に接続し、該入力端のそれぞれに、同相インピーダンスに等しい抵抗値を有する第１、第２のコンデンサ素子を接続し、該第１、第２のコンデンサ素子の多端同士を接続し、該同相インピーダンスに等しい抵抗値を有する第２の抵抗素子を介してプリント配線板のＧＮＤに接続した差動信号伝送線路の終端回路を提案している。
【００２１】
また本発明では、前記第１、第２の抵抗素子と第１、第２のコンデンサ素子は、単一部品として形成されている差動信号伝送線路の終端回路を提案している。
【００２２】
また本発明では、前記単一部品はチップ状の表面実装部品である差動信号伝送線路の終端回路を提案している。
【００２３】
また本発明では、前記チップ状の表面実装部品は、チップ抵抗部品に電極、抵抗皮膜、誘電体皮膜を層状に重ね合わせる事により形成されている差動信号伝送線路の終端回路を提案している。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示す図であり、図１４と同じ部材には同じ符号が付してある。図中１送信側ドライバＩＣであり、２は受信側レシーバＩＣである。送信側ドライバＩＣ１から受信側レシーバＩＣ２へ、往路伝送線路３及び復路伝送線路４により信号が伝送される。往路伝送線路３と復路伝送線路４とは電気的特性が等しく共に奇モードインピーダンスが５０Ωであり、平衡伝送路が形成され差動信号線路となっている。送信側ドライバＩＣ１は、配線１０により高電位側に、配線２０によりグラウンド等の低電位側に接続されており、シングルエンド信号入力端子３０からの入力信号に基づいて、往路伝送線路３、復路伝送線路４の間に電位差が生ずる差動信号を生成する。受信側レシーバＩＣ２は、往路伝送線路３、復路伝送線路４の間に生成された差動信号をＣＭＯＳレベルに変換し、これをシングルエンド信号出力端子４０から出力する。
【００２６】
受信側レシーバＩＣ２の入力端において、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約１／２である５０Ωの終端抵抗５ｂ、５ｃが、往路伝送線路３と復路伝送線路４との間に直列にして接続し、抵抗部品５ｂ、５ｃの間に５０Ωの抵抗部品５ｄの一端を接続し、抵抗部品５ｄの他端にはバイパスコンデンサとなる０．０１μＦのコンデンサ部品６ｂが直列に接続され、コンデンサ部品６ｂの他端はプリント配線板のＧＮＤへ接続されている。
【００２７】
図２は図１に示す送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４、抵抗部品５ｂ、５ｃ、５ｄ、コンデンサ部品６ｂにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図２においてセンタータップ終端回路以外の信号電流の流れは図１５と同じであるため、図１５と同じ部材には同じ符号が付しその説明は省略する。
【００２８】
シングルエンド信号入力端子３０から入力されるＣＭＯＳ入力信号がＨｉｇｈであれば、逆相制御信号ＳｎはＬｏｗとなり、正相制御信号ＳｐはＨｉｇｈとなる。このためＮＭＯＳトランジスタＮ１、Ｎ４がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ３がＯＦＦし、電流源（ＣＳ）９から流れる電流は点線で示すように、ＮＭＯＳトランジスタＮ１から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ４に向かって流れ、ＬＶＤＳレシーバの入力端５０はＨｉｇｈとなる。一方、ＣＭＯＳ入力信号がＬｏｗであれば、逆相制御信号ＳｎはＨｉｇｈとなり、正相制御信号ＳｐはＬｏｗとなる。このためＮＭＯＳトランジスタＮ２、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ１、Ｎ４がＯＦＦし、電流源（ＣＳ）９から流れる電流は一点鎖線で示すように、ＮＭＯＳトランジスタＮ２から往路伝送線路３、抵抗部品５ｂ、５ｃ、復路伝送線路４を介してＮＭＯＳトランジスタＮ３に向かって流れ、ＬＶＤＳレシーバの入力端６０はＬｏｗとなる。尚、直流電位は負荷素子であるＮＭＯＳトランジスタＮ５で発生する電圧によって供給される。
【００２９】
また、前述のディファレンシャルモード電流成分以外に、往路伝送線路３、復路伝送線路４には、二点鎖線で示すようなコモンモード電流成分が存在する。該コモンモード電流は、往路伝送線路３では抵抗部品５ｂ、５ｄとコンデンサ６ｂの直列回路を介してプリント配線板のＧＮＤに接続終端される。また、復路伝送線路４では抵抗部品５ｃ、５ｄとコンデンサ６ｂの直列回路を介してプリント配線板のＧＮＤに接続終端される。つまり、高周波領域でコンデンサ６ｂがほぼ低インピーダンスに見える事を考えると、５ｂ＋５ｄや５ｃ＋５ｄの合成抵抗値が、各伝送線路のコモンモードインピーダンス（Ｚｃｏｍ）に一致している事によって、本回路はコモンモード電流成分に対しても整合終端している事になる。これによってディファレンシャルモード電流成分、コモンモード電流成分とも整合が取れた終端が可能となり、信号伝送特性の確保および放射ノイズの抑制を両立し得る事がわかる。
【００３０】
次に、前述の抵抗部品５ｂ、５ｃ、５ｄ及びコンデンサ部品６ｂを単一のチップ部品とする際の構成を説明する。図３はチップ部品の斜視図であり、図４は断面図である。
【００３１】
１００はチップ部品全体であり、セラミックにより形成されたコア材１０１の両端部には電極１０２ａ、１０２ｂが設けられている。電極１０２ａ、１０２ｂはＡｇ系導電材により形成されている。コア材１０１の上面には電極１０２ａ、１０２ｂと接続するようにカーボン材料からなる抵抗体皮膜１０３が形成されており、抵抗体皮膜１０３は電極１０２ａ、１０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜１０３の上面には、中央部に帯状のスリット１０４ａを持つ樹脂材料からなる誘電体皮膜１０４が形成されている。帯状のスリット１０４ａを埋めるように誘電体皮膜１０４の中央部上面には、帯状のＡｇ系導電材からなる電極１０５が形成されている。これにより両端部の電極１０２ａ、１０２ｂと電極１０５との間には約１００／２＝５０Ωの抵抗がそれぞれ形成される事になる。電極１０５の上面には電極１０５を覆うようにカーボン材料からなる帯状の抵抗体皮膜１０６を形成し、その上面にはＡｇ系導電材からなる帯状の電極１０７が形成されている。電極１０５と１０７の間は抵抗体皮膜１０６により１０Ω程度の抵抗となるように構成されている。さらに、電極１０７を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜１０８を形成し、その外側にはＡｇ系導電材からなる帯状の電極１０９が形成され、チップ部品１００の底面に延びている。電極１０９は誘電体皮膜１０８により、電極１０７や抵抗体皮膜１０６から絶縁されると共に、電極１０７との間に１０００ｐＦのコンデンサが形成されるように構成されている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面、底面を利用した形態についても同じ様に形成可能と考えられる。
【００３２】
図５は、前述の１チップ化されたセンタータップ終端用のチップ部品１００を実装したＬＶＤＳの伝送ユニットのイメージ図である。図において、１１０はＬＶＤＳドライバＩＣパッケージであり、ドライバＩＣ搭載基板１１１上のドライバＩＣ出力ピン実装パッド１１２ａ、１１２ｂに実装されている。実装パッド１１２ａ、１１２ｂにはドライバＩＣ搭載基板１１１上の信号配線パターン１１３ａ、１１３ｂが接続されており、信号配線パターン１１３ａ、１１３ｂの他端はコネクタ１１４に接続されている。１１５はＬＶＤＳレシーバＩＣパッケージであり、レシーバＩＣ搭載基板１１６上のレシーバＩＣ入力ピン実装パッド１１７ａ、１１７ｂに実装されている。実装パッド１１７ａ、１１７ｂにはレシーバＩＣ搭載基板１１６上の信号配線パターン１１８ａ、１１８ｂが接続されており、信号配線パターン１１８ａ、１１８ｂの他端はコネクタ１１９に接続されている。コネクタ１１４とコネクタ１１９とは差動信号伝送ケーブル１２０ａ、１２０ｂにより接続されている。信号配線パターン１１８ａ、１１８ｂには、前述のセンタータップ終端用の電子部品１００の両端部の電極１０２ａ、１０２ｂが実装される。電子部品１００の電極１０９はレシーバＩＣ搭載基板１１６のＧＮＤパターンに接続している。
【００３３】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極１０２ａ、１０２ｂ、１０９のうち、両端部の電極１０２ａ、１０２ｂをそれぞれ差動信号の信号配線パターン１１８ａ、１１８ｂに接続し、電極１０９をレシーバＩＣ搭載基板１１６のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００３４】
（第２の実施の形態）
図６は本発明の第２の実施の形態を示すものであり、送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図２に示す第１の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【００３５】
図６において図２とはセンタータップ終端回路が異なっている。５ｅは差動信号伝送線路の差動インピーダンスにマッチングした約１００Ωの抵抗値を有する抵抗部品であり、受信側レシーバＩＣ２の接続端近傍で往路伝送線路３と復路伝送線路４との間に接続されている。往路伝送線路３と復路伝送線路４には抵抗部品５ｅよりもさらに受信側レシーバＩＣ２側に、バイパスコンデンサとなる１０００ｐＦのコンデンサ部品６ｃ、６ｄが接続されている。コンデンサ部品６ｃ、６ｄの他端はお互いが接続され、接続された後に約５０Ωの抵抗部品５ｆを介してプリント配線板のＧＮＤへ接続されている。本実施の形態では、抵抗部品５ｅ、５ｆ、コンデンサ部品６ｃ、６ｄによりセンタータップ終端回路を構成している。この様な回路構成にすることで、コモンモード電流成分の整合を取ってＧＮＤに流し込むことができるため、第１の実施の形態と同様の効果を得る事ができる。
【００３６】
次に、前述の抵抗部品５ｅ、５ｆ及びコンデンサ部品６ｃ、６ｄを単一のチップ部品とする際の構成を説明する。図７はチップ部品の斜視図であり、図８は断面図である。
【００３７】
２００はチップ部品全体であり、セラミックにより形成されたコア材２０１の両端部には電極２０２ａ、２０２ｂが設けられている。電極２０２ａ、２０２ｂはＡｇ系導電材により形成されている。コア材２０１の上面には電極２０２ａ、２０２ｂと接続するように、カーボン材料からなる抵抗体皮膜２０３が形成されており、抵抗体皮膜２０３は電極２０２ａ、２０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜２０３はチップ部品の両端部では電極２０２ａ、２０２ｂとの間に形成されているが、チップ部品の中央部では、電極２０２ａ、２０２ｂの上面にも延出し電極２０２ａ、２０２ｂを挟み込むように形成されている。チップ部品の中央部の抵抗体皮膜２０３の上面にはＡｇ系導電材からなる電極２０４が形成されている。さらに、電極２０４を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜２０５を形成し、その外側にはＡｇ系導電材からなる帯状の電極２０６が形成されている。電極２０６は誘電体皮膜２０５により、２０４や抵抗体皮膜２０３から絶縁されると共に、電極２０４との間に１０００ｐＦのコンデンサが形成されるように構成され、チップ部品２００の底面部に延びている。
【００３８】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極２０２ａ、２０２ｂ、２０６のうち、両端部の電極２０２ａ、２０２ｂをそれぞれ差動信号の信号配線パターンに接続し、電極２０６を受信側ドライバＩＣ２のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００３９】
（第３の実施の形態）
図９は本発明の第３の実施の形態を示すものであり、送信側ドライバＩＣ１の回路と、差動伝送線路である往路伝送線路３、復路伝送線路４と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図２に示す第１の実施の形態に比べて、コンデンサ容量値を大きくしたものである。
【００４０】
図９において図２と異なっているのは、センタータップ終端回路のコンデンサ部分を複数層積層する事によって受信側ドライバＩＣ２のＧＮＤとの間に、より大容量のコンデンサ部品６ｅが設けられている点である。該コンデンサ部品６ｅは前記コンデンサ部品６ｂ，６ｃ，６ｄよりもさらに大きい０．０１μＦの容量を持っている。
【００４１】
図１０は前述の抵抗部品５ｂ、５ｃ及びコンデンサ部品６ｅを単一のチップ部品とする際の構成を説明する斜視図であり、図１１はその断面図である。
【００４２】
３００はチップ部品全体であり、セラミックにより形成されたコア材３０１の両端部には電極３０２ａ、３０２ｂが設けられている。電極３０２ａ、３０２ｂはＡｇ系導電材により形成されている。電極３０２ａ、３０２ｂの間でコア材３０１の上面にはカーボン材からなる抵抗体皮膜３０３が形成されており、抵抗体皮膜３０３は電極３０２ａ、３０２ｂの間に約１００Ωの抵抗となるように構成されている。抵抗体皮膜３０３の上面には、中央部に帯状のスリット３０４ａを持つ樹脂材料からなる誘電体皮膜３０４が形成されている。誘電体皮膜３０４の中央部上面には、スリット３０４ａを埋めるように、スリット３０４ａおよびその周辺部に帯状のＡｇ系導電材からなる電極３０５が形成されている。これにより両端部の電極３０２ａ、３０２ｂと電極３０５との間には約１００／２＝５０Ωの抵抗がそれぞれ形成される事になる。電極３０５の上面には電極３０５を覆うようにカーボン材からなる帯状の抵抗体皮膜３０６を形成し、その上面にはＡｇ系導電材からなる帯状の電極３０７が形成されている。電極３０５と電極３０７の間は１０Ω程度の抵抗となるように構成されている。電極３０７の上面には、電極３０７を覆うように樹脂材料からなる誘電体皮膜３０８が形成されており、その上面にはＡｇ系導電材からなる電極３０９が形成され、さらに電極３０９を覆いながらも電極３０８とは接続できるように樹脂材料からなる誘電体皮膜３１０が形成されており、その上面にはＡｇ系導電材からなる電極３１１が形成されているという様に層状に電極と誘電体が互い違いに重なり合いかつ各電極同士は互い違いに端部で短絡している事により、結果として電極３０８から電極３１３間で積層状の０．０１μＦ程度の容量値を持つコンデンサを形成している。尚、誘電体皮膜３１２および電極３１３については、電極３１１を含めてチップ部品の上面、側面、底面を電極３０９を避けながら帯状に包む形で樹脂材料からなる誘電体皮膜３１２を形成し、その外側にはＡｇ系導電材からなる電極３１３が形成される構造を取っている。電極３１３は誘電体皮膜３１２により、３０８，３１１から絶縁されると共に、電極３０８との間に０．０１μＦのコンデンサが形成されるように構成されチップ部品３００の底面側に延びている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面，底面を利用した形態についても同じ様に形成可能と考えられる。
【００４３】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している３つの電極３０２ａ、３０２ｂ、３１３のうち、両端部の電極３０２ａ、３０２ｂをそれぞれ差動信号の信号配線パターンに接続し、電極３１３を受信側ドライバＩＣ２のＧＮＤパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【００４４】
（第４の実施の形態）
図１２は本発明による第４の実施の形態であるセンタータップ終端回路をチップ抵抗アレイとチップコンデンサの２部品で形成したＬＶＤＳの伝送ユニットのイメージ図である。本実施形態のセンタータップ終端回路の構成は本発明の第１の実施の形態を示した図１、図２と同じである。図５に示した本発明の第１の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【００４５】
図において４００はチップ抵抗アレイであり、内部には抵抗部品５ｂ、５ｃが直列に配置されており、抵抗部品５ｂ、５ｃの中点には抵抗部品５ｄが接続されている。チップ抵抗アレイ４００には両端部には抵抗部品５ｂ、５ｃにつながる電極部が形成され、中央底面部には抵抗部品５ｄにつながる電極が設けられている。４０１はチップコンデンサであり、内部にコンデンサ部品６ａが配置されている。
【００４６】
チップ抵抗アレイ４００の両端部の電極は、信号終端前配線パターン１１８ａ、１１８ｂに接続される。チップ抵抗アレイ４００の中央底面部の電極はチップコンデンサ４０１の一方の電極に接続し、チップコンデンサ４０１の他端側の電極は受信側レシーバＩＣ１１６のＧＮＤパターンに接続している。この様な構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ少ないスペースで配線する事ができる。
【００４７】
【発明の効果】
以上、本発明の差動信号伝送線路の終端回路によれば、往路伝送線路３と復路伝送線路４を流れるコモンモード電流成分に対して、プリント配線板のＧＮＤへの接地を確実に整合終端する事ができるため、差動信号線路に生じるコモンモード電流成分起因の不要輻射ノイズを抑制する事ができる。
【００４８】
また、センタータップ終端回路を１つのチップ部品として構成する事で、従来の簡易的な終端方法とほぼ同じ実装面積で、差動信号伝送を成り立たせると同時に受信側プリント配線板上の差動信号配線する事ができる。また、受信側プリント配線板上の差動信号に対する配線パターンの対称配線、等長配線、インピーダンス整合も容易に実現する事ができる。またコスト的にも、複数の部品を実装するよりも、単一部品であることにより有利である。
【図面の簡単な説明】
【図１】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図２】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図３】第１の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図４】第１の実施の形態を示すセンタータップ終端部品の断面模式図。
【図５】第１の実施の形態を示す終端回路を備えたＬＶＤＳ伝送ユニット。
【図６】第２の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図７】第２の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図８】第２の実施の形態を示すセンタータップ終端部品の断面模式図。
【図９】第３の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図１０】第３の実施の形態を示す終端回路を備えたＬＶＤＳ伝送回路図。
【図１１】第３の実施の形態を示すセンタータップ終端部品の断面模式図。
【図１２】第４の実施の形態を示す終端回路を備えたＬＶＤＳ伝送ユニット。
【図１３】従来の技術を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図１４】従来の技術を示す終端回路を備えたＬＶＤＳ伝送方式説明図。
【図１５】従来の技術を示す終端回路を備えたＬＶＤＳ伝送回路図。
【符号の説明】
１ 送信側ドライバＩＣ
２ 受信側レシーバＩＣ
３ 往路伝送線路３
４ 復路伝送線路
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ 抵抗部品
６ａ、６ｂ、６ｃ、６ｄ、６ｅ コンデンサ部品
７ 制御信号発生回路（ＣＳＧ）
８ 電流源（ＣＳ）
１０、２０ 配線
３０ シングルエンド信号入力端子
４０ シングルエンド信号出力端子
５０、６０ 差動信号入力端子
１００、２００、３００ チップ部品
１０１、２０１、３０１ セラミックコア材
１０２ａ、１０２ｂ、１０５、１０７、１０９、２０２ａ、２０２ｂ、２０４、２０６、３０２ａ、３０２ｂ、３０５、３０７、３０９、３１１、３１３ 電極
１０３、１０６、２０３、３０３、３０６ 抵抗体皮膜
１０４ａ、１０４ｂ、１０８、２０５、３０４、３０８．３１０、２１２ 誘電体皮膜
１１０ ドライバＩＣパッケージ
１１１ ドライバＩＣ搭載基板
１１２ ドライバＩＣ出力ピン実装パッド
１１３、１１８ 信号配線パターン
１１４、１１９ コネクタ
１１５ レシーバＩＣパッケージ
１１６ レシーバＩＣ搭載基板
１１７ レシーバＩＣ入力ピン実装パッド
１２０ 差動信号伝送ケーブル
Claims (4)
- 送信側ＩＣから受信側ＩＣへ差動信号を伝送する差動信号伝送線路の終端回路において、該差動信号伝送線路における２つの線路の差動インピーダンスと等しい抵抗値を有する第１の抵抗素子を該受信側ＩＣの入力端に接続し、該入力端のそれぞれに、同相インピーダンスに等しい抵抗値を有する第１、第２のコンデンサ素子を接続し、該第１、第２のコンデンサ素子の多端同士を接続し、該同相インピーダンスに等しい抵抗値を有する第２の抵抗素子を介してプリント配線板のＧＮＤに接続した事を特徴とした差動信号伝送線路の終端回路。
- 前記第１、第２の抵抗素子と第１、第２のコンデンサ素子は、単一部品として形成されている事を特徴とする請求項１に記載の差動信号伝送線路の終端回路。
- 前記単一部品はチップ状の表面実装部品である事を特徴とする請求項２に記載の差動信号伝送線路の終端回路。
- 前記チップ状の表面実装部品は、チップ抵抗部品に電極、抵抗皮膜、誘電体皮膜を層状に重ね合わせる事により形成されている事を特徴とする請求項３に記載の差動信号伝送線路の終端回路。
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