JP3958157B2 - 差動信号伝送線路の終端回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プリント配線板上の配線パターンやケーブルなどにより、高速な差動信号を伝送する差動信号配線における終端回路に関するものである。
【0002】
【従来の技術】
高速な信号をプリント配線板上のパターンやケーブルで伝送する場合、不要輻射ノイズを抑制するために、低電圧差動信号伝送(Low Voltage Differential Signaling:LVDS)技術が利用されるケースが増えている。一般に低電圧差動信号伝送において、差動信号が流れる2本の伝送線路間には、逆相のディファレンシャルモード電流だけが流れるように、差動信号送信ICは設計されている。図13は一般的なLVDSインターフェースの伝送方式の一例を示した説明図である。
【0003】
図13において、送信側ドライバIC1と受信側レシーバIC2の間は、奇モードインピーダンスZodd(差動状態における各信号線の基準電位に対する特性インピーダンス)が50Ωの往路伝送線路3と復路伝送線路4により結ばれている。往路伝送線路3と復路伝送線路4とは電気的特性を等しくし、いわゆる平衡伝送路が形成され差動信号線路となっている。往路伝送線路3と復路伝送線路4とは受信側レシーバIC2の入力端近傍において100Ωの終端抵抗5aで終端されている。すなわちドライバIC1が約3.5mAの電流を駆動する場合、終端抵抗5aにおいては約350mVの電圧が発生することになる。シングルエンド信号入力端子30からの入力信号に基づいて、往路伝送線路3、復路伝送線路4の間に電位差が生ずる差動信号を生成する。差動信号によりディファレンシャルモード電流は図中の矢印に示す様に、往路伝送線路3と復路伝送線路4では逆方向に流れている。これに対して、受信側レシーバIC2は差動信号を0−5Vあるいは0−3.3V等の電源電位に基づく論理振幅で動作するCMOSレベルに変換し、これをシングルエンド信号出力端子40から出力する。
【0004】
LVDSの原理は、送信側ドライバIC1で発生した信号電流を、往路伝送線路3と復路伝送線路4の組み合わせによる平衡伝送路と、受信側レシーバIC2近傍の終端抵抗5aとで形成されるループに流すことによって、終端抵抗5aの部分に信号電圧を発生させて信号を伝送するものである。信号のON/OFFは、電流の流れる向きを切り替えることにより識別する。この時、往路伝送線路3と復路伝送線路4を流れる電流は、理想的には大きさが同じで向きが逆である為に、往路伝送線路3と復路伝送線路4に流れる電流によって発生する磁界は互いに打ち消しあい、結果として放射ノイズやクロストークノイズの発生を抑制することができる。また、外来のノイズに対しても、影響の受け方が往路伝送線路3と復路伝送線路4とで相対的に同じであれば、信号の論理に影響せずノイズ耐性にも優れている。
【0005】
しかし実際には、トランジェントのタイミングにおいて差動信号線路上に流れる電流に対して、正確な逆相状態を実現するのは難しい。LVDSの場合トランジェントを形成するタイミングにおいて、伝送する信号はH論理からL論理もしくはL論理からH論理に遷移する。この時、2本の伝送線路のうち、一方の伝送線路はH論理からL論理へ、他方の伝送線路はL論理からH論理へと遷移する。つまり、トランジェントのタイミングにおいて、2本の伝送線路を伝送する信号の立ち上がり(tr)と立ち下がり(tf)はちょうど重なることになる。
【0006】
LVDSに限らず、信号出力のtr/tf 特性は完全に一致させる事は原理的に困難であるため、トランジェントのタイミングにおいて、差動信号線路間には僅かな同相のコモンモード電流が流れてしまう。また、プリント配線板,ケーブル等の差動信号伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動信号伝送路間のスキューなどによってもコモンモード電流が発生する事になる。図13において、ディファレンシャルモード電流成分は終端抵抗5aによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路が無く、迷走しながらプリント配線板の持つ浮遊容量等を介してリターンするという状態になる。そのため、差動信号伝送線路に発生するコモンモード電流成分が、LVDS伝送系から放射される不要輻射ノイズの主な原因となっていた。
【0007】
このコモンモード電流成分を抑制するには、差動信号線路のプリント配線板のグラウンド(GND)に対する結合を強くする事が考えられる。そこで、受信側レシーバIC2の入力端近傍に、差動信号伝送線路の差動インピーダンス(Zdiff)に整合した抵抗値を有する部品を、往路伝送線路3、復路伝送線路4の間に直列に配置する通常の終端方法に代わり、センタータップ終端と呼ばれる終端方法を用いて不要輻射ノイズ問題を解決することが考えられている。(参考資料:「トランジスタ技術」1997年7月号特集p.280)。
【0008】
センタータップ終端回路の一例を図14に示す。図14において図13と同じ部材には同じ符号を付しその説明は省略する。図14に示す様にセンタータップ終端回路では、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約1/2である50Ωの抵抗部品5b、5cを、受信側レシーバIC1の入力端近傍において往路伝送線路3と復路伝送線路4との間に直列にして接続し、抵抗部品5b、5cの間にバイパスコンデンサとなるコンデンサ部品6aの一端を接続し、コンデンサ部品6aの他端をプリント配線板のGNDへ接続されている。
【0009】
図15は図14に示す送信側ドライバIC1の回路と、差動伝送線路である往路伝送線路3、復路伝送線路4、抵抗部品5b、5c、コンデンサ部品6aにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図中N1、N2は高電位側の電流スイッチング素子としての1対のNMOSトランジスタ、N3、N4は低電位側の電流スイッチング素子としての1対のNMOSトランジスタである。NMOSトランジスタN1のソースはNMOSトランジスタN3のドレインに直列に接続され、NMOSトランジスタN2のソースはNMOSトランジスタN4のドレインに直列に接続されている。また、NMOSトランジスタN1、N2のドレインは共に定電流回路を持つ電流源(CS)8を介して高電位側に接続され、NMOSトランジスタN3、N4のソースは共に負荷素子であるNMOSトランジスタN5を介して低電位側に接続されている。
【0010】
7は制御信号発生回路(CSG)であり、CMOSロジック回路を有するインバータX1、X2を備え、高電位側の一方のNMOSトランジスタN1と低電位側の一方のNMOSトランジスタN4をそれぞれ駆動する正相制御信号Spを発生すると共に、高電位側の他方のNMOSトランジスタN2と低電位側の他方のNMOSトランジスタN3をそれぞれ駆動する逆相制御信号Snを発生する。すなわち、CSGはCMOS入力信号をシングルエンド信号入力端子30からインバータX1、X2に入力し、インバータX1より正相制御信号Spを出力してNMOSトランジスタN1、N4のゲート端子に入力し、インバータX1より逆相制御信号Snを出力して、NMOSトランジスタN2、N3のゲート端子に入力する。CMOS入力信号がHighであれば、逆相制御信号SnはLowとなり、正相制御信号SpはHighとなる。このためNMOSトランジスタN1、N4がONし、NMOSトランジスタN2、N3がOFFし、電流源(CS)8から流れる電流は点線で示すように、NMOSトランジスタN1から往路伝送線路3、抵抗部品5b、5c、復路伝送線路4を介してNMOSトランジスタN4に向かって流れ、LVDSレシーバの入力端50はHighとなる。一方、CMOS入力信号がLowであれば、逆相制御信号SnはHighとなり、正相制御信号SpはLowとなる。このためNMOSトランジスタN2、N3がONし、NMOSトランジスタN1、N4がOFFし、電流源(CS)8から流れる電流は一点鎖線で示すように、NMOSトランジスタN2から往路伝送線路3、抵抗部品5b、5c、復路伝送線路4を介してNMOSトランジスタN3に向かって流れ、LVDSレシーバの入力端60はLowとなる。尚、直流電位は負荷素子であるNMOSトランジスタN5で発生する電圧によって供給される。
【0011】
センタータップ終端回路にコンデンサ部品6aを負荷する事により、センタータップ終端回路はプリント配線板のグラウンド(GND)と接続される。そのため、コモンモード電流成分に対するリターン電流経路が確保され、コモンモード電流成分による不要輻射ノイズの発生を抑制する事ができる。この時、受信側レシーバIC2は、抵抗部品5b、5cに流れるディファレンシャルモード電流成分を、抵抗に掛かる電位差として受信するだけであり、コンデンサ部品6aを通じてプリント配線板のGNDに流れるコモンモード電流成分は差動信号受信ICでの受信波形に影響を及ぼすことはない。
【0012】
【発明が解決しようとする課題】
しかし、使用する信号の高周波化が進んでいる今日では、図14に示したセンタータップ終端によるコンデンサ部品6aによるプリント配線板のGNDへの接地のみでは、往路伝送線路3と復路伝送線路4を流れるコモンモード電流成分に対して充分に整合終端したとは言えない。つまり、前記センタータップ終端回路は、コモンモード電流成分に対して奇モードインピーダンス(Zodd)に相当する抵抗+コンデンサによる回路になる。一般にコンデンサは高い周波数になる程インピーダンスが下がっていく特性を持っているため、前記センタータップ終端回路は、高い周波数ではZoddの抵抗成分のみで終端される事になる。実際には互いに結合が強い差動線路では、奇モードインピーダンス(Zodd)≠偶モードインピーダンス(Zeven)であるため、前記センタータップ終端回路はコモンモード電流成分に対して整合終端しておらず、不要輻射ノイズが発生してしまう。
【0013】
また、図14に示したセンタータップ終端回路には、少なくとも2個の抵抗と1個のコンデンサの計3個の部品が必要になってしまう。そのため、センタータップ終端回路部品の実装ためには、プリント配線板上の受信側レシーバIC2の入力端周辺に、広い範囲の配線エリアが必要となってしまい、プリント配線板の高密度実装を実現する事が困難になっている。また、受信側レシーバIC2の入力端周辺に実装しきれずに離れた位置に実装する事を余儀無くされ、終端の役割を損なう危険性もある。また、センタータップ終端には重要である等長配線及び対称的配線を実現する事が著しく困難になり、スキュー等の問題も発生してしまう。
【0020】
【課題を解決するための手段】
そこで本発明では、送信側ICから受信側ICへ差動信号を伝送する差動信号伝送線路の終端回路において、該差動信号伝送線路における2つの線路の差動インピーダンスと等しい抵抗値を有する第1の抵抗素子を該受信側ICの入力端に接続し、該入力端のそれぞれに、同相インピーダンスに等しい抵抗値を有する第1、第2のコンデンサ素子を接続し、該第1、第2のコンデンサ素子の多端同士を接続し、該同相インピーダンスに等しい抵抗値を有する第2の抵抗素子を介してプリント配線板のGNDに接続した差動信号伝送線路の終端回路を提案している。
【0021】
また本発明では、前記第1、第2の抵抗素子と第1、第2のコンデンサ素子は、単一部品として形成されている差動信号伝送線路の終端回路を提案している。
【0022】
また本発明では、前記単一部品はチップ状の表面実装部品である差動信号伝送線路の終端回路を提案している。
【0023】
また本発明では、前記チップ状の表面実装部品は、チップ抵抗部品に電極、抵抗皮膜、誘電体皮膜を層状に重ね合わせる事により形成されている差動信号伝送線路の終端回路を提案している。
【0024】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0025】
(第1の実施の形態)
図1は本発明の第1の実施の形態を示す図であり、図14と同じ部材には同じ符号が付してある。図中1送信側ドライバICであり、2は受信側レシーバICである。送信側ドライバIC1から受信側レシーバIC2へ、往路伝送線路3及び復路伝送線路4により信号が伝送される。往路伝送線路3と復路伝送線路4とは電気的特性が等しく共に奇モードインピーダンスが50Ωであり、平衡伝送路が形成され差動信号線路となっている。送信側ドライバIC1は、配線10により高電位側に、配線20によりグラウンド等の低電位側に接続されており、シングルエンド信号入力端子30からの入力信号に基づいて、往路伝送線路3、復路伝送線路4の間に電位差が生ずる差動信号を生成する。受信側レシーバIC2は、往路伝送線路3、復路伝送線路4の間に生成された差動信号をCMOSレベルに変換し、これをシングルエンド信号出力端子40から出力する。
【0026】
受信側レシーバIC2の入力端において、差動信号伝送線路の差動インピーダンスにマッチングした抵抗値の約1/2である50Ωの終端抵抗5b、5cが、往路伝送線路3と復路伝送線路4との間に直列にして接続し、抵抗部品5b、5cの間に50Ωの抵抗部品5dの一端を接続し、抵抗部品5dの他端にはバイパスコンデンサとなる0.01μFのコンデンサ部品6bが直列に接続され、コンデンサ部品6bの他端はプリント配線板のGNDへ接続されている。
【0027】
図2は図1に示す送信側ドライバIC1の回路と、差動伝送線路である往路伝送線路3、復路伝送線路4、抵抗部品5b、5c、5d、コンデンサ部品6bにより構成されるセンタータップ終端回路とにおける信号電流の流れを現したものである。図2においてセンタータップ終端回路以外の信号電流の流れは図15と同じであるため、図15と同じ部材には同じ符号が付しその説明は省略する。
【0028】
シングルエンド信号入力端子30から入力されるCMOS入力信号がHighであれば、逆相制御信号SnはLowとなり、正相制御信号SpはHighとなる。このためNMOSトランジスタN1、N4がONし、NMOSトランジスタN2、N3がOFFし、電流源(CS)9から流れる電流は点線で示すように、NMOSトランジスタN1から往路伝送線路3、抵抗部品5b、5c、復路伝送線路4を介してNMOSトランジスタN4に向かって流れ、LVDSレシーバの入力端50はHighとなる。一方、CMOS入力信号がLowであれば、逆相制御信号SnはHighとなり、正相制御信号SpはLowとなる。このためNMOSトランジスタN2、N3がONし、NMOSトランジスタN1、N4がOFFし、電流源(CS)9から流れる電流は一点鎖線で示すように、NMOSトランジスタN2から往路伝送線路3、抵抗部品5b、5c、復路伝送線路4を介してNMOSトランジスタN3に向かって流れ、LVDSレシーバの入力端60はLowとなる。尚、直流電位は負荷素子であるNMOSトランジスタN5で発生する電圧によって供給される。
【0029】
また、前述のディファレンシャルモード電流成分以外に、往路伝送線路3、復路伝送線路4には、二点鎖線で示すようなコモンモード電流成分が存在する。該コモンモード電流は、往路伝送線路3では抵抗部品5b、5dとコンデンサ6bの直列回路を介してプリント配線板のGNDに接続終端される。また、復路伝送線路4では抵抗部品5c、5dとコンデンサ6bの直列回路を介してプリント配線板のGNDに接続終端される。つまり、高周波領域でコンデンサ6bがほぼ低インピーダンスに見える事を考えると、5b+5dや5c+5dの合成抵抗値が、各伝送線路のコモンモードインピーダンス(Zcom)に一致している事によって、本回路はコモンモード電流成分に対しても整合終端している事になる。これによってディファレンシャルモード電流成分、コモンモード電流成分とも整合が取れた終端が可能となり、信号伝送特性の確保および放射ノイズの抑制を両立し得る事がわかる。
【0030】
次に、前述の抵抗部品5b、5c、5d及びコンデンサ部品6bを単一のチップ部品とする際の構成を説明する。図3はチップ部品の斜視図であり、図4は断面図である。
【0031】
100はチップ部品全体であり、セラミックにより形成されたコア材101の両端部には電極102a、102bが設けられている。電極102a、102bはAg系導電材により形成されている。コア材101の上面には電極102a、102bと接続するようにカーボン材料からなる抵抗体皮膜103が形成されており、抵抗体皮膜103は電極102a、102bの間に約100Ωの抵抗となるように構成されている。抵抗体皮膜103の上面には、中央部に帯状のスリット104aを持つ樹脂材料からなる誘電体皮膜104が形成されている。帯状のスリット104aを埋めるように誘電体皮膜104の中央部上面には、帯状のAg系導電材からなる電極105が形成されている。これにより両端部の電極102a、102bと電極105との間には約100/2=50Ωの抵抗がそれぞれ形成される事になる。電極105の上面には電極105を覆うようにカーボン材料からなる帯状の抵抗体皮膜106を形成し、その上面にはAg系導電材からなる帯状の電極107が形成されている。電極105と107の間は抵抗体皮膜106により10Ω程度の抵抗となるように構成されている。さらに、電極107を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜108を形成し、その外側にはAg系導電材からなる帯状の電極109が形成され、チップ部品100の底面に延びている。電極109は誘電体皮膜108により、電極107や抵抗体皮膜106から絶縁されると共に、電極107との間に1000pFのコンデンサが形成されるように構成されている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面、底面を利用した形態についても同じ様に形成可能と考えられる。
【0032】
図5は、前述の1チップ化されたセンタータップ終端用のチップ部品100を実装したLVDSの伝送ユニットのイメージ図である。図において、110はLVDSドライバICパッケージであり、ドライバIC搭載基板111上のドライバIC出力ピン実装パッド112a、112bに実装されている。実装パッド112a、112bにはドライバIC搭載基板111上の信号配線パターン113a、113bが接続されており、信号配線パターン113a、113bの他端はコネクタ114に接続されている。115はLVDSレシーバICパッケージであり、レシーバIC搭載基板116上のレシーバIC入力ピン実装パッド117a、117bに実装されている。実装パッド117a、117bにはレシーバIC搭載基板116上の信号配線パターン118a、118bが接続されており、信号配線パターン118a、118bの他端はコネクタ119に接続されている。コネクタ114とコネクタ119とは差動信号伝送ケーブル120a、120bにより接続されている。信号配線パターン118a、118bには、前述のセンタータップ終端用の電子部品100の両端部の電極102a、102bが実装される。電子部品100の電極109はレシーバIC搭載基板116のGNDパターンに接続している。
【0033】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している3つの電極102a、102b、109のうち、両端部の電極102a、102bをそれぞれ差動信号の信号配線パターン118a、118bに接続し、電極109をレシーバIC搭載基板116のGNDパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【0034】
(第2の実施の形態)
図6は本発明の第2の実施の形態を示すものであり、送信側ドライバIC1の回路と、差動伝送線路である往路伝送線路3、復路伝送線路4と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図2に示す第1の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【0035】
図6において図2とはセンタータップ終端回路が異なっている。5eは差動信号伝送線路の差動インピーダンスにマッチングした約100Ωの抵抗値を有する抵抗部品であり、受信側レシーバIC2の接続端近傍で往路伝送線路3と復路伝送線路4との間に接続されている。往路伝送線路3と復路伝送線路4には抵抗部品5eよりもさらに受信側レシーバIC2側に、バイパスコンデンサとなる1000pFのコンデンサ部品6c、6dが接続されている。コンデンサ部品6c、6dの他端はお互いが接続され、接続された後に約50Ωの抵抗部品5fを介してプリント配線板のGNDへ接続されている。本実施の形態では、抵抗部品5e、5f、コンデンサ部品6c、6dによりセンタータップ終端回路を構成している。この様な回路構成にすることで、コモンモード電流成分の整合を取ってGNDに流し込むことができるため、第1の実施の形態と同様の効果を得る事ができる。
【0036】
次に、前述の抵抗部品5e、5f及びコンデンサ部品6c、6dを単一のチップ部品とする際の構成を説明する。図7はチップ部品の斜視図であり、図8は断面図である。
【0037】
200はチップ部品全体であり、セラミックにより形成されたコア材201の両端部には電極202a、202bが設けられている。電極202a、202bはAg系導電材により形成されている。コア材201の上面には電極202a、202bと接続するように、カーボン材料からなる抵抗体皮膜203が形成されており、抵抗体皮膜203は電極202a、202bの間に約100Ωの抵抗となるように構成されている。抵抗体皮膜203はチップ部品の両端部では電極202a、202bとの間に形成されているが、チップ部品の中央部では、電極202a、202bの上面にも延出し電極202a、202bを挟み込むように形成されている。チップ部品の中央部の抵抗体皮膜203の上面にはAg系導電材からなる電極204が形成されている。さらに、電極204を含めてチップ部品の上面、側面、底面を帯状に包む形で樹脂材料からなる誘電体皮膜205を形成し、その外側にはAg系導電材からなる帯状の電極206が形成されている。電極206は誘電体皮膜205により、204や抵抗体皮膜203から絶縁されると共に、電極204との間に1000pFのコンデンサが形成されるように構成され、チップ部品200の底面部に延びている。
【0038】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している3つの電極202a、202b、206のうち、両端部の電極202a、202bをそれぞれ差動信号の信号配線パターンに接続し、電極206を受信側ドライバIC2のGNDパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【0039】
(第3の実施の形態)
図9は本発明の第3の実施の形態を示すものであり、送信側ドライバIC1の回路と、差動伝送線路である往路伝送線路3、復路伝送線路4と、センタータップ終端回路とにおける信号電流の流れを現したものである。本実施の形態において図2に示す第1の実施の形態に比べて、コンデンサ容量値を大きくしたものである。
【0040】
図9において図2と異なっているのは、センタータップ終端回路のコンデンサ部分を複数層積層する事によって受信側ドライバIC2のGNDとの間に、より大容量のコンデンサ部品6eが設けられている点である。該コンデンサ部品6eは前記コンデンサ部品6b,6c,6dよりもさらに大きい0.01μFの容量を持っている。
【0041】
図10は前述の抵抗部品5b、5c及びコンデンサ部品6eを単一のチップ部品とする際の構成を説明する斜視図であり、図11はその断面図である。
【0042】
300はチップ部品全体であり、セラミックにより形成されたコア材301の両端部には電極302a、302bが設けられている。電極302a、302bはAg系導電材により形成されている。電極302a、302bの間でコア材301の上面にはカーボン材からなる抵抗体皮膜303が形成されており、抵抗体皮膜303は電極302a、302bの間に約100Ωの抵抗となるように構成されている。抵抗体皮膜303の上面には、中央部に帯状のスリット304aを持つ樹脂材料からなる誘電体皮膜304が形成されている。誘電体皮膜304の中央部上面には、スリット304aを埋めるように、スリット304aおよびその周辺部に帯状のAg系導電材からなる電極305が形成されている。これにより両端部の電極302a、302bと電極305との間には約100/2=50Ωの抵抗がそれぞれ形成される事になる。電極305の上面には電極305を覆うようにカーボン材からなる帯状の抵抗体皮膜306を形成し、その上面にはAg系導電材からなる帯状の電極307が形成されている。電極305と電極307の間は10Ω程度の抵抗となるように構成されている。電極307の上面には、電極307を覆うように樹脂材料からなる誘電体皮膜308が形成されており、その上面にはAg系導電材からなる電極309が形成され、さらに電極309を覆いながらも電極308とは接続できるように樹脂材料からなる誘電体皮膜310が形成されており、その上面にはAg系導電材からなる電極311が形成されているという様に層状に電極と誘電体が互い違いに重なり合いかつ各電極同士は互い違いに端部で短絡している事により、結果として電極308から電極313間で積層状の0.01μF程度の容量値を持つコンデンサを形成している。尚、誘電体皮膜312および電極313については、電極311を含めてチップ部品の上面、側面、底面を電極309を避けながら帯状に包む形で樹脂材料からなる誘電体皮膜312を形成し、その外側にはAg系導電材からなる電極313が形成される構造を取っている。電極313は誘電体皮膜312により、308,311から絶縁されると共に、電極308との間に0.01μFのコンデンサが形成されるように構成されチップ部品300の底面側に延びている。尚、本実施の形態では、チップ部品の上面に積層する例を示したが、側面,底面を利用した形態についても同じ様に形成可能と考えられる。
【0043】
この様にプリント配線板への実装には、チップ部品の底面の導体が達している3つの電極302a、302b、313のうち、両端部の電極302a、302bをそれぞれ差動信号の信号配線パターンに接続し、電極313を受信側ドライバIC2のGNDパターンに接続する事によりセンタータップ終端回路が形成される。このような構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ最小のスペースで配線する事ができる。
【0044】
(第4の実施の形態)
図12は本発明による第4の実施の形態であるセンタータップ終端回路をチップ抵抗アレイとチップコンデンサの2部品で形成したLVDSの伝送ユニットのイメージ図である。本実施形態のセンタータップ終端回路の構成は本発明の第1の実施の形態を示した図1、図2と同じである。図5に示した本発明の第1の実施の形態と同じ部材には同じ符号を付しその説明は省略する。
【0045】
図において400はチップ抵抗アレイであり、内部には抵抗部品5b、5cが直列に配置されており、抵抗部品5b、5cの中点には抵抗部品5dが接続されている。チップ抵抗アレイ400には両端部には抵抗部品5b、5cにつながる電極部が形成され、中央底面部には抵抗部品5dにつながる電極が設けられている。401はチップコンデンサであり、内部にコンデンサ部品6aが配置されている。
【0046】
チップ抵抗アレイ400の両端部の電極は、信号終端前配線パターン118a、118bに接続される。チップ抵抗アレイ400の中央底面部の電極はチップコンデンサ401の一方の電極に接続し、チップコンデンサ401の他端側の電極は受信側レシーバIC116のGNDパターンに接続している。この様な構成により、センタータップ終端回路部のパターン配線は、対称性を保ちながら、かつ少ないスペースで配線する事ができる。
【0047】
【発明の効果】
以上、本発明の差動信号伝送線路の終端回路によれば、往路伝送線路3と復路伝送線路4を流れるコモンモード電流成分に対して、プリント配線板のGNDへの接地を確実に整合終端する事ができるため、差動信号線路に生じるコモンモード電流成分起因の不要輻射ノイズを抑制する事ができる。
【0048】
また、センタータップ終端回路を1つのチップ部品として構成する事で、従来の簡易的な終端方法とほぼ同じ実装面積で、差動信号伝送を成り立たせると同時に受信側プリント配線板上の差動信号配線する事ができる。また、受信側プリント配線板上の差動信号に対する配線パターンの対称配線、等長配線、インピーダンス整合も容易に実現する事ができる。またコスト的にも、複数の部品を実装するよりも、単一部品であることにより有利である。
【図面の簡単な説明】
【図1】第1の実施の形態を示す終端回路を備えたLVDS伝送方式説明図。
【図2】第1の実施の形態を示す終端回路を備えたLVDS伝送回路図。
【図3】第1の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図4】第1の実施の形態を示すセンタータップ終端部品の断面模式図。
【図5】第1の実施の形態を示す終端回路を備えたLVDS伝送ユニット。
【図6】第2の実施の形態を示す終端回路を備えたLVDS伝送回路図。
【図7】第2の実施の形態を示すセンタータップ終端部品の斜視模式図。
【図8】第2の実施の形態を示すセンタータップ終端部品の断面模式図。
【図9】第3の実施の形態を示す終端回路を備えたLVDS伝送回路図。
【図10】第3の実施の形態を示す終端回路を備えたLVDS伝送回路図。
【図11】第3の実施の形態を示すセンタータップ終端部品の断面模式図。
【図12】第4の実施の形態を示す終端回路を備えたLVDS伝送ユニット。
【図13】従来の技術を示す終端回路を備えたLVDS伝送方式説明図。
【図14】従来の技術を示す終端回路を備えたLVDS伝送方式説明図。
【図15】従来の技術を示す終端回路を備えたLVDS伝送回路図。
【符号の説明】
1 送信側ドライバIC
2 受信側レシーバIC
3 往路伝送線路3
4 復路伝送線路
5a、5b、5c、5d、5e、5f 抵抗部品
6a、6b、6c、6d、6e コンデンサ部品
7 制御信号発生回路(CSG)
8 電流源(CS)
10、20 配線
30 シングルエンド信号入力端子
40 シングルエンド信号出力端子
50、60 差動信号入力端子
100、200、300 チップ部品
101、201、301 セラミックコア材
102a、102b、105、107、109、202a、202b、204、206、302a、302b、305、307、309、311、313 電極
103、106、203、303、306 抵抗体皮膜
104a、104b、108、205、304、308.310、212 誘電体皮膜
110 ドライバICパッケージ
111 ドライバIC搭載基板
112 ドライバIC出力ピン実装パッド
113、118 信号配線パターン
114、119 コネクタ
115 レシーバICパッケージ
116 レシーバIC搭載基板
117 レシーバIC入力ピン実装パッド
120 差動信号伝送ケーブル
Claims (4)
- 送信側ICから受信側ICへ差動信号を伝送する差動信号伝送線路の終端回路において、該差動信号伝送線路における2つの線路の差動インピーダンスと等しい抵抗値を有する第1の抵抗素子を該受信側ICの入力端に接続し、該入力端のそれぞれに、同相インピーダンスに等しい抵抗値を有する第1、第2のコンデンサ素子を接続し、該第1、第2のコンデンサ素子の多端同士を接続し、該同相インピーダンスに等しい抵抗値を有する第2の抵抗素子を介してプリント配線板のGNDに接続した事を特徴とした差動信号伝送線路の終端回路。
- 前記第1、第2の抵抗素子と第1、第2のコンデンサ素子は、単一部品として形成されている事を特徴とする請求項1に記載の差動信号伝送線路の終端回路。
- 前記単一部品はチップ状の表面実装部品である事を特徴とする請求項2に記載の差動信号伝送線路の終端回路。
- 前記チップ状の表面実装部品は、チップ抵抗部品に電極、抵抗皮膜、誘電体皮膜を層状に重ね合わせる事により形成されている事を特徴とする請求項3に記載の差動信号伝送線路の終端回路。
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