JP3855666B2 - プリント配線基板装置及び電子機器 - Google Patents
プリント配線基板装置及び電子機器 Download PDFInfo
- Publication number
- JP3855666B2 JP3855666B2 JP2001065671A JP2001065671A JP3855666B2 JP 3855666 B2 JP3855666 B2 JP 3855666B2 JP 2001065671 A JP2001065671 A JP 2001065671A JP 2001065671 A JP2001065671 A JP 2001065671A JP 3855666 B2 JP3855666 B2 JP 3855666B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transmission line
- wiring board
- printed wiring
- side device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 96
- 239000003990 capacitor Substances 0.000 description 53
- 238000013016 damping Methods 0.000 description 29
- 230000005855 radiation Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 6
- 230000005670 electromagnetic radiation Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 229910000859 α-Fe Inorganic materials 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Landscapes
- Filters And Equalizers (AREA)
- Memory System (AREA)
- Structure Of Printed Boards (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Description
【発明の属する技術分野】
本発明は、情報機器などの電子機器に設けられるプリント配線基板装置や、このようなプリント配線基板装置を設けた情報機器などの電子機器に関する。
【0002】
【従来の技術】
様々な情報機器において問題となっている不要電磁波輻射には、プリント配線基板上のクロック信号やこれに同期したデジタル信号の信号線に起因するものがある。その主要な要因として、デジタル回路素子の入出力と配線インピーダンスとの不整合に起因する定在波の発生がある。これは、例えば「第10回 回路実装学術講演大会講演論文集15−B13」に記載されるように、負荷となる半導体の入力容量と配線のインダクタンスとの共振であるか、もしくは分布定数線路としての伝送線路の両端の非整合による多重反射と負荷容量による位相遅れによる共振であるとみることができる。
【0003】
また、例えば「Clayton R.Paul、“EMC概論”(ミマツデータシステム、1996)第4章」などに記載されて一般によく知られるように、伝送線路の一端が整合条件にあれば、このような共振現象を防止することができる。例えば、「W.R.Blood,Jr.“MECL System Design Handbook”(Motorola、1988)」等に示されるECL(Emitter Coupled Logic)のロジックや、近年高速バスに採用されつつあるRAMBUSなどでは、受信端側の終端抵抗で整合して上記共振の発生を防止している。
【0004】
しかし、受信端側の整合終端は電力消費を増大させるため、TTL(Transistor-Transistor Logic)のロジックなど、一般には終端抵抗を使用しないバスが広く用いられている。上述の通り、終端抵抗が無くとも、送信端側にダンピング抵抗を配して整合条件をとることで上記した共振を発生させないことが可能である。送信端側の整合条件においては、ダンピング抵抗を含む駆動素子側の出力インピーダンスRと配線の特性インピーダンスZ0とが等しいことが必要となる。
【0005】
負荷となる半導体の入力インピーダンスは、通常、静電容量Cで置き換えることができ、送信端整合条件における電圧の立ち上り時間trは、tr=2.2×C×Rで決まる。すなわち、負荷容量Cが大きいか、もしくは配線インピーダンスZ0が大きい場合には、十分に速い立ち上りを得ることができない。このため、大きな負荷容量Cを高速で立ち上げるには、配線の特性インピーダンスZ0を小さくする必要があるが、例えばマイクロストリップ線路では配線幅を太くするか、もしくは配線と結合する電源或いはグランド層との層間距離を小さくすることになり、実装上は通常のプリント配線基板上のバス配線でせいぜい50Ωまで小さくするのが限度である。
【0006】
ここで、図10には、従来技術によるプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してある。このプリント配線基板装置では、プリント配線基板に形成された電源面121とグランド面122との間に直流電源123が設けられており、また、回路が形成される層(以下で、回路形成層と言う)には、デジタル回路素子131と、ダンピング抵抗132と、フィルタ素子(FL)133と、伝送線路134とが直列に接続されて設けられており、更に、伝送線路134の終端側に複数の負荷素子135a〜135eが並列に接続されて設けられている。
【0007】
また、デジタル回路素子131のグランド端子や各負荷素子135a〜135eのグランド端子はそれぞれビア141、142a〜142eを介してグランド面122と接続されており、グランド面122の電位を基準電位としている。また、デジタル回路素子131の電源端子は電源面121もしくは電源配線と接続されている。
【0008】
なお、同図では、伝送線路134の終端側がデジタル回路素子などである複数の負荷素子135a〜135eの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路134の終端側に接続された構成が用いられることもある。
このように、同図に示した構成では、デジタル回路素子131の出力ピンと伝送線路134との間に、ダンピング抵抗132を設けて送信端整合を行なっており、さらに、高周波のノイズを制限するために、一般的な方法として、例えばフェライトチップインダクタ等のフィルタ素子133を直列に接続している。
【0009】
また、図11には、上記したフェライトチップインダクタ等のフィルタ素子133の等価回路の一例を示してあり、この等価回路は、インダクタンス152と、インダクタンス153及び抵抗値154と、キャパシタンス155と、抵抗値156とを並列に接続したものに対して抵抗値151を直列に接続した構成となっている。また、2つのインダクタンス152、153の間には相互インダクタンスが生じる。
【0010】
【発明が解決しようとする課題】
例えば上記図10に示したように、近年のパーソナルコンピュータのクロック信号などでは、100MHz以上の速度でスイッチングされ、且つ1個の駆動素子から複数のメモリ素子等へ並列に信号を供給することが多い。また、一般的なメモリ素子は、低電圧TTLロジックで受信端整合ではなく、複数のメモリ素子等に係る大きな負荷容量を駆動するためには大きな電流を必要とする。
【0011】
このため、配線の特性インピーダンスより駆動素子側の出力インピーダンスを小さくして大きな電流を流す必要があるが、この場合、上述のように配線の両端で非整合となり、定在波電流による大きな電磁波放射が問題となる。現状では、クロック信号に対してはフェライトチップインダクタといった主にインダクタンスによるフィルタ手法が一般的となっているが、100MHzといった高速のバスクロックに対しては、前記の電磁波放射の問題が生じる周波数において効果を有するインダクタンスでは信号の基本周波数に対してもインピーダンスが大きくなってしまい、容量負荷を十分に駆動できずに正常な動作が行われないという問題が生じてしまう。また、抑制効果とインピーダンスとを両立するインダクタを選択しても、信号の位相遅延の影響が無視できないという問題が生じてしまう。また、例えば特開平5−283232号公報に示されるようなLC型のフィルタを負荷した構成においても同様の問題が生じてしまう。
【0012】
本発明は、このような従来の課題を解決するためになされたもので、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができるプリント配線基板装置や、このようなプリント配線基板装置を設けた電子機器を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るプリント配線基板装置では、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端と入力側デバイスの入力端との間を接続して信号を伝送する伝送線路と、出力側デバイスの出力端と基準電位との間に配置され且つ出力側デバイスとの組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けた構成により、当該プリント配線基板に回路を構成した。
【0014】
従って、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保した場合においても、出力側デバイスと容量との組合せで構成されるフィルタにより、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば800MHz程度の共振周波数の電磁波放射を抑制することができる。
【0015】
なお、このような構成は、伝送線路のインピーダンスを下げることが困難であるような場合に特に有効である。
また、出力側デバイスのインピーダンスRsや伝送線路のインピーダンスZ0は例えば入力側デバイスの規格を保証するような値に設定され、通常、高速な立ち上がりを確保するために例えばRs<Z0となる値が設定される。
【0016】
また、出力側デバイスと伝送線路との間が不整合であり、且つ伝送線路と入力側デバイスとの間が不整合である場合に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射が発生し、本発明では、高速な立ち上がりを実現するためにこのような電磁波放射が発生してしまう場合において、このような電磁波放射を抑制することができる。
【0017】
ここで、プリント配線基板としては、種々なものが用いられてもよく、例えば多層基板が用いられてもよく、或いは、他の基板が用いられてもよい。
また、プリント配線基板に構成される回路としては、種々なものであってもよく、例えば出力側デバイスや伝送線路や入力側デバイスや容量以外の素子を含んでもよい。
【0018】
また、出力側デバイスとしては、種々なものが用いられてもよく、例えばCPU(Central Processing Unit)や、クロックドライバや、バッファなどのデジタル回路素子を用いることができる。
また、入力側デバイスとしては、種々なものが用いられてもよく、例えばRAM(Random Access Memory)等のメモリや、CMOS(Complementary Metal-Oxide Semiconductor)などのデジタル回路素子を用いることができる。
また、伝送線路としては、種々なものが用いられてもよい。
【0019】
また、出力側デバイスの出力端から出力されて伝送線路を介して入力側デバイスの入力端に入力される信号(ここで、基本波と言う)としては、種々な信号が用いられてもよく、例えばハイレベルやロウレベルから構成されるデジタル信号が用いられる。なお、本来伝送されるべき基本波は、例えば上記した容量等から構成されるフィルタによっては遮断されずに伝送されるような構成が用いられる。
【0020】
また、容量の基準電位としては、例えばプリント配線基板のグランド面の電位が用いられる。
また、出力側デバイスと容量との組合せでは、例えばローパスフィルタとなるRCフィルタが構成され、その特性は、出力側デバイスの抵抗値等や容量の容量値から決定される。
【0021】
また、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を上記したフィルタの阻止帯域に含める態様としては、理想的にはこのような共振周波数の信号が当該フィルタを全く通過せずに遮断されるのが好ましいが、実用上で有効な程度であれば、このような共振周波数の信号の一部が当該フィルタを通過するような構成が用いられてもよい。
【0022】
また、本発明では、上記のような出力側デバイスと伝送線路との間に例えばダンピング抵抗として機能する抵抗を備えた構成においても、上記と同様に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【0023】
すなわち、本発明に係るプリント配線基板装置では、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端に一端が接続された抵抗と、当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送する伝送線路と、当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けた構成により、当該プリント配線基板に回路を構成した。
【0024】
従って、例えば出力側デバイスから抵抗及び伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保した場合においても、出力側デバイスと抵抗と容量との組合せで構成されるフィルタにより、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば800MHz程度の共振周波数の電磁波放射を抑制することができる。
【0025】
なお、このような構成は、伝送線路のインピーダンスを下げることが困難であるような場合に特に有効である。
また、出力側デバイスのインピーダンスRsや抵抗の抵抗値Rdや伝送線路のインピーダンスZ0は例えば入力側デバイスの規格を保証するような値に設定され、通常、高速な立ち上がりを確保するために例えばRs+Rd<Z0となる値が設定される。
【0026】
また、抵抗を設けた出力側デバイスと伝送線路との間が不整合であり、且つ伝送線路と入力側デバイスとの間が不整合である場合に、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射が発生し、本発明では、高速な立ち上がりを実現するためにこのような電磁波放射が発生してしまう場合において、このような電磁波放射を抑制することができる。
【0027】
ここで、抵抗としては、種々なものが用いられてもよい。
また、プリント配線基板に構成される回路としては、種々なものであってもよく、例えば出力側デバイスや抵抗や伝送線路や入力側デバイスや容量以外の素子を含んでもよい。
また、出力側デバイスと抵抗と容量との組合せでは、例えばローパスフィルタとなるRCフィルタが構成され、その特性は、出力側デバイスの抵抗値等や抵抗の抵抗値や容量の容量値から決定される。
【0028】
また、本発明に係るプリント配線基板装置では、上述のように、容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定される。具体的には、上記した共振周波数の信号が上記したフィルタにより実用上で有効な程度に遮断されるような当該フィルタの遮断周波数(カットオフ周波数)を実現することができる容量値を設定する。
【0029】
ここで、伝送線路の出力側デバイス側の抵抗値としては、例えば出力側デバイスの抵抗値があり、また、例えば出力側デバイスに上記した抵抗が接続されている場合には当該抵抗の抵抗値がある。
また、伝送線路の出力側デバイス側のインダクタンスとしては、例えば出力側デバイスのインダクタンスがある。
また、伝送線路の出力側デバイス側の容量値としては、例えば出力側デバイスの浮遊容量の容量値がある。
【0030】
これらの抵抗値やインダクタンスや容量値は、出力側デバイスと容量との組合せで構成されるフィルタ或いは出力側デバイスと抵抗と容量との組合せで構成されるフィルタの周波数特性に影響を与えるため、これらの抵抗値やインダクタンスや容量値を考慮して、出力側デバイスの出力端或いは抵抗の他端に備える容量の値を設定するのが好ましい。
【0031】
また、本発明では、以上に示したようなプリント配線基板装置を設けた電子機器を提供し、このような電子機器では、上記と同様に、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する例えば800MHz程度の共振周波数の電磁波放射を抑制することができる。
ここで、電子機器としては、種々なものが用いられてもよく、例えばパーソナルコンピュータや、組み込みコントローラや、複写機や、プリンタなどの種々な電子機器を用いることができる。
【0032】
【発明の実施の形態】
本発明の第1実施例に係るプリント配線基板装置を図面を参照して説明する。
図1には、本例に係るプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してあり、このプリント配線基板装置は種々な電子機器に設けることが可能である。
同図に示されるように、本例のプリント配線基板装置では、プリント配線基板に形成された電源面1とグランド面2との間に直流電源3が設けられており、また、回路が形成される層(回路形成層)には、デジタル回路素子11と、伝送線路13とが直列に接続されて設けられており、更に、伝送線路13の終端側に複数の負荷素子14a〜14eが並列に接続されて設けられており、また、デジタル回路素子11の出力端と伝送線路13との間にはコンデンサ(容量素子)12の一端が接続されて当該コンデンサ12が設けられている。
【0033】
また、デジタル回路素子11のグランド端子やコンデンサ12の他端や各負荷素子14a〜14eのグランド端子はそれぞれビア21、22、23a〜23eを介してグランド面2と接続されており、グランド面2の電位を基準電位としている。また、デジタル回路素子11の電源端子は電源面1もしくは電源配線と接続されている。
なお、同図では、伝送線路13の終端側がデジタル回路素子などである複数の負荷素子14a〜14eの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路13の終端側に接続された構成が用いられてもよい。
【0034】
このように、本例のプリント配線基板装置では、基準電位を有するグランド面2に接続する直流電源3を有し、直流電源3のもう一方は電源面1に接続してある。また、電源面1及びグランド面2に接続されて駆動側のデジタル回路素子11が実装されている。また、デジタル回路素子11の出力ピンは伝送線路13に接続されており、伝送線路13の終端側は複数のデジタル回路素子などの負荷素子14a〜14eの入力ピンに接続されている。
【0035】
また、デジタル回路素子11の出力抵抗は伝送線路13の特性インピーダンスより小さく、且つ負荷素子14a〜14eの入力は容量性であり伝送線路13の特性インピーダンスより極めて大きいものである。コンデンサ12はデジタル回路素子11の出力抵抗との組合せでRCフィルタを構成しており、伝送線路13の両端における反射の繰り返しで当該伝送線路13に共振電流が生じる周波数を当該フィルタの阻止帯域に持つようにコンデンサ12の静電容量が設定されている。なお、同図では、層構造上において典型的な多層プリント基板を示したが、例えば2層基板が用いられてもよい。
【0036】
図2には、上記図1に示した本例のプリント配線基板装置を鳥瞰した場合における概略的な外観例を示してあり、例えば誘電体を挟んで電源面1やグランド面2などの多層の面が形成されたプリント配線基板の回路形成層4に、上記したデジタル回路素子11やコンデンサ12や伝送線路13の配線や複数の負荷素子14a〜14eが実装されている。
【0037】
また、上記図2に示されるように、コンデンサ12の一端は伝送線路13に接続されており、当該コンデンサ12の他端はビア22を介してグランド面2に接続されている。ここで、コンデンサ12をグランド面2の層に対して十分に低インダクタンスで接続するために、コンデンサ12のパッドは伝送線路13の配線から最小限の引き回しで配置してあり、同様にビア22はコンデンサ12のもう一方のパッドに近接して配置してある。
【0038】
図3には、実際のデジタル回路素子11の出力部の一例を左側に示してあり、その等価回路の一例を右側に示してある。
同図の左側に示したデジタル回路素子11の出力部は、2つのCMOS31、32を並列に接続して成るスイッチに接続されて同様に2つのCMOS33、34を並列に接続して成るスイッチを有した出力バッファ35と、ピンやボンディングなどから成るピン配線36とを直列に接続した構成となっている。なお、各スイッチは電位面1の高電位源とグランド面2のグランド電位源との間に備えられており、また、ピン配線36にはグランド面2との間に浮遊容量が発生する。
【0039】
また、同図の右側に示した等価回路は、高電位源に接続された抵抗値(抵抗値RS)41と、グランド電位源に接続された抵抗値(抵抗値RS)42と、これら2つの抵抗値41、42のそれぞれと一端がスイッチングされるインダクタンス(インダクタンスLP)43と、当該インダクタンス43の他端と接続された抵抗値(抵抗値RP)45と、当該抵抗値45に対して並列な配置で当該インダクタンス43の当該他端とグランド電位源との間に接続されたキャパシタンス(容量値CP)44とから構成されている。なお、各抵抗値41、42、45は損失を生じさせる。
【0040】
このように、デジタル回路素子11の出力バッファ35と出力ピンを接続するパッケージ上のピン配線36は、インダクタンス43、グランドに対するキャパシタンス44、損失(抵抗値)45を有し、さらに出力バッファ35の抵抗値41、42を有して上記のような等価回路で表現される。
また、例えば10MHzより高い周波数では特にインダクタンス43やキャパシタンス44の影響が無視できなくなることがわかっており、本例では、コンデンサ12の容量の値をこれらパッケージングに起因するインピーダンスを考慮して決定している。
【0041】
次に、図4〜図8を参照して、従来例等との比較により、本例のプリント配線基板装置により得られる効果を説明する。
図4(a)〜同図(d)には、各クロック線に対して4個のSDRAM(Synchronous Dynamic RAM)と3pFのコンデンサを備えた64Mバイト(byte)のDIMM(Double Inline Memory Module)を用いた場合について、4種類の回路構成例を示してある。
【0042】
同図(a)には、電磁波放射に対して無対策な構成例を示してあり、デジタル回路素子51が伝送線路52を介してDIMM53上の4個の負荷素子であるSDRAM54a〜54dと接続されている。なお、同図(a)には、DIMM53に搭載された他の4個のSDRAM55a〜55dも示してある。また、デジタル回路素子51の抵抗値Rsは約30Ωであり、伝送線路52のボード上における配線の長さは1〜100mm程度であり、伝送線路52の特性インピーダンスZ0は約50Ωであり、これらの値については後述する同図(b)〜同図(d)においても同様である。
【0043】
同図(b)には、本例のプリント配線基板装置に係る構成例を示してあり、デジタル回路素子61が伝送線路63を介してDIMM64上の4個の負荷素子であるSDRAM65a〜65dと接続されており、また、デジタル回路素子61の出力端とグランド電位源との間に20pFのコンデンサ62が接続されている。なお、同図(b)には、DIMM64に搭載された他の4個のSDRAM66a〜66dも示してある。
【0044】
同図(c)には、従来例に係る構成例を示してあり、デジタル回路素子71が15nHのインダクタ72及び伝送線路74を介してDIMM75上の4個の負荷素子であるSDRAM76a〜76dと接続されており、また、デジタル回路素子71の出力端に一端が接続された当該インダクタ72の他端とグランド電位源との間に5pFのコンデンサ73が接続されている。なお、同図(c)には、DIMM75に搭載された他の4個のSDRAM77a〜77dも示してある。
【0045】
同図(d)には、一般的な例に係る構成例を示してあり、デジタル回路素子81が22nHのインダクタ82及び伝送線路83を介してDIMM84上の4個の負荷素子であるSDRAM85a〜85dと接続されている。なお、同図(d)には、DIMM84に搭載された他の4個のSDRAM86a〜86dも示してある。
【0046】
ここで、同図(a)に示した無対策に係る構成は、64MバイトのSDRAMDIMM53へのクロック配線において4個のSDRAM54a〜54dと3pFのコンデンサの負荷を持ち、後述する図8(a)に示されるように遠方電界測定において800MHz程度の周波数で配線上の定在波による強い放射ピークが観測されるものである。本クロック配線では、最大容量のものをDIMM搭載した場合にはさらに倍の負荷容量となるため、配線の特性インピーダンスを50Ωとし、低出力抵抗でアンダーダンピングの駆動を行う必要があった。また、パッケージのインピーダンスを含めたクロック基本周波数(100MHz)における出力インピーダンスは約30Ωであり、ダンピング抵抗は使用していない。
【0047】
また、上記図4(b)に示した本例に係る構成は、20pFのコンデンサ62をデジタル回路素子61の出力ピンに付加したものである。
また、同図(c)に示した従来例に係る構成は、インダクタ72とコンデンサ73との組合せで、従来技術によるLC型フィルタを構成したものである。
また、同図(d)に示した一般的な例に係る構成は、一般的なインダクタ82をデジタル回路素子81の出力ピンに付加したものである。
【0048】
図5には、上記図4(a)〜同図(d)に示した4種類の構成について、配線電流の周波数特性の一例を示してある。なお、図5のグラフの横軸は周波数f[MHz]を示しており、縦軸は配線電流[A]を示している。また、同図では、上記図4(a)〜同図(d)のそれぞれに示した構成に係る配線電流の周波数変化をそれぞれ同じ符号(a)〜(d)を用いて示してある。
【0049】
ここで、上記図4(b)に示したコンデンサ62の容量値や、同図(c)に示したインダクタ72のインダクタンス及びコンデンサ73の容量値や、同図(d)に示したインダクタ82のインダクタンスは、上記図5に示されるように、配線上の駆動電流の800MHz成分への抑圧効果が等しくなるように設定してある。同図からわかるように、本例に係る構成(b)によれば共振周波数を変えることなく共振電流を抑圧することができるのに対して、従来例に係る構成(c)や一般的な例に係る構成(d)では共振周波数の移動による効果が主であって、別の周波数に強い放射ピークが新たに生じてしまうといった問題が発生してしまう。
【0050】
また、図6には、上記図4(a)〜同図(d)に示した4種類の構成について、負荷素子の入力端の電圧(受信端電圧)の周波数特性の一例を示してある。なお、図6のグラフの横軸は周波数f[MHz]を示しており、縦軸は受信端電圧[V]を示している。また、同図では、上記図4(a)〜同図(d)のそれぞれに示した構成に係る受信端電圧の周波数変化をそれぞれ同じ符号(a)〜(d)を用いて示してある。
上記図6に示されるように、本例に係る構成(b)では、100MHzの基本周波数において負荷素子の受信端電圧の降下がなく信号品質上の影響が少なくてよい。
【0051】
また、図7には、上記図4(a)〜同図(d)に示した4種類の構成について、信号の伝送遅延を表す位相の周波数特性の一例を示してある。なお、図7のグラフの横軸は周波数f[MHz]を示しており、縦軸は位相[degree]を示している。また、同図では、上記図4(a)〜同図(d)のそれぞれに示した構成に係る位相の周波数変化をそれぞれ同じ符号(a)〜(d)を用いて示してある。
【0052】
上記図7に示されるように、本例に係る構成(b)では100MHzにおける位相変化は3.8度であり、位相マージンロスは0.12nsであり、実用上でほとんど問題とはならない。これに対して、従来例に係る構成(c)や一般的な例に係る構成(d)のようにインダクタを使用した場合のマージンロスは0.5nsを越えてしまうことが示されている。
【0053】
また、図8(a)には、上記図4(a)で示した無対策に係る構成を用いた場合における遠方電界スペクトルの一例を示してあり、図8(b)には、上記図4(b)で示した本例に係る構成を用いた場合における遠方電界スペクトルの一例を示してある。なお、図8(a)及び同図(b)のグラフの横軸は周波数f[MHz]を示しており、縦軸は電界E[dB・μ・V/m]を示している。
【0054】
同図(b)に示されるように、本例に係る構成では、同図(a)に示されるように無対策に係る構成において100MHzのクロック信号で問題となった800MHzの高調波による電磁波放射に対して、波形品質を損なうことなく10dB以上の低減が実現されている。このように、本例に係る構成では、配線及び負荷素子の共振による電磁波放射を低減することを、信号マージンを損なうことなく、実現することができる。
【0055】
また、本例のような構成では、プリント配線基板自体の構造を必ずしも一般的なものに対して変更する必要がなく、高調波による電磁波放射を抑止しながら大きな負荷を高速で駆動することができ、しかも無駄な電力の消費をなくすことができる。また、高価なチップインダクタ等のフィルタ素子を不要とすることができ、装置の大幅なコスト削減に寄与することもできる。
【0056】
以上のように、本例のプリント配線基板装置では、基準電位をなすグランド面2に接続する直流電源供給手段3を有し、直流電源供給手段3が接続された電源面1もしくは電源配線とグランド面2に接続してデジタル回路素子11が実装され、デジタル回路素子11の出力端子には当該出力端子の出力抵抗より高い特性インピーダンスを持つ伝送線路13が接続され、伝送線路13の終端には当該伝送線路13と整合しない複数の負荷素子14a〜14eが接続され、デジタル回路素子11の出力端子とグランド面2との間にコンデンサ12が実装されている。そして、デジタル回路素子11の出力抵抗とコンデンサ12の容量とから構成されるフィルタの阻止帯域が、負荷素子14a〜14eが電源面1もしくはグランド面2に対して持つ静電容量及び伝送線路13の線路長による定在波の周波数を含むように構成されている。
【0057】
このように、本例のプリント配線基板装置では、高速なデジタル回路素子11の出力端子に当該出力端子の出力抵抗よりも高い特性インピーダンスを持つ伝送線路13を接続することで、送信端側は非整合条件(アンダーダンピング)とし、伝送線路13の終端には当該伝送線路13への終端整合を行わず、通常は高インピーダンスである負荷素子14a〜14eを接続する。そして、デジタル回路素子11の送信端及び伝送線路13の終端における多重反射に起因する共振周波数に対して、デジタル回路素子11の出力抵抗との組合せでフィルタをなすようにデジタル回路素子11の出力端子とグランド面2との間にコンデンサ12を実装し、このフィルタの阻止帯域がこのような共振周波数を含むように設定する。
【0058】
従って、例えば従来においては定在波電流による電磁波放射が問題となるために配線の特性インピーダンスによって駆動可能な負荷素子の容量及び速度が制限されていたのに対して、本例のプリント配線基板装置では、駆動素子であるデジタル回路素子11側の出力インピーダンスを小さくして大きな駆動電流を流しながら同時に定在波電流を抑制することができ、これにより、電磁波放射を問題とすることなく大きな負荷素子の容量を高速で駆動することができる。しかも、現状一般にクロック信号に対して使用されるインダクタンスによるフィルタでは基本周波数に対してもインピーダンスが大きくなってしまったり位相遅延の影響が無視できないという問題があるのに対して、本例の構成では、そのような影響が少なく、実用上では問題とならない。また、本例の構成では、駆動側のデジタル回路素子11に固有の出力インピーダンスを利用して、適当な容量値を有するコンデンサ12を加えるだけで、適切なフィルタ特性を実現することが可能である。
【0059】
また、本例のプリント配線基板装置では、上述のように、デジタル回路素子11の出力抵抗値や、上記した電磁波放射を防止するためのフィルタの阻止帯域におけるデジタル回路素子11のインダクタンス及び浮遊容量の値に基づいて、コンデンサ12の静電容量の値を決めている。
このように、駆動側のデジタル回路素子11のパッケージやピンのインピーダンスが問題となる高周波領域においては、これを考慮して上記したフィルタの阻止帯域を実現するコンデンサ12の容量値を決めることで、所望の駆動特性を精度よく得ることができる。
【0060】
ここで、本例では、デジタル回路素子11が本発明に言う出力側デバイスに相当し、負荷素子14a〜14eが本発明に言う入力側デバイスに相当し、伝送線路13が本発明に言う伝送線路に相当し、コンデンサ12が本発明に言う容量に相当する。
【0061】
次に、本発明の第2実施例に係るプリント配線基板装置を図9を参照して説明する。
なお、本例に係るプリント配線基板装置の構成は、デジタル回路素子101の出力端にダンピング抵抗102が備えられている等といった点を除いては、例えば上記第1実施例の図1に示したプリント配線基板装置の構成と同様である。
【0062】
上記図9には、本例に係るプリント配線基板に回路を構成したプリント配線基板装置の一例の概略的な構成を示してあり、このプリント配線基板装置は種々な電子機器に設けることが可能である。
同図に示されるように、本例のプリント配線基板装置では、プリント配線基板に形成された電源面91とグランド面92との間に直流電源93が設けられており、また、回路が形成される層(回路形成層)には、デジタル回路素子101と、ダンピング抵抗(抵抗素子)102と、伝送線路104とが直列に接続されて設けられており、更に、伝送線路104の終端側に複数の負荷素子105a〜105eが並列に接続されて設けられており、また、デジタル回路素子101の出力端に一端が接続された当該ダンピング抵抗102の他端と伝送線路104との間にはコンデンサ(容量素子)103の一端が接続されて当該コンデンサ103が設けられている。
【0063】
また、デジタル回路素子101のグランド端子やコンデンサ103の他端や各負荷素子105a〜105eのグランド端子はそれぞれビア111、112、113a〜113eを介してグランド面92と接続されており、グランド面92の電位を基準電位としている。また、デジタル回路素子101の電源端子は電源面91もしくは電源配線と接続されている。
なお、同図では、伝送線路104の終端側がデジタル回路素子などである複数の負荷素子105a〜105eの入力ピンに接続された構成を示したが、例えば単数の負荷素子が伝送線路104の終端側に接続された構成が用いられてもよい。
【0064】
このように、本例のプリント配線基板装置では、基準電位を持つグランド面92に接続する直流電源93を有し、直流電源93のもう一方は電源面91に接続してある。また、電源面91及びグランド面92に接続されて駆動側のデジタル回路素子101が実装されている。また、デジタル回路素子101の出力ピンはダンピング抵抗102を介して伝送線路104と接続されており、伝送線路104の終端側は複数のデジタル回路素子などの負荷素子105a〜105eの入力ピンと接続されている。
【0065】
また、デジタル回路素子101の出力抵抗値とダンピング抵抗102の抵抗値との和は伝送線路104の特性インピーダンスより小さく、且つ負荷素子105a〜105eの入力は容量性であって伝送線路104の特性インピーダンスより極めて大きいものである。コンデンサ103はデジタル回路素子101の出力抵抗及びダンピング抵抗102との組合せでRCフィルタを構成しており、伝送線路104の両端における反射の繰り返しで当該伝送線路104に共振電流が生じる周波数を当該フィルタの阻止帯域に持つようにコンデンサ103の静電容量の値が設定されている。
【0066】
以上のように、本例のプリント配線基板装置では、基準電位をなすグランド面92に接続する直流電源供給手段93を有し、直流電源供給手段93が接続された電源面91もしくは電源配線とグランド面92に接続してデジタル回路素子101が実装され、デジタル回路素子101の出力端子にはダンピング抵抗102の第1の端子が接続され、ダンピング抵抗102の第2の端子にはデジタル回路素子101の出力端子の出力抵抗値と当該ダンピング抵抗102の抵抗値との和より高い特性インピーダンスを持つ伝送線路104が接続され、伝送線路104の終端には当該伝送線路104と整合しない複数の負荷素子105a〜105eが接続され、ダンピング抵抗102の第2の端子とグランド面92との間にコンデンサ103が実装されている。そして、デジタル回路素子101の出力抵抗とダンピング抵抗102とコンデンサ103とから構成されるフィルタの阻止帯域が、負荷素子105a〜105eが電源面91もしくはグランド面92に対して持つ静電容量及び伝送線路104の線路長による定在波の周波数を含むように構成されている。
【0067】
このように、本例のプリント配線基板装置では、高速なデジタル回路素子101の出力端子に電流制限用のダンピング抵抗102を付加し、さらにデジタル回路素子101の出力抵抗値とダンピング抵抗101の抵抗値の和よりも高い特性インピーダンスを持つ伝送線路104を接続することで、送信端側は非整合条件(アンダーダンピング)とし、伝送線路の終端には当該伝送線路104への終端整合を行わず、通常は高インピーダンスである負荷素子105a〜105eを接続する。そして、デジタル回路素子101の送信端及び伝送線路104の終端における多重反射に起因する共振周波数に対して、デジタル回路素子101の出力抵抗及び付加されたダンピング抵抗102との組合せでフィルタをなすようにダンピング抵抗102とグランド面92との間にコンデンサ103を実装し、このフィルタの阻止帯域がこのような共振周波数を含むように設定する。
【0068】
従って、本例のプリント配線基板装置では、駆動側のデジタル回路素子101の出力端子に適切な抵抗値を有するダンピング抵抗102を付加し、さらにコンデンサ103を備えて電磁波放射に対する帯域阻止を行うようにしたため、例えば駆動する電流値を必要最小化し、且つ上記のように電磁波放射を低減する効果を得ることができる。なお、本例の構成では、上述のように、デジタル回路素子101の出力抵抗値とダンピング抵抗102の抵抗値との和が比較的小さく設定されている。
【0069】
また、本例のプリント配線基板装置では、デジタル回路素子101の出力抵抗値及びダンピング抵抗102の抵抗値や、上記した電磁波放射を防止するためのフィルタの阻止帯域におけるデジタル回路素子101のインダクタンス及び浮遊容量の値に基づいて、コンデンサ103の静電容量の値を決めている。
このように、駆動側のデジタル回路素子101のパッケージやピンのインピーダンスが問題となる高周波領域においては、これを考慮して上記したフィルタの阻止帯域を実現するコンデンサ103の容量値を決めることで、所望の駆動特性を精度よく得ることができる。
【0070】
なお、本例では、デジタル回路素子101が本発明に言う出力側デバイスに相当し、負荷素子105a〜105eが本発明に言う入力側デバイスに相当し、ダンピング抵抗102が本発明に言う抵抗に相当し、伝送線路104が本発明に言う伝送線路に相当し、コンデンサ103が本発明に言う容量に相当する。
【0071】
ここで、本発明に係るプリント配線基板装置や電子機器の構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
【0072】
【発明の効果】
以上説明したように、本発明に係るプリント配線基板装置や電子機器によると、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端と入力側デバイスの入力端との間を接続して信号を伝送して出力側デバイスのインピーダンスと比べて大きいインピーダンスを有する伝送線路と、出力側デバイスの出力端と基準電位との間に配置され且つ出力側デバイスとの組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けて回路を構成したため、例えば出力側デバイスから伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【0073】
また、本発明に係るプリント配線基板装置や電子機器によると、信号を出力する出力側デバイスと、信号を入力する入力側デバイスと、出力側デバイスの出力端に一端が接続された抵抗と、当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送して出力側デバイスのインピーダンスと当該抵抗の抵抗値との和と比べて大きいインピーダンスを有する伝送線路と、当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量とをプリント配線基板に設けて回路を構成したため、このような抵抗を備えた構成においても、上記と同様に、例えば出力側デバイスから抵抗及び伝送線路を介して入力側デバイスへ伝送する信号の立ち上がりの高速性を確保しつつ、出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数の電磁波放射を抑制することができる。
【0074】
また、本発明に係るプリント配線基板装置や電子機器では、以上のような構成において、容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定される。
【図面の簡単な説明】
【図1】 本発明の第1実施例に係るプリント配線基板装置の構成例を示す図である。
【図2】 本発明の第1実施例に係るプリント配線基板装置の外観例を示す図である。
【図3】 デジタル回路素子の出力部の一例とその等価回路の一例を示す図である。
【図4】 本発明の効果を説明するための各プリント配線基板装置の構成例を示す図である。
【図5】 周波数と配線電流との関係の一例を示す図である。
【図6】 周波数と受信端電圧との関係の一例を示す図である。
【図7】 周波数と位相との関係の一例を示す図である。
【図8】 周波数と電界との関係の一例を示す図である。
【図9】 本発明の第2実施例に係るプリント配線基板装置の構成例を示す図である。
【図10】 従来例に係るプリント配線基板装置の構成例を示す図である。
【図11】 フィルタ素子の等価回路の一例を示す図である。
【符号の説明】
1、91・・電源面、 2、92・・グランド面、 3、93・・直流電源、
4・・回路形成層、
11、51、61、71、81、101・・デジタル回路素子、
12、62、73、103・・コンデンサ、
13、52、63、74、83、104・・伝送線路、
14a〜14e、105a〜105e・・負荷素子、
21、22、23a〜23e、111、112、113a〜113e・・ビア、
31〜34・・CMOS、 35・・出力バッファ、 36・・ピン配線、
41、42、45・・抵抗値、 43・・インダクタンス、
44・・キャパシタンス、 72、82・・インダクタ、
53、64、75、84・・DIMM、
54a〜54d、55a〜55d、65a〜65d、66a〜66d、76a〜76d、77a〜77d、85a〜85d、86a〜86d・・SDRAM、
102・・ダンピング抵抗、
Claims (3)
- プリント配線基板に回路を構成したプリント配線基板装置において、
信号を出力する出力側デバイスと、
信号を入力する入力側デバイスと、
出力側デバイスの出力端に一端が接続された抵抗と、
当該抵抗の他端と入力側デバイスの入力端との間を接続して信号を伝送し、出力側デバイスのインピーダンスと当該抵抗の抵抗値との和と比べて大きいインピーダンスを有する伝送線路と、
当該抵抗の当該他端と基準電位との間に配置され且つ出力側デバイス及び当該抵抗との組合せで構成されるフィルタの阻止帯域に出力側デバイスと入力側デバイスとの間の多重反射に起因する共振周波数を含める容量と、
をプリント配線基板に設けたことを特徴とするプリント配線基板装置。 - 請求項1に記載のプリント配線基板装置において、
容量の値は、伝送線路の出力側デバイス側の抵抗値及びインダクタンス及び容量値に基づいて設定されることを特徴とするプリント配線基板装置。 - 請求項1又は請求項2に記載のプリント配線基板装置を設けたことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001065671A JP3855666B2 (ja) | 2001-03-08 | 2001-03-08 | プリント配線基板装置及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001065671A JP3855666B2 (ja) | 2001-03-08 | 2001-03-08 | プリント配線基板装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002271108A JP2002271108A (ja) | 2002-09-20 |
JP3855666B2 true JP3855666B2 (ja) | 2006-12-13 |
Family
ID=18924280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001065671A Expired - Fee Related JP3855666B2 (ja) | 2001-03-08 | 2001-03-08 | プリント配線基板装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3855666B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3821678B2 (ja) | 2001-09-06 | 2006-09-13 | エルピーダメモリ株式会社 | メモリ装置 |
WO2008068821A1 (ja) * | 2006-12-01 | 2008-06-12 | Fujitsu Limited | オフセット調整機能付きバッファ |
JP5669175B2 (ja) * | 2010-06-28 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 電子機器 |
JP7324155B2 (ja) * | 2020-01-27 | 2023-08-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-03-08 JP JP2001065671A patent/JP3855666B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002271108A (ja) | 2002-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4545391B2 (ja) | 高周波雑音を減少させるデータバス構造を有する半導体メモリ装置 | |
TWI228965B (en) | Filter structures for integrated circuit interfaces | |
JP2002335107A (ja) | 伝送線路型コンポーネント | |
US20020047092A1 (en) | Transmission line parasitic element discontinuity cancellation | |
US6281756B1 (en) | Transistor with internal matching circuit | |
US6873533B2 (en) | Unbuffered memory system | |
KR101044181B1 (ko) | 핀 맵 호환성을 위한 반도체 다이들의 프로그래밍 | |
JPH07321828A (ja) | 電子装置 | |
JP3855666B2 (ja) | プリント配線基板装置及び電子機器 | |
JP4108717B2 (ja) | プリント回路基板 | |
JP2004153626A (ja) | センタタップ終端回路及びセンタタップ終端回路を有するプリント配線板 | |
JP3958157B2 (ja) | 差動信号伝送線路の終端回路 | |
JP2002033775A (ja) | インターフェース回路 | |
JP2003018224A (ja) | 差動信号伝送方式および差動信号伝送における送信および受信に使用するic | |
JP2013115409A (ja) | 半導体パッケージ | |
KR100404791B1 (ko) | 전자회로패키지 | |
CN112272043A (zh) | 减小干扰的无线通信电路 | |
JPH09247217A (ja) | 信号伝送回路 | |
JPH0786509A (ja) | 半導体集積回路 | |
CN111225489B (zh) | 一种电源传输电路和电子设备 | |
JP3339521B2 (ja) | 信号伝送回路 | |
JP4936824B2 (ja) | 基準信号供給装置 | |
TWI812914B (zh) | 濾波器及其等效濾波電路 | |
JP2842463B2 (ja) | 半導体集積回路装置 | |
CN214177305U (zh) | 减小干扰的无线通信电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040917 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060904 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3855666 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |