JP3676736B2 - データインタフェース回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電磁妨害（Electro Magnetic Interference ：ＥＭＩ）を低減したデータインタフェース回路に関する。
【０００２】
【従来の技術】
電子機器を構成する信号処理回路やデータ伝送回路等においては、信号処理を行う中央処理装置（Central Processing Unit ：ＣＰＵ）の高速化や、伝送データの高速化，大容量化等に伴って、電子機器を構成する各回路相互間、又は各電子機器相互間等において、伝送路を介して高速に信号伝送を行うことが必要になった。
このように、伝送路を介して高速に信号を伝送する場合には、各伝送路間において、又は伝送路と各電子機器間あるいは各回路間において、ＥＭＩを発生して電子機器の正常な動作が妨げられることになる恐れがある。
【０００３】
これに対して、伝送路におけるＥＭＩの発生を防止するために有効な方法として、差動伝送方式が知られている。
差動伝送方式においては、単一の電圧信号を電圧電流変換回路を介して、正相信号と逆相信号とからなる２相の電流信号に変換して、それぞれ異なる伝送路を介して伝送することによって、ＥＭＩを低減するとともに、高速伝送を可能にする。
【０００４】
従来の、差動伝送方式によってデータ伝送を行うデータインタフェース回路としては、単一の信号から生成した正相及び逆相の入力信号によって、交互にオンして接地へ電流を流入させる第１及び第２のスイッチング手段を備えた送信部と、第１及び第２のスイッチング手段とそれぞれ伝送路を介して接続され、第１及び第２のスイッチング手段に対する出力電流を変換して単一の出力信号を発生する受信部とを備えたものがある（特開２００１−５３３５９８号公報参照）。
【０００５】
この従来のデータインタフェース回路においては、第１及び第２のスイッチング手段としてＮｃｈ差動ペアを使用して、それぞれのゲートを単一の信号から生成した正相及び逆相の入力信号によって駆動して、相互に低電圧の電流信号をそれぞれの伝送路に発生することによって、外部との間のＥＭＩによる相互の妨害を低減するようにしている。
【０００６】
さらに、複数の信号の伝送を行う場合には、同一の単位のデータインタフェース回路を、複数個、例えば同一基板上に搭載して、それぞれに、差動伝送方式によるデータ伝送を行わせるようにすることが考えられる。
【０００７】
図２は、複数信号の伝送を行う従来のデータインタフェース回路の構成例を示したものであって、２信号の伝送を行う場合を例示している。
この従来のデータインタフェース回路は、図２に示すように、ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂ及び１１Ｃ，１１Ｄを有する送信部１００と、電流電圧変換回路１２，１３を有する受信部２００と、ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂと電流電圧変換回路１２とを結ぶ伝送路１４Ａ，１４Ｂと、ＮｃｈＭＯＳトランジスタ１１Ｃ，１１Ｄと電流電圧変換回路１３とを結ぶ伝送路１４Ｃ，１４Ｄとから概略構成されている。
【０００８】
ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂは差動ペアを構成し、単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それそれ伝送路１４Ａ，１４Ｂを接地に接続することによって、電流電圧変換回路１２から、それぞれ伝送路１４Ａ，１４Ｂを経て接地へ電流を流す。
伝送路１４Ａ，１４Ｂには交互に電流が流れるが、電流電圧変換回路１２は、伝送路１４Ａ，１４Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【０００９】
また、ＮｃｈＭＯＳトランジスタ１１Ｃ，１１Ｄは差動ペアを構成し、単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それそれ伝送路１４Ｃ，１４Ｄを接地に接続することによって、電流電圧変換回路１３から、それぞれ伝送路１４Ｃ，１４Ｄを経て接地へ電流を流す。
伝送路１４Ｃ，１４Ｄには交互に電流が流れるが、電流電圧変換回路１３は、伝送路１４Ｃ，１４Ｄの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００１０】
このように、図２に示されたデータインタフェース回路によれば、単位のデータインタフェース回路を２個使用して、差動伝送方式によって、２つのデータ信号の伝送を行うことができる。
【００１１】
【発明が解決しようとする課題】
多数の回路を搭載した信号処理回路やデータ伝送回路等においては、その各部が同一のクロックに同期して動作して出力信号を発生する機会が多いが、このような場合に、図２に示されたようなデータインタフェース回路を用いて送信側から受信側に信号の伝送を行うことが考えられる。
しかしながら、図２に示された従来のデータインタフェース回路では、各伝送路の電流は同一方向であるため、例えば、伝送路１４Ａ，１４Ｂの電流と、伝送路１４Ｃ，１４Ｄの電流とが同期していた場合には、外部に対するＥＭＩが増大するという問題がある。
【００１２】
この発明は上述の事情に鑑みてなされたものであって、単位のデータインタフェース回路を任意数、集合して使用する場合に、ＥＭＩを確実に防止することが可能な、データインタフェース回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、データインタフェース回路に係り、第１乃至第４の伝送路と、正相及び逆相の第１の入力信号に応じて電源から前記第１及び第２の伝送路に電流を流出させる第１及び第２の電圧電流変換素子と、正相及び逆相の第２の入力信号に応じて前記第３及び第４の伝送路から接地へ電流を流入させる第３及び第４の電圧電流変換素子とを備えた送信手段と、前記第１及び第２の伝送路を介する前記第１及び第２の電圧電流変換素子からの入力電流に応じて出力電圧を発生する第１の電流電圧変換手段と、前記第３及び第４の伝送路を介する前記第３及び第４の電流電圧変換素子への出力電流に応じて出力電圧を発生する第２の電流電圧変換手段とを備えた受信手段とを有してなることを特徴としている。
【００１４】
また請求項２記載の発明は、請求項１記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と第３及び第４の伝送路とが平行にかつ接近して配置されていることを特徴としている。
【００１５】
また請求項３記載の発明は、請求項１又は２記載のデータインタフェース回路に係り、請求項１又は２記載のデータインタフェース回路を、上記各伝送路が平行になるように、任意数、順次接近して配列してなることを特徴としている。
【００１６】
また請求項４記載の発明は、請求項１乃至３のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の電圧電流変換素子がＰｃｈＭＯＳトランジスタからなり、上記第３及び第４の電圧電流変換素子がＮｃｈＭＯＳトランジスタからなることを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、同一基板面上に形成されていることを特徴としている。
【００１８】
また、請求項６記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、複数の配線層を有する基板における、互いに隣接する配線層上にそれぞれ配置されていることを特徴としている。
【００１９】
また、請求項７記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記送信手段と受信手段とが別の基板上に形成されているとともに、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、上記両基板間を結ぶケーブルからなることを特徴としている。
【００２０】
また、請求項８記載の発明は、請求項７記載のデータインタフェース回路に係り、上記ケーブルが、平行線路を形成するものであることを特徴としている。
【００２１】
また、請求項９記載の発明は、請求項７記載のデータインタフェース回路に係り、上記ケーブルが、同軸線路からなるものであることを特徴としている。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例であるデータインタフェース回路の構成を示す図であって、２信号の伝送を行う場合を例示している。
この例のデータインタフェース回路は、図１に示すように、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂとを有する送信部１０と、電流電圧変換回路２，３を有する受信部２０と、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと電流電圧変換回路２とを結ぶ伝送路３Ａ，３Ｂと、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂと電流電圧変換回路３とを結ぶ伝送路６Ａ，６Ｂとから概略構成されている。
【００２３】
ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂは差動ペアを構成し、第１の単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、電源ＶDDをそれぞれ伝送路３Ａ，３Ｂに接続することによって、電源ＶDDから、それぞれ伝送路３Ａ，３Ｂを経て電流電圧変換回路２へ電流を流す。
伝送路３Ａ，３Ｂには交互に電流が流れるが、電流電圧変換回路２は、伝送路３Ａ，３Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００２４】
また、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂは差動ペアを構成し、第２の単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それぞれ伝送路６Ａ，６Ｂを接地に接続することによって、電流電圧変換回路５から、それぞれ伝送路６Ａ，６Ｂを経て接地へ電流を流す。
伝送路６Ａ，６Ｂには交互に電流が流れるが、電流電圧変換回路５は、伝送路６Ａ，６Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００２５】
このように、図１に示されたデータインタフェース回路によれば、単位のデータインタフェース回路を２個使用して、差動伝送方式によって、２つのデータ信号の伝送を行うことができる。
この際、伝送路３Ａ，３Ｂの電流と、伝送路６Ａ，６Ｂの電流とは方向が逆であるため、伝送路３Ａ，３Ｂの電流と、伝送路６Ａ，６Ｂの電流とが同期している場合には、外部に対するＥＭＩは打ち消し合って減少する。
【００２６】
このような効果を助長するためには、信号を伝送する伝送路とその帰路の信号を伝送する伝送路との結合を強化することが有効である。そこで、基板上等において、伝送路３Ａ，３Ｂと伝送路６Ａ，６Ｂとが平行になるようにするとともに、伝送路３Ａ，３Ｂと伝送路６Ａ，６Ｂとを、なるべく接近して配置することが望ましい。
【００２７】
図１に示されたデータインタフェース回路は、例えば基板上等に、任意の複数組集合して、順次配置することによって、多数の信号を伝送することが必要な装置の場合に対応することができる。
この場合は、送信部を構成するＰｃｈ差動ペアトランジスタと、Ｎｃｈ差動ペアトランジスタとを基板上に交互に配置するとともに、Ｐｃｈ差動ペアトランジスタとＮｃｈ差動ペアトランジスタとを電流電圧変換回路に接続する伝送路も交互に配置することによって、いずれかの伝送路対の電流と、他の伝送路対の逆方向の電流とが同期している場合に、外部に対するＥＭＩを減少させることができる。
【００２８】
なお、この場合も、このような効果を助長するためには、基板上等において、各伝送路どうし、特に、電流方向が逆になる伝送路どうしが平行になるようにするとともに、電流方向が逆の伝送路どうしを、なるべく接近して配置することが望ましい。
【００２９】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１及び第２の電圧電流変換素子と、第３及び第４の電圧電流変換素子とは、ＭＯＳトランジスタに限らず、バイポーラトランジスタであってもよい。
また、送信部と受信部を接続する電流方向を異にする伝送路は、同一基板面上に形成されている場合に限らず、複数の配線層を有する基板における、互いに隣接する配線層上にそれぞれ配置されている場合であってもよい。また、送信部と受信部及び両者を接続する伝送路は、同一の基板上に形成されている場合に限らず、送信部と受信部がそれぞれ別の基板上に形成されていて、両基板間を接続する伝送路がケーブルからなる場合であってもよい。
この場合のケーブルは、平行線路からなるものであってもよく、又は同軸線路であってもよい。さらに平行線路の形式としては、ツイストペア線，フラットケーブル，フレキシブルケーブル等を用いることができる。
【００３０】
【発明の効果】
以上説明したように、本発明のデータインタフェース回路によれば、単位のデータインタフェース回路を任意数、集合してなるデータインタフェース回路において、電磁妨害を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるデータインタフェース回路の構成を示す回路図である。
【図２】従来のデータインタフェース回路の構成例を示す回路図である。
【符号の説明】
１Ａ ＰｃｈＭＯＳトランジスタ（第１の電圧電流変換素子）
１Ｂ ＰｃｈＭＯＳトランジスタ（第２の電圧電流変換素子）
２ 電流電圧変換回路（第１の電流電圧変換手段）
３Ａ 伝送路（第１の伝送路）
３Ｂ 伝送路（第２の伝送路）
４Ａ ＮｃｈＭＯＳトランジスタ（第３の電圧電流変換素子）
４Ｂ ＮｃｈＭＯＳトランジスタ（第４の電圧電流変換素子）
５ 電流電圧変換回路（第２の電流電圧変換手段）
６Ａ 伝送路（第３の伝送路）
６Ｂ 伝送路（第４の伝送路）
１０ 送信部（送信手段）
２０ 受信部（受信手段）
【発明の属する技術分野】
この発明は、電磁妨害（Electro Magnetic Interference ：ＥＭＩ）を低減したデータインタフェース回路に関する。
【０００２】
【従来の技術】
電子機器を構成する信号処理回路やデータ伝送回路等においては、信号処理を行う中央処理装置（Central Processing Unit ：ＣＰＵ）の高速化や、伝送データの高速化，大容量化等に伴って、電子機器を構成する各回路相互間、又は各電子機器相互間等において、伝送路を介して高速に信号伝送を行うことが必要になった。
このように、伝送路を介して高速に信号を伝送する場合には、各伝送路間において、又は伝送路と各電子機器間あるいは各回路間において、ＥＭＩを発生して電子機器の正常な動作が妨げられることになる恐れがある。
【０００３】
これに対して、伝送路におけるＥＭＩの発生を防止するために有効な方法として、差動伝送方式が知られている。
差動伝送方式においては、単一の電圧信号を電圧電流変換回路を介して、正相信号と逆相信号とからなる２相の電流信号に変換して、それぞれ異なる伝送路を介して伝送することによって、ＥＭＩを低減するとともに、高速伝送を可能にする。
【０００４】
従来の、差動伝送方式によってデータ伝送を行うデータインタフェース回路としては、単一の信号から生成した正相及び逆相の入力信号によって、交互にオンして接地へ電流を流入させる第１及び第２のスイッチング手段を備えた送信部と、第１及び第２のスイッチング手段とそれぞれ伝送路を介して接続され、第１及び第２のスイッチング手段に対する出力電流を変換して単一の出力信号を発生する受信部とを備えたものがある（特開２００１−５３３５９８号公報参照）。
【０００５】
この従来のデータインタフェース回路においては、第１及び第２のスイッチング手段としてＮｃｈ差動ペアを使用して、それぞれのゲートを単一の信号から生成した正相及び逆相の入力信号によって駆動して、相互に低電圧の電流信号をそれぞれの伝送路に発生することによって、外部との間のＥＭＩによる相互の妨害を低減するようにしている。
【０００６】
さらに、複数の信号の伝送を行う場合には、同一の単位のデータインタフェース回路を、複数個、例えば同一基板上に搭載して、それぞれに、差動伝送方式によるデータ伝送を行わせるようにすることが考えられる。
【０００７】
図２は、複数信号の伝送を行う従来のデータインタフェース回路の構成例を示したものであって、２信号の伝送を行う場合を例示している。
この従来のデータインタフェース回路は、図２に示すように、ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂ及び１１Ｃ，１１Ｄを有する送信部１００と、電流電圧変換回路１２，１３を有する受信部２００と、ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂと電流電圧変換回路１２とを結ぶ伝送路１４Ａ，１４Ｂと、ＮｃｈＭＯＳトランジスタ１１Ｃ，１１Ｄと電流電圧変換回路１３とを結ぶ伝送路１４Ｃ，１４Ｄとから概略構成されている。
【０００８】
ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂは差動ペアを構成し、単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それそれ伝送路１４Ａ，１４Ｂを接地に接続することによって、電流電圧変換回路１２から、それぞれ伝送路１４Ａ，１４Ｂを経て接地へ電流を流す。
伝送路１４Ａ，１４Ｂには交互に電流が流れるが、電流電圧変換回路１２は、伝送路１４Ａ，１４Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【０００９】
また、ＮｃｈＭＯＳトランジスタ１１Ｃ，１１Ｄは差動ペアを構成し、単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それそれ伝送路１４Ｃ，１４Ｄを接地に接続することによって、電流電圧変換回路１３から、それぞれ伝送路１４Ｃ，１４Ｄを経て接地へ電流を流す。
伝送路１４Ｃ，１４Ｄには交互に電流が流れるが、電流電圧変換回路１３は、伝送路１４Ｃ，１４Ｄの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００１０】
このように、図２に示されたデータインタフェース回路によれば、単位のデータインタフェース回路を２個使用して、差動伝送方式によって、２つのデータ信号の伝送を行うことができる。
【００１１】
【発明が解決しようとする課題】
多数の回路を搭載した信号処理回路やデータ伝送回路等においては、その各部が同一のクロックに同期して動作して出力信号を発生する機会が多いが、このような場合に、図２に示されたようなデータインタフェース回路を用いて送信側から受信側に信号の伝送を行うことが考えられる。
しかしながら、図２に示された従来のデータインタフェース回路では、各伝送路の電流は同一方向であるため、例えば、伝送路１４Ａ，１４Ｂの電流と、伝送路１４Ｃ，１４Ｄの電流とが同期していた場合には、外部に対するＥＭＩが増大するという問題がある。
【００１２】
この発明は上述の事情に鑑みてなされたものであって、単位のデータインタフェース回路を任意数、集合して使用する場合に、ＥＭＩを確実に防止することが可能な、データインタフェース回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、データインタフェース回路に係り、第１乃至第４の伝送路と、正相及び逆相の第１の入力信号に応じて電源から前記第１及び第２の伝送路に電流を流出させる第１及び第２の電圧電流変換素子と、正相及び逆相の第２の入力信号に応じて前記第３及び第４の伝送路から接地へ電流を流入させる第３及び第４の電圧電流変換素子とを備えた送信手段と、前記第１及び第２の伝送路を介する前記第１及び第２の電圧電流変換素子からの入力電流に応じて出力電圧を発生する第１の電流電圧変換手段と、前記第３及び第４の伝送路を介する前記第３及び第４の電流電圧変換素子への出力電流に応じて出力電圧を発生する第２の電流電圧変換手段とを備えた受信手段とを有してなることを特徴としている。
【００１４】
また請求項２記載の発明は、請求項１記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と第３及び第４の伝送路とが平行にかつ接近して配置されていることを特徴としている。
【００１５】
また請求項３記載の発明は、請求項１又は２記載のデータインタフェース回路に係り、請求項１又は２記載のデータインタフェース回路を、上記各伝送路が平行になるように、任意数、順次接近して配列してなることを特徴としている。
【００１６】
また請求項４記載の発明は、請求項１乃至３のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の電圧電流変換素子がＰｃｈＭＯＳトランジスタからなり、上記第３及び第４の電圧電流変換素子がＮｃｈＭＯＳトランジスタからなることを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、同一基板面上に形成されていることを特徴としている。
【００１８】
また、請求項６記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、複数の配線層を有する基板における、互いに隣接する配線層上にそれぞれ配置されていることを特徴としている。
【００１９】
また、請求項７記載の発明は、請求項１乃至４のいずれか一記載のデータインタフェース回路に係り、上記送信手段と受信手段とが別の基板上に形成されているとともに、上記第１及び第２の伝送路と、第３及び第４の伝送路とが、上記両基板間を結ぶケーブルからなることを特徴としている。
【００２０】
また、請求項８記載の発明は、請求項７記載のデータインタフェース回路に係り、上記ケーブルが、平行線路を形成するものであることを特徴としている。
【００２１】
また、請求項９記載の発明は、請求項７記載のデータインタフェース回路に係り、上記ケーブルが、同軸線路からなるものであることを特徴としている。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例であるデータインタフェース回路の構成を示す図であって、２信号の伝送を行う場合を例示している。
この例のデータインタフェース回路は、図１に示すように、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂとを有する送信部１０と、電流電圧変換回路２，３を有する受信部２０と、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと電流電圧変換回路２とを結ぶ伝送路３Ａ，３Ｂと、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂと電流電圧変換回路３とを結ぶ伝送路６Ａ，６Ｂとから概略構成されている。
【００２３】
ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂは差動ペアを構成し、第１の単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、電源ＶDDをそれぞれ伝送路３Ａ，３Ｂに接続することによって、電源ＶDDから、それぞれ伝送路３Ａ，３Ｂを経て電流電圧変換回路２へ電流を流す。
伝送路３Ａ，３Ｂには交互に電流が流れるが、電流電圧変換回路２は、伝送路３Ａ，３Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００２４】
また、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂは差動ペアを構成し、第２の単一信号から生成された正相信号と逆相信号とからなる電圧信号入力によって交互にオンになって、それぞれ伝送路６Ａ，６Ｂを接地に接続することによって、電流電圧変換回路５から、それぞれ伝送路６Ａ，６Ｂを経て接地へ電流を流す。
伝送路６Ａ，６Ｂには交互に電流が流れるが、電流電圧変換回路５は、伝送路６Ａ，６Ｂの電流信号を変換して、単一信号からなる電圧信号を出力する。
【００２５】
このように、図１に示されたデータインタフェース回路によれば、単位のデータインタフェース回路を２個使用して、差動伝送方式によって、２つのデータ信号の伝送を行うことができる。
この際、伝送路３Ａ，３Ｂの電流と、伝送路６Ａ，６Ｂの電流とは方向が逆であるため、伝送路３Ａ，３Ｂの電流と、伝送路６Ａ，６Ｂの電流とが同期している場合には、外部に対するＥＭＩは打ち消し合って減少する。
【００２６】
このような効果を助長するためには、信号を伝送する伝送路とその帰路の信号を伝送する伝送路との結合を強化することが有効である。そこで、基板上等において、伝送路３Ａ，３Ｂと伝送路６Ａ，６Ｂとが平行になるようにするとともに、伝送路３Ａ，３Ｂと伝送路６Ａ，６Ｂとを、なるべく接近して配置することが望ましい。
【００２７】
図１に示されたデータインタフェース回路は、例えば基板上等に、任意の複数組集合して、順次配置することによって、多数の信号を伝送することが必要な装置の場合に対応することができる。
この場合は、送信部を構成するＰｃｈ差動ペアトランジスタと、Ｎｃｈ差動ペアトランジスタとを基板上に交互に配置するとともに、Ｐｃｈ差動ペアトランジスタとＮｃｈ差動ペアトランジスタとを電流電圧変換回路に接続する伝送路も交互に配置することによって、いずれかの伝送路対の電流と、他の伝送路対の逆方向の電流とが同期している場合に、外部に対するＥＭＩを減少させることができる。
【００２８】
なお、この場合も、このような効果を助長するためには、基板上等において、各伝送路どうし、特に、電流方向が逆になる伝送路どうしが平行になるようにするとともに、電流方向が逆の伝送路どうしを、なるべく接近して配置することが望ましい。
【００２９】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１及び第２の電圧電流変換素子と、第３及び第４の電圧電流変換素子とは、ＭＯＳトランジスタに限らず、バイポーラトランジスタであってもよい。
また、送信部と受信部を接続する電流方向を異にする伝送路は、同一基板面上に形成されている場合に限らず、複数の配線層を有する基板における、互いに隣接する配線層上にそれぞれ配置されている場合であってもよい。また、送信部と受信部及び両者を接続する伝送路は、同一の基板上に形成されている場合に限らず、送信部と受信部がそれぞれ別の基板上に形成されていて、両基板間を接続する伝送路がケーブルからなる場合であってもよい。
この場合のケーブルは、平行線路からなるものであってもよく、又は同軸線路であってもよい。さらに平行線路の形式としては、ツイストペア線，フラットケーブル，フレキシブルケーブル等を用いることができる。
【００３０】
【発明の効果】
以上説明したように、本発明のデータインタフェース回路によれば、単位のデータインタフェース回路を任意数、集合してなるデータインタフェース回路において、電磁妨害を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるデータインタフェース回路の構成を示す回路図である。
【図２】従来のデータインタフェース回路の構成例を示す回路図である。
【符号の説明】
１Ａ ＰｃｈＭＯＳトランジスタ（第１の電圧電流変換素子）
１Ｂ ＰｃｈＭＯＳトランジスタ（第２の電圧電流変換素子）
２ 電流電圧変換回路（第１の電流電圧変換手段）
３Ａ 伝送路（第１の伝送路）
３Ｂ 伝送路（第２の伝送路）
４Ａ ＮｃｈＭＯＳトランジスタ（第３の電圧電流変換素子）
４Ｂ ＮｃｈＭＯＳトランジスタ（第４の電圧電流変換素子）
５ 電流電圧変換回路（第２の電流電圧変換手段）
６Ａ 伝送路（第３の伝送路）
６Ｂ 伝送路（第４の伝送路）
１０ 送信部（送信手段）
２０ 受信部（受信手段）
Claims (9)
- 第１乃至第４の伝送路と、
正相及び逆相の第１の入力信号に応じて電源から前記第１及び第２の伝送路に電流を流出させる第１及び第２の電圧電流変換素子と、正相及び逆相の第２の入力信号に応じて前記第３及び第４の伝送路から接地へ電流を流入させる第３及び第４の電圧電流変換素子とを備えた送信手段と、
前記第１及び第２の伝送路を介する前記第１及び第２の電圧電流変換素子からの入力電流に応じて出力電圧を発生する第１の電流電圧変換手段と、前記第３及び第４の伝送路を介する前記第３及び第４の電流電圧変換素子への出力電流に応じて出力電圧を発生する第２の電流電圧変換手段とを備えた受信手段とを有してなることを特徴とするデータインタフェース回路。 - 前記第１及び第２の伝送路と第３及び第４の伝送路とが平行にかつ接近して配置されていることを特徴とする請求項１記載のデータインタフェース回路。
- 請求項１又は２記載のデータインタフェース回路を、前記各伝送路が平行になるように、任意数、順次接近して配列してなることを特徴とするデータインタフェース回路。
- 前記第１及び第２の電圧電流変換素子がＰｃｈＭＯＳトランジスタからなり、前記第３及び第４の電圧電流変換素子がＮｃｈＭＯＳトランジスタからなることを特徴とする請求項１乃至３のいずれか一記載のデータインタフェース回路。
- 前記第１及び第２の伝送路と、第３及び第４の伝送路とが、同一基板面上に形成されていることを特徴とする請求項１乃至４のいずれか一記載のデータインタフェース回路。
- 前記第１及び第２の伝送路と、第３及び第４の伝送路とが、複数の配線層を有する基板における、互いに隣接する配線層上にそれぞれ配置されていることを特徴とする請求項１乃至４のいずれか一記載のデータインタフェース回路。
- 前記送信手段と受信手段とが別の基板上に形成されているとともに、前記第１及び第２の伝送路と、第３及び第４の伝送路とが、前記両基板間を結ぶケーブルからなることを特徴とする請求項１乃至４のいずれか一記載のデータインタフェース回路。
- 前記ケーブルが、平行線路を形成するものであることを特徴とする請求項７記載のデータインタフェース回路。
- 前記ケーブルが、同軸線路からなるものであることを特徴とする請求項７記載のデータインタフェース回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009281A JP3676736B2 (ja) | 2002-01-17 | 2002-01-17 | データインタフェース回路 |
| US10/345,579 US7304524B2 (en) | 2002-01-17 | 2003-01-16 | Data interface circuit and data transmitting method |
| KR10-2003-0002950A KR100469513B1 (ko) | 2002-01-17 | 2003-01-16 | 데이터 인터페이스 회로와 데이터 전송 방법 |
| TW092101135A TWI279983B (en) | 2002-01-17 | 2003-01-17 | Data interface circuit and data transmitting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009281A JP3676736B2 (ja) | 2002-01-17 | 2002-01-17 | データインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218960A JP2003218960A (ja) | 2003-07-31 |
| JP3676736B2 true JP3676736B2 (ja) | 2005-07-27 |
Family
ID=19191502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002009281A Expired - Fee Related JP3676736B2 (ja) | 2002-01-17 | 2002-01-17 | データインタフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7304524B2 (ja) |
| JP (1) | JP3676736B2 (ja) |
| KR (1) | KR100469513B1 (ja) |
| TW (1) | TWI279983B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4518321B2 (ja) * | 2004-05-28 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | データ伝送装置、及び受信装置 |
| JP4924715B2 (ja) * | 2007-06-22 | 2012-04-25 | 日本電気株式会社 | データ伝送システムと方法並びに該データ伝送システムを備えた電子機器 |
| JP5116381B2 (ja) * | 2007-07-03 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | テスト回路 |
| US8441299B2 (en) * | 2010-01-28 | 2013-05-14 | Peregrine Semiconductor Corporation | Dual path level shifter |
| JP5927769B2 (ja) * | 2011-03-18 | 2016-06-01 | セイコーエプソン株式会社 | 液体噴出装置及び液体噴出方法 |
| JP6090508B2 (ja) * | 2016-04-25 | 2017-03-08 | セイコーエプソン株式会社 | 液体噴出装置及び液体噴出方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426328B2 (ja) | 1973-11-24 | 1979-09-03 | ||
| JPH0246043A (ja) | 1988-08-08 | 1990-02-15 | Furukawa Electric Co Ltd:The | 送信回路 |
| JP2902016B2 (ja) * | 1989-11-21 | 1999-06-07 | 株式会社日立製作所 | 信号伝送方法および回路 |
| JPH07235952A (ja) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | 信号伝送回路およびその回路を用いた信号伝送装置 |
| JPH07245575A (ja) | 1994-03-04 | 1995-09-19 | Oki Electric Ind Co Ltd | 複数信号平行伝送路 |
| JP3246178B2 (ja) * | 1994-05-11 | 2002-01-15 | ソニー株式会社 | 信号転送回路 |
| JPH08162942A (ja) * | 1994-11-29 | 1996-06-21 | Mitsubishi Electric Corp | 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム |
| JP2001053598A (ja) | 1999-08-16 | 2001-02-23 | Nec Corp | インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム |
| US6417675B1 (en) * | 2000-08-31 | 2002-07-09 | Intel Corporation | Receiver impedance calibration arrangements in full duplex communication systems |
| JP2002354053A (ja) | 2001-05-22 | 2002-12-06 | Canon Inc | 信号伝送回路の構成方法および信号伝送ケーブル |
| JP2003110630A (ja) | 2001-09-27 | 2003-04-11 | Sony Corp | 信号伝送回路 |
-
2002
- 2002-01-17 JP JP2002009281A patent/JP3676736B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-16 US US10/345,579 patent/US7304524B2/en not_active Expired - Fee Related
- 2003-01-16 KR KR10-2003-0002950A patent/KR100469513B1/ko not_active IP Right Cessation
- 2003-01-17 TW TW092101135A patent/TWI279983B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US7304524B2 (en) | 2007-12-04 |
| KR100469513B1 (ko) | 2005-02-02 |
| US20030133513A1 (en) | 2003-07-17 |
| TW200303650A (en) | 2003-09-01 |
| JP2003218960A (ja) | 2003-07-31 |
| TWI279983B (en) | 2007-04-21 |
| KR20030063158A (ko) | 2003-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
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