JP3804665B2 - フレキシブル基板及び電子機器 - Google Patents

フレキシブル基板及び電子機器 Download PDF

Info

Publication number
JP3804665B2
JP3804665B2 JP2004070990A JP2004070990A JP3804665B2 JP 3804665 B2 JP3804665 B2 JP 3804665B2 JP 2004070990 A JP2004070990 A JP 2004070990A JP 2004070990 A JP2004070990 A JP 2004070990A JP 3804665 B2 JP3804665 B2 JP 3804665B2
Authority
JP
Japan
Prior art keywords
flexible substrate
differential signal
signal line
impedance
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004070990A
Other languages
English (en)
Other versions
JP2005260066A (ja
Inventor
啓太郎 藤森
巳広 野々山
幸成 柴田
芳照 小野
裕康 本田
伊郎 岩佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004070990A priority Critical patent/JP3804665B2/ja
Priority to US11/077,392 priority patent/US7456701B2/en
Publication of JP2005260066A publication Critical patent/JP2005260066A/ja
Application granted granted Critical
Publication of JP3804665B2 publication Critical patent/JP3804665B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/148—Arrangements of two or more hingeably connected rigid printed circuit boards, i.e. connected by flexible means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S370/00—Multiplex communications
    • Y10S370/912—Packet communications

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、フレキシブル基板及び電子機器に関する。
例えば表示パネル等が搭載されている小型電子機器において、表示パネルの高解像度化に伴って、電子機器内の回路間で高周波を伝送する場合が増加している。ところが高周波を伝送する際に高周波を転送する回路と、高周波を伝送するための伝送線路と、高周波を受ける回路とのそれぞれの間で生じる信号反射が問題となる。この信号反射は、各回路のインピーダンスと伝送線路のインピーダンスの相違に起因して生じ、信号劣化及び不要輻射の発生原因になる。
特許文献1には、高周波を伝送する際に生じる不要輻射を抑えることで受信感度を高めた携帯無線端末が記載されている。特許文献１の図８（ａ）に記載されている携帯無線端末は、高周波回路とベースバンド回路とを接続するフレキシブル基板の表面にグランド層を設け、グランド層のシールド効果を利用して不要輻射を抑えている。これにより、携帯無線端末の感度の向上を図っているが、高周波回路の入出力インピーダンスとフレキシブル基板上の配線の特性インピーダンスとベースバンド回路の入出力インピーダンスとが、インピーダンス整合されていないため、より周波数の高い信号を伝送することが困難である。また、特許文献１に記載されている回路において、高周波回路、フレキシブル基板及びベースバンド回路の間に介在する多数の媒体についてインピーダンス整合をとることは設計コストの増大を招き、インピーダンス整合をとることは事実上困難である。
また、特許文献２には、差動信号を伝送するための差動信号伝送線路の両端にインピーダンス部品を設け、差動信号の特性を改善する信号伝送ケーブルが記載されている。しかしながら、差動信号を送信する回路と差動信号を受信する回路の間での信号反射を抑えるためには、差動信号を送信する回路の出力インピーダンス及び差動信号を受信する回路の入力インピーダンスを、特許文献２に記載されている信号伝送ケーブルの終端インピーダンスに整合させる必要がある。これは、差動信号を送受信する回路の設計を煩雑にし、コスト削減の妨げになり、コストの安いケーブルを用いても、結果として、コスト増大を引き起こす。さらに、伝送線路に余分なインピーダンス部品を設けることは、消費電力の増大を招き、特に携帯電子機器には不適応なケーブルである。
また、特許文献３にも不要輻射を抑える方法に、インピーダンス整合を用いることが記載されている。しかしながら、特許文献３に記載されている発明においても、高周波が伝送される伝送線路の両端での信号反射を抑えるためには、伝送線路の両端に接続される回路のインピーダンスの設定が必要であり、これは設計コスト削減の妨げとなる。
特開平９−８３２３３号公報 特開２００２−３５４０５３号公報 特開平５−２７６９７号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、コストパフォーマンスに優れ、高周波を伝送する際の信号反射を抑えることができ、信号劣化が少なく高速なシリアルデータ転送が可能なフレキシブル基板及びそれを含む電子機器を提供することにある。
本発明は、デバイスが実装されるフレキシブル基板であって、第１のデバイスが設けられている第１の部分と、第２のデバイスが設けられている第２の部分と、前記第１の部分と前記第２の部分の間の部分であって、前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が設けられている配線部分と、を含み、前記第１のデバイスは、少なくとも第1のデータ転送制御装置を含み、前記第２のデバイスは、少なくとも第２のデータ転送制御装置を含み、前記第１及び第２のデータ転送制御装置は、差動信号（Differential-Signals）を用いてデータ転送を行い、前記第１のデバイスと前記第２のデバイスとを接続するための前記配線部分に設けられる複数の配線が、前記差動信号を用いたデータ転送のための少なくとも１つの差動信号線ペアを含むフレキシブル基板に関係する。
本発明によれば、前記第１のデバイスと前記第２のデバイスと前記配線部分が設けられたフレキシブル基板は、前記第１のデバイスと前記第２のデバイスの間で信号反射が生じる部分が少いので信号劣化を抑えることができ、前記差動信号線ペアを介して差動信号を高速に転送することができる。前記配線部分はフレキシブル基板に設けられているため、前記第１のデバイスと前記第２のデバイスとを同軸ケーブル等の配線で接続する場合よりも、前記第１のデバイスと前記第２のデバイスとを接続する配線の製造コストを大幅に削減できる。
また、本発明では、前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、前記配線部分は、前記配線部分の下層に前記第1の方向に沿って第１の導体が延在形成され、前記第１の導体の上層に前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に前記複数の配線が形成されることで構成されていてもよい。
このように前記配線部分が形成されることで、前記差動信号を伝送する際の不要輻射による他のデバイスへの影響を抑えることができる。さらに、他のデバイスからの不要輻射等によって前記配線部分が受ける影響（例えば差動信号を伝送する際の信号劣化等）を防ぐことができる。即ち、信号劣化の少ない高速な信号伝送が可能である。
また、本発明では、前記差動信号線ペアを構成する第１、第２の差動信号線の特性インピーダンスを決定づける特性インピーダンス決定パラメータが、前記第１及び第２の差動信号線の各々の配線幅、配線の厚さ、配線の長さ、前記絶縁体の厚み及び前記絶縁体の誘電率のパラメータを含み、前記第１及び第２の差動信号線の各々の特性インピーダンスと、前記第１のデバイス及び前記第２のデバイスの少なくとも一方の入出力インピーダンスとがインピーダンス整合するように、前記第１、第２の差動信号線の前記特性インピーダンス決定パラメータのうちの少なくとも一つが設定されていてもよい。
本発明によれば、前記特性インピーダンス決定パラメータを調整することで前記配線部分の特性インピーダンスを、前記第１のデバイス及び前記第２のデバイスとインピーダンス整合するように設定することができる。つまり、前記配線部分の形状を決定した後に前記特性インピーダンス決定パラメータを調整することで、使用用途に応じて前記配線部分の形状を自由にレイアウトすることができる。
また、本発明では、前記複数の配線は、複数の前記差動信号線ペアを含み、前記複数の差動信号ペアは前記絶縁体上に形成され、前記絶縁体上において、前記複数の差動信号線ペアの各々の間には、第２の導体が前記第１の方向に沿って延在形成されていてもよい。
本発明によれば、前記第２の導体がシールド効果を奏し、より高速なシリアルデータ転送に対しても十分信号品質の保たれた信号伝送が可能である。
また、本発明では、前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、前記配線部分は、前記配線部分の下層に前記第１の方向に沿って第３の導体が延在形成され、前記第３の導体の上層に前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に第４の導体が延在形成され、前記絶縁体の中に前記複数の配線が形成されることで構成されていてもよい。
本発明によれば、前記第３の導体がシールド効果を奏し、さらに前記複数の配線が前記絶縁体の中に形成されているので、前記配線部分に設けられた前記複数の配線は、信号劣化の少ない高速な信号伝送が可能である。
また、本発明では、前記複数の配線は、複数の前記差動信号線ペアを含み、前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、前記複数の配線は、複数の前記差動信号線ペアを含み、前記配線部分は、前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に前記複数の配線が形成され、前記絶縁体上において、前記複数の差動信号線ペアの各々の間には、第２の導体が前記第１の方向に沿って延在形成され、前記絶縁体の下方であって前記複数の配線が形成されていない側には、前記差動信号線ペアを構成する第１及び第２の差動信号線以外の複数の信号線が形成されていてもよい。
本発明によれば、前記第２の導体がシールド効果を奏し、差動信号を伝送する際の信号劣化を防ぐことができる。さらに、前記複数の配線が形成されていない側に、前記差動信号線ペアを構成する第１及び第２の差動信号線以外の複数の信号線を設けることで、前記配線部分の面積を縮小することが可能である。即ち、前記配線部分のレイアウトの自由度を拡張させることができ、製造コストの削減の効果も奏する。
また、本発明では、前記複数の信号線の各々は、前記第２の導体の下方に配置されるように前記絶縁体に配線されていてもよい。これにより、前記差動信号線ペアを構成する第１及び第２の差動信号線以外の複数の信号線と前記差動信号線ペアとの間の干渉を抑えることができる。
また、本発明では、前記第１のデバイス及び前記第２のデバイスの少なくとも一方のデバイスは、前記差動信号線ペアの特性インピーダンスに応じて、前記少なくとも一方のデバイスの入出力インピーダンスを可変にする入出力インピーダンス可変回路を含むようにしてもよい。
本発明によれば、前記第１のデバイス又は前記第２のデバイスは、前記入出力インピーダンス可変回路を用いることで、様々な前記配線部分の特性インピーダンスに対してインピーダンス整合をとることができる。即ち、特性インピーダンスが異なる配線毎に前記第１のデバイス又は前記第２のデバイスを製造する必要がなくなり、製造コスト削減の効果を奏す。さらに、様々な前記配線部分の特性インピーダンスに対応できることにより、前記配線部分のレイアウトの自由度を拡張することができる。
また、本発明では、前記入出力インピーダンス可変回路は、インピーダンス設定情報が書き込まれたインピーダンス設定レジスタを含み、前記入出力インピーダンス可変回路は、前記インピーダンス設定レジスタの前記インピーダンス設定情報に基づいて、前記少なくとも一方のデバイスの入出力インピーダンスを設定するようにしもよい。このようにすれば、前記入出力インピーダンス可変回路に制御信号等を入力することで、前記インピーダンス設定レジスタに格納された前記インピーダンス情報に基づいて、前記第１のデバイス又は前記第２のデバイスの入出力インピーダンスを設定することができる。
また、本発明では、前記第１のデバイス及び前記第２のデバイスの少なくとも一方のデバイスに、データ転送制御装置以外の他のデバイスが集積されていてもよい。
また、本発明では、前記第１のデバイスに接続された第１デバイス信号線が接続される第１の端子と、前記第２のデバイスに接続された第２デバイス信号線が接続される第２の端子と、が設けられていてもよい。
本発明は、上述されたフレキシブル基板を含み、前記フレキシブル基板の前記第１の部分が設けられる第１の機器部分と、前記フレキシブル基板の前記第２の部分が設けられる第２の機器部分と、を含む電子機器に関係する。
本発明によれば、前記第１の機器部分と前記第２の機器部分との間で、前記差動信号線ペアを介して大容量のデータを高速に転送できる。さらに、前記電子機器の製造コスト削減が可能である。
本発明は、前記第１の機器部分と前記第２の機器部分とを接続する機器接続部分をさらに含み、前記機器接続部分には、前記フレキシブル基板の前記配線部分が設けられている電子機器に関係する。
本発明によれば、前記フレキシブル基板に設けられた前記配線部分は可撓性を有しているので、前記配線部分が前記機器接続部分に設けられたことにより、前記機器接続部分の形状に対して設計自由度を拡張することができる。
本発明は、前述された前記第１の端子及び前記第２の端子が設けられたフレキシブル基板と、前記フレキシブル基板の前記第１の端子と接続される第１の基板と、前記フレキシブル基板の前記第２の端子と接続される第２の基板と、を含む電子機器に関係する。
本発明によれば、前記第１の基板と前記第２の基板との間で高速なデータ転送を行うことができる。また、前記第１の基板と前記第２の基板とを含み、各基板間で高速なデータ転送が可能な電子機器の製造コストの削減が可能である。
本発明は、前述された前記第１の端子及び前記第２の端子が設けられたフレキシブル基板と、前記第１の端子と接続するための接続部分及び前記第２の端子と接続するための接続部分が設けられた基板と、を含む電子機器に関係する。
本発明によれば、前記基板上又は前記基板中において、前記基板上に設けられた前記第１の端子と接続するための接続部分及び前記第２の端子と接続するための接続部分の間に他の配線等を設けることができる。なぜなら、前記フレキシブル基板の配線部分に前記差動信号線ペアが設けられていることにより前記基板と前記差動信号線ペアとの間に空間が生じる。このため、前記フレキシブル基板の配線部分が前記基板上又は前記基板中に設けられた他の配線に対して与える干渉等は緩和される。また、同様の理由から、前記基板上において、前記第１の端子と接続するための接続部分及び前記第２の端子と接続するための接続部分の間に他のデバイスやＩＣ等を設けることもできる。即ち、前記基板のレイアウトの自由度を拡張することができ、前記基板の面積を有効利用することができる。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１．フレキシブル基板
図１は、フレキシブル基板１０の全体図である。フレキシブル基板１０は、第１のデバイスＤＶ１が設けられた第１の部分ＡＲ１と、第２のデバイスＤＶ２が設けられた第２の部分ＡＲ２と、複数の配線が設けられた配線部分ＡＲ３を含む。第１の部分ＡＲ１、第２の部分ＡＲ２及び配線部分ＡＲ３は、例えば一体形成されている。複数の配線は、例えば差動信号線ペアＤＳＰ及び信号線Ｓ１を含む。差動信号線ペアＤＳＰは、第１の差動信号線ＤＳ１及び第２の差動信号線ＤＳ２を含む。また、第１の部分ＡＲ１には、例えば他の基板と接続するための第１の端子Ｐ１と、第１のデバイスＤＶ１と第１の端子Ｐ１とを接続する第１デバイス信号線ＰＳ１が設けられている。また、第２の部分ＡＲ２には、例えば他の基板と接続するための第２の端子Ｐ２と、第２のデバイスＤＶ２と第２の端子Ｐ２とを接続する第２デバイス信号線ＰＳ２が設けられている。図１のフレキシブル基板１０には、第１の差動信号線ＤＳ１、第２の差動信号線ＤＳ２及び信号線Ｓ１の合計３本の信号線が設けられているが、これに限定されない。フレキシブル基板１０には、複数の差動信号線ペアＤＳＰや複数の信号線Ｓ１が設けられてもよい。また、説明の簡略化のため、第１デバイス信号線ＰＳ１及び第２デバイス信号線ＰＳ２はそれぞれ１本しか図示されていないが、これに限定されない。第１デバイス信号線ＰＳ１及び第２デバイス信号線ＰＳ２は、データの転送の必要に応じて複数の信号線として配線されてもよい。以下、同符号のものは同様の意味を表す。なお、符号５−５は、図５にて図１の配線部分の断面を示すための断面線を示す。
第1のデバイスＤＶ１は第１のデータ転送制御装置１００を含む。第２のデバイスＤＶ２は第２のデータ転送制御装置２００を含む。第２のデータ転送制御装置２００は、第２の端子Ｐ２から第２デバイス信号線ＰＳ２を介して入力される信号に基づいてシリアルデータを生成し、第１のデータ転送制御装置１００に差動信号線ペアＤＳＰを介してシリアルデータを高速転送する。第１のデータ転送制御装置１００は、差動信号線ペアＤＳＰを介して転送されたシリアルデータを受け、シリアルデータを解析し、解析結果を第１デバイス信号線ＰＳ１を介して第２の端子Ｐ１に出力する。
また、第２のデータ転送制御装置２００は、シリアルデータを受けることもでき、第１のデータ転送制御装置１００は、シリアルデータを送出することもできる。この場合、前述のシリアルデータ転送の手順が逆になる。即ち、第１のデータ転送制御装置１００は、第１デバイス信号線ＰＳ１を介して入力された信号に基づいてシリアルデータを生成し、差動信号線ペアＤＳＰを介してシリアルデータを第２のデータ転送制御装置２００に転送する。シリアルデータを受けた第２のデータ転送制御装置２００は、シリアルデータを解析し、解析結果に基づいて信号を生成し、第２デバイス信号線ＰＳ２を介して第２の端子Ｐ２に該信号を出力する。
フレキシブル基板１０の配線部分は、図１の方向ＤＲ１（広義には第１の方向）に沿って形成された部分と方向ＤＲ２（広義には第１の方向）に沿って形成された部分を含むが、これに限定されない。フレキシブル基板１０は、配線部分ＡＲ３が例えば方向ＤＲ１の一直線上に沿って形成されてもよい。即ち、搭載する機器の形状に応じて、種々の形状に形成可能である。なお、図１の方向ＤＲ１及びＤＲ２は、複数の配線が延在形成される方向を示す。
図２は、第２のデータ転送装置２００がホスト（データ送信側のデバイス）であり、第１のデータ転送装置１００がターゲット（データ受信側のデバイス）である場合の、第１のデータ転送制御装置１００、第２のデータ転送制御装置２００及び差動信号線ペアＤＳＰの接続関係を示す図である。説明のため、図２は簡略化されているがこれに限定されない。
図３は、図２をより簡略化し、第１のデータ転送制御装置１００、第１の差動信号線ＤＳ１及び第２のデータ転送制御装置２００の接続関係を示す図である。
図２の第１のデータ転送制御装置１００及び第２のデータ転送制御装置２００は、例えば電流駆動方式で差動信号を転送する。この場合、第２のデータ転送制御装置２００（ホスト）は図３に示される定電流源２０１を用いて差動信号の転送を行うため、ホスト２００の出力インピーダンスは無限大となる。図２のホスト２００から、配線部分ＡＲ３に設けられた第１の差動信号線ＤＳ１及び第２の差動信号線ＤＳ２を介して伝送された各々の信号は、電流電圧変換回路１１０の第１変換回路１１１及び第２変換回路１１２によって電圧の振幅に変換される。変換された各々の信号を受けたコンパレータＣＯＭＰ１は、各々の信号の電圧振幅の差に応じた信号を出力する。
図２の第１のデータ転送制御装置１００（以下ターゲットともいう）の接続点ＩＮ１に第１の差動信号線ＤＳ１が接続されている。シリアルデータ等を高速で転送する場合、この接続点ＩＮ１、ＩＮ２における信号の反射が問題となる。そこで、接続点ＩＮ１では、伝送された信号の反射を防ぐために、第１の差動信号線ＤＳ１の特性インピーダンスＺ１とターゲット１００の入力インピーダンスＲ１００とがインピーダンス整合される。接続点ＩＮ２においても同様に、第２の差動信号線ＤＳ２の特性インピーダンスＺ２とターゲット１００の入力インピーダンスＲ２００とがインピーダンス整合される。なお、説明の便宜上、抵抗器等を示す場合、その抵抗器の抵抗値やインピーダンスに用いた符号Ｒ１００、Ｒ２００等と同様の符号で表すこととする。
本実施形態に係る第１のデータ転送制御装置１００及び第２のデータ転送制御装置２００は、入力インピーダンスＲ１００及びＲ２００の値を可変にできるが、これについては後述する。なお、入力インピーダンスＲ１００、Ｒ２００の値を可変にすることで、第１、第２の差動信号線ＤＳ１、ＤＳ２の特性インピーダンスとターゲット１００の入出力インピーダンスとのインピーダンス整合が柔軟に行える。即ち、図１の配線部分ＡＲ３の形状を自由にレイアウトすることができる。
図４は、第１、第２のデータ転送制御装置１００、２００が電圧駆動方式で差動信号を転送する場合の各データ転送制御装置１００、２００と第１の差動信号線ＤＳ１との接続を示す図である。図４のホスト２００は、定電圧源２０２を用いて信号を発生するため、出力インピーダンスＲ３００を含む。この場合、ホスト２００の出力インピーダンスＲ３００は、第１の差動信号線ＤＳ１の特性インピーダンスＺ１とインピーダンス整合される。また、ホスト２００の出力インピーダンスＲ３００を可変にすることで、様々な特性インピーダンスＺ１に対して出力インピーダンスＲ３００をインピーダンス整合させることができる。即ち、図１の配線部分ＡＲ３の形状を自由にレイアウトすることができる。
図５は、図１の配線部分の５−５断面を示す断面図である。配線部分ＡＲ３の下層に導体（広義には第１の導体）ＣＤ１が形成されている。導体ＣＤ１の上層に絶縁体１２が形成されている。さらに、絶縁体１２の上層に、第１の差動信号線ＤＳ１、第２の差動信号線ＤＳ２及び信号線Ｓ１が形成されている。配線幅Ｗ、配線の厚みＨ、絶縁体の厚みＴ及び絶縁体の誘電率は、配線の特性インピーダンスを決定するパラメータ（広義には特性インピーダンス決定パラメータ）である。さらに、ホスト２００とターゲット１００とを接続する配線部分ＡＲ３の各配線の長さも、配線の特性インピーダンスを決定するパラメータである。特性インピーダンス決定パラメータのうち、少なくともどれか一つの値を調整することで特性インピーダンスを調整することができる。
特性インピーダンス決定パラメータの各々を調整することで、ホスト２００又はターゲット１００の入出力インピーダンスとインピーダンス整合させやすい特性インピーダンスを第１の差動信号線ＤＳ１及び第２の差動信号線ＤＳ２に対して設定することができる。
図６はターゲット１００の回路の一部を示す図である。ホスト２００は、複数のＮ型トランジスタＱＮ１〜ＱＮ４、インバータＩＮＶ１、ＩＮＶ２、定電流源２０１Ｈ、２０１Ｌを含む。ターゲット１００は、電流電圧変換回路１１０、入出力インピーダンス可変回路１２０を含む。入出力インピーダンス可変回路１２１は、低インピーダンス生成回路１３１及び、可変抵抗器Ｒ１００を含む。
ホスト２００において、入力点ＶＩＮに例えば電圧レベルがＨＩレベルの信号（以下、信号Ｈともいう）が入力されると、インバータＩＮＶ１によって反転された信号、即ち電圧レベルがＬＯＷレベルの信号（以下、信号Ｌともいう）がトランジスタＱＮ１及びＱＮ４のゲートに入力され、トランジスタＱＮ１及びＱＮ４がオン状態となる。また、インバータＩＮＶ１によって信号ＬがインバータＩＮＶ２に入力される。インバータＩＮＶ２は信号Ｌを反転し、信号ＨをトランジスタＱＮ２及びＱＮ３のゲートに出力する。これにより、トランジスタＱＮ２及びＱＮ３は、オフ状態となる。
上述の状態により、第１の差動信号線ＤＳ１は定電流源２０１Ｈと導通接続され、第２の差動信号線ＤＳ２は定電流源２０１Ｌと導通接続される。このような動作により、ホスト２００は、差動信号を第１、第２の差動信号線ＤＳ１、ＤＳ２に出力する。ターゲット１００は、第１、第２の差動信号線ＤＳ１、ＤＳ２によって伝送された差動信号を解析する。
ターゲット１００において、電流電圧変換回路１１０の第１変換回路１１１は、例えばＰ型ＭＯＳトランジスタＱＰ１を含む。Ｐ型トランジスタＱＰ１のソース・ドレイン間に定電流ＩＨが流れると、その定電流に対応した特定の電圧ＶＨがノードＮ１に発生する。即ち、ノードＮ１と接続点ＩＮ１との間に定電流ＩＨが流れると、ノードＮ１に電圧ＶＨが発生する。これは、第１の差動信号線ＤＳ１を介してホスト２００から伝送された電流信号によって、ノードＮ１と接続点ＩＮ１との間に定電流ＩＨが流れ、定電流ＩＨが電圧ＶＨに変換されることを示す。
電流電圧変換回路１１０の第２変換回路１１２は、例えばＰ型ＭＯＳトランジスタＱＰ２を含む。上述の第１変換回路１１１と同様の動作で、第２の差動信号線ＤＳ２を介して伝送される電流信号によって接続点ＩＮ２とノードＮ２との間に発生する定電流ＩＬを、電圧ＶＬに変換する。
コンパレータＣＯＭＰ１は、第１、第２の変換回路１１１、１１２によって変換された電圧ＶＨ及び電圧ＶＬを比較し、その比較結果を出力点ＶＯＵＴに出力する。
入出力インピーダンス可変回路１２１の低インピーダンス生成回路１３１は、例えばインバータＩＮＶ３及びＮ型トランジスタＱＮ５を含む。インバータＩＮＶ３は、ノードＮ３に伝送された信号を反転し、反転された信号をＮ型トランジスタＱＮ５のゲートに出力する。Ｎ型トランジスタＱＮ５は、トランジスタＱＮ５のゲートに入力された信号に応じて、トランジスタＱＮ５のソース・ドレイン間に流れる電流を制御する。このような構成で、ノードＮ１とノードＮ３との間に電流が流れる場合、ノードＮ３でのインピーダンスは、例えば１０オーム〜５０オーム程度であり、第１の差動信号線ＤＳ１の特性インピーダンスＺ１よりも十分小さくなる。
入出力インピーダンス可変回路１２１は、低インピーダンス生成回路１３１によって生成されたインピーダンスに可変抵抗器Ｒ１００を用いてインピーダンスを補完することで、第１の差動信号線ＤＳ１の特性インピーダンスＺ１とターゲット１００の入力インピーダンスとをインピーダンス整合させることができる。例えば、第１の差動信号線ＤＳ１の特性インピーダンスＺ１とインピーダンス整合させたい場合は、可変抵抗器Ｒ１００の抵抗値と、低インピーダンス生成回路１３１によって生成された抵抗値との合計の値が、特性インピーダンスＺ１と等しくなるように、可変抵抗器Ｒ１００の値を設定すればよい。
低インピーダンス生成回路１３２及び可変抵抗器Ｒ２００を含む入出力インピーダンス可変回路１２２は、前述の入出力インピーダンス可変回路１２１と同様の動作で、第２の差動信号線ＤＳ２の特性インピーダンスＺ２とターゲット１００の入力インピーダンスとをインピーダンス整合させることができる。低インピーダンス生成回路１３２は、前述の低インピーダンス生成回路１３１と同様の働きをし、Ｎ型トランジスタＱＮ６及びインバータＩＮＶ４を含む。
低インピーダンス生成回路１３１の生成するインピーダンスが第１の差動信号線ＤＳ１の特性インピーダンスＺ１とインピーダンス整合する場合には、可変抵抗器Ｒ１００を設けなくてもよい。低インピーダンス生成回路１３２についても前述と同様の場合には、可変抵抗器Ｒ２００を設けなくてもよい。
また、図示されていないが、可変抵抗器Ｒ１００、Ｒ２００は、可変抵抗器Ｒ１００、Ｒ２００のインピーダンスを設定するためのインピーダンス設定情報が書き込まれたインピーダンス設定レジスタを入出力インピーダンス可変回路１２１、１２２に設け、インピーダンス設定レジスタを用いて可変抵抗器Ｒ１００、Ｒ２００のインピーダンスを設定するようにしてもよい。フレキシブル基板１０の設計時又は製造時に、可変抵抗器Ｒ１００、Ｒ２００のインピーダンスを設定するインピーダンス設定情報をインピーダンス設定レジスタに書き込むことで、第１、第２のデバイスＤＶ１、ＤＶ２と接続される配線の特性インピーダンスと容易にインピーダンス整合を達成できる。
図７は、図１のフレキシブル基板１０を図１の方向ＤＲ３から見た側面の概略図である。説明の簡略化のため、図７は、第１の端子Ｐ１、第２の端子Ｐ２、導体ＣＤ１等が省略されている。本実施形態では、第１、第２のデバイスＤＶ１、ＤＶ２は、フレキシブル基板１０にベアチップ実装されている。そのため、本実施形態のフレキシブル基板１０では、配線部分ＡＲ３に設けられている複数の配線は、コネクタ等の接続部品を介さずに、第１、第２のデバイスＤＶ１、ＤＶ２のバンプＢＰ１、ＢＰ２等と直接接続されている。例えば、第１のデバイスＤＶ１のバンプＢＰ１は、第１の差動信号線ＤＳ１と接続され、第２のデバイスＤＶ２のバンプＢＰ２は、第１の差動信号線ＤＳ１と接続されている。第１のデバイスＤＶ１及び第２のデバイスＤＶ２は、第１、第２の差動信号線ＤＳ１、ＤＳ２とインピーダンス整合されている。ところが実際は、配線と配線の接続点において、配線各々のインピーダンスがインピーダンス整合されていても、接続点でわずかな信号反射が生じる。
しかしながら、本実施形態では、第１、第２のデバイスＤＶ１、ＤＶ２と、第１、第２の差動信号線ＤＳ１、ＤＳ２との接続点が、バンプＢＰ１、ＢＰ２の２カ所である。即ち、前述のわずかな信号反射の発生箇所が少なくなるように工夫されている。このため、高周波を伝送する際に、信号劣化を防ぐことができ、例えば高速なシリアルデータ転送が可能となる。
次に、図８、図９を用いて、上述の本実施形態での信号反射の発生箇所と比較例での信号反射の発生箇所を比較する。図８は、本実施形態に係る比較例の図である。基板２１には第１のデバイスＤＶ１が設けられ、基板２２には第２のデバイスＤＶ２が設けられている。基板２１と基板２２は、コネクタＣＮ１、ＣＮ２を介して、フレキシブル基板２０に設けられた複数の配線（第１、第２の差動信号線ＤＳ１、ＤＳ２、信号線Ｓ１）で互いに接続されている。また、第１、第２のデバイスＤＶ１、ＤＶ２は、配線ＬＮ１、ＬＮ２を介してコネクタＣＮ１、ＣＮ２と接続されている。
図９は、図８の基板２１、２２及びフレキシブル基板２０を方向ＤＲ４から見た側面の概略図である。反射点ＲＦ１は、例えば第１の差動信号線ＤＳ１とコネクタＣＮ１との接続部分を示す。反射点ＲＦ２は、例えばコネクタＣＮ１と配線ＬＮ１との接続部分を示す。反射点ＲＦ３は、配線ＬＮ１と第１のデバイスＤＶ１のバンプＢＰ１との接続部分を示す。第２のデバイスＤＶ２が設けられている側でも、同様にして、反射点ＲＦ４〜６は、例えば、差動信号線ＤＳ２とコネクタＣＮ２との接続点、コネクタＣＮ２と配線ＬＮ２との接続点、配線ＬＮ２とバンプＢＰ２との接続点を示す。第１のデバイスＤＶ１から第２のデバイスＤＶ２の間では、信号伝送される際に、反射点ＲＦ１〜ＲＦ６の計６カ所の反射点を経由する。また、第１、第２のデバイスＤＶ１、ＤＶ２を、ベアチップ実装させない場合は、図１０に示されるように、基板２３（例えば、インターポーザ）とＩＣチップのワイヤＷＲとの接続部分でも信号反射が生じ、この接続部分も反射点ＲＦ７となり、反射点の数が増大する。図９や図１０に示されるような構成では、信号劣化等を考慮すると高速にシリアルデータを転送することが難しい。しかしながら、本実施形態のフレキシブル基板１０（図７参照）は、反射点が２カ所しかないため、図８に記載されているフレキシブル基板２０に比べて、信号劣化の少ない信号伝送が可能である。また、各反射点での信号反射を最小限にするために、設計時においてインピーダンス整合を行う必要がある。図８の比較例では、反射点が多いため、インピーダンス整合に伴う製造コスト増大の問題が生じる。ところが、この点に関しても、本実施形態のフレキシブル基板１０は、反射点の数も少なく、さらに入出力インピーダンス可変回路１２１、１２２が設けられることにより、容易にインピーダンス整合を達成でき、製造コスト削減が可能である。
２．ホスト−ターゲット
次に図１１を参照しながら、本実施形態における第１、第２のデータ転送制御装置１００、２００のデータ転送処理を簡単に説明する。第１のデータ転送制御装置（ターゲット）１００は、物理層の処理を行うトランシーバ１５０、リンク層の処理を行うリンクコントローラ１６０及びインターフェース回路１７０を含む。インターフェース回路１７０は、インターフェースバスを介して表示装置（例えば、メインパネルＬＣＤ１やサブパネルＬＣＤ２）等と接続することができる。第２のデータ転送制御装置（ホスト）２００も同様にトランシーバ２５０、リンクコントローラ２６０及びインターフェース回路２７０を含む。インターフェース回路２７０は、例えばシステムバスを介してプロセッサ等と接続することができる。ターゲット１００とホスト２００は、シリアルバスを介してシリアルデータの高速データ転送を行う。本実施形態では、シリアルバスには差動信号線ペア（第１、第２の差動信号線ＤＳ１、ＤＳ２）が含まれる。
ホスト２００はクロックをターゲット１００に供給することができ、ターゲット１００は、供給されたクロックをターゲット１００のシステムクロックとして使用することができる。プロセッサ等からの信号は、インターフェース回路２７０によってリンクコントローラ２６０に出力される。リンクコントローラ２６０は、インターフェース回路２７０からの出力に基づいて、リクエストパケット（ライトリクエストパケット、リードリクエストパケット）を生成し、生成したリクエストパケットの送信をトランシーバ２５０に指示する。これにより、送信トランザクションが起動され、トランシーバ２５０は該リクエストパケットをシリアルバスを介してターゲット１００に送信する処理を行う。ちなみに、トランシーバ２５０は第１のデータ転送制御装置１００からのリクエストパケットの受信処理を行うこともできる。この場合には、リンクコントローラ２６０が、受信したリクエストパケットを解析して、リンク層（トランザクション層）の処理を行う。
ターゲット１００のトランシーバ１５０は、シリアルバスを介して送信されたホスト２００のリクエストパケットを受信処理する。リンクコントローラ１６０は、受信処理されたリクエストパケットを解析し、リンク層（トランザクション層）の処理を行う。ちなみに、トランシーバ１５０は第１のデータ転送制御装置２００へのリクエストパケットの送信処理を行うこともできる。この場合には、リンクコントローラ１６０が送信するリクエストパケットを生成し、生成したリクエストパケットの送信をトランシーバ１５０に指示する。
インターフェース回路１７０、２７０は、シリアルバスとは異なるバス（パラレルバス）を介してデータ転送を行うための回路である。例えば、メインパネルＬＣＤ１はＲＧＢインターフェース（広義にはストリームインターフェース）を有し、サブパネルＬＣＤ２はＭＰＵインターフェース（広義にはコマンド／データ・インターフェース）を有する場合、インターフェース回路１７０によって、共通なインターフェースバスに接続しながらそれぞれに対応したデータを転送することができる。即ち、メインパネルＬＣＤ１またはサブパネルＬＣＤ２に表示データを転送する場合、プロセッサ側はメインパネルＬＣＤ１やサブパネルＬＣＤ２のインターフェースの違いをあまり意識せずに、システムバスにデータを送信できる。これにより、汎用性の高いインターフェースを提供することができる。
なお、第１、第２のデータ転送制御装置１００、２００の構成は図１１に限定されない。例えば、第１、第２のデータ転送制御装置１００、２００は、インターフェース回路１７０、２７０を含まない構成でもよいし、他の回路ブロックが設けられてもよい。
図１２は、本実施形態に係るフレキシブル基板１０を含むシステムの一例の概要を示すブロック図である。表示部１０００（広義には第１の基板）は、例えばメインパネルＬＣＤ１、サブパネルＬＣＤ２を含む。制御部２０００（広義には第２の基板）は、例えば、撮像デバイス（例えばＣＣＤ、ＣＭＯＳセンサ等）２１００、メモリ２２００、ベースバンドエンジン２３００及びアプリケーションプロセッサ２４００を含む。撮像デバイス（例えばＣＣＤ、ＣＭＯＳセンサ等）２１００、メモリ２２００、ベースバンドエンジン２３００及びアプリケーションプロセッサ２４００は、内部バスで接続されている。なお、図１２に示されるシステムは、これに限定されない。例えば、制御部２０００が、ベースバンドエンジン２３００、撮像デバイス２１００等を含まない構成でもよい。また、表示部１０００は、メインパネルＬＣＤ１またはサブパネルＬＣＤ２のどちらかを省略するように構成されてもよい。
ターゲット１００は、信号線Ｓ１によって伝送される信号をスルーさせて例えばメインパネルＬＣＤ１に信号線Ｓ１によって伝送される信号を送信することができる。即ち、本実施形態のフレキシブル基板１０を用いることで、高速でないシリアルデータ転送と、差動信号を用いた高速なシリアルデータ転送とを同時に行うことができる。例えば、ベースバンドエンジン２３００等によって生成された例えばデータサイズが小さなデータは、高速で転送する必要がない場合、信号線Ｓ１を介してデータ転送を行うことができる。アプリケーションプロセッサ２４００等によって生成された例えばデータサイズが大きなデータは、第１、第２の差動信号線ＤＳ１、ＤＳ２を介して高速シリアルデータ転送を行うことができる。
３．配線部分の変形例
本実施形態のフレキシブル基板１０の配線部分ＡＲ３の複数の配線は、図５に示されるように例えばマイクロストリップラインで形成されている。本実施形態に係る変形例は、図１３に示されているような断面構造（例えばストリップ型構造、またはストリップライン）でもよい。変形例の配線部分ＡＲ３の下層には、導体（広義には第３の導体）ＣＤ３が形成され、図１の方向ＤＲ１又は方向ＤＲ２に沿って延在形成されている。絶縁体１２の中に複数の配線（例えば第１、第２の差動信号線ＤＳ１、ＤＳ２、信号線Ｓ１等）が形成され、絶縁体１２の上層には導体（広義には第４の導体）ＣＤ４が形成されている。このような構造でも、特性インピーダンス決定パラメータである配線の幅Ｗ、配線の厚さＨ、絶縁体１２の厚みＴを調整することで、特性インピーダンスを設定することができる。
図１４は、本実施形態に係る他の変形例であるフレキシブル基板３０を示す概略図である。第１の部分ＡＲ１と第２の部分ＡＲ２を接続する配線部分ＡＲ３には、複数の差動信号線ペアＤＳＰ及び複数の導体ＣＤ２（広義には第２の導体）が方向ＤＲ１に沿って延在形成されている。差動信号線ペアＤＳＰは、第１、第２の差動信号線ＤＳ１、ＤＳ２を含む。なお、図１４は、説明の簡略化のため、差動信号線ペアＤＳＰ以外の配線（例えば信号線Ｓ１）が省略されているが、これに限定されない。配線部分ＡＲ３には、複数の差動信号線ペアＤＳＰのかわりに、１ペアの差動信号線ペアＤＳＰを設けてもよいし、複数の導体ＣＤ２の代わりに１つの導体ＣＤ２が方向ＤＲ１に沿って延在形成されてもよい。なお、図１４の配線部分ＡＲ３の複数の配線は、例えばマイクロストリップラインで形成されている。図示されていない信号線Ｓ１をマイクロストリップラインで形成せずに、差動信号線ペアＤＳＰのみをマイクロストリップラインで形成するようにしてもよい。
図１５は、図１４の１５−１５断面を示す断面図である。配線部分ＡＲ３の下層には導体（第３の導体）ＣＤ３が形成されている。導体ＣＤ３は、図１４の方向ＤＲ１に沿って延在形成されている。複数の差動信号線ペアＤＳＰの間に導体ＣＤ２が設けられていることで、導体ＣＤ２がシールド効果を奏し、変形例のフレキシブル基板３０は、より高品質な信号劣化の少ないデータ転送を行うことができる。
図１６は、図１４のフレキシブル基板３０の変形例であるフレキシブル基板４０の断面を示す図である。フレキシブル基板４０の配線部分ＡＲ３の複数の配線は、例えばコプレーナラインで形成されている。フレキシブル基板４０の上面は、図１４と同様に示される。フレキシブル基板３０と異なるのは配線部分ＡＲ３の断面構造である。図１６の断面図によると、フレキシブル基板４０の配線部分ＡＲ３は、配線部分ＡＲ３の下層に信号線Ｓ１が形成され、その上層に絶縁体１２が形成されている。また絶縁体１２の上層に差動信号線ペアＤＳＰ及び導体ＣＤ２が形成されている。差動信号線ペアＤＳＰ、信号線Ｓ１及び導体ＣＤ２は図１４の方向ＤＲ１に沿って延在形成されている。導体ＣＤ２は、図１５と同様にシールド効果を奏する。このシールド効果により、フレキシブル基板４０は信号劣化の少ないデータ転送を行うことができる。さらに、このシールド効果により、図１６の断面図において導体ＣＤ２の下方（例えば図１６の方向ＤＲ５に沿って導体ＣＤ２と対向する位置）に信号線Ｓ１を形成することができ、信号線Ｓ１と差動信号線ペアＤＳＰとの干渉を抑えることができる。これにより、変形例のフレキシブル基板４０は、信号劣化防止の効果の他に、フレキシブル基板４０の配線部分ＡＲ３の配線幅ＬＷを縮小させることができるという効果を奏する。また、この構造は特段に煩雑な製造工程を必要としないので、コストパフォーマンスに優れる。即ち、配線部分ＡＲ３のレイアウトの自由度が拡張され、汎用性の高いフレキシブル基板４０を安価に提供できる。
なお、図１６では、複数の差動信号線ペアＤＳＰ及び複数の信号線Ｓ１が示されているが、これに限定されない。配線部分ＡＲ３には、複数の差動信号線ペアの代わりに１ペアの差動信号線ペアＤＳＰが形成されていてもよいし、複数の信号線Ｓ１の代わりに１本の信号線Ｓ１が形成されていてもよい。また、複数の信号線Ｓ１のそれぞれは、導体ＣＤ２の真下に形成されているが、これに限定されない。差動信号線ペアＤＳＰの下方に信号線Ｓ１が形成されていてもよい。
４．フレキシブル基板の接続形態
図１７は、図１のフレキシブル基板１０を用いてアプリケーションプロセッサ２４００と、メインパネルＬＣＤ１及びサブパネルＬＣＤ２とを接続する形態を示す図である。アプリケーションプロセッサ２４００は、フレキシブル基板１０を介してメインパネルＬＣＤ１又はサブパネルＬＣＤ２に表示データ等を送出することができる。アプリケーションプロセッサ２４００が、メインパネルＬＣＤ１やサブパネルＬＣＤ２から情報を受け取る際に差動信号を用いる必要がない場合では、第２のデータ転送制御装置２００（ホスト）の差動信号を受信する機能を省略させることができる。同様に、第１のデータ転送制御装置１００（ターゲット）の差動信号を送信する機能を省略させることができる。このように、第１、第２のデータ転送制御装置１００、２００の機能を省略させることで、第１、第２のデータ転送制御装置１００、２００の製造コストを削減することができる。即ち、フレキシブル基板１０を安価に提供できる。
図１８は、図１のフレキシブル基板１０を用いてアプリケーションプロセッサ２４００と撮像デバイス２１００とを接続する形態を示す図である。撮像デバイス２１００によって取得された画像データ等がフレキシブル基板１０を介してアプリケーションプロセッサ２４００に伝送される。アプリケーションプロセッサ２４００からフレキシブル基板１０を介して撮像デバイス２１００にデータを送出する際、差動信号を用いる必要がない場合には、第１のデータ転送制御装置１００の差動信号を送信する機能を省略することができる。同様に、第２のデータ転送制御装置２００の差動信号を受信する機能を省略することができる。これも前述同様、第１、第２のデータ転送制御装置１００、２００の製造コスト削減が可能である。即ち、フレキシブル基板１０を安価に提供できる。
図１９は、図１のフレキシブル基板１０を用いてメインパネルＬＣＤ１及び撮像デバイス２１００と、アプリケーションプロセッサ２４００とを接続する形態を示す図である。第１、第２のデータ転送制御装置１００、２００は、差動信号を送受信する機能を有するので、アプリケーションプロセッサ２４００と、メインパネルＬＣＤ１及び撮像デバイス２１００との間で双方向のデータ通信が可能である。アプリケーションプロセッサ２４００からのデータは、フレキシブル基板１０の差動信号線ペアを介してメインパネルＬＣＤ１へ伝送される。また、撮像デバイス２１００の画像データ等は、フレキシブル基板１０の差動信号線ペアを介してアプリケーションプロセッサ２４００に伝送される。撮像デバイス２１００の画像データ等を差動信号を用いて高速転送できるので、撮像デバイス２１００をアプリケーションプロセッサ２４００のそばに設けなくてもよく、設計自由度が広がる。
図１７〜図１９では、一例として、フレキシブル基板１０が示されているが、フレキシブル基板１０の変形例（例えばフレキシブル基板３０、４０）についても、同様の接続形態が可能である。また、図１７〜図１９では、フレキシブル基板１０に接続されるデバイスとして、アプリケーションプロセッサ２４００が例示されているが、これに限定されない。フレキシブル基板１０及びその変形例は、例えばベースバンドエンジン２３００とアプリケーションプロセッサ２４００とを接続することも可能である。
図２０は、フレキシブル基板１０の他の変形例であるフレキシブル基板５０を示す概略図である。フレキシブル基板１０と異なる構成点は、フレキシブル基板５０の第１のデータ転送制御装置１００が設けられている側に電源回路ＰＣ、コンデンサＣＣ及び抵抗ＲＲが設けられている点である。なお、フレキシブル基板５０は、電源回路ＰＣ、コンデンサＣＣ、抵抗ＲＲのいずれかを省略する構成も可能である。フレキシブル基板５０の配線部分ＡＲ３の構造は、前述のフレキシブル基板３０、４０に示されている配線部分ＡＲ３の構造と同様な構造でもよい。
基板（例えばガラス基板）２５には表示パネルＬＣＤ３及び表示ドライバＤＲＶが設けられている。図２１は、基板２５とフレキシブル基板５０の第１のデータ転送制御装置１００が設けられている部分の方向ＤＲ６から見た部分側面図である。図２１によるとフレキシブル基板５０は、基板２５に直接接続されているが、コネクタ等の接続部品を介して接続されてもよい。フレキシブル基板５０を用いれば、表示パネルＬＣＤ３や表示ドライバＤＲＶのための電源回路を別途に設ける必要がなくなり、アプリケーションプロセッサ２４００等と、表示パネルＬＣＤ３が設けられた基板２５とを用いた表示システムを容易に製造できる。即ち、設計時間の短縮などにより表示システムの製造コストを削減できる。
図２２は、フレキシブル基板１０の他の変形例であるフレキシブル基板６０を示す概略図である。フレキシブル基板１０と異なる構成点は、フレキシブル基板６０の第１のデータ転送制御装置１００が設けられている側に表示ドライバＤＲＶが設けられている点と、フレキシブル基板６０の第２のデータ転送制御装置２００が設けられている側にアプリケーションプロセッサ２４００が設けられている点である。フレキシブル基板６０は、表示パネルＬＣＤ４にコネクタ等の接続部品を介して接続されてもよいし、コネクタ等の接続部品を介さずに接続されてもよい。このような構成にすることで、フレキシブル基板６０は、表示ドライバＤＲＶが設けられていない表示パネルＬＣＤ４に接続することができる。また、フレキシブル基板６０にアプリケーションプロセッサ２４００が設けられているので、表示パネルＬＣＤ４とフレキシブル基板６０を用いて容易に表示システム等を構成できる。前述と同様に、フレキシブル基板６０の表示ドライバＤＲＶが設けられている側には、電源回路ＰＣ、コンデンサＣＣ、抵抗ＲＲ等が設けられてもよい。上記のように、フレキシブル基板６０の第１、第２のデータ転送制御装置１００、２００の付近に他のデバイス（例えば、アプリケーションプロセッサ２４００、表示ドライバＤＲＶ、電源回路ＰＣ、コンデンサＣＣ、抵抗ＲＲ等）を設けることで、表示システム等のフレキシブル基板６０を用いたシステムの設計時間を短縮させることができ、製造コスト削減が可能となる。なお、フレキシブル基板６０の配線部分ＡＲ３の構造は、フレキシブル基板３０、４０に示されている構造と同様な構造でもよい。加えて、フレキシブル基板６０は、アプリケーションプロセッサ２４００を省略した構成でもよい。
また、フレキシブル基板１０、３０、４０、５０にアプリケーションプロセッサ２４００等のプロセッサを設けるような構成も可能である。
なお、図１７〜図１９及び図２２では、説明の簡略化のため、複数の配線が省略されている。
５．電子機器
本実施形態のフレキシブル基板１０は様々な電子機器に適用することができる。図２３は、フレキシブル基板７０を接続した基板２８を示す概略図である。フレキシブル基板７０は、図１のフレキシブル基板１０の配線部分ＡＲ３が屈曲されずに方向ＤＲ７に沿って延在形成されたフレキシブル基板である。説明の簡略化のため、図２３では複数の配線は省略されている。デバイスＤＶ３はコネクタＣＮ３と接続され、デバイスＤＶ４はコネクタＣＮ４と接続されている。フレキシブル基板７０はコネクタＣＮ３、ＣＮ４と接続されている。即ち、デバイスＤＶ３とデバイスＤＶ４は、フレキシブル基板７０を介して接続されている。フレキシブル基板７０の配線部分ＡＲ３では、第１、第２のデータ転送制御装置１００、２００によって高周波が伝送される。
図２４は、図２３の基板２８を方向ＤＲ８から見た概略側面図である。図２４によるとフレキシブル基板７０と基板２８の間には何も形成されていない空間が存在する。そのため、フレキシブル基板７０の配線部分ＡＲ３で伝送される高周波が基板２８の部分ＡＲ４に与える影響を緩和することができる。これにより、基板２８の部分ＡＲ４において、他の配線を形成したり、他の回路を設けたりすることが可能である。
通常、多層基板の中で高周波を伝送させると、周辺の配線や回路に影響を与えるため、高周波を伝送する基板の多層化は難しい。ところが、図２３のようにフレキシブル基板７０を用いることで、基板２８の多層化が可能となる。これは、フレキシブル基板７０が設けられた基板２８を含む電子機器の製造コストを削減できる。また、基板２８は多層化が可能なため、基板２８を含む電子機器を小型に設計することができる。また、基板２８の部分ＡＲ４に回路等を配置できるので、基板２８の面積を有効に使うことができる。
図２５は、表示パネルが搭載された小型電子機器の全体を示す概略斜視図である。電子機器３０００は、第１の機器部分３１００、第２の機器部分３２００、第１の機器部分３１００と第２の機器部分３２００とを接続する接続部分３３００を含む。第１の機器部分３１００は、表示パネル３４００を含む。電子機器３０００は操作ボタン等が設けられた操作部を含むが、図２５では説明の簡略化のため操作部は省略されている。電子機器３０００のような形態には、例えば携帯電子機器（携帯ゲーム機、個人向け携帯情報端末ＰＤＡ：Personal-Digital-Assistants又はPersonal-Data-Assistants、電子手帳、携帯型パソコン、ノート型パソコン等）、携帯無線端末（携帯電話、ＰＨＳ、無線内蔵型ＰＤＡ、無線内蔵型小型コンピュータ等）がある。第１の機器部分３１００には図示されないが、第１の基板が設けられ、第２の機器部分３２００には図示されないが第２の基板が設けられている。
例えば、第１の機器部分３１００の第１の基板と第２の機器部分３２００の第２の基板との間で信号伝送が必要な場合、電子機器３０００のような形態の機器では、その信号を伝送するための伝送線路は接続部分３３００を経由する。接続部分３３００の形状によっては、接続部分３３００に伝送線路を設けるためのスペースが十分確保できない場合がある。例えば接続部分３３００が可動部品で構成されている場合は、特に顕著である。さらに、第１の機器部分３１００と第２の機器部分３２００との間で伝送される情報量が増大すると、前述のスペースの問題がより顕著となる。ところが、本実施形態に係るフレキシブル基板１０等は、配線部分ＡＲ３の形状を自在に設計できるので、例えば電子機器３０００に搭載することが容易である。そこで、電子機器３０００に例えばフレキシブル基板１０を搭載する場合を以下に説明する。
図２６は、図２５の電子機器３０００を方向ＤＲ９から見た概略側面図である。例えばフレキシブル基板１０を電子機器３０００に設ける場合、フレキシブル基板１０の第１の部分ＡＲ１（第１のデバイスＤＶ１が設けられている部分）を例えば電子機器３０００の第１の機器部分３１００に設けることができる。さらに、フレキシブル基板１０の第２の部分ＡＲ２（第２のデバイスＤＶ２が設けられている部分）を例えば電子機器３０００の第２の機器部分３２００に設けることができる。また、配線部分ＡＲ３を接続部分３３００に設けることができる。
次にフレキシブル基板１０が設けられた電子機器３０００の部分切欠側面図を図２７に示す。第１の機器部分３１００には第１の基板３００１が設けられ、第１の基板３００１はフレキシブル基板１０の第１の端子Ｐ１と接続されている。同様に、第２の機器部分３２００には第２の基板３００２が設けられ、第２の基板３００２はフレキシブル基板１０の第２の端子Ｐ２と接続されている。図２７のように、配線部分ＡＲ３を例えば１巻きさせて接続部分３３００に設けることができる。配線部分ＡＲ３は、フレキシブル基板であるため可撓性を有し、図２７のような搭載方法や、配線部分ＡＲ３に捻れを加えたりすることが可能である。配線部分ＡＲ３を巻き付けたり、捻れを加えたりすること等を行わずにフレキシブル基板１０を電子機器３０００に搭載することも可能である。
なお、図２５に示されている電子機器３０００は接続部分３３００を軸にして折り畳み可能にするため、接続部分３３００が可動部品で構成されているが、これに限定されない。また、第１の機器部分３１００には表示パネル３４００が設けられているが、第１の機器部分３１００に表示パネル３４００を設けない構成も可能である。
電子機器３０００は、接続部分３３００で折り畳み可能な形状であるが、接続部分３３００の形状が異なる電子機器に対しても本実施形態に係るフレキシブル基板１０及びその変形例のフレキシブル基板３０〜７０等が適用できるので、以下にその例を示す。なお、以下に示す図２８、図２９では、各電子機器の概略が示されており、操作ボタン等は省略されている。
図２８に示される電子機器４０００は、第１の機器部分４１００、第２の機器部分４２００及び接続部分４３００を含む。第１の機器部分４１００または第２の機器部分４２００は、接続部分４３００の中心点ＭＰを中心にして、方向ＤＲ１０に示されるように回転可能である。このような形態の電子機器の接続部分４３００では、配線部分ＡＲ３等を設けるためのスペースが極度に制限される。ところが、本実施形態に係るフレキシブル基板１０及びその変形例のフレキシブル基板３０〜７０なら、電子機器４０００にも設けることができる。この場合、電子機器４０００の第１の機器部分４１００には、例えばフレキシブル基板１０の第１の部分ＡＲ１が設けられ、電子機器４０００の第２の機器部分４２００には、例えばフレキシブル基板１０の第２の部分ＡＲ２が設けられる。そして、電子機器４０００の接続部分４３００に、例えばフレキシブル基板１０の配線部分ＡＲ３が設けられる。
また、図２９に示される電子機器５０００は、第１の機器部分５１００、第２の機器部分５２００、接続部分５３００及び接続部分５４００を含む。第１の機器部分５１００または第２の機器部分５２００は、図２５の電子機器３０００と同様に接続部分５３００で折り畳みが可能である。具体的には、第１、第２の機器部分５１００、５２００は、接続部分５３００の中心軸ＣＡ１を中心軸として折り畳みが可能である。さらに、第１の機器部分５１００は、接続部分５４００にて中心軸ＣＡ２を中心軸として方向ＤＲ１１に示されるように回転可能である。このような形態の電子機器は、接続部分が接続部分５３００、５４００と複数あるため、配線部分ＡＲ３等を設けるためのスペースが極度に制限される。ところが、本実施形態に係るフレキシブル基板１０及びその変形例のフレキシブル基板３０〜７０なら、電子機器５０００にも設けることができる。この場合、電子機器５０００の第１の機器部分５１００には、例えばフレキシブル基板１０の第１の部分ＡＲ１が設けられ、電子機器５０００の第２の機器部分５２００には、例えばフレキシブル基板１０の第２の部分ＡＲ２が設けられる。そして、電子機器５０００の接続部分５３００、５４００に、例えばフレキシブル基板１０の配線部分ＡＲ３が設けられる。
以上のように、様々な電子機器において、本実施形態に係るフレキシブル基板１０及びその変形例のフレキシブル基板３０〜７０の配線部分ＡＲ３は、可動部を含む接続部分に設けることができる。
なお、本実施形態に係るフレキシブル基板１０及びその変形例では、差動信号を用いてデータ転送が行われているが、他の変形例として、シリアルデータ転送をシングルエンド（シングルエンデッド）方式で行ってもよい。具体的には、例えばデータ送信側の機器は定電流源を用いて信号を生成し、例えば１本の信号線を介してデータ受信側の機器へ信号を伝送する。データ受信側の機器は伝送された信号を受け、信号を電圧に変換し基準電圧と比較して、その結果を論理レベルの信号として出力する。このような、シングルエンデッド型のデータ転送制御装置の生成する信号を伝送する場合にも本実施形態に係るフレキシブル基板を応用できる。この場合には、フレキシブル基板の第１、２の部分ＡＲ１の第１、第２のデバイスＤＶ１、ＤＶ２に、シングルエンデッド型のデータ転送制御装置を設ければよい。シングルエンデッド型のデータ転送制御装置を設けた場合にも、本実施形態のフレキシブル基板の効果である信号劣化の緩和が可能である。また、信号線の本数を削減できるので配線部分ＡＲ３の設計自由度も拡張できる。
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
本実施形態に係るフレキシブル基板の全体図。 本実施形態の第１のデータ転送装置、第２のデータ転送制御装置１、配線部分の概略を示すブロック図。 本実施形態の第１のデータ転送制御装置、第１の差動信号線及び第２のデータ転送制御装置の接続関係を示す図。 第１、第２のデータ転送制御装置が電圧駆動方式で差動信号を転送する場合の各データ転送制御装置と第１の差動信号線との接続を示す図。 図１の配線部分の断面を示す断面図。 ターゲットの回路の一部を示す図。 図１のフレキシブル基板の概略側面図。 本実施形態に係る比較例の図。 図８の基板及びフレキシブル基板の概略側面図。 本実施形態に係る比較例を示す図。 本実施形態における第１、第２のデータ転送制御装置のデータ転送処理を説明するブロック図。 本実施形態に係るフレキシブル基板を含むシステムの一例の概要を示すブロック図。 本実施形態に係る変形例の断面構造を示す図。 本実施形態に係る他の変形例であるフレキシブル基板を示す概略図。 図１４の断面を示す断面図。 図１４のフレキシブル基板の変形例であるフレキシブル基板の断面図。 図１のフレキシブル基板を用いてアプリケーションプロセッサと、メインパネル及びサブパネルとを接続する形態を示す図。 図１のフレキシブル基板を用いてアプリケーションプロセッサと撮像デバイスとを接続する形態を示す図。 図１のフレキシブル基板を用いてメインパネル及び撮像デバイスと、アプリケーションプロセッサとを接続する形態を示す図である。 フレキシブル基板の他の変形例であるフレキシブル基板を示す概略図。 基板とフレキシブル基板の第１のデータ転送制御装置が設けられている部分の部分側面図。 フレキシブル基板の他の変形例であるフレキシブル基板を示す概略図。 フレキシブル基板を接続した基板を示す概略図。 図２３の基板の概略側面図。 表示パネルが搭載された小型電子機器の全体を示す概略斜視図。 図２５の電子機器の概略側面図。 フレキシブル基板が設けられた電子機器の部分切欠側面図。 表示パネルが搭載された他の小型電子機器を示す概略全体図。 表示パネルが搭載された他の小型電子機器を示す概略全体図。
符号の説明
１０ フレキシブル基板、１２ 絶縁体、２０ フレキシブル基板、２８ 基板、
３０ フレキシブル基板、４０ フレキシブル基板、５０ フレキシブル基板、
６０ フレキシブル基板、７０ フレキシブル基板、
１００ 第１のデータ転送制御装置、１２１ 入出力インピーダンス可変回路、
１２２ 入出力インピーダンス可変回路、２００ 第２のデータ転送制御装置、
３０００ 電子機器、３００１ 第１の基板、３００２ 第２の基板、
３１００ 第１の機器部分、３２００ 第２の機器部分、３３００ 接続部分、
４０００ 電子機器、４１００ 第１の機器部分、４２００ 第２の機器部分、
４３００ 接続部分、５０００ 電子機器、５１００ 第１の機器部分、
５２００ 第２の機器部分、５３００ 接続部分、５４００ 接続部分
ＡＲ１ 第１の部分、ＡＲ２ 第２の部分、ＡＲ３ 配線部分、ＣＤ１ 第１の導体、
ＣＤ２ 第２の導体、ＣＤ３ 第３の導体、ＣＤ４ 第４の導体、
ＣＮ３ 第１の端子と接続するための接続部分、
ＣＮ４ 第２の端子と接続するための接続部分、ＤＲ１ 第１の方向、
ＤＳ１ 第１の差動信号線、ＤＳ２ 第２の差動信号線、ＤＳＰ 差動信号線ペア、
ＤＶ１ 第１のデバイス、ＤＶ２ 第２のデバイス、Ｈ 配線の厚さ、
Ｐ１ 第１の端子、Ｐ２ 第２の端子、ＰＳ１ 第１デバイス信号線、
ＰＳ２ 第２デバイス信号線、Ｓ１ 信号線、Ｔ 絶縁体の厚み、Ｗ 配線幅、
Ｚ１ 特性インピーダンス、Ｚ２ 特性インピーダンス

Claims (15)

  1. デバイスが実装されるフレキシブル基板であって、
    第１のデバイスが設けられている第１の部分と、
    第２のデバイスが設けられている第２の部分と、
    前記第１の部分と前記第２の部分の間の部分であって、前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が設けられている配線部分と、
    を含み、
    前記第１のデバイスは、少なくとも第１のデータ転送制御装置を含み、
    前記第２のデバイスは、少なくとも第２のデータ転送制御装置を含み、
    前記第１及び第２のデータ転送制御装置は、差動信号（Differential-Signals）を用いてデータ転送を行い、
    前記第１のデバイスと前記第２のデバイスとを接続するための前記配線部分に設けられる複数の配線が、前記差動信号を用いたデータ転送のための少なくとも１つの差動信号線ペアを含み、
    前記第１のデバイス及び前記第２のデバイスの少なくとも一方のデバイスは、
    前記差動信号線ペアの各々にそれぞれ接続され、前記差動信号線ペアの特性インピーダンスに応じて、前記少なくとも一方のデバイスの入出力インピーダンスを可変にする２つの入出力インピーダンス可変回路と、
    前記２つの入出力インピーダンス可変回路からの各々の出力に基づいて、電流−電圧変換する２つの電流電圧変換回路と、
    前記２つの電流電圧変換回路からの出力を比較する比較器と、
    を有し、
    前記２つの入出力インピーダンス可変回路の各々は、
    前記差動信号線ペアのうち対応する差動信号線に一端が接続された可変抵抗器と、
    ソースが前記可変抵抗器の他端に接続され、ドレインが前記電流電圧変換回路に接続されたＮ型トランジスタと、
    一端が前記可変抵抗器の前記他端に接続され、他端が前記Ｎ型トランジスタのゲートに接続されたインバータと、
    を含むことを特徴とするフレキシブル基板。
  2. 請求項１において、
    前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、
    前記配線部分は、前記配線部分の下層に前記第１の方向に沿って第１の導体が延在形成され、前記第１の導体の上層に前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に前記複数の配線が形成されることで構成されていることを特徴とするフレキシブル基板。
  3. 請求項２において、
    前記差動信号線ペアを構成する第１、第２の差動信号線の特性インピーダンスを決定づける特性インピーダンス決定パラメータが、前記第１及び第２の差動信号線の各々の配線幅、配線の厚さ、配線の長さ、前記絶縁体の厚み及び前記絶縁体の誘電率のパラメータを含み、
    前記第１及び第２の差動信号線の各々の特性インピーダンスと、前記第１のデバイス及び前記第２のデバイスの少なくとも一方の入出力インピーダンスとがインピーダンス整合するように、前記第１、第２の差動信号線の前記特性インピーダンス決定パラメータのうちの少なくとも一つが設定されていることを特徴とするフレキシブル基板。
  4. 請求項３において、
    前記複数の配線は、複数の前記差動信号線ペアを含み、
    前記複数の差動信号ペアは前記絶縁体上に形成され、
    前記絶縁体上において、前記複数の差動信号線ペアの各々の間には、第２の導体が前記第１の方向に沿って延在形成されていることを特徴とするフレキシブル基板。
  5. 請求項１において、
    前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、
    前記配線部分は、前記配線部分の下層に前記第１の方向に沿って第３の導体が延在形成され、前記第３の導体の上層に前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に第４の導体が延在形成され、前記絶縁体の中に前記複数の配線が形成されることで構成されていることを特徴とするフレキシブル基板。
  6. 請求項５において、
    前記差動信号線ペアを構成する第１、第２の差動信号線の特性インピーダンスを決定づける特性インピーダンス決定パラメータが、前記第１及び第２の差動信号線の各々の配線幅、配線の厚さ、配線の長さ、前記絶縁体の厚み及び前記絶縁体の誘電率のパラメータを含み、
    前記第１及び第２の差動信号線の各々の特性インピーダンスと、前記第１のデバイス及び前記第２のデバイスの少なくとも一方の入出力インピーダンスとがインピーダンス整合するように、前記第１、第２の差動信号線の前記特性インピーダンス決定パラメータのうちの少なくとも一つが設定されていることを特徴とするフレキシブル基板。
  7. 請求項１において、
    前記複数の配線は、複数の前記差動信号線ペアを含み、
    前記第１のデバイスと前記第２のデバイスとを接続する複数の配線が延在形成されている方向を第１の方向としたとき、
    前記複数の配線は、複数の前記差動信号線ペアを含み、
    前記配線部分は、前記第１の方向に沿って絶縁体が延在形成され、前記絶縁体上に前記複数の配線が形成され、
    前記絶縁体上において、前記複数の差動信号線ペアの各々の間には、第２の導体が前記第１の方向に沿って延在形成され、
    前記絶縁体の下方であって前記複数の配線が形成されていない側には、前記差動信号線ペアを構成する第１及び第２の差動信号線以外の複数の信号線が形成されていることを特徴とするフレキシブル基板。
  8. 請求項７において、
    前記複数の信号線の各々は、前記第２の導体の下方に配置されるように前記絶縁体に配線されていることを特徴とするフレキシブル基板。
  9. 請求項１乃至８のいずれかにおいて、
    前記２つの入出力インピーダンス可変回路の各々は、インピーダンス設定情報が書き込まれたインピーダンス設定レジスタを含み、
    前記２つの入出力インピーダンス可変回路の各々は、前記インピーダンス設定レジスタの前記インピーダンス設定情報に基づいて、前記少なくとも一方のデバイスの入出力インピーダンスを設定することを特徴とするフレキシブル基板。
  10. 請求項１乃至９のいずれかにおいて、
    前記第１のデバイス及び前記第２のデバイスの少なくとも一方のデバイスに、データ転送制御装置以外の他のデバイスが集積されていることを特徴とするフレキシブル基板。
  11. 請求項１乃至１０のいずれかにおいて、
    前記第１のデバイスに接続された第１デバイス信号線が接続される第１の端子と、
    前記第２のデバイスに接続された第２デバイス信号線が接続される第２の端子と、
    が設けられていることを特徴とするフレキシブル基板。
  12. 請求項１乃至１１のいずれかに記載されているフレキシブル基板を含み、
    前記フレキシブル基板の前記第１の部分が設けられる第１の機器部分と、
    前記フレキシブル基板の前記第２の部分が設けられる第２の機器部分と、
    を含むことを特徴とする電子機器。
  13. 請求項１２において、
    前記第１の機器部分と前記第２の機器部分とを接続する機器接続部分をさらに含み、
    前記機器接続部分には、前記フレキシブル基板の前記配線部分が設けられていることを特徴とする電子機器。
  14. 請求項１１に記載されているフレキシブル基板と、
    前記フレキシブル基板の前記第１の端子と接続される第１の基板と、
    前記フレキシブル基板の前記第２の端子と接続される第２の基板と、
    を含むことを特徴とする電子機器。
  15. 請求項１１に記載されているフレキシブル基板と、
    前記第１の端子と接続するための接続部分及び前記第２の端子と接続するための接続部分が設けられた基板と、
    を含むことを特徴とする電子機器。
JP2004070990A 2004-03-12 2004-03-12 フレキシブル基板及び電子機器 Expired - Fee Related JP3804665B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004070990A JP3804665B2 (ja) 2004-03-12 2004-03-12 フレキシブル基板及び電子機器
US11/077,392 US7456701B2 (en) 2004-03-12 2005-03-10 Flexible substrate and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004070990A JP3804665B2 (ja) 2004-03-12 2004-03-12 フレキシブル基板及び電子機器

Publications (2)

Publication Number Publication Date
JP2005260066A JP2005260066A (ja) 2005-09-22
JP3804665B2 true JP3804665B2 (ja) 2006-08-02

Family

ID=34918559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004070990A Expired - Fee Related JP3804665B2 (ja) 2004-03-12 2004-03-12 フレキシブル基板及び電子機器

Country Status (2)

Country Link
US (1) US7456701B2 (ja)
JP (1) JP3804665B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4241772B2 (ja) * 2005-07-20 2009-03-18 キヤノン株式会社 プリント回路板および差動信号伝送構造
US20080046132A1 (en) * 2006-08-18 2008-02-21 Nokia Corporation Control of heat dissipation
WO2008032150A2 (en) * 2006-09-15 2008-03-20 Nokia Corporation Simultaneous bidirectional cable interface
US7803017B2 (en) * 2006-09-15 2010-09-28 Nokia Corporation Simultaneous bidirectional cable interface
JP2008278366A (ja) * 2007-05-02 2008-11-13 Canon Inc 画像形成装置
JP4946740B2 (ja) * 2007-09-05 2012-06-06 セイコーエプソン株式会社 配線基板及び該配線基板を備える電気光学装置、並びに電子機器
JP5675699B2 (ja) * 2012-05-24 2015-02-25 シャープ株式会社 フレキシブル基板、表示モジュール、及び表示装置
US20160380326A1 (en) * 2015-06-26 2016-12-29 Stephen H. Hall Flexible circuit structures for high-bandwidth communication
WO2018018410A1 (zh) 2016-07-26 2018-02-01 北京小米移动软件有限公司 显示设备和应用于显示设备中的主板
JP6965767B2 (ja) * 2018-01-23 2021-11-10 株式会社デンソー 車載通信システム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373587A (ja) 1989-08-11 1991-03-28 Hitachi Ltd フレキシブルプリント配線基板
JP2975131B2 (ja) 1991-01-25 1999-11-10 松下電送システム株式会社 宛先指定方法
JP3448746B2 (ja) 1992-03-30 2003-09-22 日本酸素株式会社 ガスの充填方法及び装置
JP3493254B2 (ja) 1995-09-20 2004-02-03 株式会社日立製作所 携帯無線端末
JPH11186674A (ja) 1997-12-19 1999-07-09 Hitachi Ltd 伝送線路基板
US6318909B1 (en) * 1999-02-11 2001-11-20 Agilent Technologies, Inc. Integrated packaging system for optical communications devices that provides automatic alignment with optical fibers
NO311317B1 (no) * 1999-04-30 2001-11-12 Thin Film Electronics Asa Apparat omfattende elektroniske og/eller optoelektroniske kretser samt fremgangsmåte til å realisere og/eller integrerekretser av denne art i apparatet
JP4373531B2 (ja) 1999-06-18 2009-11-25 パナソニック株式会社 差動平衡信号伝送基板
WO2001028113A1 (fr) * 1999-10-13 2001-04-19 Hitachi, Ltd. Terminal de transmission, terminal de transmission automobile, et automobile
JP2002222578A (ja) 2001-01-26 2002-08-09 Nitto Denko Corp 中継フレキシブル配線回路基板
JP2002354053A (ja) 2001-05-22 2002-12-06 Canon Inc 信号伝送回路の構成方法および信号伝送ケーブル
JP2003124579A (ja) 2001-10-11 2003-04-25 Murata Mach Ltd プリント基板
US7304863B1 (en) * 2003-06-09 2007-12-04 Lattice Semiconductor Corporation Integrated circuit including external electronic components with low insertion loss
US7145413B2 (en) * 2003-06-10 2006-12-05 International Business Machines Corporation Programmable impedance matching circuit and method
US6879032B2 (en) * 2003-07-18 2005-04-12 Agilent Technologies, Inc. Folded flex circuit interconnect having a grid array interface
JP3835459B2 (ja) * 2004-03-09 2006-10-18 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US8650304B2 (en) * 2004-06-04 2014-02-11 Qualcomm Incorporated Determining a pre skew and post skew calibration data rate in a mobile display digital interface (MDDI) communication system

Also Published As

Publication number Publication date
US7456701B2 (en) 2008-11-25
US20050200413A1 (en) 2005-09-15
JP2005260066A (ja) 2005-09-22

Similar Documents

Publication Publication Date Title
US7456701B2 (en) Flexible substrate and electronic equipment
US8143966B2 (en) Coupling cancellation scheme
JP4960833B2 (ja) シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路
US6985009B2 (en) Signal transmitting system
JP4131234B2 (ja) マクロセル、集積回路装置、及び電子機器
JP5812103B2 (ja) デカップリング回路及び半導体集積回路
JP5087869B2 (ja) 基板の両面に実装可能な集積回路装置及び電子機器
CN218896315U (zh) 一种兼容不同接口切换的主板及终端设备
US10754807B2 (en) Circuit device, electronic device, and cable harness
JP5087961B2 (ja) 基板の両面に実装可能な集積回路装置及び電子機器
JP3438375B2 (ja) 信号伝送装置及び信号受信モジュール
CN116627872B (zh) 一种在fpga片内实现mipi接口的方法及电子设备
CN218734476U (zh) 一种显示接口的切换电路及终端设备
CN109743834B (zh) 一种优化usb链路阻抗的方法
CN116561035B (zh) Fpga与mipi双向通信的方法、装置及电子设备
TWI826675B (zh) 發送裝置及通訊系統
US20240172357A1 (en) Integrated circuit and signal transmission method
TWI518868B (zh) 積體電路
US6563338B2 (en) Control circuit and chipset on motherboard for saving terminal resistors and method for realizing the same
WO2022141539A1 (zh) 一种接收器、芯片及电子设备
KR100980404B1 (ko) Ｐｃｂ 장치
KR20040080901A (ko) 통신 모듈 및 트랜시버 집적회로
TW202218494A (zh) 分離式印刷電路板組件
TWI593323B (zh) 電路佈局方法以及兩層式印刷電路板
JP2013108786A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20051216

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20060112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060324

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060501

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees