TWI826675B - 發送裝置及通訊系統 - Google Patents

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Abstract

本揭示之發送裝置具備：第1至第3串列器，其等可分別產生第1至第3串列信號；第1輸出部，其可設定第1輸出端子之電壓；第1輸出控制電路，其可基於第1串列信號及第2串列信號，控制第1輸出部之動作；第2輸出部，其可設定第2輸出端子之電壓；第2輸出控制電路，其可基於第3串列信號及第1串列信號，控制第2輸出部之動作；第3輸出部，其可設定第3輸出端子之電壓；及第3輸出控制電路，其可基於第2串列信號及第3串列信號，控制第3輸出部之動作。第1至第3串列器依序配置於半導體基板上，第1至第3輸出控制電路依序配置於半導體基板上。

Description

發送裝置及通訊系統
本揭示係關於一種發送信號之發送裝置、及具備此種發送裝置之通訊系統。
隨著近年電子機器之高功能化及多功能化，電子機器中搭載有半導體晶片、感測器、顯示器件等各種器件。於該等器件間，進行較多之資料之互換，該資料量根據電子機器之高功能化及多功能化而變多。因此，經常使用例如能以數Gbps收發資料之高速介面進行資料之互換。
對於進一步提高傳輸容量之方法，揭示有各種技術。例如，於專利文獻1、2中，揭示有使用具有3種電壓位準之3個信號進行資料互換之通訊系統。 [先前專利文獻] [專利文獻]
[專利文獻1]日本專利特表2011-517159號公報 [專利文獻2]日本專利特表2010-520715號公報
此種高速介面中，期待符號率之進一步提高。
期望提供可提高符號率之發送裝置及通訊系統。
本揭示之一實施形態之發送裝置具備：第1串列器、第2串列器、第3串列器、第1輸出部、第1輸出控制電路、第2輸出部、第2輸出控制電路、第3輸出部、及第3輸出控制電路。第1串列器構成為可產生第1串列信號。第2串列器構成為可產生第2串列信號。第3串列器構成為可產生第3串列信號。第1輸出部構成為可將第1輸出端子之電壓設定為第1電壓、第2電壓及第1電壓與第2電壓間之第3電壓中之任一者。第1輸出控制電路構成為可基於第1串列信號及第2串列信號，控制第1輸出部之動作。第2輸出部構成為可將第2輸出端子之電壓設定為第1電壓、第2電壓及第3電壓中之任一者。第2輸出控制電路構成為可基於第3串列信號及第1串列信號，控制第2輸出部之動作。第3輸出部構成為可將第3輸出端子之電壓設定為第1電壓、第2電壓及第3電壓中之任一者。第3輸出控制電路構成為可基於第2串列信號及第3串列信號，控制第3輸出部之動作。第1串列器、第2串列器及第3串列器依序配置於半導體基板上，第1輸出控制電路、第2輸出控制電路及第3輸出控制電路依序配置於半導體基板上。
本揭示之一實施形態之通訊系統係具備上述發送裝置者。
本揭示之一實施形態之發送裝置及通訊系統中，第1串列器、第2串列器及第3串列器依序配置於半導體基板上，且第1輸出控制電路、第2輸出控制電路及第3輸出控制電路依序配置於半導體基板上。藉由第1串列器產生第1串列信號，藉由第2串列器產生第2串列信號，藉由第3串列器產生第3串列信號。藉由第1輸出控制電路，基於第1串列信號及第2串列信號，控制第1輸出部之動作。藉由第2輸出控制電路，基於第3串列信號及第1串列信號，控制第2輸出部之動作。且，藉由第3輸出控制電路，基於第2串列信號及第3串列信號，控制第3輸出部之動作。
以下，參照圖式，針對本揭示之實施形態詳細地說明。另，說明按以下順序進行。 1.第1實施形態 2.第2實施形態 3.適用例
＜1.第1實施形態＞ [構成例] 圖1係顯示第1實施形態之發送裝置(發送裝置1)之一構成例者。發送裝置1構成為可實現複數個介面。另，由於本揭示之實施形態之通訊系統藉由本實施形態而具體化，故一併進行說明。
發送裝置1構成為藉由進行特定之處理，產生6個信號SIG1～SIG6，將該等信號SIG1～SIG6經由傳輸線路201～206發送至接收裝置(未圖示)。該例中，傳輸線路201～206之特性阻抗為50[Ω]。發送裝置1以對應於模式控制信號MSEL之動作模式M動作。發送裝置1具有2個動作模式M1、M2。
動作模式M1係藉由差動信號對接收裝置發送資料之模式(差動模式)。該動作模式M1中，發送裝置1將信號SIG1、SIG2作為差動信號發送，將信號SIG3、SIG4作為差動信號發送，將信號SIG5、SIG6作為差動信號發送。
動作模式M2係藉由3相信號對接收裝置發送資料之模式(3相模式)。該動作模式M2中，發送裝置1將信號SIG1～SIG3作為3相信號發送，將信號SIG4～SIG6作為3相信號發送。構成3相信號之信號各者係可取3種電壓位準(高位準電壓VH、中位準電壓VM及低位準電壓VL)之信號，該等3種信號之電壓位準以互不相同之方式設定。
圖2係顯示構成3相信號之3個信號SIG1、SIG2、SIG3之電壓者。發送裝置1使用3個信號SIG1、SIG2、SIG3，發送6個符號“+x”、“－x”、“+y”、“－y”、“+z”、“－z”。例如，發送符號“+x”之情形時，發送裝置1將信號SIG1設為高位準電壓VH，將信號SIG2設為低位準電壓VL，將信號SIG3設為中位準電壓VM。發送符號“－x”之情形時，發送裝置1將信號SIG1設為低位準電壓VL，將信號SIG2設為高位準電壓VH，將信號SIG3設為中位準電壓VM。發送符號“+y”之情形時，發送裝置1將信號SIG1設為中位準電壓VM，將信號SIG2設為高位準電壓VH，將信號SIG3設為低位準電壓VL。發送符號“－y”之情形時，發送裝置1將信號SIG1設為中位準電壓VM，將信號SIG2設為低位準電壓VL，將信號SIG3設為高位準電壓VH。發送符號“+z”之情形時，發送裝置1將信號SIG1設為低位準電壓VL，將信號SIG2設為中位準電壓VM，將信號SIG3設為高位準電壓VH。發送符號“－z”之情形時，發送裝置1將信號SIG1設為高位準電壓VH，將信號SIG2設為中位準電壓VM，將信號SIG3設為低位準電壓VL。另，該例中，已列舉信號SIG1、SIG2、SIG3為例進行說明，但關於信號SIG4、SIG5、SIG6亦同樣。發送裝置1產生此種信號SIG1～SIG3，並發送產生之信號SIG1～SIG3。同樣地，發送裝置1產生信號SIG4～SIG6，並發送產生之信號SIG4～SIG6。
發送裝置1如圖1所示，具備處理部10與發送部20。
處理部10構成為藉由進行特定之處理，產生6組並列信號DATA1～DATA6。並列信號DATA1～DATA6之各者於該例中為最大具有8位元之位元寬之信號。即，發送裝置1可對應於複數個應用程式，處理部10根據應用程式，分別產生例如4位元之位元寬之並列信號DATA1～DATA6、5位元之位元寬之並列信號DATA1～DATA6、6位元之位元寬之並列信號DATA1～DATA6、7位元之位元寬之並列信號DATA1～DATA6、及8位元之位元寬之並列信號DATA1～DATA6中之任一者。另，該例中，並列信號DATA1～DATA6之各者最大具有8位元之位元寬，但並非限定於此者，亦可進而具有9位元以上之位元寬。
處理部10具有處理電路11與替換電路12、13。
處理電路11構成為藉由進行特定之處理，產生6組並列信號DT1～DT6。並列信號DT1～DT6之各者與6組並列信號DATA1～DATA6之各者同樣地，於該例中為最大具有8位元之位元寬之信號。處理部10將處理電路11產生之並列信號DT1～DT6中之並列信號DT1作為並列信號DATA1輸出，且將並列信號DT4作為並列信號DATA4輸出。
替換電路12構成為基於模式控制信號MSEL，相互替換並列信號DT2及並列信號DT3。具體而言，替換電路12於動作模式M為動作模式M1(差動模式)之情形時，不相互替換並列信號DT2及並列信號DT3，而直接輸出並列信號DT2及並列信號DT3。藉此，處理部10將並列信號DT2作為並列信號DATA2輸出，且將並列信號DT3作為並列信號DATA3輸出。又，替換電路12於動作模式M為動作模式M2(3相模式)之情形時，相互替換並列信號DT2及並列信號DT3。藉此，處理部10將並列信號DT3作為並列信號DATA2輸出，且將並列信號DT2作為並列信號DATA3輸出。
替換電路13與替換電路12同樣地，構成為基於模式控制信號MSEL，相互替換並列信號DT5及並列信號DT6。具體而言，替換電路13於動作模式M為動作模式M1(差動模式)之情形時，不相互替換並列信號DT5及並列信號DT6，而直接輸出並列信號DT5及並列信號DT6。藉此，處理部10將並列信號DT5作為並列信號DATA5輸出，且將並列信號DT6作為並列信號DATA6輸出。又，替換電路13於動作模式M為動作模式M2(3相模式)之情形時，彼此替換並列信號DT5及並列信號DT6。藉此，處理部10將並列信號DT6作為並列信號DATA5輸出，且將並列信號DT5作為並列信號DATA6輸出。
發送部20構成為基於並列信號DATA1～DATA6及模式控制信號MSEL，產生信號SIG1～SIG6，並將該等信號SIG1～SIG6分別自輸出端子Tout1～Tout6輸出。
圖3係顯示發送部20之一構成例者。發送部20具有：串列器SER1～SER6、分配電路21～26、正反器(F/F)31、32、鎖存器(LA)33、選擇器34、35、正反器(F/F)41、42、鎖存器(LA)43、選擇器44、45、正反器(F/F)51、52、鎖存器(LA)53、選擇器54、55、產生電路61～66、正反器(F/F)部71～76、輸出部DRV1～DRV6、及控制部29。另，連接該等區塊之信號可為例如差動信號，亦可為單相信號。
串列器SER1構成為基於時脈信號CLK，將並列信號DATA1串列化，產生串列信號S1。對串列器SER1，根據應用程式，供給最大8位元之位元寬之並列信號DATA1。串列器SER1於並列信號DATA1為4位元之位元寬之信號之情形時，將該4位元之位元寬之並列信號DATA1串列化，於並列信號DATA1為5位元之位元寬之信號之情形時，將該5位元之位元寬之並列信號DATA1串列化，於並列信號DATA1為6位元之位元寬之信號之情形時，將該6位元之位元寬之並列信號DATA1串列化，於並列信號DATA1為7位元之位元寬之信號之情形時，將該7位元之位元寬之並列信號DATA1串列化，於並列信號DATA1為8位元之位元寬之信號之情形時，將該8位元之位元寬之並列信號DATA1串列化。同樣地，串列器SER2構成為基於時脈信號CLK，將並列信號DATA2串列化，產生串列信號S2。串列器SER3構成為基於時脈信號CLK，將並列信號DATA3串列化，產生串列信號S3。串列器SER4構成為基於時脈信號CLK，將並列信號DATA4串列化，產生串列信號S4。串列器SER5構成為基於時脈信號CLK，將並列信號DATA5串列化，產生串列信號S5。串列器SER6構成為基於時脈信號CLK，將並列信號DATA6串列化，產生串列信號S6。另，該例中，並列信號DATA1～DATA6之各者具有最大8位元之位元寬，但並非限定於此者，亦可進而具有9位元以上之位元寬。
分配電路21構成為基於控制信號MSW，將自串列器SER1輸出之串列信號S1選擇性供給於產生電路61、62或正反器31。控制信號MSW於動作模式M1(差動模式)中設定為低位準(“0”)，於動作模式M2(3相模式)中設定為高位準(“1”)。分配電路21於控制信號MSW為高位準(“1”)之情形時，將串列信號S1供給於產生電路61及產生電路62，於控制信號MSW為低位準(“0”)之情形時，將串列信號S1供給於正反器31。同樣地，分配電路22構成為基於控制信號MSW，將自串列器SER2輸出之串列信號S2選擇性供給於產生電路61、63或正反器32。分配電路23構成為基於控制信號MSW，將自串列器SER3輸出之串列信號S3選擇性供給於產生電路62、63或正反器41。分配電路24構成為基於控制信號MSW，將自串列器SER4輸出之串列信號S4選擇性供給於產生電路64、65或正反器42。分配電路25構成為基於控制信號MSW，將自串列器SER5輸出之串列信號S5選擇性供給於產生電路64、66或正反器51。分配電路26構成為基於控制信號MSW，將自串列器SER6輸出之串列信號S6選擇性供給於產生電路65、66或正反器52。
圖4係顯示分配電路21之一構成例者。另，關於分配電路22～26亦同樣。分配電路21具有反相器81與邏輯積(AND)電路82～84。反相器81構成為輸出將控制信號MSW反轉之信號。邏輯積電路82構成為輸出表示串列信號S1及控制信號MSW之邏輯積之信號。邏輯積電路83構成為輸出表示串列信號S1及控制信號MSW之邏輯積之信號。邏輯積電路84構成為輸出表示串列信號S1及反相器81之輸出信號之邏輯積之信號。
藉由該構成，於控制信號MSW為高位準(“1”)之情形時，分配電路21之邏輯積電路82將串列信號S1供給於產生電路61，邏輯積電路83將串列信號S1供給於產生電路62，邏輯積電路84將低位準信號供給於正反器31。又，分配電路21於控制信號MSW為低位準(“0”)之情形時，分配電路21之邏輯積電路84將串列信號S1供給於正反器31，邏輯積電路82將低位準信號供給於產生電路61，邏輯積電路83將低位準信號供給於產生電路62。
正反器31(圖3)構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路21之輸出信號(串列信號S1)，將取樣出之信號作為信號P31輸出，且將該信號P31之反轉信號作為信號N31輸出。
正反器32構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路22之輸出信號(串列信號S2)，並輸出取樣出之信號。鎖存器33構成為於動作模式M1中，基於時脈信號CLK，鎖存正反器32之輸出信號，將鎖存之信號作為信號P33輸出，且將該信號P33之反轉信號作為信號N33輸出。
選擇器34構成為於動作模式M1中，基於控制信號SEL，選擇信號P31、P33中之一者，並將選擇之信號作為信號S34輸出。具體而言，選擇器34將信號P31、P33中之被選擇之信號作為信號P34輸出，且將該信號P34之反轉信號作為信號N34輸出。選擇器35構成為於動作模式M1中，基於控制信號SEL，選擇信號N31、N33中之一者，並將選擇之信號作為信號S35輸出。具體而言，選擇器35將信號N31、N33中之被選擇之信號作為信號P35輸出，且將該信號P35之反轉信號作為信號N35輸出。
正反器41構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路23之輸出信號(串列信號S3)，並將取樣出之信號作為信號P41輸出，且將該信號P41之反轉信號作為信號N41輸出。
正反器42構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路23之輸出信號(串列信號S4)，並輸出取樣出之信號。鎖存器43構成為於動作模式M1中，基於時脈信號CLK，鎖存正反器42之輸出信號，將鎖存之信號作為信號P43輸出，且將該信號P43之反轉信號作為信號N43輸出。
選擇器44構成為於動作模式M1中，基於控制信號SEL，選擇信號P41、P43中之一者，將選擇之信號作為信號S44輸出。具體而言，選擇器44將信號N41、P43中之被選擇之信號作為信號P44輸出，且將該信號P44之反轉信號作為信號N44輸出。選擇器45構成為於動作模式M1中，基於控制信號SEL，選擇信號N41、N43中之一者，將選擇之信號作為信號S45輸出。具體而言，選擇器45將信號N41、N43中之被選擇之信號作為信號P45輸出，且將該信號P45之反轉信號作為信號N45輸出。
正反器51構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路25之輸出信號(串列信號S5)，將取樣出之信號作為信號P51輸出，且將該信號P51之反轉信號作為信號N51輸出。
正反器52構成為於動作模式M1中，基於時脈信號CLK，取樣分配電路26之輸出信號(串列信號S6)，並輸出取樣出之信號。鎖存器53構成為於動作模式M1中，基於時脈信號CLK，鎖存正反器52之輸出信號，將鎖存之信號作為信號P53輸出，且將該信號P53之反轉信號作為信號N53輸出。
選擇器54構成為於動作模式M1中，基於控制信號SEL，選擇信號P51、P53中之一者，並將選擇之信號作為信號S54輸出。具體而言，選擇器54將信號P51、P53中之被選擇之信號作為信號P54輸出，且將該信號P54之反轉信號作為信號N54輸出。選擇器55構成為於動作模式M1中，基於控制信號SEL，選擇信號N51、N53中之一者，並將選擇之信號作為信號S55輸出。具體而言，選擇器55將信號N51、N53中之被選擇之信號作為信號P55輸出，且將該信號P55之反轉信號作為信號N55輸出。
產生電路61構成為於動作模式M2中，基於分配電路21之輸出信號(串列信號S1)及分配電路22之輸出信號(串列信號S2)，產生4個信號。產生電路61之輸入端子A1連接於分配電路21，輸入端子A2連接於分配電路22。正反器部71構成為基於時脈信號CLK，取樣自產生電路61輸出之4個信號，並輸出包含取樣出之4個信號之信號S71。
產生電路62構成為於動作模式M2中，基於分配電路23之輸出信號(串列信號S3)及分配電路21之輸出信號(串列信號S1)，產生4個信號。產生電路62之輸入端子A1連接於分配電路23，輸入端子A2連接於分配電路21。正反器部72構成為基於時脈信號CLK，取樣自產生電路62輸出之4個信號，並輸出包含取樣出之4個信號之信號S72。
產生電路63構成為於動作模式M2中，基於分配電路22之輸出信號(串列信號S2)及分配電路23之輸出信號(串列信號S3)，產生4個信號。產生電路63之輸入端子A1連接於分配電路22，輸入端子A2連接於分配電路23。正反器部73構成為基於時脈信號CLK，取樣自產生電路63輸出之4個信號，並輸出包含取樣出之4個信號之信號S73。
產生電路64構成為於動作模式M2中，基於分配電路24之輸出信號(串列信號S4)及分配電路25之輸出信號(串列信號S5)，產生4個信號。產生電路64之輸入端子A1連接於分配電路24，輸入端子A2連接於分配電路25。正反器部74構成為基於時脈信號CLK，取樣自產生電路64輸出之4個信號，並輸出包含取樣出之4個信號之信號S74。
產生電路65構成為於動作模式M2中，基於分配電路26之輸出信號(串列信號S6)及分配電路24之輸出信號(串列信號S4)，產生4個信號。產生電路65之輸入端子A1連接於分配電路26，輸入端子A2連接於分配電路24。正反器部75構成為基於時脈信號CLK，取樣自產生電路65輸出之4個信號，並輸出包含取樣出之4個信號之信號S75。
產生電路66構成為於動作模式M2中，基於分配電路25之輸出信號(串列信號S5)及分配電路26之輸出信號(串列信號S6)，產生4個信號。產生電路66之輸入端子A1連接於分配電路25，輸入端子A2連接於分配電路26。正反器部76構成為基於時脈信號CLK，取樣自產生電路66輸出之4個信號，並輸出包含取樣出之4個信號之信號S76。
圖5係顯示產生電路61及正反器部71之一構成例者。另，關於產生電路62～66及正反器部72～76亦同樣。
產生電路61具有：否定邏輯積(NAND)電路85、否定邏輯積電路86、介面87、否定邏輯積電路88及介面89。否定邏輯積電路85之第1輸入端子連接於產生電路61之輸入端子A1，第2輸入端子連接於產生電路61之輸入端子A2，輸出端子連接於否定邏輯積電路86之第2輸入端子及否定邏輯積電路88之第1輸入端子。否定邏輯積電路86之第1輸入端子連接於產生電路61之輸入端子A1，第2輸入端子連接於否定邏輯積電路85之輸出端子，輸出端子連接於介面87之輸入端子及正反器部71。反相器87之輸入端子連接於否定邏輯積電路86之輸出端子，輸出端子連接於正反器部71。否定邏輯積電路88之第1輸入端子連接於否定邏輯積電路85之輸出端子，第2輸入端子連接於產生電路61之輸入端子A2，輸出端子連接於正反器部71及反相器89之輸入端子。反相器89之輸入端子連接於否定邏輯積電路88之輸出端子，輸出端子連接於正反器部71。
正反器部71具有4個正反器91～94。正反器91構成為基於時脈信號CLK，取樣反相器87之輸出信號，並輸出取樣出之信號。正反器92構成為基於時脈信號CLK，取樣否定邏輯積電路86之輸出信號，並輸出取樣出之信號。正反器93構成為基於時脈信號CLK，取樣否定邏輯積電路88之輸出信號，並輸出取樣出之信號。正反器94構成為基於時脈信號CLK，取樣反相器89之輸出信號，並輸出取樣出之信號。正反器部71自輸出端子T1輸出正反器91之輸出信號，自輸出端子T2輸出正反器92之輸出信號，自輸出端子T3輸出正反器93之輸出信號，自輸出端子T4輸出正反器94之輸出信號。
圖6係顯示產生電路61及正反器部71之一動作例者。信號SA1、SA2係產生電路61之輸入端子A1、A2中之輸入信號。信號ST1、ST2、ST3、ST4係正反器部71之輸出端子T1、T2、T3、T4中之輸出信號。信號SA1、SA2為“0、0”或“1、1”之情形時，信號ST1、ST2、ST3、ST4變為“0、1、1、0”。又，信號SA1、SA2為“0、1”之情形時，信號ST1、ST2、ST3、ST4變為“0、1、0、1”。又，信號SA1、SA2為“1、0”之情形時，信號ST1、ST2、ST3、ST4變為“1、0、1、0”。
輸出部DRV1(圖3)構成為基於自正反器部71輸出之信號S71、及自選擇器34輸出之信號S34，設定輸出端子Tout1之電壓。輸出部DRV2構成為基於自正反器部72輸出之信號S72、及自選擇器35輸出之信號S35，設定輸出端子Tout2之電壓。輸出部DRV3構成為基於自正反器部73輸出之信號S73、及自選擇器44輸出之信號S44，設定輸出端子Tout3之電壓。輸出部DRV4構成為基於自正反器部74輸出之信號S74、及自選擇器45輸出之信號S45，設定輸出端子Tout4之電壓。輸出部DRV5構成為基於自正反器部75輸出之信號S75、及自選擇器54輸出之信號S54，設定輸出端子Tout5之電壓。輸出部DRV6構成為基於自正反器部76輸出之信號S76、及自選擇器55輸出之信號S55，設定輸出端子Tout6之電壓。
如圖5所示，輸出部DRV1具有：選擇器101～104、電晶體111、114、115、118、及電阻元件112、113、116、117。電晶體111、114、115、118為N型MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體。
選擇器101構成為基於控制信號MSW，選擇正反器91之輸出信號及信號P34中之一者，並輸出選擇之信號。具體而言，選擇器101於控制信號MSW為高位準(“1”)之情形時，選擇正反器91之輸出信號，於控制信號MSW為低位準(“0”)之情形時，選擇信號P34。同樣地，選擇器102構成為基於控制信號MSW，選擇正反器92之輸出信號及信號N34中之一者，並輸出選擇之信號。選擇器103構成為基於控制信號MSW，選擇正反器93之輸出信號及信號P34中之一者，並輸出選擇之信號。選擇器104構成為基於控制信號MSW，選擇正反器94之輸出信號及信號N34中之一者，並輸出選擇之信號。
對電晶體111之閘極供給選擇器101之輸出信號，對汲極供給電壓V1，源極連接於電阻元件112之一端。電阻元件112之一端連接於電晶體111之源極，另一端連接於電阻元件113之一端及輸出端子Tout1。電阻元件113之一端連接於電阻元件112之另一端及輸出端子Tout1，另一端連接於電晶體114之汲極。對電晶體114之閘極供給選擇器102之輸出信號，汲極連接於電阻元件113之另一端，源極接地。電晶體111之接通電阻之電阻值及電阻元件112之電阻值之合計值設定為約100Ω。同樣地，電晶體114之接通電阻之電阻值及電阻元件113之電阻值之合計值設定為約100Ω。
對電晶體115之閘極供給選擇器103之輸出信號，對汲極供給電壓V1，源極連接於電阻元件116之一端。電阻元件116之一端連接於電晶體115之源極，另一端連接於電阻元件117之一端及輸出端子Tout1。電阻元件117之一端連接於電阻元件116之另一端及輸出端子Tout1，另一端連接於電晶體118之汲極。對電晶體118之閘極供給選擇器104之輸出信號，汲極連接於電阻元件117之另一端，源極接地。電晶體115之接通電阻之電阻值及電阻元件116之電阻值之合計值設定為約100Ω。同樣地，電晶體118之接通電阻之電阻值及電阻元件117之電阻值之合計值設定為約100Ω。
以上，已列舉輸出部DRV1為例進行說明，但關於輸出部DRV2～DRV6亦同樣。
於動作模式M1(差動模式)中，控制信號MSW設定為低位準(“0”)。藉此，於圖3中，分配電路21將串列信號S1供給於正反器31，分配電路22將串列信號S2供給於正反器32，分配電路23將串列信號S3供給於正反器41，分配電路24將串列信號S4供給於正反器42，分配電路25將串列信號S5供給於正反器51，分配電路26將串列信號S6供給於正反器52。其結果，選擇器34輸出信號S34(信號P34、N34)，選擇器35輸出信號S35(信號P35、N35)，選擇器44輸出信號S44(信號P44、N44)，選擇器45輸出信號S45(信號P45、N45)，選擇器54輸出信號S54(信號P54、N54)，選擇器55輸出信號S55(信號P55、N55)。由於控制信號MSW為低位準(“0”)，故例如輸出部DRV1(圖5)中，選擇器101、103選擇自選擇器34輸出之信號P34，選擇器102、104選擇自選擇器34輸出之信號N34。信號P34為高位準，信號N34為低位準之情形時，電晶體111、115變為接通狀態，電晶體114、118變為斷開狀態。藉此，輸出端子Tout1之電壓設定為高位準電壓VH，輸出部DRV1之輸出阻抗變為約50 Ω。又，信號P34為低位準，信號N34為高位準之情形時，電晶體114、118變為接通狀態，電晶體111、115變為斷開狀態。藉此，輸出端子Tout1之電壓設定為低位準電壓VL，輸出部DRV1之輸出阻抗變為約50 Ω。關於輸出部DRV2～DRV6亦同樣。
又，於動作模式M2(3相模式)中，控制信號MSW設定為高位準(“1”)。藉此，於圖3中，分配電路21將串列信號S1供給於產生電路61、62，分配電路22將串列信號S2供給於產生電路61、63，分配電路23將串列信號S3供給於產生電路62、63，分配電路24將串列信號S4供給於產生電路64、65，分配電路25將串列信號S5供給於產生電路64、66，分配電路26將串列信號S6供給於產生電路65、66。其結果，正反器部71～76分別輸出信號S71～S76。由於控制信號MSW為低位準(“0”)，故例如輸出部DRV1(圖5)中，選擇器101～104選擇自正反器部71輸出之信號。如圖6所示，信號S71所含之4個信號ST1～ST4為“1、0、1、0”之情形時，電晶體111、115變為接通狀態，電晶體114、118變為斷開狀態。藉此，輸出端子Tout1之電壓設定為高位準電壓VH，輸出部DRV1之輸出阻抗變為約50 Ω。信號ST1～ST4為“0、1、0、1”之情形時，電晶體114、118變為接通狀態，電晶體111、115變為斷開狀態。藉此，輸出端子Tout1之電壓設定為低位準電壓VL，輸出部DRV1之輸出阻抗變為約50 Ω。又，信號ST1～ST4為“0、1、1、0”之情形時，電晶體114、115變為接通狀態，電晶體111、118變為斷開狀態。藉此，輸出端子Tout1之電壓設定為中位準電壓VM，輸出部DRV1之輸出阻抗變成為約50 Ω。關於輸出部DRV2～DRV6亦同樣。
圖7係顯示動作模式M2(3相模式)中之基於串列信號S1～S3之動作之一例者。關於串列信號S4～S6亦同樣。以串列信號S1、S2、S3為“1、0、0”之情形為例詳細地進行說明。
如圖3所示，由於對產生電路61之輸入端子A1輸入串列信號S1，對輸入端子A2輸入串列信號S2，故產生電路61中之信號SA1、SA2變為“1、0”。該情形時，如圖6所示，由於信號ST1、ST2、ST3、ST4變為“1、0、1、0”，故如圖7所示，信號SIG1之電壓變為高位準電壓VH。
又，如圖3所示，由於對產生電路62之輸入端子A1輸入串列信號S3，對輸入端子A2輸入串列信號S1，故產生電路62中之信號SA1、SA2變為“0、1”。該情形時，如圖6所示，由於信號ST1、ST2、ST3、ST4變為“0、1、0、1”，故如圖7所示，信號SIG2之電壓變為低位準電壓VL。
又，如圖3所示，由於對產生電路63之輸入端子A1輸入串列信號S2，對輸入端子A2輸入串列信號S3，故產生電路63中之信號SA1、SA2變為“0、0”。該情形時，如圖6所示，由於信號ST1、ST2、ST3、ST4變為“0、1、1、0”，故如圖7所示，信號SIG3之電壓變為中位準電壓VM。
如此，串列信號S1、S2、S3為“1、0、0”之情形時，信號SIG1之電壓變為高位準電壓VH，信號SIG2之電壓變為低位準電壓VL，信號SIG3之電壓變為中位準電壓VM。因此，發送部20如圖2、7所示，發送符號“+x”。
同樣地，發送部20於串列信號S1、S2、S3為“0、1、1”之情形時，發送符號“－x”，於串列信號S1、S2、S3為“0、0、1”之情形時，發送符號“+y”，於串列信號S1、S2、S3為“1、1、0”之情形時，發送符號“－y”，於串列信號S1、S2、S3為“0、1、0”之情形時，發送符號“+z”，於串列信號S1、S2、S3為“1、0、1”之情形時，發送符號“－z”。
控制部29(圖3)構成為基於模式控制信號MSEL，選擇2個動作模式M1、M2中之一者，控制發送部20，使發送部20以其選擇之動作模式動作。模式控制信號MSEL例如自發送裝置1之外部供給。控制部29基於該模式控制信號MSEL，選擇該等2個動作模式M1、M2中之一者。控制部29根據選擇之動作模式，產生時脈信號CLK、控制信號MSW、SEL。控制部29於動作模式M為動作模式M1之情形時，將控制信號MSW設為低位準(“0”)，於動作模式M為動作模式M2之情形時，將控制信號MSW設為高位準(“1”)。又，控制部29根據選擇之動作模式，產生輸出部DRV1～DRV6中所用之電壓V1。動作模式M1中之電壓V1及動作模式M2中之電壓V1可相同，亦可互不相同。
(關於通訊系統) 圖8係顯示發送裝置1以動作模式M1(差動模式)動作之情形之通訊系統4之一構成例者。通訊系統4具備發送裝置1與接收裝置210。接收裝置210具有輸入部211～213。動作模式M1中，輸出部DRV1、DRV2將信號SIG1、SIG2作為差動信號發送，輸入部211接收該等信號SIG1、SIG2。同樣地，輸出部DRV3、DRV4將信號SIG3、SIG4作為差動信號發送，輸入部212接收該等信號SIG3、SIG4。輸出部DRV5、DRV6將信號SIG5、SIG6作為差動信號發送，輸入部213接收該等信號SIG5、SIG6。另，該例中，於1個接收裝置210設置3個輸入部211～213，對該接收裝置210發送資料，但並非限定於此者，亦可取代其，而於例如3個接收裝置分別各設置1個輸入部，並對該等3個接收裝置發送資料。
圖9係顯示輸入部211之一構成例者。另，於以下，以輸入部211為例進行說明，但關於輸入部212、213亦同樣。輸入部211具有電阻元件216與放大器217。電阻元件216係作為通訊系統4之終端電阻發揮功能者，電阻值於該例中為100[Ω]左右。電阻元件216之一端連接於輸入端子Tin11，另一端連接於輸入端子Tin12。放大器217構成為根據正輸入端子中之信號與負輸入端子中之信號之差量，輸出“1”或“0”。放大器217之正輸入端子連接於電阻元件216之一端及輸入端子Tin11，負輸入端子連接於電阻元件216之另一端及輸入端子Tin12。
藉此，通訊系統4中，可藉由差動信號收發資料。
圖10係顯示發送裝置1以動作模式M2(3相模式)動作之通訊系統5之一構成例者。通訊系統5具備發送裝置1與接收裝置220。接收裝置220具有輸入部221、222。該模式中，輸出部DRV1～DRV3將信號SIG1～SIG3作為3相信號發送，輸入部221接收該等信號SIG1～SIG3。同樣地，輸出部DRV4～DRV6將信號SIG4～SIG6作為3相信號發送，輸入部222接收該等信號SIG4～SIG6。
圖11係顯示輸入部221之一構成例者。另，於以下，以輸入部221為例進行說明，但關於輸入部222亦同樣。輸入部221具有電阻元件224～226、及放大器227～229。電阻元件224～226係作為通訊系統5之終端電阻發揮功能者，電阻值於該例中為50[Ω]左右。電阻元件224之一端連接於輸入端子Tin21，另一端連接於電阻元件225、226之另一端。電阻元件225之一端連接於輸入端子Tin22，另一端連接於電阻元件224、226之另一端。電阻元件226之一端連接於輸入端子Tin23，另一端連接於電阻元件224、226之另一端。放大器227之正輸入端子連接於放大器229之負輸入端子、電阻元件226之一端及輸入端子Tin21，負輸入端子連接於放大器228之正輸入端子、電阻元件225之一端及輸入端子Tin22。放大器228之正輸入端子連接於放大器227之負輸入端子、電阻元件225之一端及輸入端子Tin22，負輸入端子連接於放大器229之正輸入端子、電阻元件226之一端及輸入端子Tin23。放大器229之正輸入端子連接於放大器228之負輸入端子、電阻元件226之一端及輸入端子Tin23，負輸入端子連接於放大器227之正輸入端子、電阻元件224之一端及輸入端子Tin21。
圖12係顯示輸入部221之一動作例者。該例中，輸入部221接收符號“+x”。即，信號SIG1之電壓為高位準電壓VH，信號SIG2之電壓為低位準電壓VL，信號SIG3之電壓為中位準電壓VM。該情形時，電流Iin依序於輸入端子Tin21、電阻元件224、電阻元件225、輸入端子Tin22中流動。且，對放大器227之正輸入端子供給高位準電壓VH，且對負輸入端子供給低位準電壓VL，放大器227輸出“1”。又，對放大器228之正輸入端子供給低位準電壓VL，且對負輸入端子供給中位準電壓VM，放大器228輸出“0”。又，對放大器229之正輸入端子供給中位準電壓VM，且對負輸入端子供給高位準電壓VH，放大器227輸出“0”。如此，放大器227、228、229之輸出信號變為“1、0、0”。
圖13係顯示輸入部221之一動作例者。如上所述，輸入部221接收符號“+x”之情形時，放大器227、228、229之輸出信號變為“1、0、0”。同樣地，輸入部221接收符號“－x”之情形時，放大器227、228、229之輸出信號變為“1、1、1”，輸入部221接收符號“+y”之情形時，放大器227、228、229之輸出信號變為“0、1、0”，輸入部221接收符號“－y”之情形時，放大器227、228、229之輸出信號變為“1、0、1”，輸入部221接收符號“+z”之情形時，放大器227、228、229之輸出信號變為“0、0、1”，輸入部221接收符號“－z”之情形時，放大器227、228、229之輸出信號變為“1、1、0”。如圖7、13所示，放大器227之輸出信號對應於發送部20中之串列信號S1，放大器228之輸出信號對應於發送部20中之串列信號S3，放大器229之輸出信號對應於發送部20中之串列信號S2。
藉由該構成，通訊系統5中，可藉由3相信號收發資料。
(關於發送部20之佈局) 圖14係顯示發送部20中之串列信號S1～S3之各區塊之半導體基板之電路配置之一例者。該圖14中，亦一併顯示焊墊PAD1～PAD3及ESD(Electro-Static Discharge：靜電放電)保護電路ESD1～ESD3。焊墊PAD1～PAD3係對應於輸出端子Tout1～Tout3者，ESD保護電路ESD1～ESD3分別配置於該等焊墊PAD1～PAD3附近。該例中，於圖14中最上段，配置有串列器SER1、分配電路21、電路241、輸出部DRV1、ESD保護電路ESD1及焊墊PAD1，於其之下段，配置有串列器SER2、分配電路22、電路242、輸出部DRV2、ESD保護電路ESD2及焊墊PAD2，於其之下段，配置有串列器SER3、分配電路23、電路243、輸出部DRV3、ESD保護電路ESD3及焊墊PAD3。電路241包含產生電路61、正反器部71、正反器31及選擇器34。同樣地，電路242包含產生電路62、正反器部72、正反器32、鎖存器33及選擇器35。電路243包含產生電路63、正反器部73、正反器41及選擇器44。
於分配電路21～23與電路241～243之間，設有配線區域240。於該配線區域240，配置由自分配電路21～23向電路241～243傳遞信號之複數條配線。圖14中，箭頭表示配線區域240中之信號流動。具體而言，配線區域240中，自分配電路21對電路241、242傳遞信號，自分配電路22對電路241、243傳遞信號，自分配電路23對電路242、243傳遞信號。
此處，串列器SER1對應於本揭示之「第1串列器」之一具體例。串列器SER2對應於本揭示之「第2串列器」之一具體例。串列器SER3對應於本揭示之「第3串列器」之一具體例。串列信號S1對應於本揭示之「第1串列信號」之一具體例。串列信號S2對應於本揭示之「第2串列信號」之一具體例。串列信號S3對應於本揭示之「第3串列信號」之一具體例。產生電路61對應於本揭示之「第1輸出控制電路」之一具體例。產生電路62對應於本揭示之「第2輸出控制電路」之一具體例。產生電路63對應於本揭示之「第3輸出控制電路」之一具體例。選擇器34對應於本揭示之「第4輸出控制電路」之一具體例。選擇器35對應於本揭示之「第5輸出控制電路」之一具體例。輸出部DRV1對應於本揭示之「第1輸出部」之一具體例。輸出部DRV2對應於本揭示之「第2輸出部」之一具體例。輸出部DRV3對應於本揭示之「第3輸出部」之一具體例。電晶體111對應於本揭示之「第1開關」之一具體例。電晶體114對應於本揭示之「第2開關」之一具體例。電晶體115對應於本揭示之「第3開關」之一具體例。電晶體118對應於本揭示之「第4開關」之一具體例。動作模式M2對應於本揭示之「第1動作模式」之一具體例。動作模式M1對應於本揭示之「第2動作模式」之一具體例。處理部10對應於本揭示之「處理部」之一具體例。處理電路11對應於本揭示之「第1處理電路」之一具體例。替換電路12對應於本揭示之「第2處理電路」之一具體例。並列信號DATA1對應於本揭示之「第1發送並列信號」之一具體例。並列信號DATA2對應於本揭示之「第2發送並列信號」之一具體例。並列信號DATA3對應於本揭示之「第3發送並列信號」之一具體例。並列信號DT1對應於本揭示之「第1並列信號」之一具體例。並列信號DT2對應於本揭示之「第2並列信號」之一具體例。並列信號DT3對應於本揭示之「第3並列信號」之一具體例。
[動作及作用] 接著，針對本實施形態之發送裝置1之動作及作用進行說明。
(全體動作概要) 首先，參照圖1，說明發送裝置1之全體動作概要。
處理部10藉由進行特定之處理，產生6組並列信號DATA1～DATA6。具體而言，處理部10之處理電路11藉由進行特定之處理，而產生6組並列信號DT1～DT6。替換電路12基於模式控制信號MSEL，相互替換並列信號DT2及並列信號DT3。替換電路13與替換電路12同樣地，基於模式控制信號MSEL，相互替換並列信號DT5及並列信號DT6。藉此，處理部10於動作模式M為動作模式M1(差動模式)之情形時，將並列信號DT1、DT2、DT3、DT4、DT5、DT6分別作為並列信號DATA1、DATA2、DATA3、DATA4、DATA5、DATA6輸出。又，處理部10於動作模式M為動作模式M2(3相模式)之情形時，將並列信號DT1、DT3、DT2、DT4、DT6、DT5分別作為並列信號DATA1、DATA2、DATA3、DATA4、DATA5、DATA6輸出。
發送部20基於並列信號DATA1～DATA6及模式控制信號MSEL，產生信號SIG1～SIG6，將該等信號SIG1～SIG6分別自輸出端子Tout1～Tout6輸出。動作模式M為動作模式M1(差動模式)之情形時，發送部20將信號SIG1、SIG2作為差動信號發送，將信號SIG3、SIG4作為差動信號發送，將信號SIG5、SIG6作為差動信號發送。又，動作模式M為動作模式M2(3相模式)之情形時，發送部20將信號SIG1～SIG3作為3相信號發送，將信號SIG4～SIG6作為3相信號發送。
(詳細動作) 接著，針對動作模式M1、M2中之發送部20之動作詳細地進行說明。
(動作模式M1) 圖15A、15B係顯示動作模式M1中之發送部20之一動作例者，圖15A顯示某動作狀態，圖15B顯示另一動作狀態。於動作模式M1中，發送部20藉由差動信號對接收裝置發送資料。
於動作模式M1中，控制部29產生時脈信號CLK、低位準(“0”)之控制信號MSW、及於高位準與低位準間交替變化之控制信號SEL。
串列器SER1～SER6藉由基於時脈信號CLK，將並列信號DATA1～DATA6串列化，而分別產生串列信號S1～S6。
由於控制信號MSW為低位準(“0”)，故分配電路21將串列信號S1供給於正反器31，分配電路22將串列信號S2供給於正反器32，分配電路23將串列信號S3供給於正反器41，分配電路24將串列信號S4供給於正反器42，分配電路25將串列信號S5供給於正反器51，分配電路26將串列信號S6供給於正反器52。
正反器31基於時脈信號CLK，取樣分配電路21之輸出信號(串列信號S1)，將取樣出之信號作為信號P31輸出，且將該信號P31之反轉信號作為信號N31輸出。
正反器32基於時脈信號CLK，取樣分配電路22之輸出信號(串列信號S2)，輸出取樣出之信號。鎖存器33基於時脈信號CLK，鎖存正反器32之輸出信號，將鎖存之信號作為信號P33輸出，且將該信號P33之反轉信號作為信號N33輸出。
選擇器34基於在高位準與低位準間交替變化之控制信號SEL，交替選擇信號P31與信號P33，藉此產生信號S34，選擇器35基於控制信號SEL，交替選擇信號N31與信號N33，藉此產生信號S35。選擇器34選擇信號P31時，選擇器35選擇信號N31(圖15A)，選擇器34選擇信號P33時，選擇器35選擇信號N33(圖15B)。
圖16係顯示表示選擇器34、35之一動作例之時序波形圖者，(A)係顯示信號P31或信號N31之波形，(B)係顯示信號P33或信號N33之波形，(C)係顯示信號S34或信號S35之波形。該例中，串列器SER1與時脈信號CLK同步，將資料D0、D2、D4、……依序作為串列信號S1輸出，串列器SER2與時脈信號CLK同步，將資料D1、D3、D5、……依序作為串列信號S2輸出。正反器31與時脈信號CLK同步，取樣串列信號S1，藉此產生信號P31、N31(圖16(A))。又，正反器32及鎖存器33與時脈信號CLK同步，取樣串列信號S2，藉此產生信號P33、N33(圖16(B))。藉由鎖存器33，信號P33、N33之轉變時序變為與信號P31、N31之轉變時序偏離之時序。於信號P31、N31中之資料穩定之期間P1(圖16(A))，藉由選擇器34選擇信號P31而產生信號S34，且藉由選擇器35選擇信號N31而產生信號S35(圖16(C))。又，於信號P33、N33中之資料穩定之期間P2(圖16(B))，藉由選擇器34選擇信號P33而產生信號S34，且藉由選擇器35選擇信號N33而產生信號S35(圖16(C))。作為此種動作之結果，於信號S34、S35中依序排列資料D0、D1、D2、……。即，於動作模式M1中，選擇器34、35之各者作為2:1之串列器動作。
此處，由於信號N31為信號P31之反轉信號，信號N33為信號P33之反轉信號，故信號S35為信號S34之反轉信號。具體而言，信號S35之信號P35為信號S34之信號P34之反轉信號，信號S35之信號N35為信號S34之信號N34之反轉信號。
由於控制信號MSW為低位準(“0”)，故輸出部DRV1基於信號S34產生信號SIG1。具體而言，輸出部DRV1於信號S34所含之信號P34為高位準、信號N34為低位準之情形時，將信號SIG1之電壓設為高位準電壓VH，於信號S34所含之信號P34為低位準、信號N34為高位準之情形時，將信號SIG1之電壓設為低位準電壓VL。同樣地，輸出部DRV2基於信號S35產生信號SIG2。如此，發送部20將信號SIG1、SIG2作為差動信號發送。
同樣地，正反器41基於時脈信號CLK，對分配電路23之輸出信號(串列信號S3)進行取樣，將取樣出之信號作為信號P41輸出，且將該信號P41之反轉信號作為信號N41輸出。
正反器42基於時脈信號CLK，對分配電路24之輸出信號(串列信號S4)進行取樣，並輸出取樣出之信號。鎖存器43基於時脈信號CLK，鎖存正反器42之輸出信號，將鎖存之信號作為信號P43輸出，且將該信號P43之反轉信號作為信號N43輸出。
選擇器44基於控制信號SEL，藉由交替選擇信號P41與信號P43而產生信號S44，選擇器45基於控制信號SEL，藉由交替選擇信號N41與信號N43而產生信號S45。選擇器44選擇信號P41時，選擇器45選擇信號N41；選擇器44選擇信號P43時，選擇器45選擇信號N43。
且，輸出部DRV3基於信號S44產生信號SIG3，輸出部DRV4基於信號S45產生信號SIG4。如此，發送部20將信號SIG3、SIG4作為差動信號而發送。
同樣地，正反器51基於時脈信號CLK，對分配電路25之輸出信號(串列信號S5)進行取樣，將取樣出之信號作為信號P51輸出，且將該信號P51之反轉信號作為信號N51輸出。
正反器52基於時脈信號CLK，對分配電路26之輸出信號(串列信號S6)進行取樣，並輸出取樣出之信號。鎖存器53基於時脈信號CLK，鎖存正反器52之輸出信號，將鎖存之信號作為信號P53輸出，且將該信號P53之反轉信號作為信號N53輸出。
藉由選擇器54基於控制信號SEL，交替選擇信號P51與信號P53，而產生信號S54，藉由選擇器55基於控制信號SEL，交替選擇信號N51與信號N53，而產生信號S55。選擇器54選擇信號P51時，選擇器55選擇信號N51，選擇器54選擇信號P53時，選擇器55選擇信號N53。
且，輸出部DRV5基於信號S54產生信號SIG5，輸出部DRV6基於信號S55產生信號SIG6。如此，發送部20將信號SIG5、SIG6作為差動信號發送。
如此，於動作模式M1中，發送裝置1藉由差動信號對接收裝置發送資料。
(動作模式M2) 圖17係顯示動作模式M2中之發送部20之一動作例者。於動作模式M1中，發送部20藉由差動信號對接收裝置發送資料。
於動作模式M2中，控制部29產生時脈信號CLK與高位準(“0”)之控制信號MSW。
串列器SER1～SER6基於時脈信號CLK，將並列信號DATA1～DATA6串列化，藉此分別產生串列信號S1～S6。
由於控制信號MSW為高位準(“1”)，故分配電路21將串列信號S1供給於產生電路61、62，分配電路22將串列信號S2供給於產生電路61、63，分配電路23將串列信號S3供給於產生電路62、63，分配電路24將串列信號S4供給於產生電路64、65，分配電路25將串列信號S5供給於產生電路64、66，分配電路26將串列信號S6供給於產生電路65、66。
產生電路61基於分配電路21之輸出信號(串列信號S1)及分配電路22(串列信號S2)之輸出信號，產生4個信號。正反器部71基於時脈信號CLK，取樣自產生電路61輸出之4個信號，並輸出包含取樣出之4個信號之信號S71。
由於控制信號MSW為低位準(“1”)，故輸出部DRV1基於信號S71產生信號SIG1。具體而言，輸出部DRV1如圖6所示，於信號S71所含之4個信號ST1～ST4為“1、0、1、0”之情形時，將信號SIG1之電壓設為高位準電壓VH，於信號S71所含之4個信號ST1～ST4為“0、1、0、1”之情形時，將信號SIG1之電壓設為低位準電壓VL，於信號S71所含之4個信號ST1～ST4為“0、1、1、0”之情形時，將信號SIG1之電壓設為中位準電壓VM。
同樣地，產生電路62基於分配電路23之輸出信號(串列信號S3)及分配電路21之輸出信號(串列信號S1)，產生4個信號。正反器部72基於時脈信號CLK，取樣自產生電路62輸出之4個信號，並輸出包含取樣出之4個信號之信號S72。輸出部DRV2基於信號S72，產生信號SIG2。
產生電路63基於分配電路22之輸出信號(串列信號S2)、及分配電路23之輸出信號(串列信號S3)，產生4個信號。正反器部73基於時脈信號CLK，取樣自產生電路63輸出之4個信號，並輸出包含取樣出之4個信號之信號S73。輸出部DRV3基於信號S73，產生信號SIG3。
藉此，發送部20如圖7所示，於串列信號S1、S2、S3為“1、0、0”之情形時，將信號SIG1之電壓設為高位準電壓VH，將信號SIG2之電壓設為低位準電壓VL，將信號SIG3之電壓設為中位準電壓VM。藉此，發送部20發送符號“+x”。同樣地，發送部20於串列信號S1、S2、S3為“0、1、1”之情時，發送符號“－x”，於串列信號S1、S2、S3為“0、0、1”之情時，發送符號“+y”，於串列信號S1、S2、S3為“1、1、0”之情時，發送符號“－y”，於串列信號S1、S2、S3為“0、1、0”之情時，發送符號“+z”，於串列信號S1、S2、S3為“1、0、1”之情時，發送符號“－z”。如此，發送部20將信號SIG1～SIG3作為3相信號發送。
產生電路64基於分配電路24之輸出信號(串列信號S4)、及分配電路25之輸出信號(串列信號S5)，產生4個信號。正反器部74基於時脈信號CLK，取樣自產生電路64輸出之4個信號，並輸出包含取樣出之4個信號之信號S74。輸出部DRV4基於信號S74，產生信號SIG4。
產生電路65基於分配電路26之輸出信號(串列信號S6)、及分配電路24之輸出信號(串列信號S4)，產生4個信號。正反器部75基於時脈信號CLK，取樣自產生電路65輸出之4個信號，並輸出包含取樣出之4個信號之信號S75。輸出部DRV5基於信號S75，產生信號SIG5。
產生電路66基於分配電路25之輸出信號(串列信號S6)、及分配電路26之輸出信號(串列信號S6)，產生4個信號。正反器部76基於時脈信號CLK，取樣自產生電路66輸出之4個信號，並輸出包含取樣出之4個信號之信號S76。輸出部DRV6基於信號S76，產生信號SIG6。
藉此，發送部20與串列信號S1～S4之情形(圖7)同樣，於串列信號S4、S5、S6為“1、0、0”之情形時，將信號SIG4之電壓設為高位準電壓VH，將信號SIG4之電壓設為低位準電壓VL，將信號SIG5之電壓設為中位準電壓VM。藉此，發送部20發送符號“+x”。同樣地，發送部20於串列信號S4、S5、S6為“0、1、1”之情時，發送符號“－x”，於串列信號S4、S5、S6為“0、0、1”之情時，發送符號“+y”，於串列信號S4、S5、S6為“1、1、0”之情時，發送符號“－y”，於串列信號S4、S5、S6為“0、1、0”之情時，發送符號“+z”，於串列信號S4、S5、S6為“1、0、1”之情時，發送符號“－z”。如此，發送部20將信號SIG4～SIG6作為3相信號發送。
如此，於動作模式M2中，發送裝置1藉由3相信號對接收裝置發送資料。
如上所述，發送裝置1中，由於設置複數個動作模式M1、M2，且可藉由差動信號及3相信號，對接收裝置發送資料，故可實現各種介面。
藉此，例如可提高電子機器之系統設計之自由度。具體而言，例如，將該發送部20搭載於處理器之情形時，可使用對應於3相信號之周邊器件構成電子機器，亦可使用對應於差動信號之周邊器件構成電子機器。又，例如，由於能以1個處理器實現各種介面，故無須按照每介面準備處理器，故可縮小處理器之品種數，可削減成本。又，各動作模式M1、M2中，由於共用串列器SER1～SER6、輸出部DRV1～DRV6等，故與按照每介面設置不同電路之情形相比，可抑制電路配置所需之面積。
又，發送裝置1中，如圖14所示，於半導體基板上依序配置產生串列信號S1之串列器SER1、產生串列信號S2之串列器SER2、及產生串列信號S3之串列器SER3。又，如該圖14所示，於半導體基板上，依序配置動作模式M2中基於串列信號S1、S2動作之產生電路61、動作模式M2中基於串列信號S1、S3動作之產生電路62、及動作模式M2中基於串列信號S2、S3動作之產生電路63。藉此，如以下與比較例對比而說明，可減少傳遞串列信號S1、S2、S3之配線長度不平衡之虞，故可提高符號率。
(比較例) 接著，與比較例之發送裝置1R對比，說明本實施形態之作用。
圖18係顯示比較例之發送裝置1R之一構成例者。發送裝置1R具備處理部10R與發送部20R。
處理部10R與本實施形態之處理部10同樣，構成為藉由進行特定之處理，而產生6組並列信號DATA1～DATA6。該處理部10R具有處理電路11。處理電路11構成為藉由進行特定之處理，而產生6組並列信號DT1～DT6。處理部10R不依據動作模式M，皆將並列信號DT1、DT2、DT3、DT4、DT5、DT6分別作為並列信號DATA1、DATA2、DATA3、DATA4、DATA5、DATA6輸出。即，本實施形態之處理部10(圖1)中，設置替換電路12、13，於動作模式M為動作模式M2之情形時，替換電路12相互替換並列信號DT2、DT3，且替換電路13相互替換並列信號DT5、DT6，但該比較例之處理部10R中，不設置替換電路12、13，不相互替換並列信號DT2、DT3，而直接作為並列信號DATA2、DATA3輸出，不相互替換並列信號DT5、DT6，而直接作為並列信號DATA5、DATA6輸出。
發送部20R構成為基於並列信號DATA1～DATA6及模式控制信號MSEL，產生信號SIG1～SIG6，並自輸出端子Tout1～Tout6分別輸出該等信號SIG1～SIG6。
圖19係顯示發送部20R之一構成例者。本變化例之發送部20R中，與本實施形態之發送部20(圖3)之不同點在於，串列器SER1～SER6、分配電路21～26及產生電路61～66間之配線。
分配電路21構成為基於控制信號MSW，將自串列器SER1輸出之串列信號S1選擇性供給於產生電路61、62或正反器31。分配電路22構成為基於控制信號MSW，將自串列器SER2輸出之串列信號S2選擇性供給於產生電路62、63或正反器32。分配電路23構成為基於控制信號MSW，將自串列器SER3輸出之串列信號S3選擇性供給於產生電路61、63或正反器41。分配電路24構成為基於控制信號MSW，將自串列器SER4輸出之串列信號S4選擇性供給於產生電路64、65或正反器42。分配電路25構成為基於控制信號MSW，將自串列器SER5輸出之串列信號S5選擇性供給於產生電路65、66或正反器51。分配電路26構成為基於控制信號MSW，將自串列器SER6輸出之串列信號S2選擇性供給於產生電路64、66或正反器52。
產生電路61構成為於動作模式M2中，基於分配電路21之輸出信號(串列信號S1)、及分配電路23之輸出信號(串列信號S3)，產生4個信號。產生電路61之輸入端子A1連接於分配電路21，輸入端子A2連接於分配電路23。
產生電路62構成為於動作模式M2中，基於分配電路22之輸出信號(串列信號S2)、及分配電路21之輸出信號(串列信號S1)，產生4個信號。產生電路62之輸入端子A1連接於分配電路22，輸入端子A2連接於分配電路21。
產生電路63構成為於動作模式M2中，基於分配電路23之輸出信號(串列信號S3)、及分配電路22之輸出信號(串列信號S2)，產生4個信號。產生電路63之輸入端子A1連接於分配電路23，輸入端子A2連接於分配電路22。
產生電路64構成為於動作模式M2中，基於分配電路24之輸出信號(串列信號S4)、及分配電路26之輸出信號(串列信號S6)，產生4個信號。產生電路64之輸入端子A1連接於分配電路24，輸入端子A2連接於分配電路26。
產生電路65構成為於動作模式M2中，基於分配電路25之輸出信號(串列信號S5)、及分配電路24之輸出信號(串列信號S4)，產生4個信號。產生電路65之輸入端子A1連接於分配電路25，輸入端子A2連接於分配電路24。
產生電路66構成為於動作模式M2中，基於分配電路26之輸出信號(串列信號S6)、及分配電路25之輸出信號(串列信號S5)，產生4個信號。產生電路66之輸入端子A1連接於分配電路26，輸入端子A2連接於分配電路25。
圖20係顯示動作模式M2(3相模式)中之基於串列信號S1～S3之動作之一例者。發送部20R於串列信號S1、S2、S3為“1、0、0”之情形時，發送符號“+x”，於串列信號S1、S2、S3為“0、1、1”之情形時，發送符號“－x”，於串列信號S1、S2、S3為“0、1、0”之情形時，發送符號“+y”，於串列信號S1、S2、S3為“1、0、1”之情形時，發送符號“－y”，於串列信號S1、S2、S3為“0、0、1”之情形時，發送符號“+z”，於串列信號S1、S2、S3為“1、1、0”之情形時，發送符號“－z”。比較例之發送裝置1R中，與本實施形態之發送裝置1不同，於動作模式M2中，例如，處理部10R不相互替換並列信號DT2、DT3。因此，比較例之串列信號S2、S3(圖20)與本實施形態之串列信號S2、S3(圖7)相互替換。
於動作模式M2中，與圖10所示之例同樣，可使用發送裝置1R及接收裝置220，構成通訊系統5R。如圖13所示，接收裝置220之輸入部221接收符號“+x”之情形時，放大器227、228、229之輸出信號變為“1、0、0”，輸入部221接收符號“－x”之情形時，放大器227、228、229之輸出信號變為“1、1、1”，輸入部221接收符號“+y”之情形時，放大器227、228、229之輸出信號變為“0、1、0”，輸入部221接收符號“－y”之情形時，放大器227、228、229之輸出信號變為“1、0、1”，輸入部221接收符號“+z”之情形時，放大器227、228、229之輸出信號變為“0、0、1”，輸入部221接收符號“－z”之情形時，放大器227、228、229之輸出信號變為“1、1、0”。如圖7、20所示，放大器227之輸出信號對應於發送部20中之串列信號S1，放大器228之輸出信號對應於發送部20中之串列信號S2，放大器229之輸出信號對應於發送部20中之串列信號S3。即，本實施形態中，如圖7、13所示，放大器227、228、229之輸出信號分別對應於發送部20中之串列信號S1、S3、S2，但本比較例中，如圖13、20所示，放大器227、228、229之輸出信號分別對應於發送部20中之串列信號S1、S2、S3。
圖21係顯示發送部20R中之串列信號S1～S3之各區塊之半導體基板之電路配置之一例者。該例中，於圖14中之最上段，配置有串列器SER1、分配電路21、電路241、輸出部DRV1、ESD保護電路ESD1及焊墊PAD1，於其之下段，配置有串列器SER2、分配電路22、電路242、輸出部DRV2、ESD保護電路ESD2及焊墊PAD2，於其之下段，配置有串列器SER3、分配電路23、電路243、輸出部DRV3、ESD保護電路ESD3及焊墊PAD3。
於分配電路21～23與電路241～243之間，設有配線區域240R。於該配線區域240R，配置有自分配電路21～23向電路241～243傳遞信號之複數條配線。配線區域240R中，自分配電路21對電路241、242傳遞信號，自分配電路22對電路242、243傳遞信號，自分配電路23對電路241、243傳遞信號。如此，發送部20R中，經由長配線，自圖21中配置於最下段之分配電路23，對配置於最上段之電路241傳遞信號。
如此，比較例之發送裝置1R中，如圖21所示，於半導體基板上，依序配置產生串列信號S1之串列器SER1、產生串列信號S2之串列器SER2、及產生串列信號S3之串列器SER3，且於半導體基板上，依序配置基於串列信號S1、S3動作之產生電路61、基於串列信號S1、S2動作之產生電路62、及基於串列信號S2、S3動作之產生電路63。藉此，於發送部20R中之分配電路23及電路241之間，設置有長信號路徑。此種長信號路徑難以傳遞高速信號。其結果，有使用發送裝置1R之通訊系統之符號率降低之虞。
另一方面，本實施形態之發送裝置1中，如圖14所示，於半導體基板上，依序配置產生串列信號S1之串列器SER1、產生串列信號S2之串列器SER2、及產生串列信號S3之串列器SER3，且於半導體基板上，依序配置基於串列信號S1、S2動作之產生電路61、基於串列信號S1、S3動作之產生電路62、及基於串列信號S2、S3動作之產生電路63。藉此，本實施形態中，與比較例之情形不同，可不於分配電路21～23及電路241～243之間設置長信號路徑。例如，發送裝置1R(圖21)中，藉由替換串列器SER2及分配電路22之配置位置、與串列器SER3及分配電路23之配置位置，而如本實施形態之發送裝置1(圖14)，可排除長信號路徑。藉此，易於分配電路21～23及電路241～243間之各信號路徑傳遞高速信號。其結果，本實施形態中，可提高符號率。
[效果] 如上所述，本實施形態中，由於設置複數個動作模式，可藉由差動信號及3相信號，對接收裝置發送資料，故可實現各種介面。
本實施形態中，由於在半導體基板上依序配置產生串列信號S1之串列器SER1、產生串列信號S2之串列器SER2、及產生串列信號S3之串列器SER3，且於半導體基板上，依序配置基於串列信號S1、S2動作之產生電路61、基於串列信號S1、S3動作之產生電路62、及基於串列信號S2、S3動作之產生電路63，故可提高符號率。
[變化例1-1] 上述實施形態中，例如1個串列器SER1基於時脈信號CLK，將並列信號DATA1串列化，產生串列信號S1，但並非限定於此者。亦可取代其，而使用例如複數個串列器，產生串列信號S1。關於產生串列信號S2～S6之電路亦同樣。以下，針對產生串列信號S1之電路詳細地進行說明。
圖22係顯示產生串列信號S1之串列器部120之一構成例者。串列器部120具有4個串列器121～124與選擇器125。
串列器121構成為基於時脈信號CLK2，將並列信號DATA11串列化，產生串列信號S121。對串列器121，根據應用程式，供給最大10位元之位元寬之並列信號DATA11。同樣地，串列器122構成為基於時脈信號CLK2，將並列信號DATA12串列化，產生串列信號S122。串列器123構成為基於時脈信號CLK2，將並列信號DATA13串列化，產生串列信號S123。串列器124構成為基於時脈信號CLK2，將並列信號DATA14串列化，產生串列信號S124。
選擇器125構成為藉由基於控制信號SEL2，選擇串列信號S121、S122、S123、S124中之一者，而產生串列信號S1。具體而言，選擇器125以按照串列信號S121、串列信號S122、串列信號S123、串列信號S124之順序巡迴之方式依序選擇該等信號，並輸出選擇之信號。即，選擇器125作為4:1之串列器動作。
藉由如此構成，可降低時脈信號CLK2之頻率，可降低產生並列信號DATA11～DATA14之處理部之動作頻率。其結果，例如可提高通訊系統之符號率。
[變化例1-2] 上述實施形態中，如圖5所示，例如使用4個正反器91～94，構成正反器部71。正反器91～94之各者可使用例如所謂之CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路構成。於以下，針對正反器91之一構成例進行說明。
圖23係顯示正反器91之一構成例者。正反器91具有反相器IV1～IV8、電晶體MN1、MN2、MP1、MP2。電晶體MN1、MN2為N型MOS電晶體，電晶體MP1、MP2為P型MOS電晶體。
反相器IV1之輸入端子連接於正反器91之時脈輸入端子CKI，輸出端子連接於反相器IV2之輸入端子、電晶體MN1、MP2之閘極、反相器IV5之反轉控制端子及反相器IV7之控制端子。反相器IV2之輸入端子連接於反相器IV1之輸出端子，電晶體MN1、MP2之閘極、反相器IV5之反轉控制端子及反相器IV7之控制端子，輸出端子連接於電晶體MP1、MN2之閘極、反相器IV5之控制端子及反相器IV7之反轉控制端子。反相器IV3之輸入端子連接於正反器91之輸入端子DI，輸出端子連接於電晶體MN1、MP1之源極。電晶體MN1之閘極連接於反相器IV1之輸出端子，源極連接於電晶體MP1之源極及反相器IV3之輸出端子，汲極連接於電晶體MP1之汲極、反相器IV4之輸入端子及反相器IV5之輸出端子。電晶體MP1之閘極連接於反相器IV2之輸出端子，源極連接於電晶體MN1之源極及反相器IV3之輸出端子，汲極連接於電晶體MN1之汲極、反相器IV4之輸入端子及反相器IV5之輸出端子。反相器IV4之輸入端子連接於電晶體MN1、MP1之汲極及反相器IV5之輸出端子，輸出端子連接於反相器IV5之輸入端子及電晶體MN2、MP2之源極。反相器IV5之輸入端子連接於反相器IV4之輸出端子及電晶體MN2、MP2之源極，輸出端子連接於反相器IV4之輸入端子及電晶體MN1、MP1之汲極，控制端子連接於反相器IV2之輸出端子，反轉控制端子連接於反相器IV1之輸出端子。電晶體MN2之閘極連接於反相器IV2之輸出端子，源極連接於電晶體MP2之源極、反相器IV4之輸出端子及反相器IV5之輸入端子，汲極連接於電晶體MP2之汲極、反相器IV6之輸入端子及反相器IV7之輸出端子。電晶體MP2之閘極連接於反相器IV1之輸出端子，源極連接於電晶體MN2之源極、反相器IV4之輸出端子及反相器IV5之輸入端子，汲極連接於電晶體MN2之汲極、反相器IV6之輸入端子及反相器IV7之輸出端子。反相器IV6之輸入端子連接於電晶體MN2、MP2之汲極、及反相器IV7之輸出端子，輸出端子連接於反相器IV7、IV8之輸入端子。反相器IV7之輸入端子連接於反相器IV6之輸出端子及反相器IV8之輸入端子，輸出端子連接於反相器IV6之輸入端子及電晶體MN2、MP2之汲極，控制端子連接於反相器IV1之輸出端子，反轉控制端子連接於反相器IV2之輸出端子。反相器IV8之輸入端子連接於反相器IV6之輸出端子及反相器IV7之輸入端子，輸出端子連接於正反器91之輸出端子DO。
[變化例1-3] 上述實施形態中，如圖5所示，構成產生電路61及正反器部71，但並非限定於此者。以下，針對本變化例進行說明。
圖24係顯示本變化例之產生電路161之一構成例者。產生電路161對應於上述實施形態之產生電路61及正反器部71。產生電路161具有：否定邏輯積電路162、否定邏輯和(NOR)電路163、及正反器164～167。
否定邏輯積電路162之第1輸入端子連接於產生電路161之輸入端子A1，第2輸入端子連接於產生電路161之輸入端子A2，輸出端子連接於正反器164之第2輸入端子及正反器165之第1輸入端子。否定邏輯和電路163之第1輸入端子連接於產生電路161之輸入端子A1，第2輸入端子連接於產生電路161之輸入端子A2，輸出端子連接於正反器166之第2輸入端子及正反器167之第1輸入端子。正反器164之第1輸入端子連接於產生電路161之輸入端子A1，第2輸入端子連接於否定邏輯積電路162之輸出端子。正反器165之第1輸入端子連接於否定邏輯積電路162之輸出端子，第2輸入端子連接於產生電路161之輸入端子A2。正反器166之第1輸入端子連接於產生電路161之輸入端子A1，第2輸入端子連接於否定邏輯和電路163之輸出端子。正反器167之第1輸入端子連接於否定邏輯和電路163之輸出端子，第2輸入端子連接於產生電路161之輸入端子A2。
圖25係顯示正反器164之一構成例者。關於正反器165亦同樣。正反器164具有否定邏輯積電路ND1。否定邏輯積電路ND1之第1輸入端子連接於正反器164之第1輸入端子DI1，第2輸入端子連接於正反器164之第2輸入端子DI2，輸出端子連接於電晶體MN1、MP1之源極。
圖26係顯示正反器166之一構成例者。關於正反器167亦同樣。正反器166具有否定邏輯和電路NR1。否定邏輯和電路NR1之第1輸入端子連接於正反器166之第1輸入端子DI1，第2輸入端子連接於正反器166之第2輸入端子DI2，輸出端子連接於電晶體MN1、MP1之源極。
圖27係顯示產生電路161之一動作例者。信號SA1、SA2係產生電路161之輸入端子A1、A2中之輸入信號。信號ST1、ST2、ST3、ST4係產生電路161之輸出端子T1、T2、T3、T4中之輸出信號。信號SA1、SA2為“0、0”或“1、1”之情形時，信號ST1、ST2、ST3、ST4變為“0、0、1、1”。該情形時，信號SIG1之電壓變為中位準電壓VM。又，信號SA1、SA2為“0、1”之情形時，信號ST1、ST2、ST3、ST4變為“0、1、0、1”。該情形時，信號SIG1之電壓變為低位準電壓VL。又，信號SA1、SA2為“1、0”之情形時，信號ST1、ST2、ST3、ST4變為“1、0、1、0”。該情形時，信號SIG1之電壓變為高位準電壓VH。
藉由該構成，本變化例之產生電路161(圖24)中，與上述實施形態之情形(圖5)相比，可減少電路之段數。
[變化例1-4] 上述實施形態中，如圖5所示，例如，使用4個正反器91～94，構成正反器部71。正反器91～94之各者可使用例如所謂之TSPC(True Signal Phase Clock：真單相位時脈)電路構成。以下，針對正反器91之一構成例進行說明。
圖28係顯示正反器91之一構成例者。正反器91具有反相器IV11、及電晶體MN11～MN15、MP11～MP14。電晶體MN11～MN15為N型MOS電晶體，電晶體MP11～MP14為P型MOS電晶體。
反相器IV11之輸入端子連接於正反器91之輸入端子DI，輸出端子連接於電晶體MN11、MP12之閘極。電晶體MP11之閘極連接於正反器91之時脈輸入端子CKI，對源極供給電源電壓VDD，汲極連接於電晶體MP12之源極。電晶體MP12之閘極連接於反相器IV11之輸出端子，源極連接於電晶體MP11之汲極，汲極連接於電晶體MN11之汲極及電晶體MN12之閘極。電晶體MN11之閘極連接於反相器IV11之輸出端子，汲極連接於電晶體MP12之汲極及電晶體MN12之閘極，源極接地。電晶體MP13之閘極連接於正反器91之時脈輸入端子CKI，對源極供給電源電壓VDD，汲極連接於電晶體MN12之汲極及電晶體MP14、MN15之閘極。電晶體MN12之閘極連接於電晶體MP12、MN11之汲極，汲極連接於電晶體MP13之汲極及電晶體MP14、MN15之閘極，源極連接於電晶體MN13之汲極。電晶體MN13之閘極連接於正反器91之時脈輸入端子CKI，汲極連接於電晶體MN12之源極，源極接地。電晶體MP14之閘極連接於電晶體MN15之閘極及電晶體MP13、MN12之汲極，對源極供給電源電壓VDD，汲極連接於電晶體MN14之汲極及正反器91之輸出端子DO。電晶體MN14之閘極連接於正反器91之時脈輸入端子CKI，汲極連接於電晶體MP14之汲極及正反器91之輸出端子DO，源極連接於電晶體MN15之汲極。電晶體MN15之閘極連接於電晶體MP14之閘極及電晶體MP13、MN12之汲極，汲極連接於電晶體MN14之源極，源極接地。
亦可使用此種TSPC電路，構成變化例1-3之產生電路161(圖24)。
圖29係顯示產生電路161中之正反器164之一構成例者。關於正反器165亦同樣。正反器164具有否定邏輯積電路ND2。否定邏輯積電路ND2之第1輸入端子連接於正反器164之第1輸入端子DI1，第2輸入端子連接於正反器164之第2輸入端子DI2，輸出端子連接於電晶體MP12、MN11之閘極。
圖30係顯示產生電路161中之正反器166之一構成例者。關於正反器167亦同樣。正反器166具有否定邏輯和電路NR2。否定邏輯和電路NR2之第1輸入端子連接於正反器166之第1輸入端子DI1，第2輸入端子連接於正反器166之第2輸入端子DI2，輸出端子連接於電晶體MP12、MN11之閘極。
[變化例1-5] 上述實施形態中，如圖5所示，產生電路61及正反器部71中，設有4個正反器91～94，但並非限定於此者。以下，針對本變化例進行說明。
圖31係顯示本變化例之產生電路171之一構成例者。產生電路171對應於上述實施形態之產生電路61及正反器部71。產生電路171具有否定邏輯積電路172、及2個正反器173、174。
否定邏輯積電路172之第1輸入端子連接於產生電路171之輸入端子A1，第2輸入端子連接於產生電路171之輸入端子A2，輸出端子連接於正反器173之第2輸入端子及正反器174之第1輸入端子。正反器173之第1輸入端子連接於產生電路171之輸入端子A1，第2輸入端子連接於否定邏輯積電路172之輸出端子，第1輸出端子連接於選擇器101，第2輸出端子連接於選擇器102。正反器174之第1輸入端子連接於否定邏輯積電路172之輸出端子，第2輸入端子連接於產生電路171之輸入端子A2，第1輸出端子連接於選擇器103，第2輸出端子連接於選擇器104。
圖32係顯示正反器173之一構成例者。關於正反器174亦同樣。正反器173具有反相器IV21～IV26、否定邏輯積電路ND23、電晶體MN21～MN23、MP21～MP23。電晶體MN21～MN23為N型MOS電晶體，電晶體MP21～MP23為P型MOS電晶體。
反相器IV21之輸入端子連接於正反器173之時脈輸入端子CKI，輸出端子連接於反相器IV22之輸入端子、電晶體MN21、MP22、MN23之閘極、及反相器IV24之反轉控制端子。反相器IV22之輸入端子連接於反相器IV21之輸出端子、電晶體MN21、MP22、MN23之閘極、及反相器IV24之反轉控制端子，輸出端子連接於電晶體MP21、MN22、MP23之閘極及反相器IV24之控制端子。否定邏輯積電路ND23之第1輸入端子連接於正反器173之第1輸入端子DI1，第2輸入端子連接於正反器173之第2輸入端子DI2，輸出端子連接於電晶體MN21、MP21之源極。電晶體MN21之閘極連接於反相器IV21之輸出端子，源極連接於電晶體MP21之源極及否定邏輯積電路ND3之輸出端子，汲極連接於電晶體MP21之汲極、反相器IV23之輸入端子、反相器IV24之輸出端子及電晶體MN23、MP23之源極。反相器IV23之輸入端子連接於電晶體MN21、MP21之汲極、反相器IV24之輸出端子及電晶體MN23、MP23之源極，輸出端子連接於反相器IV24之輸入端子及電晶體MN22、MP22之源極。反相器IV24之輸入端子連接於反相器IV23之輸出端子及電晶體MN22、MP22之源極，輸出端子連接於反相器IV23之輸入端子、電晶體MN21、MP21之汲極及電晶體MN23、MP23之源極，控制端子連接於反相器IV22之輸出端子，反轉控制端子連接於反相器IV21之輸出端子。電晶體MN22之閘極連接於反相器IV22之輸出端子，源極連接於電晶體MP22之源極、反相器IV23之輸出端子及反相器IV24之輸入端子，汲極連接於電晶體MP22之汲極、反相器IV25之輸入端子、反相器IV26之輸出端子及正反器173之第2輸出端子DO2。電晶體MP22之閘極連接於反相器IV21之輸出端子，源極連接於電晶體MN22之源極、反相器IV23之輸出端子及反相器IV24之輸入端子、汲極連接於電晶體MN22之汲極、反相器IV25之輸入端子、反相器IV26之輸出端子及正反器173之第2輸出端子DO2。電晶體MN23之閘極連接於反相器IV21之輸出端子，源極連接於電晶體MP23之源極、反相器IV24之輸出端子、反相器IV23之輸入端子及電晶體MN21、MP21之汲極，汲極連接於電晶體MP23之汲極、反相器IV26之輸入端子、反相器IV25之輸出端子及正反器173之第1輸出端子DO1。電晶體MP23之閘極連接於反相器IV22之輸出端子，源極連接於電晶體MN23之源極、反相器IV24之輸出端子、反相器IV23之輸入端子及電晶體MN21、MP21之汲極，汲極連接於電晶體MN23之汲極、反相器IV26之輸入端子、反相器IV25之輸出端子及正反器173之第1輸出端子DO1。反相器IV25之輸入端子連接於電晶體MN22、MP22之汲極、反相器IV26之輸出端子及正反器173之第2輸出端子DO2，輸出端子連接於反相器IV26之輸入端子、電晶體MN23、MP23之汲極及正反器173之第1輸出端子DO1。反相器IV26之輸入端子連接於電晶體MN23、MP23之汲極、反相器IV25之輸出端子及正反器173之第1輸出端子DO1，輸出端子連接於反相器IV25之輸入端子、電晶體MN22、MP22之汲極及正反器173之第2輸出端子DO2。
藉由該構成，本變化例之產生電路171(圖31)中，與上述實施形態之情形(圖5)相比，可減少正反器之數量，可簡化產生電路171之構成。
[變化例1-6] 上述實施形態中，發送裝置1具有藉由差動信號發送資料之動作模式M1、及藉由3相信號發送資料之動作模式M2，但並非限定於此者。例如，發送裝置1亦可進而具有藉由單相信號發送資料之動作模式(動作模式M3)。於以下，針對本變化例之發送裝置1A詳細地進行說明。發送裝置1A與上述實施形態之發送裝置1(圖1)同樣地，具備處理部10A與發送部20A。
處理部10A與上述實施形態之處理部10(圖1)同樣，構成為藉由進行特定之處理，產生6組並列信號DATA1～DATA6。處理部10A具有處理電路11與替換電路12A、13A。
替換電路12A於動作模式M為動作模式M1(差動模式)或動作模式M3(單相模式)之情形時，不相互替換並列信號DT2及並列信號DT3，而直接輸出並列信號DT2及並列信號DT3。藉此，處理部10A將並列信號DT2作為並列信號DATA2輸出，且將並列信號DT3作為並列信號DATA3輸出。又，替換電路12A於動作模式M為動作模式M2(3相模式)之情形時，相互替換並列信號DT2及並列信號DT3。藉此，處理部10A將並列信號DT3作為並列信號DATA2輸出，且將並列信號DT2作為並列信號DATA3輸出。
同樣地，替換電路13A於動作模式M為動作模式M1(差動模式)或動作模式M3(單相模式)之情形時，不相互替換並列信號DT5及並列信號DT6，而直接輸出並列信號DT5及並列信號DT6。藉此，處理部10A將並列信號DT5作為並列信號DATA5輸出，且將並列信號DT6作為並列信號DATA6輸出。又，替換電路13A於動作模式M為動作模式M2(3相模式)之情形時，相互替換並列信號DT5及並列信號DT6。藉此，處理部10A將並列信號DT6作為並列信號DATA5輸出，且將並列信號DT5作為並列信號DATA6輸出。
發送部20A與上述實施形態之發送部20同樣，構成為基於並列信號DATA1～DATA6及模式控制信號MSEL，產生信號SIG1～SIG6，並將該等信號SIG1～SIG6分別自輸出端子Tout1～Tout6輸出。
圖33係顯示發送部20A之一構成例者。發送部20A具有選擇器36、46、56及控制部29A。控制信號MSW於動作模式M1(差動模式)及動作模式M3(單相模式)中設定為低位準(“0”)，於動作模式M2(3相模式)中設定為高位準(“1”)。控制信號MSW2於動作模式M1(差動模式)及動作模式M2(3相模式)中設定為低位準(“0”)，於動作模式M3(單相模式)中設定為高位準(“1”)。
選擇器36構成為基於控制信號MSW2，選擇信號P33、N33中之一者，並輸出選擇之信號。具體而言，選擇器36於控制信號MSW2為低位準(“0”)之情形時，選擇信號N33，於控制信號MSW2為高位準(“1”)之情形時，選擇信號P33。同樣地，選擇器46構成為基於控制信號MSW2，選擇信號P43、N43中之一者，並輸出選擇之信號。選擇器56構成為基於控制信號MSW2，選擇信號P53、N53中之一者，並輸出選擇之信號。
控制部29A構成為基於模式控制信號MSEL，選擇3個動作模式M1～M3中之一者，控制發送部20A，使發送部20A以其選擇之動作模式動作。控制部29A根據選擇之動作模式，產生時脈信號CLK、控制信號MSW、MSW2、SEL及電壓V1。
圖34係顯示發送裝置1A以動作模式M3(單相模式)動作之情形之通訊系統6之一構成例者。通訊系統6具備發送裝置1A與接收裝置230。接收裝置230具有輸入部231～236。於動作模式M3中，輸出部DRV1將信號SIG1作為單相信號發送，輸入部231接收該信號SIG1。關於信號SIG2～SIG6亦同樣。
圖35係顯示輸入部231之一構成例者。另，於以下，以輸入部231為例進行說明，但關於輸入部232～236亦同樣。輸入部231具有電阻元件238與放大器239。電阻元件238係作為通訊系統6之終端電阻發揮功能者，電阻值於該例中為50[Ω]左右。電阻元件238之一端連接於輸入端子Tin31等，對另一端供給偏壓電壓V2。放大器239之正輸入端子連接於電阻元件238之一端及輸入端子Tin31，對負輸入端子供給偏壓電壓V3。
藉由該構成，通訊系統6中，可藉由單相信號收發資料。
此處，選擇器34對應於本揭示中之「第4輸出控制電路」之一具體例。選擇器35、36對應於本揭示之中「第5輸出控制電路」之一具體例。動作模式M3對應於本揭示中之「第3動作模式」之一具體例。
動作模式M1(差動模式)及動作模式M2(3相模式)中，發送部20A之選擇器36選擇信號N33，選擇器46選擇信號N43，選擇器56選擇信號N53。藉此，發送部20A於動作模式M1(差動模式)中，與上述實施形態之情形(圖15A、15B、16)同樣地動作，於動作模式M2(3相模式)中，與上述實施形態之情形(圖17)同樣地動作。
圖36係顯示動作模式M3中之發送部20A之一動作例者。於動作模式M3中，發送部20A藉由單相信號對接收裝置發送資料。
於動作模式M3中，控制部29A產生時脈信號CLK、低位準(“0”)之控制信號MSW、高位準(“1”)之控制信號MSW2、及特定位準之控制信號SEL。
藉由串列器SER1～SER6基於時脈信號CLK，並列信號DATA1～DATA6串列化，而分別產生串列信號S1～S6。
由於控制信號MSW為低位準(“0”)，故分配電路21將串列信號S1供給於正反器31，分配電路22將串列信號S2供給於正反器32，分配電路23將串列信號S3供給於正反器41，分配電路24將串列信號S4供給於正反器42，分配電路25將串列信號S5供給於正反器51，分配電路26將串列信號S6供給於正反器52。
正反器31基於時脈信號CLK，取樣分配電路21之輸出信號(串列信號S1)，並將取樣出之信號作為信號P31輸出，且將該信號P31之反轉信號作為信號N31輸出。藉由選擇器34基於控制信號SEL選擇信號P31，而產生信號S34。
由於控制信號MSW為低位準(“0”)，故輸出部DRV1基於信號S34產生信號SIG1。具體而言，輸出部DRV1於信號S34所含之信號P34為高位準，信號N34為低位準之情形時，將信號SIG1之電壓設為高位準電壓VH，於信號S34所含之信號P34為低位準，信號N34為高位準之情形時，將信號SIG1之電壓設為低位準電壓VL。如此，發送部20A將信號SIG1作為單相信號發送。
正反器32基於時脈信號CLK，取樣分配電路22之輸出信號(串列信號S2)，並輸出取樣出之信號。鎖存器33基於時脈信號CLK，鎖存正反器32之輸出信號，將鎖存之信號作為信號P33輸出，且將該信號P33之反轉信號作為信號N33輸出。選擇器36基於控制信號MSW2，選擇信號P33。選擇器35基於控制信號SEL，基於由選擇器36選擇之信號P33，產生信號S35。輸出部DRV2基於信號S35，產生信號SIG2。如此，發送部20A將信號SIG2作為單相信號發送。
以上，已列舉信號SIG1、SIG2為例進行說明，但關於信號SIG3～SIG6亦同樣。
如此，於動作模式M3中，發送裝置1A藉由單相信號對接收裝置發送資料。
[變化例1-7] 上述實施形態中，發送裝置1具有複數個動作模式，但並非限定於此者。亦可取代其，而構成為例如不設置複數個動作模式，藉由3相信號發送資料。以下，針對本變化例之發送裝置1B詳細說明。
圖37係顯示發送裝置1B之一構成例者。發送裝置1B具有處理部10B與發送部20B。
處理部10B與上述實施形態之處理部10同樣，構成為藉由進行特定之處理，產生6組並列信號DATA1～DATA6。處理部10B具有替換電路12B、13B。替換電路12B以相互替換並列信號DT2及並列信號DT3之方式構成。藉此，處理部10B將並列信號DT3作為並列信號DATA2輸出，且將並列信號DT2作為並列信號DATA3輸出。同樣地，替換電路13B以相互替換並列信號DT5及並列信號DT6之方式構成。藉此，處理部10B將並列信號DT6作為並列信號DATA5輸出，且將並列信號DT5作為並列信號DATA6輸出。
發送部20B構成為基於並列信號DATA1～DATA6產生信號SIG1～SIG6，並將該等信號SIG1～SIG6分別自輸出信號Tout1～Tout6輸出。發送部20B藉由3相信號對接收裝置發送資料。
圖38係顯示發送部20B之一構成例者。發送部20B具有：串列器SER1～SER6、產生電路61～66、正反器(F/F)部71～76、輸出部DRV1B～DRV6B、及控制部29B。
串列器SER1構成為基於時脈信號CLK，將並列信號DATA1串列化，產生串列信號S1，並將該串列信號S1供給於產生電路61、62。串列器SER2構成為基於時脈信號CLK，將並列信號DATA2串列化，產生串列信號S2，並將該串列信號S2供給於產生電路61、63。串列器SER3構成為基於時脈信號CLK，將並列信號DATA3串列化，產生串列信號S3，並將該串列信號S3供給於產生電路62、63。串列器SER4構成為基於時脈信號CLK，將並列信號DATA4串列化，產生串列信號S4，並將該串列信號S4供給於產生電路64、65。串列器SER5構成為基於時脈信號CLK，將並列信號DATA5串列化，產生串列信號S5，並將該串列信號S5供給於產生電路64、66。串列器SER6構成為基於時脈信號CLK，將並列信號DATA6串列化，產生串列信號S6，並將該串列信號S6供給於產生電路65、66。
產生電路61構成為基於串列信號S1及串列信號S2，產生4個信號。產生電路61之輸入端子A1連接於串列器SER1，輸入端子A2連接於串列器SER2。正反器部71構成為基於時脈信號CLK，取樣自產生電路61輸出之4個信號，並輸出包含取樣出之4個信號之信號S71。
產生電路62構成為基於串列信號S3及串列信號S1，產生4個信號。產生電路62之輸入端子A1連接於串列器SER3，輸入端子A2連接於串列器SER1。正反器部72構成為基於時脈信號CLK，取樣自產生電路62輸出之4個信號，並輸出包含取樣出之4個信號之信號S72。
產生電路63構成為基於串列信號S2及串列信號S3，產生4個信號。產生電路63之輸入端子A1連接於串列器SER2，輸入端子A2連接於串列器SER3。正反器部73構成為基於時脈信號CLK，取樣自產生電路63輸出之4個信號，並輸出包含取樣出之4個信號之信號S73。
產生電路64基於串列信號S4及串列信號S5，產生4個信號。產生電路64之輸入端子A1連接於串列器SER4，輸入端子A2連接於串列器SER5。正反器部74構成為基於時脈信號CLK，取樣自產生電路64輸出之4個信號，並輸出包含取樣出之4個信號之信號S74。
產生電路65構成為基於串列信號S6及串列信號S4，產生4個信號。產生電路65之輸入端子A1連接於串列器SER6，輸入端子A2連接於串列器SER4。正反器部75構成為基於時脈信號CLK，取樣自產生電路65輸出之4個信號，並輸出包含取樣出之4個信號之信號S75。
產生電路66構成為基於串列信號S5及串列信號S6，產生4個信號。產生電路66之輸入端子A1連接於串列器SER5，輸入端子A2連接於串列器SER6。正反器部76構成為基於時脈信號CLK，取樣自產生電路66輸出之4個信號，並輸出包含取樣出之4個信號之信號S76。
輸出部DRV1B構成為基於自正反器部71輸出之信號S71，設定輸出端子Tout1之電壓。輸出部DRV2B構成為基於自正反器部72輸出之信號S72，設定輸出端子Tout2之電壓。輸出部DRV3B構成為基於自正反器部73輸出之信號S73，設定輸出端子Tout3之電壓。輸出部DRV4B構成為基於自正反器部74輸出之信號S74，設定輸出端子Tout4之電壓。輸出部DRV5B構成為基於自正反器部75輸出之信號S75，設定輸出端子Tout5之電壓。輸出部DRV6B構成為基於自正反器部76輸出之信號S76，設定輸出端子Tout6之電壓。
圖39係顯示輸出部DRV1B之一構成例者。該圖39為了方便說明，亦圖示產生電路61及正反器部71。輸出部DRV1B具有：電晶體111、114、115、118，及電阻元件112、113、116、117。輸出部DRV1B係自上述實施形態之輸出部DRV1(圖5)省去選擇器101～104者。關於輸出部DRV2B～DRV6B相同樣。
控制部29B(圖38)以控制發送部20B之方式構成。控制部29B產生時脈信號CLK及電壓V1。
[變化例1-8] 上述實施形態中，於發送部20設有6個輸出部DRV1～DRV6，但並非限定於此者，亦可取代其，而例如如圖40所示之發送部20C，設置4個輸出部DRV1～DRV4。該發送部20C係自上述實施形態之發送部20(圖3)，省去串列器SER5、SER6、產生電路64～66、正反器部74～76、正反器51、52、鎖存器53、選擇器54、55及輸出部DRV5、DRV6者。該例中，將供給於輸出部DRV4之信號S74所含之4個信號全部設定為“0”。藉由該構成，發送部20C於動作模式M1中，由信號SIG1、SIG2構成差動信號，由信號SIG3、SIG4構成差動信號。又，於動作模式M2中，由信號SIG1～SIG3構成3相信號。
又，亦可例如如圖41所示之發送部20D，設置3個輸出部DRV1～DRV3。該發送部20D係自上述實施形態之發送部20(圖3)，省去串列器SER4～SER6、產生電路64～66、正反器部74～76、正反器41、42、鎖存器43、選擇器44、45、正反器51、52、鎖存器53、選擇器54、55及輸出部DRV4～DRV6者。該例中，將供給於輸出部DRV3之信號S44所含之2個信號全部設定為“0”。藉由該構成，發送部20D於動作模式M1中，由信號SIG1、SIG2構成差動信號。又，於動作模式M2中，由信號SIG1～SIG3構成3相信號。
[變化例1-9] 上述實施形態中，於發送部20設有6個串列器SER1～SER6，分配電路21～26分配串列器SER1～SER6之輸出信號，但並非限定於此者。於以下，針對本變化例之發送部20E詳細地進行說明。
圖42係顯示發送部20E之一構成例者。發送部20E具有：分配電路131～136、串列器SER11～SER16、及串列器SER21～26。
分配電路131構成為基於控制信號MSW，將並列信號DATA1選擇性供給於串列器SER21或串列器SER11。分配電路131於控制信號MSW為高位準(“1”)之情形時，將並列信號DATA1供給於串列器SER11，於控制信號MSW為低位準(“0”)之情形時，將並列信號DATA1供給於串列器SER21。同樣地，分配電路132構成為基於控制信號MSW，將並列信號DATA2選擇性供給於串列器SER22或串列器SER12。分配電路133構成為基於控制信號MSW，將並列信號DATA3選擇性供給於串列器SER23或串列器SER13。分配電路134構成為基於控制信號MSW，將並列信號DATA4選擇性供給於串列器SER24或串列器SER14。分配電路135構成為基於控制信號MSW，將並列信號DATA5選擇性供給於串列器SER25或串列器SER15。分配電路136構成為基於控制信號MSW，將並列信號DATA6選擇性供給於串列器SER26或串列器SER16。
串列器SER21構成為於動作模式M2中，基於時脈信號CLK，將分配電路131之輸出信號(並列信號DATA1)串列化而產生串列信號，並將產生之串列信號供給於產生電路61、62。串列器SER22構成為於動作模式M2中，基於時脈信號CLK，將分配電路132之輸出信號(並列信號DATA2)串列化而產生串列信號，並將產生之串列信號供給於產生電路61、63。串列器SER23構成為於動作模式M2中，基於時脈信號CLK，將分配電路133之輸出信號(並列信號DATA3)串列化而產生串列信號，並將產生之串列信號供給於產生電路62、63。串列器SER24構成為於動作模式M2中，基於時脈信號CLK，將分配電路134之輸出信號(並列信號DATA4)串列化而產生串列信號，並將產生之串列信號供給於產生電路64、65。串列器SER25構成為於動作模式M2中，基於時脈信號CLK，將分配電路135之輸出信號(並列信號DATA5)串列化而產生串列信號，並將產生之串列信號供給於產生電路64、66。串列器SER26構成為於動作模式M2中，基於時脈信號CLK，將分配電路136之輸出信號(並列信號DATA6)串列化而產生串列信號，並將產生之串列信號供給於產生電路65、66。
串列器SER11構成為於動作模式M1中，基於時脈信號CLK，將分配電路131之輸出信號(並列信號DATA1)串列化而產生串列信號，並將產生之串列信號供給於正反器31。串列器SER12構成為於動作模式M1中，基於時脈信號CLK，將分配電路132之輸出信號(並列信號DATA2)串列化而產生串列信號，並將產生之串列信號供給於正反器32。串列器SER13構成為於動作模式M1中，基於時脈信號CLK，將分配電路133之輸出信號(並列信號DATA3)串列化而產生串列信號，並將產生之串列信號供給於正反器41。串列器SER14構成為於動作模式M1中，基於時脈信號CLK，將分配電路134之輸出信號(並列信號DATA4)串列化而產生串列信號，並將產生之串列信號供給於正反器42。串列器SER15構成為於動作模式M1中，基於時脈信號CLK，將分配電路135之輸出信號(並列信號DATA5)串列化而產生串列信號，並將產生之串列信號供給於正反器51。串列器SER16構成為於動作模式M1中，基於時脈信號CLK，將分配電路136之輸出信號(並列信號DATA6)串列化而產生串列信號，並將產生之串列信號供給於正反器52。
此處，串列器SER21對應於本揭示中之「第1串列器」之一具體例。串列器SER22對應於本揭示中之「第2串列器」之一具體例。串列器SER23對應於本揭示中之「第3串列器」之一具體例。串列器SER11對應於本揭示中之「第4串列器」之一具體例。串列器SER12對應於本揭示中之「第5串列器」之一具體例。自串列器SER21輸出之串列信號對應於本揭示中之「第1串列信號」之一具體例。自串列器SER22輸出之串列信號對應於本揭示中之「第2串列信號」之一具體例。自串列器SER23輸出之串列信號對應於本揭示中之「第3串列信號」之一具體例。自串列器SER11輸出之串列信號對應於本揭示中之「第4串列信號」之一具體例。自串列器SER12輸出之串列信號對應於本揭示中之「第5串列信號」之一具體例。動作模式M2對應於本揭示中之「第1動作模式」之一具體例。動作模式M1對應於本揭示中之「第2動作模式」之一具體例。
[其他變化例] 又，亦可組合該等變化例中之2個以上。
＜2.第2實施形態＞ 接著，針對第2實施形態之發送裝置300進行說明。本實施形態之發送裝置300係以可於與輸入端子之順序不同之各種接收裝置間進行通訊之方式構成者。另，對與上述第1實施形態之發送裝置1實質上同一之部分標註同一符號，適當省略說明。
圖43A～43F係顯示適用發送裝置300之通訊系統3之一構成例者。通訊系統3以使用3相信號進行通訊之方式構成。通訊裝置3具有發送裝置300與接收裝置400。發送裝置300將信號SIG1～SIG3作為3相信號發送至接收裝置400，接收裝置400接收該等信號SIG1～SIG3。
由於自各供貨商供給發送裝置300及接受裝置400，故如圖43A～43F所示，可能有發送裝置300之輸出端子Tout1、Tout2、Tout3之順序與接收裝置400之輸入端子Tin21、Tin22、Tin23之順序不同之情形。
圖43A所示之通訊系統2A中，接收裝置400A之輸入端子按照輸入端子Tin21、Tin22、Tin23之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400A之輸入端子Tin21連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400A之輸入端子Tin22連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400A之輸入端子Tin23連接。
圖43B所示之通訊系統2B中，接收裝置400B之輸入端子按照輸入端子Tin21、Tin23、Tin22之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400B之輸入端子Tin21連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400B之輸入端子Tin23連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400B之輸入端子Tin22連接。
圖43C所示之通訊系統2C中，接收裝置400C之輸入端子按照輸入端子Tin22、Tin21、Tin23之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400C之輸入端子Tin22連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400C之輸入端子Tin21連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400C之輸入端子Tin23連接。
圖43D所示之通訊系統2D中，接收裝置400D之輸入端子按照輸入端子Tin22、Tin23、Tin21之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400D之輸入端子Tin22連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400D之輸入端子Tin23連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400D之輸入端子Tin21連接。
圖43E所示之通訊系統2E中，接收裝置400E之輸入端子按照輸入端子Tin23、Tin21、Tin22之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400E之輸入端子Tin23連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400E之輸入端子Tin21連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400E之輸入端子Tin22連接。
圖43F所示之通訊系統2F中，接收裝置400F之輸入端子按照輸入端子Tin23、Tin22、Tin21之順序排列。該情形時，發送裝置300之輸出端子Tout1經由傳輸線路201與接收裝置400F之輸入端子Tin23連接，發送裝置300之輸出端子Tout2經由傳輸線路202與接收裝置400F之輸入端子Tin22連接，發送裝置300之輸出端子Tout3經由傳輸線路203與接收裝置400F之輸入端子Tin21連接。
發送裝置300構成為可於信號SIG1、SIG2、SIG3間替換信號圖案。藉此，通訊系統2中，例如，發送裝置300與接收裝置400間之配線可不交叉。
圖44係顯示發送裝置300之一構成例者。發送裝置300具備處理部310與發送部320。
處理部310構成為藉由進行特定之處理，產生3組並列信號DATA1～DATA3。並列信號DATA1～DATA3之各者於該例中為具有最大8位元之位元寬之信號。處理部310具有：處理電路311、替換電路312、及替換電路313。
處理電路311構成為藉由進行特定之處理，產生3組並列信號DT11～DT13。並列信號DT11～DT13之各者與3組並列信號DATA1～DATA3之各者同樣，於該例中為具有最大8位元之位元寬之信號。
替換電路312與上述實施形態之替換電路12同樣，構成為相互替換並列信號DT2及並列信號DT3，而將並列信號DT3作為並列信號DT2A輸出，且將並列信號DT2作為並列信號DT3A輸出。
替換電路313構成為基於模式控制信號MSEL2，相互替列信號DT1、DT2A、DT3A。模式控制信號MSEL2係對應於接收裝置400中之輸入端子Tin21、Tin22、Tin23之順序之信號。
圖45係顯示替換電路312之一動作例者。替換電路312具有6個動作模式MA～MF。
接收裝置400之輸入端子按照輸入端子Tin21、Tin22、Tin23之順序排列之情形時(圖43A)，動作模式設定為動作模式MA。該情形時，替換電路313將並列信號DT1作為並列信號DATA1輸出，將並列信號DT2A作為並列信號DATA2輸出，將並列信號DT3A作為並列信號DATA3輸出。
接收裝置400之輸入端子按照輸入端子Tin21、Tin23、Tin22之順序排列之情形時(圖43B)，動作模式設定為動作模式MB。該情形時，替換電路313將並列信號DT3A之反轉信號作為並列信號DATA1輸出，將並列信號DT1之反轉信號作為並列信號DATA2輸出，將並列信號DT2A之反轉信號作為並列信號DATA3輸出。
接收裝置400之輸入端子按照輸入端子Tin22、Tin21、Tin23之順序排列之情形時(圖43C)，動作模式設定為動作模式MC。該情形時，替換電路313將並列信號DT1之反轉信號作為並列信號DATA1輸出，將並列信號DT2A之反轉信號作為並列信號DATA2輸出，將並列信號DT3A之反轉信號作為並列信號DATA3輸出。
接收裝置400之輸入端子按照輸入端子Tin22、Tin23、Tin21之順序排列之情形時(圖43D)，動作模式設定為動作模式MD。該情形時，替換電路313將並列信號DT2A作為並列信號DATA1輸出，將並列信號DT1作為並列信號DATA2輸出，將並列信號DT3A作為並列信號DATA3輸出。
接收裝置400之輸入端子按照輸入端子Tin23、Tin21、Tin22之順序排列之情形時(圖43E)，動作模式設定為動作模式ME。該情形時，替換電路313將並列信號DT3A作為並列信號DATA1輸出，將並列信號DT2A作為並列信號DATA2輸出，將並列信號DT1作為並列信號DATA3輸出。
接收裝置400之輸入端子按照輸入端子Tin23、Tin22、Tin21之順序排列之情形時(圖43F)，動作模式設定為動作模式MF。該情形時，替換電路313將並列信號DT2A之反轉信號作為並列信號DATA1輸出，將並列信號DT3A之反轉信號作為並列信號DATA2輸出，將並列信號DT1之反轉信號作為並列信號DATA3輸出。
發送部320(圖44)構成為基於並列信號DATA1～DATA3產生信號SIG1～SIG3，並將該等信號SIG1～SIG3分別自輸出端子Tout1～Tout3輸出。
圖46係顯示發送部320之一構成例者。發送部320具有：串列器SER1～SER3、產生電路61～63、正反器(F/F)部71～76、輸出部DRV1B～DRV6B、及控制部29B。
串列器SER1構成為基於時脈信號CLK，將並列信號DATA1串列化，產生串列信號S1，並將該串列信號S1供給於產生電路61、62。串列器SER2構成為基於時脈信號CLK，將並列信號DATA2串列化，產生串列信號S2，並將該串列信號S2供給於產生電路61、63。串列器SER3構成為基於時脈信號CLK，將並列信號DATA3串列化，產生串列信號S3，並將該串列信號S3供給於產生電路62、63。
產生電路61構成為基於串列信號S1及串列信號S2，產生4個信號。產生電路61之輸入端子A1連接於串列器SER1，輸入端子A2連接於串列器SER2。正反器部71構成為基於時脈信號CLK，取樣自產生電路61輸出之4個信號，並輸出包含取樣出之4個信號之信號S71。
產生電路62構成為基於串列信號S3及串列信號S1，產生4個信號。產生電路62之輸入端子A1連接於串列器SER3，輸入端子A2連接於串列器SER1。正反器部72構成為基於時脈信號CLK，取樣自產生電路62輸出之4個信號，並輸出包含取樣出之4個信號之信號S72。
產生電路63構成為基於串列信號S2及串列信號S3，產生4個信號。產生電路63之輸入端子A1連接於串列器SER2，輸入端子A2連接於串列器SER3。正反器部73構成為基於時脈信號CLK，取樣自產生電路63輸出之4個信號，並輸出包含取樣出之4個信號之信號S73。
輸出部DRV1B構成為基於自正反器部71輸出之信號S71，設定輸出端子Tout1之電壓。輸出部DRV2B構成為基於自正反器部72輸出之信號S72，設定輸出端子Tout2之電壓。輸出部DRV3B構成為基於自正反器部73輸出之信號S73，設定輸出端子Tout3之電壓。
控制部29B以控制發送部320之方式構成。控制部29B產生時脈信號CLK及電壓V1。
發送部320與上述第1實施形態之發送部20(圖14)同樣，依序配置有串列器SER1、SER2、SER3，且依序配置有產生電路61、62、63。於串列器SER1～SER3與產生電路61～63間，設有配線區域。該配線區域中，自串列器SER1對產生電路61、62傳遞信號，自串列器SER2對產生電路61、63傳遞信號，自串列器SER3對產生電路62、63傳遞信號。
圖47係顯示通訊系統2之一動作例者。該例中，顯示處理電路311將並列信號DT1、DT2、DT3所含之相互對應之3個位元設定為“1、0、0”時之動作。即，如圖7所示，發送裝置300發送符號“+x”。
替換電路312相互替換並列信號DT2及並列信號DT3。藉此，並列信號DT1、DT2A、DT3A包含“1、0、0”。
通訊系統2A(動作模式MA)中，替換電路313如圖45所示，將並列信號DT1作為並列信號DATA1輸出，將並列信號DT2A作為並列信號DATA2輸出，將並列信號DT3A作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“1、0、0”。因此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“1、0、0”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VH、VL、VM”。如圖43A所示，於動作模式MA中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400A之輸入端子Tin21、Tin22、Tin23，故接收裝置400A之輸入端子Tin21、Tin22、Tin23中之電壓變為“VH、VL、VM”。如此，接收裝置400A接收符號“+x”。
通訊系統2B(動作模式MB)中，替換電路313如圖45所示，將並列信號DT3A之反轉信號作為並列信號DATA1輸出，將並列信號DT1之反轉信號作為並列信號DATA2輸出，將並列信號DT2A之反轉信號作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“1、0、1”。因此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“1、0、1”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VH、VM、VL”。如圖43B所示，於動作模式MB中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400B之輸入端子Tin21、Tin23、Tin22，故接收裝置400B之輸入端子Tin21、Tin22、Tin23中之電壓變為“VH、VL、VM”。如此，接收裝置400B接收符號“+x”。
通訊系統2C(動作模式MC)中，替換電路313如圖45所示，將並列信號DT1之反轉信號作為並列信號DATA1輸出，將並列信號DT2A之反轉信號作為並列信號DATA2輸出，將並列信號DT3A之反轉信號作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“0、1、1”。藉此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“0、1、1”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VL、VH、VM”。如圖43C所示，於動作模式MC中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400C之輸入端子Tin22、Tin21、Tin23，故接收裝置400C之輸入端子Tin21、Tin22、Tin23中之電壓變為“VH、VL、VM”。如此，接收裝置400C接收符號“+x”。
通訊系統2D(動作模式MD)中，替換電路313如圖45所示，將並列信號DT2A作為並列信號DATA1輸出，將並列信號DT1作為並列信號DATA2輸出，將並列信號DT3A作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“0、1、0”。因此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“0、1、0”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VL、VM、VH”。如圖43D所示，於動作模式MD中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400D之輸入端子Tin22、Tin23、Tin21，故接收裝置400D之輸入端子Tin21、Tin22、Tin23之電壓變為“VH、VL、VM”。如此，接收裝置400D接收符號“+x”。
通訊系統2E(動作模式ME)中，替換電路313如圖45所示，將並列信號DT3A作為並列信號DATA1輸出，將並列信號DT2A作為並列信號DATA2輸出，將並列信號DT1作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“0、0、1”。藉此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“0、0、1”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VM、VH、VL”。如圖43E所示，於動作模式ME中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400E之輸入端子Tin23、Tin21、Tin22，故接收裝置400E之輸入端子Tin21、Tin22、Tin23中之電壓變為“VH、VL、VM”。如此，接收裝置400E接收符號“+x”。
通訊系統2F(動作模式MF)中，替換電路313如圖45所示，將並列信號DT2A之反轉信號作為並列信號DATA1輸出，將並列信號DT3A之反轉信號作為並列信號DATA2輸出，將並列信號DT1之反轉信號作為並列信號DATA3輸出。因此，並列信號DATA1、DATA2、DATA3包含“1、1、0”。藉此，串列器SER1、SER2、SER3產生之串列信號S1、S2、S3同樣包含“1、1、0”。該情形時，如圖7所示，發送裝置300之輸出端子Tout1、Tout2、Tout3之電壓設定為“VM、VL、VH”。如圖43F所示，於動作模式MC中，發送裝置300之輸出端子Tout1、Tout2、Tout3分別連接於接收裝置400F之輸入端子Tin23、Tin22、Tin21，故接收裝置400F之輸入端子Tin21、Tin22、Tin23中之電壓變為“VH、VL、VM”。如此，接收裝置400F接收符號“+x”。
如此，通訊裝置2A～2F之任一情形時，接收裝置400皆可接收符號“+x”。
發送裝置300中，設置替換電路312，根據動作模式，替換並列信號DT11～DT13。藉此，發送裝置300中，可於信號SIG1、SIG2、SIG3之間替換信號圖案。藉此，通訊系統2中，可不使發送裝置300與接收裝置400間之配線交叉而進行通訊。通訊系統2中，如此，由於配線不交叉，故例如可降低波形品質劣化之虞，可提高符號率。
如上所述，本實施形態中，由於設置替換電路312，並根據動作模式，替換並列信號，故可不使發送裝置與接收裝置間之配線交叉而進行通訊，而可提高符號率。其他效果與上述第1實施形態之情形同樣。
＜3.適用例＞ 接著，針對上述實施形態及變化例中說明之發送裝置之適用例進行說明。
圖48係顯示適用上述實施形態等之發送裝置之智慧型手機700(多功能行動電話)之外觀者。於該智慧型手機700，搭載有各種器件，於該等器件間進行資料互換之通訊系統中，適用上述實施形態之發送裝置。
圖49係顯示用於智慧型手機700之應用程式處理器710之一構成例者。應用程式處理器710具有：CPU(Central Processing Unit：中央處理單元)711、記憶體控制部712、電源控制部713、外部介面714、GPU(Graphics Processing Unit：圖形處理單元)715、媒體處理部716、顯示器控制部717、及MIPI(Mobile Industry Processor Interface：移動產業處理器介面)介面718。GPU711、記憶體控制部712、電源控制部713、外部介面714、GPU715、媒體處理部716、顯示器控制部717於該例中連接於系統匯流排719，可經由該系統匯流排719相互進行資料互換。
CPU711係根據程式而處理智慧型手機700所處理之各種資訊者。記憶體控制部712係控制CPU711進行資訊處理時所用之記憶體901者。電源控制部713係控制智慧型手機700之電源者。
外部介面714係用以與外部器件通訊之介面，於該例中，與無線通訊部902及影像感測器810連接。無線通訊部902係與行動電話之基地台無線通訊者，且構成為包含例如基帶部或RF(Radio Frequency：射頻)前端部等。影像感測器810係取得圖像者，且構成為包含例如CMOS感測器。
GPU715係進行圖像處理者。媒體處理部716係處理聲音、文字或圖形等之資訊者。顯示器控制部717係經由MIPI介面718，控制顯示器904者。MIPI介面718係將圖像信號發送至顯示器904者。作為圖像信號，可使用例如YUV形式或RGB形式等之信號。對該MIPI介面718，適用例如上述實施形態等之發送裝置。
圖50係顯示影像感測器810之一構成例者。影像感測器810具有：感測器部811、ISP(Image Signal Processor：圖像信號處理器)812、JPEG(Joint Photographic Experts Group：聯合影像專家組)編碼器813、CPU814、RAM(Random Access Memory：隨機存取記憶體)815、ROM(Read Only Memory：唯讀記憶體)816、電源控制部817、I2 C(Inter-Integrated Circuit：內部積體電路)介面818、及MIPI介面819。該等各區塊於該例中連接於系統匯流排820，可經由該系統匯流排820，相互進行資料互換。
感測器部811係取得圖像者，例如由CMOS感測器構成。ISP812係對感測器部811取得之圖像進行特定之處理者。JPEG編碼器813係將ISP812處理後之圖像進行編碼，產生JPEG形式之圖像者。CPU814係根據程式控制影像感測器810之各區塊者。RAM815係CPU814進行資訊處理時所用之記憶體。ROM816係記憶CPU814中執行之程式者。電源控制部817係控制影像感測器810之電源者。I2 C介面818係接收來自應用程式處理器710之控制信號者。又，雖未圖示，但影像感測器810自應用程式處理器710，除控制信號外，亦接收時脈信號。具體而言，影像感測器810構成為可基於各種頻率之時脈信號動作。MIPI介面819係將圖像信號發送至應用程式處理器710者。作為圖像信號，可使用例如YUV形式或RGB形式等之信號。對該MIPI介面819，適用例如上述實施形態等之發送裝置。
以上，已列舉若干實施形態及變化例、以及該等具體應用例及對電子機器之適用例說明本技術，但本技術不限於該等實施形態等，可進行各種變化。
例如，上述實施形態中，藉由輸出部DRV1將電晶體111、115中之一者設為接通狀態，且將電晶體114、118中之一者設為接通狀態，而將輸出端子Tout1之電壓設定為中位準電壓VM，但並非限定於此者。亦可取代其，而將例如電晶體111、114、115、118全部設為斷開狀態。該情形時，例如，輸出部DRV1之輸出阻抗變為高阻抗狀態。藉此，輸出端子Tout1之電壓經由接收裝置中之終端電阻，設定為中位準電壓VM。
另，本說明書所記載之效果僅為例示，而非限定者，亦可有其他效果。
另，本技術可設為如下之構成。根據以下構成之本技術，可提高符號率。
(1)一種發送裝置，其具備： 第1串列器，其可產生第1串列信號； 第2串列器，其可產生第2串列信號； 第3串列器，其可產生第3串列信號； 第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者； 第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作； 第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者； 第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作； 第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及 第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且 上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上， 上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上。 (2)如上述(1)記載之發送裝置，其中 上述第1輸出控制電路於上述第1串列信號及上述第2串列信號彼此相等之情形時，能夠以由上述第1輸出部將上述第1輸出端子之電壓設定為上述第3電壓之方式，控制上述第1輸出部之動作， 上述第2輸出控制電路於上述第3串列信號及上述第1串列信號彼此相等之情形時，能夠以由上述第2輸出部將上述第2輸出端子之電壓設定為上述第3電壓之方式，控制上述第2輸出部之動作， 上述第3輸出控制電路於上述第2串列信號及上述第3串列信號彼此相等之情形時，能夠以由上述第3輸出部將上述第3輸出端子之電壓設定為上述第3電壓之方式，控制上述第3輸出部之動作。 (3)如上述(1)或(2)記載之發送裝置，其中 上述第1輸出控制電路可如下控制上述第1輸出部之動作：於上述第1串列信號表示第1邏輯、上述第2串列信號表示第2邏輯之情形時，由上述第1輸出部將上述第1輸出端子之電壓設定為上述第1電壓；於上述第1串列信號表示上述第2邏輯、上述第2串列信號表示上述第1邏輯之情形時，由上述第1輸出部將上述第1輸出端子之電壓設定為上述第2電壓， 上述第2輸出控制電路可如下控制上述第2輸出部之動作：於上述第3串列信號表示上述第1邏輯、上述第1串列信號表示上述第2邏輯之情形時，由上述第2輸出部將上述第2輸出端子之電壓設定為上述第1電壓；於上述第3串列信號表示上述第2邏輯、上述第1串列信號表示上述第1邏輯之情形時，由上述第2輸出部將上述第2輸出端子之電壓設定為上述第2電壓，且 上述第3輸出控制電路可如下控制上述第3輸出部之動作：於上述第2串列信號表示上述第1邏輯、上述第3串列信號表示上述第2邏輯之情形時，由上述第3輸出部將上述第3輸出端子之電壓設定為上述第1電壓；於上述第2串列信號表示上述第2邏輯、上述第3串列信號表示上述第1邏輯之情形時，由上述第3輸出部將上述第3輸出端子之電壓設定為上述第2電壓。 (4)如上述(1)至(3)中任一項記載之發送裝置，其中上述第1輸出部具有： 第1開關，其具有被引導至第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子； 第2開關，其具有被引導至第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子； 第3開關，其具有被引導至上述第1電源節點之第1端子、及引導至上述第1輸出端子之第2端子； 第4開關，其具有被引導至上述第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；且 藉由將上述第1開關及上述第3開關設為接通狀態，且將上述第2開關及上述第4開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第1電壓， 藉由將上述第2開關及上述第4開關設為接通狀態，且將上述第1開關及上述第3開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第2電壓， 藉由將上述第1開關及上述第3開關中之一者設為接通狀態、將另一者設為斷開狀態，且將上述第2開關及上述第4開關中之一者設為接通狀態、將另一者設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第3電壓。 (5)如上述(1)至(4)中任一項記載之發送裝置，其具備： 第4輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；及 第5輸出控制電路，其可基於上述第1串列信號之反轉信號及上述第2串列信號之反轉信號，控制上述第2輸出部之動作；且 上述發送裝置能夠以包含第1動作模式及第2動作模式之複數個動作模式中之一者動作， 上述第1輸出部於上述第1動作模式中，可將上述第1輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第1輸出端子之電壓設定為第4電壓或第5電壓， 上述第2輸出部於上述第1動作模式中，可將上述第2輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第2輸出端子之電壓設定為上述第4電壓或上述第5電壓， 上述第3輸出部於上述第1動作模式中，可將上述第3輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者， 上述第1輸出控制電路於上述第1動作模式中，可控制上述第1輸出部之動作， 上述第2輸出控制電路於上述第1動作模式中，可控制上述第2輸出部之動作， 上述第3輸出控制電路於上述第1動作模式中，可控制上述第3輸出部之動作， 上述第4輸出控制電路於上述第2動作模式中，可控制上述第1輸出部之動作， 上述第5輸出控制電路於上述第2動作模式中，可控制上述第2輸出部之動作。 (6)如上述(5)記載之發送裝置，其中 上述第4輸出控制電路具有第1選擇器，其可交替選擇上述第1串列信號及上述第2串列信號， 上述第5輸出控制電路具有第2選擇器，其於上述第1選擇器選擇上述第1串列信號之情形時，可選擇上述第1串列信號之上述反轉信號，於上述第1選擇器選擇上述第2串列信號之情形時，可選擇上述第2串列信號之上述反轉信號， 上述第1輸出部可基於由上述第1選擇器選擇之信號，將上述第1輸出端子之電壓選擇性設定為上述第4電壓或上述第5電壓， 上述第2輸出部可基於由上述第2選擇器選擇之信號，將上述第2輸出端子之電壓選擇性設定為上述第4電壓或上述第5電壓。 (7)如上述(5)或(6)記載之發送裝置，其中 上述第1輸出部具有： 第1開關，其具有被引導至第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子； 第2開關，其具有被引導至第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子； 第3開關，其具有被引導至上述第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；及 第4開關，其具有被引導至上述第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；且 藉由將上述第1開關及上述第3開關設為接通狀態，且將上述第2開關及上述第4開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第4電壓， 藉由將上述第2開關及上述第4開關設為接通狀態，且將上述第1開關及上述第3開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第5電壓。 (8)如上述(5)至(7)中任一項記載之發送裝置，其中 上述第5輸出控制電路可基於上述第1串列信號之反轉信號、上述第2串列信號之反轉信號、及上述第2串列信號，控制上述第2輸出部之動作， 上述複數個動作模式進而包含第3動作模式， 上述第1輸出部於上述第3動作模式中，可將上述第1輸出端子之電壓設定為第6電壓或第7電壓， 上述第2輸出部於上述第3動作模式中，可將上述第2輸出端子之電壓設定為上述第6電壓或上述第7電壓， 上述第4輸出控制電路於上述第3動作模式中，可基於上述第1串列信號，控制上述第1輸出部之動作， 上述第5輸出控制電路於上述第3動作模式中，可基於上述第2串列信號，控制上述第2輸出部之動作。 (9)如上述(5)至(8)中任一項記載之發送裝置，其進而具備： 處理部，其可產生第1發送並列信號、第2發送並列信號及第3發送並列信號；且 上述處理部具有： 第1處理電路，其可產生第1並列信號、第2並列信號及第3並列信號，且可將上述第1並列信號輸出作為上述第1發送並列信號；及 第2處理電路，其於上述第1動作模式中，可將上述第2並列信號輸出作為上述第3發送並列信號，且將上述第3並列信號輸出作為上述第2發送並列信號，於上述第2動作模式中，可將上述第2並列信號輸出作為上述第2發送並列信號，且將上述第3並列信號輸出作為上述第3發送並列信號；且 上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號， 上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號， 上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。 (10)如上述(1)至(9)中任一項記載之發送裝置，其進而具備： 處理部，其可產生上述第1發送並列信號、第2發送並列信號及第3發送並列信號，且可變更上述第1發送並列信號、上述第2發送並列信號及上述第3發送並列信號之位元數；且 上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號， 上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號， 上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。 (11)如上述(1)至(10)中任一項記載之發送裝置，其中 上述第1串列器具有： 複數個串列器；及 選擇器，其可藉由依序選擇自上述複數個串列器輸出之信號，而產生上述第1串列信號。 (12)如上述(1)至(11)中任一項記載之發送裝置，其進而具備： 處理部，其可產生第1發送並列信號、第2發送並列信號及第3發送並列信號；且 上述處理部具有： 第3處理電路，其可產生第1並列信號、第2並列信號及第3並列信號；及 第4處理電路，其可藉由進行替換上述第1並列信號、上述第2並列信號及上述第3並列信號之第1處理、及替換上述第1並列信號之反轉信號、上述第2並列信號之反轉信號及上述第3並列信號之反轉信號之第2處理中之一者，而產生上述第1發送並列信號、上述第2發送並列信號及上述第3發送並列信號；且 上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號， 上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號， 上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。 (13)如上述(1)至(4)中任一項記載之發送裝置，其具備： 第4串列器，其可產生第4串列信號； 第5串列器，其可產生第5串列信號； 第4輸出控制電路，其可基於上述第4串列信號及上述第5串列信號，控制上述第1輸出部之動作；及 第5輸出控制電路，其可基於上述第4串列信號之反轉信號及上述第5串列信號之反轉信號，控制上述第2輸出部之動作；且 上述發送裝置能夠以包含第1動作模式及第2動作模式之複數個動作模式中之一者動作， 上述第1輸出部於上述第1動作模式中，可將上述第1輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第1輸出端子之電壓設定為第4電壓或第5電壓， 上述第2輸出部於上述第1動作模式中，可將上述第2輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第2輸出端子之電壓設定為上述第4電壓或上述第5電壓， 上述第3輸出部於上述第1動作模式中，可將上述第3輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者， 上述第1輸出控制電路於上述第1動作模式中，可控制上述第1輸出部之動作， 上述第2輸出控制電路於上述第1動作模式中，可控制上述第2輸出部之動作， 上述第3輸出控制電路於上述第1動作模式中，可控制上述第3輸出部之動作， 上述第4輸出控制電路於上述第2動作模式中，可控制上述第1輸出部之動作， 上述第5輸出控制電路於上述第2動作模式中，可控制上述第2輸出部之動作。 (13)一種通訊系統，其具備： 發送裝置；及 接收裝置，其可接收自上述發送裝置發送之信號；且 上述發送裝置具有： 第1串列器，其可產生第1串列信號； 第2串列器，其可產生第2串列信號； 第3串列器，其可產生第3串列信號； 第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者； 第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作； 第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者； 第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作； 第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及 第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且 上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上， 上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上。
本申請案係以2019年5月29日向日本專利聽提出申請之日本專利申請號第2019-099922號為基礎而主張優先權者，藉由參照將該申請案之所有內容引用於本申請案中。
若為業者，則可根據設計上之要件或其他因素，想到各種修正、組合、子組合及變更，但應理解，該等皆包含於隨附之申請專利範圍或與其均等物之範圍內者。
1:發送裝置 1A:發送裝置 1B:發送裝置 1R:發送裝置 2:通訊系統 2A~2F:控制部 3:通訊系統 4:通訊系統 5:通訊系統 6:通訊系統 10:處理部 10B:處理部 10R:處理部 11:處理電路 12:替換電路 12B:替換電路 13:替換電路 13B:替換電路 20:發送部 20A:發送部 20B:發送部 20C:發送部 20D:發送部 20E:發送部 20R:發送部 21~26:分配電路 29:控制部 29A:控制部 29B:控制部 31:正反器 32:正反器 33:鎖存器 34:選擇器 35:選擇器 41:正反器 42:正反器 43:鎖存器 44:選擇器 45:選擇器 51:正反器 52:正反器 53:鎖存器 54:選擇器 55:選擇器 61~66:產生電路 71~76:正反器(F/F)部 81:反相器 82~84:邏輯積(AND)電路 85:否定邏輯積電路 86:否定邏輯積電路 87:介面 88:否定邏輯積電路 89:介面 91~94:正反器 101~104:選擇器 111:電晶體 112:電阻元件 113:電阻元件 114:電晶體 115:電晶體 116:電阻元件 117:電阻元件 118:電晶體 120:串列器部 121~124:串列器 125:選擇器 161:產生電路 162:否定邏輯積電路 163:否定邏輯和電路 164~167:正反器 171:產生電路 172:否定邏輯積電路 173:正反器 174:正反器 201~206:傳輸線路 210:接收裝置 211~213:輸入部 216:電阻元件 217:放大器 220:接收裝置 221:輸入部 224~226:電阻元件 227~229:放大器 230:接收裝置 231~236:輸入部 238:電阻元件 239:放大器 240:配線區域 240R:配線區域 241:電路 242:電路 243:電路 300:發送裝置 310:處理部 311:處理電路 312:替換電路 313:替換電路 320:發送部 400:接收裝置 400A~400F:接收裝置 700:智慧型手機 710:應用程式處理器 711:CPU 712:記憶體控制部 713:電源控制部 714:外部介面 715:GPU 716:媒體處理部 717:顯示器控制部 718:MIPI介面 719:系統匯流排 810:影像感測器 811:感測器部 812:ISP 813:JPEG編碼器 814:CPU 815:RAM 816:ROM 817:電源控制部 818:I2 C介面 819:MIPI介面 820:系統匯流排 901:記憶體 902:無線通訊部 904:顯示器 A1:輸入端子 A2:輸入端子 CKI:時脈輸入端子 CLK:時脈信號 CLK2:時脈信號 D0~D13:資料 DATA1~DATA6:並列信號 DATA11~DATA14:並列信號 DI:輸入端子 DI1:第1輸入端子 DI2:第2輸入端子 DO:輸出端子 DO1:第1輸出端子 DO2:第2輸出端子 DRV1~DRV6:輸出部 DRV1B~DRV6B:輸出部 DT1~DT6:並列信號 DT2A:並列信號 DT3A:並列信號 ESD1~ESD3:ESD保護電路 Iin:電流 IV1~IV8:介面 IV11:反相器 IV21~IV26:反相器 MA~MF:動作模式 MN1:電晶體 MN2:電晶體 MN11~MN15:電晶體 MN21~MN23:電晶體 MP1:電晶體 MP2:電晶體 MP11~MP14:電晶體 MP21~MP23:電晶體 MSEL:模式控制信號 MSW:控制信號 MSW2:控制信號 N31:信號 N33:信號 N34:信號 N41:信號 N51:信號 N53:信號 ND1:否定邏輯積電路 ND2:否定邏輯積電路 ND3:否定邏輯積電路 NR1:否定邏輯和電路 P1:期間 P2:期間 P31:信號 P33:信號 P34:信號 P41:信號 P43:信號 P51:信號 P53:信號 PAD1~PAD3:焊墊 S1~S6:串列信號 S34:信號 S35:信號 S44:信號 S45:信號 S54:信號 S55:信號 S71~S76:信號 SA1:信號 SA2:信號 SEL:控制信號 SEL2:控制信號 SER1~SER6:串列器 SER11~SER16:串列器 SER21~SER26:串列器 SIG1~SIG6:信號 ST1~ST4:信號 T1~T4:輸出端子 Tin11:輸入端子 Tin12:輸入端子 Tin21:輸入端子 Tin22:輸入端子 Tin23:輸入端子 Tin31:輸入端子 Tout1~Tout6:輸出端子 V1:電壓 V2:偏壓電壓 V3:偏壓電壓 VDD:電源電壓 VH:高位準電壓 VL:低位準電壓 VM:中位準電壓
圖1係顯示本揭示之第1實施形態之發送裝置之一構成例之方塊圖。 圖2係顯示3相信號之一例之說明圖。 圖3係顯示圖1所示之發送部之一構成例之方塊圖。 圖4係顯示圖3所示之分配電路之一構成例之電路圖。 圖5係顯示圖3所示之產生電路之一構成例之電路圖。 圖6係顯示圖5所示之產生電路之一動作例之表。 圖7係顯示圖3所示之發送部之一動作例之表。 圖8係顯示適用圖1所示之發送裝置之通訊系統之一構成例之方塊圖。 圖9係顯示圖8所示之輸入部之一構成例之電路圖。 圖10係顯示適用圖1所示之發送裝置之通訊系統之其他構成例之方塊圖。 圖11係顯示圖10所示之輸入部之一構成例之電路圖。 圖12係顯示圖11所示之輸入部之一動作例之說明圖。 圖13係顯示圖10所示之通訊系統之一動作例之表。 圖14係顯示圖3所示之發送部之佈局之一例之說明圖。 圖15A係顯示圖3所示之發送部之一動作模式中之一動作狀態的說明圖。 圖15B係顯示圖3所示之發送部之一動作模式中之另一動作狀態之說明圖。 圖16係顯示圖3所示之發送部之一動作例之時序波形圖。 圖17係顯示圖2所示之發送部之另一動作模式中之一動作例之說明圖。 圖18係顯示比較例之發送裝置之一構成例之方塊圖。 圖19係顯示圖18所示之發送部之一構成例之方塊圖。 圖20係顯示圖18所示之發送部之一動作例之表。 圖21係顯示圖18所示之發送部之佈局之一例之說明圖。 圖22係顯示變化例之串列器部之一構成例之方塊圖。 圖23係顯示正反器之一構成例之電路圖。 圖24係顯示另一變化例之產生電路之一構成例之電路圖。 圖25係顯示圖24所示之正反器之一構成例之電路圖。 圖26係顯示圖24所示之另一正反器之一構成例之電路圖。 圖27係顯示圖24所示之產生電路之一動作例之表。 圖28係顯示正反器之另一構成例之電路圖。 圖29係顯示圖24所示之正反器之另一構成例之電路圖。 圖30係顯示圖24所示之另一正反器之另一構成例之電路圖。 圖31係顯示另一變化例之產生電路之一構成例之電路圖。 圖32係顯示圖31所示之正反器之一構成例之電路圖。 圖33係顯示另一變化例之發送部之一構成例之方塊圖。 圖34係顯示適用圖33所示之發送部之通訊系統之一構成例之方塊圖。 圖35係顯示圖34所示之輸入部之一構成例之電路圖。 圖36係顯示圖33所示之發送部之另一動作模式中之一動作例之說明圖。 圖37係顯示另一變化例之發送裝置之一構成例之方塊圖。 圖38係顯示圖37所示之發送部之一構成例之方塊圖。 圖39係顯示圖38所示之產生電路之一構成例之電路圖。 圖40係顯示另一變化例之發送部之一構成例之方塊圖。 圖41係顯示另一變化例之發送部之一構成例之方塊圖。 圖42係顯示另一變化例之發送部之一構成例之方塊圖。 圖43A係顯示適用第2實施形態之發送裝置之通訊系統之一構成例之方塊圖。 圖43B係顯示適用第2實施形態之發送裝置之通訊系統之另一構成例之方塊圖。 圖43C係顯示適用第2實施形態之發送裝置之通訊系統之另一構成例之方塊圖。 圖43D係顯示適用第2實施形態之發送裝置之通訊系統之另一構成例之方塊圖。 圖43E係顯示適用第2實施形態之發送裝置之通訊系統之另一構成例之方塊圖。 圖43F係顯示適用第2實施形態之發送裝置之通訊系統之另一構成例之方塊圖。 圖44係顯示第2實施形態之發送裝置之一構成例之方塊圖。 圖45係顯示圖44所示之替換電路之一動作例之表。 圖46係顯示圖44所示之發送部之一動作例之方塊圖。 圖47係顯示圖43A～43F所示之通訊系統之一動作例之表。 圖48係顯示適用實施形態之發送裝置之智慧型手機之外觀構成之立體圖。 圖49係顯示適用實施形態之發送裝置之應用程式處理器之一構成例之方塊圖。 圖50係顯示適用實施形態之發送裝置之影像感測器之一構成例之方塊圖。
20:發送部
21~26:分配電路
29:控制部
31:正反器
32:正反器
33:鎖存器
34:選擇器
35:選擇器
41:正反器
42:正反器
43:鎖存器
44:選擇器
45:選擇器
51:正反器
52:正反器
53:鎖存器
54:選擇器
55:選擇器
61~66:產生電路
71~76:正反器部
CLK:時脈信號
DATA1~DATA6:並列信號
DRV1~DRV6:輸出部
MSEL:模式控制信號
MSW:控制信號
N31:信號
N33:信號
N41:信號
N43:信號
N51:信號
N53:信號
P31:信號
P33:信號
P41:信號
P43:信號
P51:信號
P53:信號
S1~S6:串列信號
S34:信號
S35:信號
S44:信號
S45:信號
S54:信號
S55:信號
S71~S76:信號
SEL:控制信號
SER1~SER6:串列器
Tout1~Tout6:輸出端子
V1:電壓

Claims (13)

  1. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述第1輸出控制電路於上述第1串列信號及上述第2串列信號彼此相 等之情形時，能夠以由上述第1輸出部將上述第1輸出端子之電壓設定為上述第3電壓之方式，控制上述第1輸出部之動作，上述第2輸出控制電路於上述第3串列信號及上述第1串列信號彼此相等之情形時，能夠以由上述第2輸出部將上述第2輸出端子之電壓設定為上述第3電壓之方式，控制上述第2輸出部之動作，上述第3輸出控制電路於上述第2串列信號及上述第3串列信號彼此相等之情形時，能夠以由上述第3輸出部將上述第3輸出端子之電壓設定為上述第3電壓之方式，控制上述第3輸出部之動作。
  2. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及 第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述第1輸出控制電路可如下控制上述第1輸出部之動作：於上述第1串列信號表示第1邏輯、上述第2串列信號表示第2邏輯之情形時，由上述第1輸出部將上述第1輸出端子之電壓設定為上述第1電壓；於上述第1串列信號表示上述第2邏輯、上述第2串列信號表示上述第1邏輯之情形時，由上述第1輸出部將上述第1輸出端子之電壓設定為上述第2電壓，上述第2輸出控制電路可如下控制上述第2輸出部之動作：於上述第3串列信號表示上述第1邏輯、上述第1串列信號表示上述第2邏輯之情形時，由上述第2輸出部將上述第2輸出端子之電壓設定為上述第1電壓；於上述第3串列信號表示上述第2邏輯、上述第1串列信號表示上述第1邏輯之情形時，由上述第2輸出部將上述第2輸出端子之電壓設定為上述第2電壓，且上述第3輸出控制電路可如下控制上述第3輸出部之動作：於上述第2串列信號表示上述第1邏輯、上述第3串列信號表示上述第2邏輯之情形時，由上述第3輸出部將上述第3輸出端子之電壓設定為上述第1電壓；於上述第2串列信號表示上述第2邏輯、上述第3串列信號表示上述第1邏輯之情形時，由上述第3輸出部將上述第3輸出端子之電壓設定為上述第2電壓。
  3. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述第1輸出部具有：第1開關，其具有被引導至第1電源節點之第1端子、及被引導至上述 第1輸出端子之第2端子；第2開關，其具有被引導至第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；第3開關，其具有被引導至上述第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；及第4開關，其具有被引導至上述第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；且藉由將上述第1開關及上述第3開關設為接通狀態，且將上述第2開關及上述第4開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第1電壓，藉由將上述第2開關及上述第4開關設為接通狀態，且將上述第1開關及上述第3開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第2電壓，藉由將上述第1開關及上述第3開關中之一者設為接通狀態、將另一者設為斷開狀態，且將上述第2開關及上述第4開關中之一者設為接通狀態、將另一者設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第3電壓。
  4. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、 及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；第4輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；及第5輸出控制電路，其可基於上述第1串列信號之反轉信號及上述第2串列信號之反轉信號，控制上述第2輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述發送裝置能夠以包含第1動作模式及第2動作模式之複數個動作模式中之一者動作，上述第1輸出部於上述第1動作模式中，可將上述第1輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第 2動作模式中，可將上述第1輸出端子之電壓設定為第4電壓或第5電壓，上述第2輸出部於上述第1動作模式中，可將上述第2輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第2輸出端子之電壓設定為上述第4電壓或上述第5電壓，上述第3輸出部於上述第1動作模式中，可將上述第3輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，上述第1輸出控制電路於上述第1動作模式中，可控制上述第1輸出部之動作，上述第2輸出控制電路於上述第1動作模式中，可控制上述第2輸出部之動作，上述第3輸出控制電路於上述第1動作模式中，可控制上述第3輸出部之動作，上述第4輸出控制電路於上述第2動作模式中，可控制上述第1輸出部之動作，上述第5輸出控制電路於上述第2動作模式中，可控制上述第2輸出部之動作。
  5. 如請求項4之發送裝置，其中上述第4輸出控制電路具有第1選擇器，其可交替選擇上述第1串列信號及上述第2串列信號，上述第5輸出控制電路具有第2選擇器，其於上述第1選擇器選擇上述第1串列信號之情形時，可選擇上述第1串列信號之上述反轉信號，於上述 第1選擇器選擇上述第2串列信號之情形時，可選擇上述第2串列信號之上述反轉信號，上述第1輸出部可基於由上述第1選擇器選擇之信號，將上述第1輸出端子之電壓選擇性設定為上述第4電壓或上述第5電壓，上述第2輸出部可基於由上述第2選擇器選擇之信號，將上述第2輸出端子之電壓選擇性設定為上述第4電壓或上述第5電壓。
  6. 如請求項4之發送裝置，其中上述第1輸出部具有：第1開關，其具有被引導至第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；第2開關，其具有被引導至第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；第3開關，其具有被引導至上述第1電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；及第4開關，其具有被引導至上述第2電源節點之第1端子、及被引導至上述第1輸出端子之第2端子；且藉由將上述第1開關及上述第3開關設為接通狀態，且將上述第2開關及上述第4開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第4電壓，藉由將上述第2開關及上述第4開關設為接通狀態，且將上述第1開關及上述第3開關設為斷開狀態，可將上述第1輸出端子之電壓設定為上述第5電壓。
  7. 如請求項4之發送裝置，其中上述第5輸出控制電路可基於上述第1串列信號之反轉信號、上述第2串列信號之反轉信號、及上述第2串列信號，控制上述第2輸出部之動作，上述複數個動作模式進而包含第3動作模式，上述第1輸出部於上述第3動作模式中，可將上述第1輸出端子之電壓設定為第6電壓或第7電壓，上述第2輸出部於上述第3動作模式中，可將上述第2輸出端子之電壓設定為上述第6電壓或上述第7電壓，上述第4輸出控制電路於上述第3動作模式中，可基於上述第1串列信號，控制上述第1輸出部之動作，上述第5輸出控制電路於上述第3動作模式中，可基於上述第2串列信號，控制上述第2輸出部之動作。
  8. 如請求項4之發送裝置，其進而具備：處理部，其可產生第1發送並列信號、第2發送並列信號及第3發送並列信號；且上述處理部具有：第1處理電路，其可產生第1並列信號、第2並列信號及第3並列信號，且可將上述第1並列信號輸出作為上述第1發送並列信號；及第2處理電路，其於上述第1動作模式中，可將上述第2並列信號輸出作為上述第3發送並列信號，且將上述第3並列信號輸出作為上述第2發送並列信號，於上述第2動作模式中，可將上述第2並列信號輸出作為上述第 2發送並列信號，且將上述第3並列信號輸出作為上述第3發送並列信號；且上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號，上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號，上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。
  9. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者； 第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；及處理部，其可產生上述第1發送並列信號、第2發送並列信號及第3發送並列信號，且可變更上述第1發送並列信號、上述第2發送並列信號及上述第3發送並列信號之位元數；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號，上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號，上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。
  10. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號， 控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；及第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述第1串列器具有：複數個串列器；及選擇器，其可藉由依序選擇自上述複數個串列器輸出之信號，而產生上述第1串列信號。
  11. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、 及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；及處理部，其可產生第1發送並列信號、第2發送並列信號及第3發送並列信號；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述處理部具有：第3處理電路，其可產生第1並列信號、第2並列信號及第3並列信號；及第4處理電路，其可藉由進行替換上述第1並列信號、上述第2並列信號及上述第3並列信號之第1處理、及替換上述第1並列信號之反轉信號、上述第2並列信號之反轉信號及上述第3並列信號之反轉信號之第2處理中 之一者，而產生上述第1發送並列信號、上述第2發送並列信號及上述第3發送並列信號；且上述第1串列器可基於上述第1發送並列信號，產生上述第1串列信號，上述第2串列器可基於上述第2發送並列信號，產生上述第2串列信號，上述第3串列器可基於上述第3發送並列信號，產生上述第3串列信號。
  12. 一種發送裝置，其具備：第1串列器，其可產生第1串列信號；第2串列器，其可產生第2串列信號；第3串列器，其可產生第3串列信號；第1輸出部，其可將第1輸出端子之電壓設定為第1電壓、第2電壓、及上述第1電壓與上述第2電壓間之第3電壓中之任一者；第1輸出控制電路，其可基於上述第1串列信號及上述第2串列信號，控制上述第1輸出部之動作；第2輸出部，其可將第2輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者；第2輸出控制電路，其可基於上述第3串列信號及上述第1串列信號，控制上述第2輸出部之動作；第3輸出部，其可將第3輸出端子之電壓設定為上述第1電壓、上述第2電壓、及上述第3電壓中之任一者； 第3輸出控制電路，其可基於上述第2串列信號及上述第3串列信號，控制上述第3輸出部之動作；第4串列器，其可產生第4串列信號；第5串列器，其可產生第5串列信號；第4輸出控制電路，其可基於上述第4串列信號及上述第5串列信號，控制上述第1輸出部之動作；及第5輸出控制電路，其可基於上述第4串列信號之反轉信號及上述第5串列信號之反轉信號，控制上述第2輸出部之動作；且上述第1串列器、上述第2串列器及上述第3串列器依序配置於半導體基板上，上述第1輸出控制電路、上述第2輸出控制電路及上述第3輸出控制電路依序配置於上述半導體基板上，上述發送裝置能夠以包含第1動作模式及第2動作模式之複數個動作模式中之一者動作，上述第1輸出部於上述第1動作模式中，可將上述第1輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第1輸出端子之電壓設定為第4電壓或第5電壓，上述第2輸出部於上述第1動作模式中，可將上述第2輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者，於上述第2動作模式中，可將上述第2輸出端子之電壓設定為上述第4電壓或上述第5電壓，上述第3輸出部於上述第1動作模式中，可將上述第3輸出端子之電壓設定為上述第1電壓、上述第2電壓及上述第3電壓中之任一者， 上述第1輸出控制電路於上述第1動作模式中，可控制上述第1輸出部之動作，上述第2輸出控制電路於上述第1動作模式中，可控制上述第2輸出部之動作，上述第3輸出控制電路於上述第1動作模式中，可控制上述第3輸出部之動作，上述第4輸出控制電路於上述第2動作模式中，可控制上述第1輸出部之動作，上述第5輸出控制電路於上述第2動作模式中，可控制上述第2輸出部之動作。
  13. 一種通訊系統，其具備：如請求項1至12中任一項之發送裝置；及接收裝置，其可接收自上述發送裝置發送之信號。
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