KR20170072189A

KR20170072189A - 송신 장치 및 통신 시스템

Info

Publication number: KR20170072189A
Application number: KR1020177008144A
Authority: KR
Inventors: 히사시 오와
Original assignee: 소니 주식회사
Priority date: 2014-10-16
Filing date: 2015-09-25
Publication date: 2017-06-26
Also published as: US10015026B2; JP6569682B2; US20170288920A1; JPWO2016059957A1; WO2016059957A1; CN106797354A; CN106797354B

Abstract

본 개시의 송신 장치는, 3개의 제1의 드라이버부와, 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 3개의 제1의 프리드라이버부와, 소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 제2의 프리드라이버부와, 3개의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하는 제어부를 구비한다.

Description

송신 장치 및 통신 시스템{TRANSMISSION APPARATUS AND COMMUNICATION SYSTEM}

본 개시는, 신호를 송신하는 송신 장치, 및 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.

근래의 전자기기의 고기능화 및 다기능화에 수반하여, 전자기기에는, 반도체 칩, 센서, 표시 디바이스 등의 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행하여지고, 그 데이터량은, 전자기기의 고기능화 및 다기능화에 응하여 많게 되어 오고 있다. 그래서, 종종, 예를 들면 수Gbps로 데이터를 송수신 가능한 고속 인터페이스를 이용하여, 데이터의 교환이 행하여진다.

이와 같은 고속 인터페이스에서는, 통신 성능의 향상을 도모하기 위한 다양한 기술이 개발되어 있다. 예를 들면, 특허 문헌 1에는, 차동 출력 버퍼에서 생기는 전원 노이즈의 억제를 도모하는 노이즈 캔슬 회로가 개시되어 있다.

특허 문헌 1 : 일본국 특개2005-318264호 공보

이와 같이, 통신 시스템에서는, 높은 통신 성능이 요망되고 있고, 더한층의 통신 성능의 향상이 기대되고 있다.

따라서 통신 성능을 높일 수 있는 송신 장치 및 통신 시스템을 제공하는 것이 바람직하다.

본 개시의 한 실시의 형태에서의 제1의 송신 장치는, 3개의 제1의 드라이버부와, 3개의 제1의 프리드라이버부와, 제2의 프리드라이버부와, 제어부를 구비하고 있다. 3개의 제1의 프리드라이버부는, 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 것이다. 제2의 프리드라이버부는, 소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 것이다. 제어부는, 3개의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하는 것이다.

본 개시의 한 실시의 형태에서의 제2의 송신 장치는, 복수의 제1의 드라이버부와, 복수의 제1의 프리드라이버부와, 제2의 프리드라이버부와, 제어부를 구비하고 있다. 복수의 제1의 프리드라이버부는, 복수의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 복수의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 것이다. 제2의 프리드라이버부는, 소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 것이다. 제어부는, 복수의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하는 것이다.

본 개시의 한 실시의 형태에서의 통신 시스템은, 송신 장치와, 수신 장치를 구비하고 있다. 송신 장치는, 3개의 제1의 드라이버부와, 3개의 제1의 프리드라이버부와, 제2의 프리드라이버부와, 제어부를 갖고 있다. 3개의 제1의 프리드라이버부는, 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 것이다. 제2의 프리드라이버부는, 소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 것이다. 제어부는, 3개의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하는 것이다.

본 개시의 한 실시의 형태에서의 제1의 송신 장치 및 통신 시스템에서는, 3개의 제1의 제어 신호 및 제2의 제어 신호가 생성되고, 3개의 제1의 제어 신호에 의거하여, 3개의 제1의 프리드라이버부가 각각 제어됨과 함께, 제2의 제어 신호에 의거하여, 제2의 프리드라이버부가 제어된다. 그 때, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이는, 3개의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록 제어된다.

본 개시의 한 실시의 형태에서의 제2의 송신 장치에서는, 복수의 제1의 제어 신호 및 제2의 제어 신호가 생성되고, 복수의 제1의 제어 신호에 의거하여, 복수의 제1의 프리드라이버부가 각각 제어됨과 함께, 제2의 제어 신호에 의거하여, 제2의 프리드라이버부가 제어된다. 그 때, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이는, 복수의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록 제어된다.

본 개시의 한 실시의 형태에서의 제1의 송신 장치 및 통신 시스템에 의하면, 3개의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하도록 하였기 때문에, 통신 성능을 높일 수 있다.

본 개시의 한 실시의 형태에서의 제2의 송신 장치에 의하면, 복수의 제1의 제어 신호 및 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 제2의 제어 신호에 포함되는 소정 수의 신호의 천이를 제어하도록 하였기 때문에, 통신 성능을 높일 수 있다.

또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과가 있어도 좋다.

도 1은 본 개시의 한 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 3은 제1의 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 4는 도 1에 도시한 통신 시스템이 송수신하는 심볼의 천이를 도시하는 설명도.
도 5는 도 3에 도시한 신호 생성부(11)의 한 동작례를 도시하는 표.
도 6은 도 3에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 7은 도 3에 도시한 출력부의 한 동작례를 도시하는 표.
도 8은 도 6에 도시한 천이 제어부의 한 구성례를 도시하는 회로도.
도 9는 도 8에 도시한 천이 제어부의 한 동작례를 도시하는 표.
도 10은 도 1에 도시한 수신 장치의 한 구성례를 도시하는 블록도.
도 11은 도 10에 도시한 수신 장치의 수신 동작의 한 예를 도시하는 설명도.
도 12는 도 3에 도시한 송신 장치의 한 동작례를 도시하는 타이밍 파형도.
도 13은 도 3에 도시한 송신 장치의 한 동작례를 도시하는 표.
도 14는 비교례에 관한 송신 장치의 한 동작례를 도시하는 타이밍 파형도.
도 15는 비교례에 관한 송신 장치의 한 동작례를 도시하는 표.
도 16은 제1의 실시의 형태의 변형례에 관한 출력부의 한 구성례를 도시하는 블록도.
도 17은 제1의 실시의 형태의 다른 변형례에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 18은 도 17에 도시한 수신 장치의 한 구성례를 도시하는 블록도.
도 19는 도 17에 도시한 송신 장치의 한 구성례를 도시하는 블록도.
도 20은 도 19에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 21은 제1의 실시의 형태의 다른 변형례에 관한 송신 장치를 적용한 통신 시스템의 한 구성례를 도시하는 블록도.
도 22는 도 21에 도시한 송신 장치를 적용한 다른 통신 시스템의 한 구성례를 도시하는 블록도.
도 23은 제2의 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 24는 도 23에 도시한 출력부의 한 구성례를 도시하는 블록도.
도 25는 도 24에 도시한 천이 제어부의 한 구성례를 도시하는 회로도.
도 26은 도 25에 도시한 천이 제어부의 한 동작례를 도시하는 표.
도 27은 한 실시의 형태에 관한 통신 시스템이 적용된 스마트 폰의 외관 구성을 도시하는 사시도.
도 28은 한 실시의 형태에 관한 통신 시스템이 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 29는 한 실시의 형태에 관한 통신 시스템이 적용된 이미지 센서의 한 구성례를 도시하는 블록도.

이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1의 실시의 형태

2. 제2의 실시의 형태

3. 적용례

<1. 제1의 실시의 형태>

[구성례]

도 1은, 제1의 실시의 형태에 관한 송신 장치가 적용된 통신 시스템(통신 시스템(1))의 한 구성례를 도시하는 것이다. 통신 시스템(1)은, 3개의 전압 레벨을 갖는 신호를 이용하여 통신을 행하는 것이다.

통신 시스템(1)은, 송신 장치(10)와, 수신 장치(40)를 구비하고 있다. 이 통신 시스템(1)에서는, 송신 장치(10)가, 수신 장치(40)에 대해, 전송로(9A, 9B, 9C)를 통하여 신호(SIGA, SIGB, SIGC)를 각각 송신하도록 되어 있다. 이들의 신호를 전송하는 전송로(9A∼9C)의 특성 임피던스는, 이 예에서는 50[Ω]이다. 신호(SIGA, SIGB, SIGC)는, 각각 3개의 전압 레벨(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL))의 사이에서 천이하는 것이다.

도 2는, 신호(SIGA, SIGB, SIGC)의 전압 상태를 도시하는 것이다. 송신 장치(10)는, 3개의 신호(SIGA, SIGB, SIGC)를 이용하여, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"를 송신한다. 예를 들면, 심볼 "+x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 고레벨 전압(VH)으로 하고, 신호(SIGB)를 저레벨 전압(VL)으로 하고, 신호(SIGC)를 중레벨 전압(VM)으로 한다. 심볼 "-x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 저레벨 전압(VL)으로 하고, 신호(SIGB)를 고레벨 전압(VH)으로 하고, 신호(SIGC)를 중레벨 전압(VM)으로 한다. 심볼 "+y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 중레벨 전압(VM)으로 하고, 신호(SIGB)를 고레벨 전압(VH)으로 하고, 신호(SIGC)를 저레벨 전압(VL)으로 한다. 심볼 "-y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 중레벨 전압(VM)으로 하고, 신호(SIGB)를 저레벨 전압(VL)으로 하고, 신호(SIGC)를 고레벨 전압(VH)으로 한다. 심볼 "+z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 저레벨 전압(VL)으로 하고, 신호(SIGB)를 중레벨 전압(VM)으로 하고, 신호(SIGC)를 고레벨 전압(VH)으로 한다. 심볼 "-z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 고레벨 전압(VH)으로 하고, 신호(SIGB)를 중레벨 전압(VM)으로 하고, 신호(SIGC)를 저레벨 전압(VL)으로 하도록 되어 있다.

도 3은, 송신 장치(10)의 한 구성례를 도시하는 것이다. 송신 장치(10)는, 클록 생성부(19)와, 신호 생성부(11)와, 플립플롭(F/F)(12)과, 출력부(20)를 갖고 있다. 이들의 각 블록에는, 후술하는 드라이버부(26A∼26D)를 제외하고, 전원 전압(VDD1)이 공급되고, 이 전원 전압(VDD1)에 의거하여 동작하도록 되어 있다.

클록 생성부(19)는, 클록(TxCK)을 생성하는 것이다. 클록 생성부(19)는, 예를 들면 PLL(Phase Locked Loop)에 의해 구성되고, 예를 들면 송신 장치(10)의 외부로부터 공급되는 리퍼런스 클록(도시 생략)에 의거하여 클록(TxCK)을 생성하도록 되어 있다. 그리고, 클록 생성부(19)는, 이 클록(TxCK)을, 신호 생성부(11), 플립플롭(12), 및 출력부(20)에 공급하도록 되어 있다.

신호 생성부(11)는, 신호(S11∼S13)가 나타내는 심볼(PS), 신호(TxF, TxR, TxP), 및 클록(TxCK)에 의거하여, 심볼(NS)을 구하고, 신호(S1∼S3)를 이용하여 심볼(NS)을 출력하는 것이다. 여기서, 심볼(NS, PS)은, 각각, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다. 심볼(PS)은 전(前)에 송신한 심볼(전의 심볼)이고, 심볼(NS)은 다음(次)에 송신하는 심볼(다음의 심볼)이다.

도 4는, 신호 생성부(11)의 동작을 도시하는 것이다. 이 도 4는, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 사이의 천이를 나타내고 있다. 각 천이에 붙인 3자릿수(桁)의 수치는, 신호(TxF, TxR, TxP)의 값을 이 순서로 나타낸 것이다.

신호(TxF)(Flip)는, "+x"와 "-x"의 사이에서 심볼을 천이시켜서, "+y"와 "-y"의 사이에서 심볼을 천이시켜서, "+z"와 "-z"의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 신호(TxF)가 "1"인 경우에는, 심볼의 극성을 변경하도록(예를 들면 "+x"로부터 "-x"로) 천이하고, 신호(TxF)가 "0"인 경우에는, 이와 같은 천이를 행하지 않도록 되어 있다.

신호(TxR(Rotation), TxP(Polarity))는, 신호(TxF)가 "0"인 경우에 있어서, "+x"와 "-x" 이외(以外)와의 사이, "+y"와 "-y" 이외와의 사이, "+z"와 "-z" 이외와의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 신호(TxR, TxP)가 "1", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 4에서 우회전으로(예를 들면 "+x"로부터 "+y"로) 천이하고, 신호(TxR, TxP)가 "1", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 4에서 우회전으로(예를 들면 "+x"로부터 "-y"로) 천이한다. 또한, 신호(TxR, TxP)가 "0", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 4에서 좌회전으로(예를 들면 "+x"로부터 "+z"로) 천이하고, 신호(TxR, TxP)가 "0", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 4에서 좌회전으로(예를 들면 "+x"로부터 "-z"로) 천이한다.

이와 같이, 신호 생성부(11)에서는, 신호(TxF, TxR, TxP)에 의해, 심볼의 천이의 방향이 특정된다. 신호 생성부(11)는, 신호(S11∼S13)가 나타내는 심볼(PS), 신호(TxF, TxR, TxP), 및 클록(TxCK)에 의거하여, 심볼(NS)을 구하고, 신호(S1∼S3)를 이용하여 심볼(NS)을 출력한다. 이 예에서는, 도 5에 도시하는 바와 같이, 심볼(NS)은 신호(S1∼S3)와 대응시켜지고, 심볼(PS)은 신호(S11∼S13)와 대응시켜져 있다. 그리고, 신호 생성부(11)는, 신호(S1∼S3)를 이용하여, 이 심볼(NS)을 플립플롭(12) 및 출력부(20)에 공급하도록 되어 있다.

플립플롭(12)은, 신호(S1, S2, S3)를, 클록(TxCK)의 1클록분 지연시켜서, 신호(S11, S12, S13)로서 출력하는 것이다. 즉, 플립플롭(12)은, 신호(S1, S2, S3)가 나타내는 심볼(NS)을 클록(TxCK)의 1클록분 지연시킴에 의해, 심볼(PS)을 생성하고 있다. 그리고, 플립플롭(12)은, 그 신호(S11, S12, S13)를, 신호 생성부(11)에 공급하도록 되어 있다.

출력부(20)는, 신호(S1∼S3)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하고, 출력 단자(ToutA, ToutB, ToutC)로부터 각각 출력하는 것이다.

도 6은, 출력부(20)의 한 구성례를 도시하는 것이다. 출력부(20)는, 플립플롭(21∼23)과, 출력 제어부(24)와, 프리드라이버부(25A, 25B, 25C, 25D)와, 드라이버부(26A, 26B, 26C, 26D)와, 천이 제어부(30)를 갖고 있다.

플립플롭(21)은, 클록(TxCK)에 의거하여 신호(S1)를 샘플링하여, 그 샘플링 결과를 신호(S21)로서 출력하는 것이다. 플립플롭(22)은, 클록(TxCK)에 의거하여 신호(S2)를 샘플링하여, 그 샘플링 결과를 신호(S22)로서 출력하는 것이다. 플립플롭(23)은, 클록(TxCK)에 의거하여 신호(S3)를 샘플링하여, 그 샘플링 결과를 신호(S23)로서 출력하는 것이다.

출력 제어부(24)는, 신호(S21, S22, S23) 및 클록(TxCK)에 의거하여, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 생성하는 것이다. 그리고, 출력 제어부(24)는, 신호(PUA, PDA)를 프리드라이버(25A)에 공급하고, 신호(PUB, PDB)를 프리드라이버(25B)에 공급하고, 신호(PUC, PDC)를 프리드라이버(25C)에 공급하도록 되어 있다.

프리드라이버부(25A)는, 신호(PUA, PDA)에 의거하여 드라이버부(26A)를 구동하는 것이고, 프리드라이버부(25B)는, 신호(PUB, PDB)에 의거하여 드라이버부(26B)를 구동하는 것이고, 프리드라이버부(25C)는, 신호(PUC, PDC)에 의거하여 드라이버부(26C)를 구동하는 것이다.

프리드라이버부(25A)는, 프리드라이버(251, 252)를 갖고 있다. 프리드라이버(251)는, 신호(PUA)에 의거하여 드라이버부(26A)의 트랜지스터(MU)(후술)를 구동하는 것이고, 프리드라이버(252)는, 신호(PDA)에 의거하여 드라이버부(26A)의 트랜지스터(MD)(후술)를 구동하는 것이다. 프리드라이버(251, 252)의 출력 신호는, 전원 전압(VDD1)과 접지 전압과의 사이에서 천이하는 것이다. 프리드라이버부(25B, 25C)에 대해서도 마찬가지이다.

드라이버부(26A)는, 신호(SIGA)를 생성하는 것이고, 드라이버부(26B)는, 신호(SIGB)를 생성하는 것이고, 드라이버부(26C)는, 신호(SIGC)를 생성하는 것이다.

드라이버부(26A)는, 트랜지스터(MU, MD)와, 저항 소자(RO)를 갖고 있다. 트랜지스터(MU, MD)는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 트랜지스터(MU)의 드레인에는 전원 전압(VDD2)이 공급되고, 게이트에는 프리드라이버부(25A)의 프리드라이버(251)의 출력 신호가 공급되고, 소스는 트랜지스터(MD)의 드레인 및 저항 소자(RO)의 일단에 접속되어 있다. 트랜지스터(MD)의 드레인은 트랜지스터(MU)의 소스 및 저항 소자(RO)의 일단에 접속되고, 게이트에는 프리드라이버부(25A)의 프리드라이버(252)의 출력 신호가 공급되고, 소스는 접지되어 있다. 저항 소자(RO)는, 종단 저항으로서 기능하는 것이고, 이 예에서는 50[Ω]이다. 저항 소자(RO)의 일단은, 트랜지스터(MU)의 소스 및 트랜지스터(MD)의 드레인에 접속되고, 타단은 출력 단자(ToutA)에 접속되어 있다. 드라이버부(26B, 26C)에 대해서도 마찬가지이다.

이 구성에 의해, 출력부(20)는, 신호(S1∼S3)에 의거하여, 출력 단자(ToutA∼ToutC)의 전압을, 도 2에 도시한 바와 같이, 서로 다른 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL))으로 각각 설정하도록 되어 있다.

도 7은, 출력부(20)의 한 동작례를 도시하는 것이다. 예를 들면, 송신 장치(10)가 심볼 "+x"를 송신하는 경우에는, 신호(S21, S22, S23)는, 신호(S1, S2, S3)(도 5)와 마찬가지로 "100"이 된다. 출력 제어부(24)는, 이 신호(S21, S22, S23)에 의거하여, 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 "100100"으로 한다. 이에 의해, 드라이버부(26A)에서는, 트랜지스터(MU)가 온 상태가 됨과 함께 트랜지스터(MD)가 오프 상태가 되기 때문에, 출력 단자(ToutA)의 전압(신호(SIGA))이 고레벨 전압(VH)으로 설정된다. 또한, 드라이버부(26B)에서는, 트랜지스터(MU)가 오프 상태가 됨과 함께 트랜지스터(MD)가 온 상태가 되기 때문에, 출력 단자(ToutB)의 전압(신호(SIGB))이 저레벨 전압(VL)으로 설정된다. 그리고, 드라이버부(26C)에서는, 트랜지스터(MU, MD) 모두 오프 상태가 되기 때문에, 출력 단자(ToutC)의 전압(신호(SIGC))은, 후술하는 수신 장치(40)의 저항 소자(41B, 41C)에 의해, 중레벨 전압(VM)으로 설정되도록 되어 있다.

천이 제어부(30)(도 6)는, 신호(S1, S2, S3), 신호(S21, S22, S23), 및 클록(TxCK)에 의거하여, 2개의 신호(PUD, PDD)를 생성하는 것이다. 구체적으로는, 후술하는 바와 같이, 천이 제어부(30)는, 신호(S21∼S23)의 천이에 의거하여, 신호(PUD, PDD)를 천이시키도록 되어 있다.

도 8은, 천이 제어부(30)의 한 구성례를 도시하는 것이다. 천이 제어부(30)는, 배타적 논리합 회로(31∼33)와, 논리곱 회로(34A∼36)와, 논리합 회로(37)와, 플립플롭(38)과, 실렉터(39)를 갖고 있다.

배타적 논리합 회로(31)는, 신호(S1)와 신호(S21)의 배타적 논리합을 구하는 것이다. 배타적 논리합 회로(31) 및 플립플롭(21)으로 이루어지는 회로는, 신호(S21)에서의 천이를 검출하는 회로로서 기능하는 것이다. 배타적 논리합 회로(32)는, 신호(S2)와 신호(S22)의 배타적 논리합을 구하는 것이다. 배타적 논리합 회로(32) 및 플립플롭(22)으로 이루어지는 회로는, 신호(S22)에서의 천이를 검출하는 회로로서 기능하는 것이다. 배타적 논리합 회로(33)는, 신호(S3)와 신호(S23)의 배타적 논리합을 구하는 것이다. 배타적 논리합 회로(33) 및 플립플롭(23)으로 이루어지는 회로는, 신호(S23)에서의 천이를 검출하는 회로로서 기능하는 것이다.

논리곱 회로(34)는, 배타적 논리합 회로(31)의 출력 신호와, 배타적 논리합 회로(32)의 출력 신호와의 논리곱을 구하는 것이다. 논리곱 회로(35)는, 배타적 논리합 회로(32)의 출력 신호와, 배타적 논리합 회로(33)의 출력 신호와의 논리곱을 구하는 것이다. 논리곱 회로(36)는, 배타적 논리합 회로(33)의 출력 신호와, 배타적 논리합 회로(31)의 출력 신호와의 논리곱을 구하는 것이다. 논리합 회로(37)는, 논리곱 회로(34∼36)의 출력 신호의 논리합을 구하고, 그 결과를 신호(SEL)로서 출력하는 것이다. 즉, 논리곱 회로(34∼36) 및 논리합 회로(37)는, 배타적 논리합 회로(31∼33)의 3개의 출력 신호 중의 2개 이상이 "1"을 나타내는 경우에 신호(SEL)를 "1"로 하고 기타의 경우에 신호(SEL)를 "0"으로 하도록 되어 있다.

플립플롭(38)은, 클록(TxCK)에 의거하여 실렉터(39)의 출력 신호를 샘플링하여, 그 샘플링 결과를 신호(PUD)로서 출력함과 함께, 그 샘플링 결과의 반전 논리를 신호(PDD)로서 출력하는 것이다. 실렉터(39)는, 신호(SEL)에 의거하여, 2개의 신호(PUD, PDD) 중의 일방을 선택하여 출력하는 것이다. 구체적으로는, 실렉터(39)는, 신호(SEL)가 "1"을 나타내는 경우에는 신호(PUD)를 선택하여 출력하고, 신호(SEL)가 "0"을 나타내는 경우에는 신호(PDD)를 선택하여 출력하도록 되어 있다. 플립플롭(38) 및 실렉터(39)로 이루어지는 회로는, 신호(SEL)가 "1"인 경우에는 신호(PUD, PDD)의 논리 레벨을 각각 유지하고, 신호(SEL)가 "0"인 경우에는 신호(PUD, PDD)의 논리 레벨을 각각 반전하도록 되어 있다.

프리드라이버부(25D)는, 신호(PUD, PDD)에 의거하여 드라이버부(26D)를 구동하는 것이다. 프리드라이버부(25D)는, 프리드라이버부(25A∼25C)와 같은 구성을 갖는 것이다.

드라이버부(26D)는, 프리드라이버부(25D)의 부하로서 기능하는, 이른바 더미 드라이버이다. 드라이버부(26D)는, 이 예에서는, 트랜지스터(MU, MD)를 갖고 있다. 즉, 드라이버부(26D)는, 드라이버부(26A∼26C)로부터 저항 소자(RO)를 생략한 것이고, 신호를 출력하지 않도록 되어 있다.

도 9는, 천이 제어부(30)의 한 동작례를 도시하는 것이다. 이 도 9에서, "○"는, 그 신호가 천이하는 것을 나타내고, 공란(空欄)은, 그 신호가 천이하지 않는 것을 나타낸다. 예를 들면, 신호(S21∼S23) 중의 2개 이상이 천이한 경우에는, 신호(SEL)가 "1"이 되고, 신호(PUD, PDD)는 천이하지 않는다. 또한, 기타의 경우에는, 신호(SEL)가 "0"이 되고, 신호(PUD, PDD)가 천이하도록 되어 있다.

이와 같이, 천이 제어부(30)는, 신호(S21∼S23)의 천이에 의거하여, 신호(PUD, PDD)를 천이시킨다. 이에 의해, 출력부(20)에서는, 후술하는 바와 같이, 4개의 프리드라이버부(25A∼25D)에 입력된 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수를, 천이 타이밍 사이에서 일치시키도록 되어 있다.

도 10은, 수신 장치(40)의 한 구성례를 도시하는 것이다. 수신 장치(40)는, 저항 소자(41A, 41B, 41C)와, 앰프(42A, 42B, 42C)와, 클록 생성부(43)와, 플립플롭(44, 45)과, 신호 생성부(46)를 갖고 있다.

저항 소자(41A, 41B, 41C)는, 통신 시스템(1)에서의 종단 저항으로서 기능하는 것이다. 저항 소자(41A)의 일단은 입력 단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급되고, 타단은 저항 소자(41B, 41C)의 타단에 접속되어 있다. 저항 소자(41B)의 일단은 입력 단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급되고, 타단은 저항 소자(41A, 41C)의 타단에 접속되어 있다. 저항 소자(41C)의 일단은 입력 단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급되고, 타단은 저항 소자(41A, 41B)의 타단에 접속되어 있다.

앰프(42A, 42B, 42C)는, 각각, 정입력 단자에서의 신호와 부입력 단자에서의 신호의 차분에 응한 신호를 출력하는 것이다. 앰프(42A)의 정입력 단자는, 앰프(42C)의 부입력 단자 및 저항 소자(41A)의 일단에 접속됨과 함께 신호(SIGA)가 공급되고, 부입력 단자는, 앰프(42B)의 정입력 단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급된다. 앰프(42B)의 정입력 단자는, 앰프(42A)의 부입력 단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급되고, 부입력 단자는, 앰프(42C)의 정입력 단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급된다. 앰프(42C)의 정입력 단자는, 앰프(42B)의 부입력 단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급되고, 부입력 단자는, 앰프(42A)의 정입력 단자 및 저항 소자(41A)에 접속됨과 함께 신호(SIGA)가 공급된다.

이 구성에 의해, 앰프(42A)는, 신호(SIGA)와 신호(SIGB)와의 차분(SIGA-SIGB)에 응한 신호를 출력하고, 앰프(42B)는, 신호(SIGB)와 신호(SIGC)와의 차분(SIGB-SIGC)에 응한 신호를 출력하고, 앰프(42C)는, 신호(SIGC)와 신호(SIGA)와의 차분(SIGC-SIGA)에 응한 신호를 출력하도록 되어 있다.

도 11은, 앰프(42A, 42B, 42C)의 한 동작례를 도시하는 것이다. 이 예에서는, 신호(SIGA)는 고레벨 전압(VH)이고, 신호(SIGB)는 저레벨 전압(VL)이다. 이 때, 신호(SIGC)의 전압은, 저항 소자(41A, 41B, 41C)에 의해, 중레벨 전압(VM)으로 설정된다. 이 경우에는, 입력 단자(TinA), 저항 소자(41A), 저항 소자(41B), 입력 단자(TinB)의 순서로 전류(I)in이 흐른다. 그리고, 앰프(42A)의 정입력 단자에는 고레벨 전압(VH)이 공급됨과 함께 부입력 단자에는 저레벨 전압(VL)이 공급되고, 차분은 정이 되기 때문에, 앰프(42A)는 "1"을 출력한다. 또한, 앰프(42B)의 정입력 단자에는 저레벨 전압(VL)이 공급됨과 함께 부입력 단자에는 중레벨 전압(VM)이 공급되고, 차분은 부가 되기 때문에, 앰프(42B)는 "0"을 출력한다. 또한, 앰프(42C)의 정입력 단자에는 중레벨 전압(VM)이 공급됨과 함께 부입력 단자에는 고레벨 전압(VH)이 공급되고, 차분은 부가 되기 때문에, 앰프(42C)는 "0"을 출력하도록 되어 있다.

클록 생성부(43)는, 앰프(42A, 42B, 42C)의 출력 신호에 의거하여, 클록(RxCK)을 생성하는 것이다.

플립플롭(44)은, 앰프(42A, 42B, 42C)의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다. 즉, 플립플롭(34)의 출력 신호는, 심볼(NS2)을 나타내는 것이다. 여기서, 심볼(NS2)은, 심볼(PS, NS)과 마찬가지로, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다.

플립플롭(45)은, 플립플롭(44)의 3개의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다. 즉, 플립플롭(45)은, 심볼(NS2)을 클록(RxCK)의 1클록분 지연시킴에 의해, 심볼(PS2)을 생성하고 있다. 이 심볼(PS2)은, 전에 수신한 심볼이고, 심볼(NS2)과 마찬가지로, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z" 중의 어느 하나를 나타내는 것이다.

신호 생성부(46)는, 플립플롭(44, 45)의 출력 신호, 및 클록(RxCK)에 의거하여, 신호(RxF, RxR, RxP)를 생성하는 것이다. 이 신호(RxF, RxR, RxP)는, 송신 장치(10)에서의 신호(TxF, TxR, TxP)에 각각 대응하는 것이고, 심볼의 천이를 나타내는 것이다. 신호 생성부(46)는, 플립플롭(44)의 출력 신호가 나타내는 심볼(CS2)와, 플립플롭(45)의 출력 신호가 나타내는 전(前)의 심볼(PS2)에 의거하여, 심볼의 천이(도 4)를 특정하여, 신호(RxF, RxR, RxP)를 생성하도록 되어 있다.

여기서, 출력 제어부(24)는, 본 개시에서의 「제1의 제어부」의 한 구체례에 대응한다. 천이 제어부(30)는, 본 개시에서의 「제2의 제어부」의 한 구체례에 대응한다. 프리드라이버부(25A∼25C)는, 본 개시에서의 「제1의 프리드라이버부」의 한 구체례에 대응한다. 프리드라이버부(25D)는, 본 개시에서의 「제2의 프리드라이버부」의 한 구체례에 대응한다. 드라이버부(26A∼26C)는, 본 개시에서의 「제1의 드라이버부」의 한 구체례에 대응한다. 프리드라이버(26D)는, 본 개시에서의 「제3의 드라이버부」의 한 구체례에 대응한다.

[동작 및 작용]

계속해서, 본 실시의 형태의 통신 시스템(1)의 동작 및 작용에 관해 설명한다.

(전체 동작 개요)

우선, 도 1 등을 참조하여, 통신 시스템(1)의 전체 동작 개요를 설명한다. 송신 장치(10)에서, 클록 생성부(19)는, 클록(TxCK)을 생성한다. 신호 생성부(11)는, 전의 심볼(PS) 및 신호(TxF, TxR, TxP)에 의거하여, 다음의 심볼(NS)을 구하고, 신호(S1∼S3)를 이용하여 심볼(NS)을 출력한다. 플립플롭(12)은, 신호(S1∼S3)(심볼(NS))를, 클록(TxCK)의 1클록분 지연시켜서, 신호(S11∼S13)(심볼(PS))를 생성한다.

송신부(20)(도 6)에서, 플립플롭(21)은, 클록(TxCK)에 의거하여 신호(S1)를 샘플링하여, 그 샘플링 결과를 신호(S21)로서 출력하고, 플립플롭(22)은, 클록(TxCK)에 의거하여 신호(S2)를 샘플링하여, 그 샘플링 결과를 신호(S22)로서 출력하고, 플립플롭(23)은, 클록(TxCK)에 의거하여 신호(S3)를 샘플링하여, 그 샘플링 결과를 신호(S23)로서 출력한다. 출력 제어부(24)는, 신호(S21∼S23) 및 클록(TxCK)에 의거하여, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 생성한다. 천이 제어부(30)는, 신호(S1∼S3), 신호(S21∼S23), 및 클록(TxCK)에 의거하여, 2개의 신호(PUD, PDD)를 생성한다. 프리드라이버부(25A)는, 신호(PUA, PDA)에 의거하여 드라이버부(26A)를 구동하고, 드라이버부(26A)는, 신호(SIGA)를 생성한다. 프리드라이버부(25B)는, 신호(PUB, PDB)에 의거하여 드라이버부(26B)를 구동하고, 드라이버부(26B)는, 신호(SIGB)를 생성한다. 프리드라이버부(25C)는, 신호(PUC, PDC)에 의거하여 드라이버부(26C)를 구동하고, 드라이버부(26C)는, 신호(SIGC)를 생성한다. 프리드라이버부(25D)는, 신호(PUD, PDD)에 의거하여 드라이버부(26D)를 구동한다.

수신 장치(40)(도 10)에서, 앰프(42A)는, 신호(SIGA)와 신호(SIGB)와의 차분에 응한 신호를 출력하고, 앰프(42B)는, 신호(SIGB)와 신호(SIGC)와의 차분에 응한 신호를 출력하고, 앰프(42C)는, 신호(SIGC)와 신호(SIGA)와의 차분에 응한 신호를 출력한다. 클록 생성부(43)는, 앰프(42A, 42B, 42C)의 출력 신호에 의거하여, 클록(RxCK)을 생성한다. 플립플롭(44)은, 앰프(42A, 42B, 42C)의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜서, 각각 출력한다. 플립플롭(45)은, 플립플롭(44)의 3개의 출력 신호를, 클록(RxCK)의 1클록분 지연시켜서, 각각 출력한다. 신호 생성부(46)는, 플립플롭(44, 45)의 출력 신호, 및 클록(RxCK)에 의거하여, 신호(RxF, RxR, RxP)를 생성한다.

(상세 동작)

출력부(20)는, 신호(S1∼S3)에 의거하여, 출력 단자(ToutA∼ToutC)의 전압을, 서로 다른 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL))으로 각각 설정한다. 이하에, 이 출력부(20)의 상세 동작에 관해 설명한다.

도 12는, 출력부(20)의 한 동작례를 도시하는 것이고, (A)∼(C)는 신호(SIGA∼SIGC)의 파형을 각각 나타내고, (D)∼(K)는 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD)의 파형을 각각 나타내고, (L)은 4개의 프리드라이버(25A, 25B, 25C, 25D)에 공급되는 전원 전류(Iac)의 파형을 나타내고, (M)은 전원 전압(VDD1)의 파형을 나타낸다. 이 예에서는, 출력부(20)는, 심볼을 "+x", "-y", "-z", …의 순서로 송신한다.

출력 제어부(24)는, 송신하는 심볼에 응하여, 도 7에 도시한 바와 같이, 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 "1" 또는 "0"으로 각각 설정한다(도 12(D)∼(I)). 프리드라이버(25A)는, 신호(PUA, PDA)에 의거하여 드라이버부(26A)를 구동하고, 드라이버부(26A)는 신호(SIGA)를 생성한다(도 12(A)). 마찬가지로, 프리드라이버(25B)는, 신호(PUB, PDB)에 의거하여 드라이버부(26B)를 구동하고, 드라이버부(26B)는 신호(SIGB)를 생성하고(도 12(B)), 프리드라이버(25C)는, 신호(PUC, PDC)에 의거하여 드라이버부(26C)를 구동하고, 드라이버부(26C)는 신호(SIGC)를 생성한다(도 12(C)).

이 때, 천이 제어부(30)는, 신호(S21∼S23)의 천이에 의거하여, 신호(PUD, PDD)를 천이시켜서, 4개의 프리드라이버부(25A∼25D)에 입력되는 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수를, 천이 타이밍 사이에서 일치시키도록, 프리드라이버(25D)를 제어한다.

도 13은, 심볼의 각 천이에서의, 3개의 신호(S21∼S23) 중의 천이하는 신호의 수(N1)와, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)를 도시하는 것이다. 이 예에서는, 천이 제어부(30)는, 심볼의 각 천이에서, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)가 "4"가 되도록, 프리드라이버(25D)를 제어한다.

이하에, 도 12, 13을 이용하여 구체적으로 설명한다. 우선, 도 12의 타이밍(t1)에서, "+x"로부터 "-y"로의 심볼의 천이에 주목한다. 이와 같이, 심볼이 "+x"로부터 "-y"로 변화할 때, 도 13에 도시한 바와 같이, 3개의 신호(S21∼S23) 중의 하나(신호(S23))가 천이한다. 따라서, 천이 제어부(30)는, 신호(PUD, PDD)를 천이시킨다. 그 결과, 출력부(20)에서는, 도 12의 타이밍(t1)에서, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 4개의 신호(PUA, PUC, PUD, PDD)가 천이한다(도 12(D)∼(K)).

다음에, 도 12의 타이밍(t2)에서, "-y"로부터 "-z"로의 심볼의 천이에 주목한다. 이와 같이, 심볼이 "-y"로부터 "-z"로 변화할 때, 도 13에 도시한 바와 같이, 3개의 신호(S21∼S23) 중의 2개(신호(S22), S23)가 천이한다. 따라서, 천이 제어부(30)는, 신호(PUD, PDD)를 유지시킨다. 그 결과, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 4개의 신호(PUA, PDB, PUC, PDC)가 천이한다(도 12(D)∼(K)).

여기서는, 도 12의 타이밍(t1, t2)에서의 심볼의 천이에 관해 설명하였지만, 그 이후의 다른 천이에 관해서도 마찬가지이다.

이와 같이, 출력부(20)에서는, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)가, 천이 타이밍 사이에서 일치한다. 이에 의해, 출력부(20)에서는, 도 12(L)에 도시한 바와 같이, 4개의 프리드라이버(25A, 25B, 25C, 25D)에 공급되는 전원 전류(Iac)의 크기를, 각 천이 타이밍에서, 거의 같게 할 수 있다. 그 결과, 송신 장치(10)에서는, 이하에 비교례와 대비하여 설명하는 바와 같이, 전원 전압(VDD1)(도 12(K))의 흔들림을 억제할 수 있고, 송신 장치(10)의 출력 신호(SIGA∼SIGC)의 파형 품질을 높일 수 있고, 통신 시스템(1)에서의 통신 성능을 높일 수 있다.

(비교례)

본 비교례에 관한 송신 장치(10R)는, 본 실시의 형태에 관한 송신부(20)로부터, 천이 제어부(30), 프리드라이버(25D), 및 드라이버부(26D)를 생략한 출력부(20R)를 갖는 것이다. 기타의 구성은, 본 실시의 형태(도 1)와 마찬가지이다.

도 14는, 출력부(20R)의 한 동작례를 도시하는 것이고, (A)∼(C)는 신호(SIGA∼SIGC)의 파형을 각각 나타내고, (D)∼(I)는 신호(PUA, PDA, PUB, PDB, PUC, PDC)의 파형을 각각 나타내고, (J)는 3개의 프리드라이버(25A, 25B, 25C)에 공급되는 전원 전류(Iac)의 파형을 나타내고, (K)는 전원 전압(VDD1)의 파형을 나타낸다. 도 15는, 심볼의 각 천이에서의, 3개의 신호(S21∼S23) 중의 천이하는 신호의 수(N1)와, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 천이하는 신호의 수(N3)를 나타내는 것이다.

예를 들면, 도 14에 도시한 바와 같이, 타이밍(t11)에서 심볼이 "+x"로부터 "-y"로 변화할 때, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 2개의 신호(PUA, PUC)가 천이한다(도 14(D∼)(I)).

또한, 도 14에 도시한 바와 같이, 타이밍(t12)에서, 심볼이 "-y"로부터 "-z"로 변화할 때, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 4개의 신호(PUA, PDB, PUC, PDC)가 천이한다(도 14(D∼)(I)).

이와 같이, 비교례에 관한 출력부(20R)에서는, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 천이하는 신호의 수(N3)가, 천이 타이밍에 따라 변화한다. 구체적으로는, 도 15에 도시한 바와 같이, 이 수(N3)는, 천이에 응하여 "2" 또는 "4"가 된다. 이에 의해, 출력부(20R)에서는, 도 14(J)에 도시한 바와 같이, 3개의 프리드라이버(25A, 25B, 25C)에 공급되는 전원 전류(Iac)의 크기가, 천이 타이밍에 따라 변화하여 버린다. 즉, 수(N3)가 "2"인 심볼의 천이에서는, 전원 전류(Iac)의 크기가 작아지고, 수(N3)가 "4"인 심볼의 천이에서는, 전원 전류(Iac)의 크기가 커진다.

전원 전류(Iac)는, 드라이버부(26A∼26D)의 트랜지스터(MU, MD)를 구동하는 타이밍에서 증대한다. 이들의 트랜지스터(MU, MD)는 일반적으로 큰 사이즈로 구성하기 때문에, 트랜지스터(MU, MD)의 게이트에서 본 때의 트랜지스터(MU, MD)의 등가 용량치는 크다. 따라서, 전원 전압(VDD1)은, 트랜지스터(MU, MD)를 구동할 때에 크게 흔들린다. 그 때, 출력부(20R)에서는, 전원 전류(Iac)의 크기가, 천이 타이밍에 따라 변화하기 때문에, 전원 전압(VDD1)(도 14(K))에 저주파 성분이 나타나게 되어, 전원 전압(VDD1)의 흔들림이 더욱 커져 버릴 우려가 있다. 이 전원 전압(VDD1)은, 프리드라이버(25A∼25C) 외에, 송신 장치(10)에서의 다양한 회로(클록 생성부(19), 신호 생성부(11), 플립플롭(12, 21∼23), 출력 제어부(24))에 공급된다. 따라서, 이와 같이 전원 전압(VDD1)의 흔들림이 큰 경우에는, 송신 장치(10R)의 출력 신호(SIGA∼SIGC)에 예를 들면 지터가 발생하고, 신호(SIGA∼SIGC)의 파형 품질이 저하되어 버릴 우려가 있다. 이 경우에는, 통신 시스템에서의 통신 성능이 저하되어 버릴 우려가 있다.

한편, 본 실시의 형태에 관한 출력부(20)에서는, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)가, 천이 타이밍 사이에서 일치하도록 하였다. 그 결과, 송신 장치(10)에서는, 전원 전압(VDD1)의 흔들림을 억제할 수 있고, 출력 신호(SIGA∼SIGC)의 파형 품질을 높일 수 있고, 통신 시스템(1)에서의 통신 성능을 높일 수 있다.

또한, 송신 장치(10)에서는, 신호(S1∼S3) 및 신호(S21∼S23)에 의거하여, 프리드라이버부(25D)의 동작을 제어하도록 하였기 때문에, 타이밍 설계를 용이하게 할 수 있다. 즉, 예를 들면, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 천이하는 신호의 수를 직접 검출하고, 그 검출 결과에 의거하여 신호(PUD, PDD)를 생성하도록 구성한 경우에는, 신호(PUD, PDD)를 생성하는 회로의 지연 등에 의해, 신호(PUD, PDD)의 천이 타이밍이, 신호(PUA, PDA, PUB, PDB, PUC, PDC)의 천이 타이밍보다 늦어져 버린다. 이 경우에는, 전원 전류(Iac)의 크기가 천이 타이밍에 의해 변화하여 버리고, 전원 전압(VDD1)의 흔들림이 커져 버릴 우려가 있다.

한편, 송신 장치(10)에서는, 신호(S1∼S3) 및 신호(S21∼S23)에 의거하여, 프리드라이버부(25D)의 동작을 제어하도록 하였다. 즉, 도 15에 도시한 바와 같이, 3개의 신호(S21∼S23) 중의 천이하는 신호의 수(N1)와, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 천이하는 신호의 수(N3)와의 사이에 상관이 있는 것에 주목하여, 수(N1)가 "1"인 경우에는, 수(N3)가 "2"가 되기 때문에, 신호(PUD, PDD)를 천이시키고, 수(N1)가 "2" 또는 "3"인 경우에는, 수(N3)가 "4"가 되기 때문에, 신호(PUD, PDD)를 유지하도록 하였다. 이에 의해, 송신 장치(10)에서는, 타이밍 설계를 용이하게 할 수 있다.

[효과]

이상과 같이 본 실시의 형태에서는, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)가, 천이 타이밍 사이에서 일치하도록 하였기 때문에, 통신 성능을 높일 수 있다.

[변형례 1-1]

상기 실시의 형태에서는, 프리드라이버(25D)는 드라이버부(26D)를 구동하도록 하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 16에 도시하는 출력부(20A)와 같이, 용량 소자를 구동하여도 좋다. 출력부(20A)는, 부하부(27)를 갖고 있다. 부하부(27)는, 용량 소자(271, 272)를 갖고 있다. 용량 소자(271)의 일단에는, 프리드라이버부(25D)의 프리드라이버(251)의 출력 신호가 공급되고, 타단은 접지되어 있다. 용량 소자(272)의 일단에는, 프리드라이버부(25D)의 프리드라이버(252)의 출력 신호가 공급되고, 타단은 접지되어 있다. 용량 소자(271)의 용량치는, 드라이버부(26A∼26C)의 트랜지스터(MU)의 게이트에서 본, 트랜지스터(MU)의 등가 용량의 용량치와 동등한 값이고, 용량 소자(272)의 용량치는, 드라이버부(26A∼26C)의 트랜지스터(MD)의 게이트에서 본, 트랜지스터(MU)의 등가 용량의 용량치와 동등한 값이다. 이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.

[변형례 1-2]

상기 실시의 형태에서는, 천이 제어부(30)는 항상 동작하도록 하였지만, 이것으로 한정되는 것이 아니고, 필요할 때에만 동작하도록 하여도 좋다. 이하에, 본 변형례에 관한 통신 시스템(1B)에 관해 상세히 설명한다.

도 17은, 통신 시스템(1B)의 한 구성례를 도시하는 것이다. 통신 시스템(1B)은, 캘리브레이션용의 소정의 패턴을 송수신한 결과에 의거하여, 천이 제어부(30)를 동작시키는지의 여부를 판단하는 것이다. 통신 시스템(1B)은, 수신 장치(40B)와, 송신 장치(10B)를 구비하고 있다.

도 18은, 수신 장치(40B)의 한 구성례를 도시하는 것이다. 수신 장치(40B)는, 패턴 검출부(47B)를 갖고 있다. 패턴 검출부(47B)는, 캘리브레이션 모드에서, 수신 장치(40B)가 수신한 신호의 패턴을 캘리브레이션용의 소정의 패턴과 비교하고, 그 비교 결과를 신호(DET)로서 송신 장치(10B)에 공급하는 것이다.

도 19는, 송신 장치(10B)의 한 구성례를 도시하는 것이다. 도 20은, 송신 장치(10B)의 출력부(20B)의 한 구성례를 도시하는 것이다. 출력부(20B)는, 천이 제어부(30B)를 갖고 있다. 천이 제어부(30B)는, 2개의 동작 모드(M1, M2)를 갖는 것이다. 천이 제어부(30B)는, 동작 모드(M1)에서는, 상기 실시의 형태의 경우와 마찬가지로 동작한다. 또한, 천이 제어부(30B)는, 동작 모드(M2)에서는, 신호(PUD, PDD)를 각각 유지한다. 천이 제어부(30B)는, 신호(DET)에 의거하여, 동작 모드(M1, M2) 중의 일방을 선택하고, 그 선택한 동작 모드로 동작하도록 되어 있다.

이 통신 시스템(1B)에서는, 캘리브레이션 모드에서, 우선, 송신 장치(10B)가 캘리브레이션용의 소정의 패턴을 갖는 신호(SIGA∼SIGC)를 송신한다. 그리고, 수신 장치(40B)는, 이 신호(SIGA∼SIGC)를 수신하고, 패턴 검출부(47B)가, 그 수신한 신호의 패턴을 캘리브레이션용의 소정의 패턴과 비교하여, 그 비교 결과를 송신 장치(10B)에 통지한다. 그리고, 송신 장치(10B)의 천이 제어부(30B)는, 이 비교 결과에 의거하여, 동작 모드(M1, M2) 중의 일방을 선택한다. 구체적으로는, 천이 제어부(20B)는, 예를 들면, 캘리브레이션 모드에서 통신 에러가 생기고 있는 경우에는 동작 모드(M1)로 동작한다. 이에 의해, 통신 시스템(1B)에서는, 통신 품질을 높일 수 있기 때문에, 통신 에러가 생기는 우려를 저감할 수 있다. 또한, 천이 제어부(20B)는, 캘리브레이션 모드에서 통신 에러가 생기지 않는 경우에는 동작 모드(M2)로 동작한다. 이에 의해, 통신 시스템(1B)에서는, 신호(PUD, PDD)가 천이하지 않기 때문에, 소비 전력을 저감할 수 있다.

[변형례 1-3]

상기 실시의 형태에서는, 송신 장치(10)는, 3개의 신호(SIGA∼SIGC)를 이용하여 통신을 행하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신 장치(10C)에 관해 상세히 설명한다.

도 21은, 송신 장치(10C)를 이용한 통신 시스템(1C)의 한 구성례를 도시하는 것이고, 도 22는, 송신 장치(10C)를 이용한 통신 시스템(1D)의 한 구성례를 도시하는 것이다. 송신 장치(10C)는, 2개의 동작 모드(N1, N2)를 갖는 것이다. 송신 장치(10C)는, 동작 모드(N1)에서는, 도 21에 도시한 바와 같이, 데이터 레인(DL1)을 통하여, 신호(SIG1A∼SIG1C)를 수신 장치(40C)에 공급하고, 데이터 레인(DL2)을 통하여, 신호(SIG2A∼SIG2C)를 수신 장치(40C)에 공급하고, 데이터 레인(DL3)을 통하여, 신호(SIG3A∼SIG3C)를 수신 장치(40C)에 공급한다. 또한, 송신 장치(10C)는, 동작 모드(N2)에서는, 도 22에 도시한 바와 같이, 5조(組)의 차동 신호(채널 CH1∼CH5)를 이용하여 신호를 송신한다. 이와 같이, 송신 장치(10C)는, 동작 모드(N1)에서는, 9개의 신호를 송신하고, 동작 모드(N2)에서는, 10개의 신호를 송신한다. 이 때, 동작 모드(N1)에서는, 1개의 프리드라이버부 및 드라이버부를 송신에 사용하지 않는다.

송신 장치(10C)는, 하나의 천이 제어부(30)를 갖고 있다. 천이 제어부(30)는, 동작 모드(N1)에서, 예를 들면, 데이터 레인(DL1)에 관한 신호(S1∼S3, S21∼S23)에 의거하여, 상술한 송신에 사용하지 않는 프리드라이버부를 제어한다. 이에 의해, 송신 장치(10C)에서는, 상기 실시의 형태의 경우와 마찬가지로, 전원 전압(VDD1)의 흔들림을 억제할 수 있다.

또한, 이 예에서는, 천이 제어부(30)는, 데이터 레인(DL1)에 관한 신호(S1∼S3, S21∼S23)에 의거하여 동작하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 데이터 레인(DL2)에 관한 신호(S1∼S3, S21∼S23)에 의거하여 동작하여도 좋고, 데이터 레인(DL3)에 관한 신호(S1∼S3, S21∼S23)에 의거하여 동작하여도 좋다.

[기타의 변형례]

또한, 이들의 변형례 중의 2 이상을 조합시켜도 좋다.

<2. 제2의 실시의 형태>

다음에, 제2의 실시의 형태에 관한 통신 시스템(2)에 관해 설명한다. 본 실시의 형태는, 신호(TxF, TxP)에 의거하여, 프리드라이버부(25D)의 동작을 제어하는 천이 제어부를 이용하여 송신 장치(50)를 구성한 것이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(1)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 23은, 송신 장치(50)의 한 구성례를 도시하는 것이다. 송신 장치(50)는, 출력부(60)를 갖고 있다. 출력부(60)는, 신호(S1∼S3), 신호(TxF, TxP), 및 클록(TxCK)에 의거하여, 신호(SIGA∼SIGC)를 생성하고 출력하는 것이다.

도 24는, 출력부(60)의 한 구성례를 도시하는 것이다. 출력부(60)는, 출력 제어부(24)와, 지연부(61)와, 천이 제어부(70)와, 프리드라이버(25A∼25D)와, 드라이버부(26D)를 갖고 있다.

출력 제어부(24)는, 상기 제1의 실시의 형태의 경우와 마찬가지로, 신호(S1∼S3) 및 클록(TxCK)에 의거하여, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 생성하는 것이다.

지연부(61)는, 신호(TxF, TxP)를 소정량 지연시켜서, 신호(TxF2, TxP2)로서 출력하는 것이다. 이 지연부(61)에서의 지연량은, 신호(TxF, TxR, TxP)에 의거하여, 출력 제어부(24)에 입력된 신호(S1∼S3)를 생성하는 신호 생성부(11)에서의 지연량에 대응하는 것이다.

천이 제어부(70)는, 신호(TxF2, TxP2)에 의거하여, 2개의 신호(PUD, PDD)를 생성하는 것이다. 구체적으로는, 후술하는 바와 같이, 천이 제어부(70)는, 신호(TxF2, TxP2)에 의거하여, 신호(PUD, PDD)를 천이시키도록 되어 있다.

도 25는, 천이 제어부(70)의 한 구성례를 도시하는 것이다. 천이 제어부(70)는, 논리합 회로(71)와, 플립플롭(38)과, 실렉터(39)를 갖고 있다. 논리합 회로(71)는, 신호(TxF2)와, 신호(TxP2)의 반전 신호와의 논리합을 구하고, 그 결과를 신호(SEL)로서 출력하는 것이다. 플립플롭(38) 및 실렉터(39)로 이루어지는 회로는, 상기 제1의 실시의 형태에 관한 천이 제어부(30)(도 8)와 마찬가지로, 이 신호(SEL)가 "1"인 경우에는 신호(PUD, PDD)의 논리 레벨을 각각 유지하고, 신호(SEL)가 "0"인 경우에는 신호(PUD, PDD)의 논리 레벨을 각각 반전하도록 되어 있다.

여기서, 출력 제어부(24)는, 본 개시에서의 「제1의 제어부」의 한 구체례에 대응한다. 천이 제어부(70)는, 본 개시에서의 「제2의 제어부」의 한 구체례에 대응한다.

도 26은, 천이 제어부(70)의 한 동작례를 도시하는 것이다. 이 도 26에서, "○"는, 그 신호가 천이하는 것을 나타내고, 공란은, 그 신호가 천이하지 않는 것을 나타낸다. 예를 들면, 신호(TxF)가 "0"이고, 신호(TxP)가 "1"인 경우에는, 신호(SEL)가 "0"이 되고, 신호(PUD, PDD)가 천이한다. 또한, 기타의 경우에는, 신호(SEL)가 "1"이 되고, 신호(PUD, PDD)가 천이하지 않도록 되어 있다.

도 4에서, 신호(TxF)가 "0"이고, 신호(TxP)가 "1"인 것인 천이를 파선으로 도시하고 있다. 구체적으로는, 신호(TxF)가 "0"이고, 신호(TxP)가 "1"인 것인 천이는, 심볼 "+x"와 심볼 "-y" 사이의 천이, 심볼 "+x"와 심볼 "-z" 사이의 천이, 심볼 "+y"와 심볼 "-x" 사이의 천이, 심볼 "+y"와 심볼 "-z" 사이의 천이, 심볼 "+z"와 심볼 "-x" 사이의 천이, 심볼 "+z"와 심볼 "-y" 사이의 천이이다. 이들의 천이는, 도 15에 도시한 바와 같이, 6개의 신호(PUA, PDA, PUB, PDB, PUC, PDC) 중의 천이하는 신호의 수(N3)가 "2"이 된 것이다. 따라서, 천이 제어부(70)는, 이와 같은 심볼의 천이가 생기는 경우에는, 신호(PUD, PDD)를 천이시킨다. 이에 의해, 8개의 신호(PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD) 중의 천이하는 신호의 수(N2)를 "4"로 할 수 있고, 이 수(N2)를 천이 타이밍 사이에서 일치시킬 수 있다. 그 결과, 송신 장치(50)에서는, 전원 전압(VDD1)의 흔들림을 억제할 수 있고, 출력 신호(SIGA∼SIGC)의 파형 품질을 높일 수 있고, 통신 시스템(2)에서의 통신 성능을 높일 수 있다.

이와 같이, 신호(TxF, TxP)에 의거하여, 프리드라이버부(25D)의 동작을 제어하도록 하여도, 상기 제1의 실시의 형태의 경우와 같은 효과를 얻을 수 있다.

[변형례 2]

상기 실시의 형태에 관한 통신 시스템(2)에, 상기 제1의 실시의 형태의 각 변형례를 적용하여도 좋다.

<3. 적용례>

다음에, 상기 실시의 형태 및 변형례로 설명한 통신 시스템의 적용례에 관해 설명한다.

도 27은, 상기 실시의 형태 등의 통신 시스템이 적용된 스마트 폰(300)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트 폰(300)에는, 다양한 디바이스가 탑재되어 있고, 그들 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에서, 상기 실시의 형태 등의 통신 시스템이 적용되어 있다.

도 28은, 스마트 폰(300)에 이용되는 어플리케이션 프로세서(310)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(310)는, CPU(Central Processing Unit)(311)와, 메모리 제어부(312)와, 전원 제어부(313)와, 외부 인터페이스(314)와, GPU(Graphics Processing Unit)(315)와, 미디어 처리부(316)와, 디스플레이 제어부(317)와, MIPI(Mobile Industry Processor Interface) 인터페이스(318)를 갖고 있다. CPU(311), 메모리 제어부(312), 전원 제어부(313), 외부 인터페이스(314), GPU(315), 미디어 처리부(316), 디스플레이 제어부(317)는, 이 예에서는, 시스템 버스(319)에 접속되고, 이 시스템 버스(319)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

CPU(311)는, 프로그램에 따라, 스마트 폰(300)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(312)는, CPU(311)가 정보 처리를 행할 때에 사용하는 메모리(501)를 제어하는 것이다. 전원 제어부(313)는, 스마트 폰(300)의 전원을 제어하는 것이다.

외부 인터페이스(314)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(502) 및 이미지 센서(410)와 접속되어 있다. 무선 통신부(502)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(410)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.

GPU(315)는, 화상 처리를 행하는 것이다. 미디어 처리부(316)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(317)는, MIPI 인터페이스(318)를 통하여, 디스플레이(504)를 제어하는 것이다. MIPI 인터페이스(318)는 화상 신호를 디스플레이(504)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(318)와 디스플레이(504) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

도 29는, 이미지 센서(410)의 한 구성례를 도시하는 것이다. 이미지 센서(410)는, 센서부(411)와, ISP(Image Signal Processor)(412)와, JPEG(Joint Photographic Experts Group) 인코더(413)와, CPU(414)와, RAM(Random Access Memory)(415)과, ROM(Read Only Memory)(416)과, 전원 제어부(417)와, I²C(Inter-Integrated Circuit) 인터페이스(418)와, MIPI 인터페이스(419)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(420)에 접속되고, 이 시스템 버스(420)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

센서부(411)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(412)는, 센서부(411)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(413)는, ISP(412)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(414)는, 프로그램에 따라 이미지 센서(410)의 각 블록을 제어하는 것이다. RAM(415)은, CPU(414)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(416)은, CPU(414)에서 실행되는 프로그램을 기억하는 것이다. 전원 제어부(417)는, 이미지 센서(410)의 전원을 제어하는 것이다. I²C 인터페이스(418)는, 어플리케이션 프로세서(310)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(410)는, 어플리케이션 프로세서(310)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(410)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(419)는, 화상 신호를 어플리케이션 프로세서(310)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(419)와 어플리케이션 프로세서(310) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

이상, 몇가지의 실시의 형태 및 변형례, 및 전자기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러가지의 변형이 가능하다.

예를 들면, 상기한 각 실시의 형태 등에서는, 3개의 신호(SIGA, SIGB, SIGC)를 이용하여 통신을 행하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 2개의 신호를 이용하여 통신을 행하여도 좋고, 4개 이상의 신호를 이용하여 통신을 행하여도 좋다.

또한, 예를 들면, 상기한 각 실시의 형태 등에서는, 예를 들면 출력 단자의 전압을 중레벨 전압(VM)으로 설정하는 경우에는, 트랜지스터(MU, MD)를 함께 오프 상태로 하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 트랜지스터(MU, MD)를 함께 온 상태로 하여도 좋다. 이에 의해, 테브난 종단(終端)이 실현되어, 출력 단자의 전압을 중레벨 전압(VM)으로 설정할 수 있다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니라, 또한 다른 효과가 있어도 좋다.

또한, 본 기술은 이하와 같은 구성으로 할 수 있다.

(1) 3개의 제1의 드라이버부와,

상기 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 3개의 제1의 프리드라이버부와,

소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 제2의 프리드라이버부와,

상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 구비한 송신 장치.

(2) 상기 제어부는,

데이터 신호에 의거하여, 상기 3개의 제1의 제어 신호를 생성하는 제1의 제어부와,

상기 데이터 신호의 천이에 의거하여, 상기 제2의 제어 신호를 생성하는 제2의 제어부를 갖는 상기 (1)에 기재된 송신 장치.

(3) 상기 데이터 신호는, 3개의 신호를 포함하고,

상기 데이터 신호에 포함되는 3개의 신호 중의 천이하는 신호의 수는, 상기 3개의 제1의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수와 대응하여 있는 상기 (2)에 기재된 송신 장치.

(4) 송신 심볼 사이의 천이를 나타내는 천이 신호에 의거하여, 상기 송신 심볼의 시퀀스를 나타내는 데이터 신호를 생성하는 데이터 신호 생성부를 또한 구비하고,

상기 제어부는,

상기 데이터 신호에 의거하여, 상기 3개의 제1의 제어 신호를 생성하는 제1의 제어부와,

상기 천이 신호에 의거하여, 상기 제2의 제어 신호를 생성하는 제2의 제어부를 갖는 상기 (1)에 기재된 송신 장치.

(5) 상기 천이 신호는, 상기 3개의 제1의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수와 대응하고 있는 상기 (4)에 기재된 송신 장치.

(6) 상기 제1의 제어 신호의 각각은, 2개의 신호를 포함하고,

상기 제2의 제어 신호는, 2개의 신호를 포함하는 상기 (1)부터 (5)의 어느 하나에 기재된 송신 장치.

(7) 상기 3개의 제1의 제어 신호에 포함되는 6개의 신호 중의 천이하는 신호의 수는 2 또는 4인 상기 (6)에 기재된 송신 장치.

(8) 상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 8개의 신호 중의 천이하는 신호의 수는 4인 상기 (7)에 기재된 송신 장치.

(9) 제1의 동작 모드 및 제2의 동작 모드를 가지며,

상기 제어부는, 상기 제1의 동작 모드에서, 상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 상기 (1)부터 (8)의 어느 하나에 기재된 송신 장치.

(10) 제2의 드라이버부를 또한 구비하고,

상기 제2의 프리드라이버부는, 상기 제2의 드라이버부를 구동하고,

상기 제2의 드라이버부는, 상기 제2의 동작 모드에서 신호를 출력하는 상기 (9)에 기재된 송신 장치.

(11) 상기 3개의 제1의 드라이버부의 각각은,

출력 단자와,

게이트와, 제1의 전원에 유도된 드레인과, 상기 출력 단자에 유도된 소스를 갖는 제1의 트랜지스터와,

게이트와, 상기 출력 단자에 유도된 드레인과, 제2의 전원에 유도된 소스를 갖는 제2의 트랜지스터를 가지며,

상기 3개의 제1의 프리드라이버부의 각각은,

그 제1의 프리드라이버부에 대응하는 제1의 드라이버부에서의 제1의 트랜지스터의 게이트를 구동하는 제1의 프리드라이버와,

그 제1의 프리드라이버부에 대응하는 제1의 드라이버부에서의 제2의 트랜지스터의 게이트를 구동하는 제2의 프리드라이버를 갖는 상기 (1)부터 (10)의 어느 하나에 기재된 송신 장치.

(12) 제3의 드라이버부를 또한 구비하고,

상기 제3의 드라이버부는,

게이트와, 제1의 전원에 유도된 드레인과, 소스를 갖는 제1의 트랜지스터와,

게이트와, 상기 제1의 트랜지스터의 소스에 유도된 드레인과, 제2의 전원에 유도된 소스를 갖는 제2의 트랜지스터를 가지며,

상기 제2의 프리드라이버부는, 상기 제3의 드라이버부를 구동하는 상기 (1)부터 (9)의 어느 하나에 기재된 송신 장치.

(13) 커패시터부를 또한 구비하고,

상기 제2의 프리드라이버부는, 상기 커패시터부를 구동하는 상기 (1)부터 (9)의 어느 하나에 기재된 송신 장치.

(14) 복수의 제1의 드라이버부와,

상기 복수의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 복수의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 복수의 제1의 프리드라이버부와,

상기 복수의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 구비한 송신 장치.

(15) 송신 장치와,

수신 장치를 구비하고,

상기 송신 장치는,

3개의 제1의 드라이버부와,

상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 갖는 통신 시스템.

(16) 상기 수신 장치는,

상기 3개의 드라이버부로부터 송신된 신호를 수신한 수신부와,

상기 수신부가 수신한 신호에 의거하여, 통신 상태를 나타내는 검출 신호를 생성한 검출부를 구비하고,

상기 제어부는, 상기 검출 신호에 의거하여, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 상기 (15)에 기재된 통신 시스템.

본 출원은, 일본 특허청에서 2014년 10월 16일에 출원된 일본 특허출원 번호 2014-211464호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.

당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims

3개의 제1의 드라이버부와,
상기 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 3개의 제1의 프리드라이버부와,
소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 제2의 프리드라이버부와,
상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 구비한 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제어부는,
데이터 신호에 의거하여, 상기 3개의 제1의 제어 신호를 생성하는 제1의 제어부와,
상기 데이터 신호의 천이에 의거하여, 상기 제2의 제어 신호를 생성하는 제2의 제어부를 갖는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 데이터 신호는, 3개의 신호를 포함하고,
상기 데이터 신호에 포함되는 3개의 신호 중의 천이하는 신호의 수는, 상기 3개의 제1의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수와 대응하고 있는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
송신 심볼 사이의 천이를 나타내는 천이 신호에 의거하여, 상기 송신 심볼의 시퀀스를 나타내는 데이터 신호를 생성하는 데이터 신호 생성부를 또한 구비하고,
상기 제어부는,
상기 데이터 신호에 의거하여, 상기 3개의 제1의 제어 신호를 생성하는 제1의 제어부와,
상기 천이 신호에 의거하여, 상기 제2의 제어 신호를 생성하는 제2의 제어부를 갖는 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 천이 신호는, 상기 3개의 제1의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수와 대응하고 있는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제1의 제어 신호의 각각은, 2개의 신호를 포함하고,
상기 제2의 제어 신호는, 2개의 신호를 포함하는 것을 특징으로 하는 송신 장치.
제6항에 있어서,
상기 3개의 제1의 제어 신호에 포함되는 6개의 신호 중의 천이하는 신호의 수는 2 또는 4인 것을 특징으로 하는 송신 장치.
제7항에 있어서,
상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 8개의 신호 중의 천이하는 신호의 수는 4인 것을 특징으로 하는 송신 장치.
제1항에 있어서,
제1의 동작 모드 및 제2의 동작 모드를 가지며,
상기 제어부는, 상기 제1의 동작 모드에서, 상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 것을 특징으로 하는 송신 장치.
제9항에 있어서,
제2의 드라이버부를 또한 구비하고,
상기 제2의 프리드라이버부는, 상기 제2의 드라이버부를 구동하고,
상기 제2의 드라이버부는, 상기 제2의 동작 모드에서 신호를 출력하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 3개의 제1의 드라이버부의 각각은,
출력 단자와,
게이트와, 제1의 전원에 유도된 드레인과, 상기 출력 단자에 유도된 소스를 갖는 제1의 트랜지스터와,
게이트와, 상기 출력 단자에 유도된 드레인과, 제2의 전원에 유도된 소스를 갖는 제2의 트랜지스터를 가지며,
상기 3개의 제1의 프리드라이버부의 각각은,
그 제1의 프리드라이버부에 대응하는 제1의 드라이버부에서의 제1의 트랜지스터의 게이트를 구동하는 제1의 프리드라이버와,
그 제1의 프리드라이버부에 대응하는 제1의 드라이버부에서의 제2의 트랜지스터의 게이트를 구동하는 제2의 프리드라이버를 갖는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
제3의 드라이버부를 또한 구비하고,
상기 제3의 드라이버부는,
게이트와, 제1의 전원에 유도된 드레인과, 소스를 갖는 제1의 트랜지스터와,
게이트와, 상기 제1의 트랜지스터의 소스에 유도된 드레인과, 제2의 전원에 유도된 소스를 갖는 제2의 트랜지스터를 가지며,
상기 제2의 프리드라이버부는, 상기 제3의 드라이버부를 구동하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
커패시터부를 또한 구비하고,
상기 제2의 프리드라이버부는, 상기 커패시터부를 구동하는 것을 특징으로 하는 송신 장치.
복수의 제1의 드라이버부와,
상기 복수의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 복수의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 복수의 제1의 프리드라이버부와,
소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 제2의 프리드라이버부와,
상기 복수의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 구비한 것을 특징으로 하는 송신 장치.
송신 장치와,
수신 장치를 구비하고,
상기 송신 장치는,
3개의 제1의 드라이버부와,
상기 3개의 제1의 드라이버부에 각각 대응하여 마련되고, 각각이 소정 수의 신호를 포함하고, 서로 다른 3개의 제1의 제어 신호에 의거하여, 대응하는 제1의 드라이버부를 각각 구동하는 3개의 제1의 프리드라이버부와,
소정 수의 신호를 포함하는 제2의 제어 신호에 의거하여 동작하는 제2의 프리드라이버부와,
상기 3개의 제1의 제어 신호 및 상기 제2의 제어 신호에 포함되는 복수의 신호 중의 천이하는 신호의 수가, 천이 타이밍 사이에서 같게 되도록, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 제어부를 갖는 것을 특징으로 하는 통신 시스템.
제15항에 있어서,
상기 수신 장치는,
상기 3개의 드라이버부로부터 송신된 신호를 수신하는 수신부와,
상기 수신부가 수신한 신호에 의거하여, 통신 상태를 나타내는 검출 신호를 생성하는 검출부를 구비하고,
상기 제어부는, 상기 검출 신호에 의거하여, 상기 제2의 제어 신호에 포함되는 상기 소정 수의 신호의 천이를 제어하는 것을 특징으로 하는 통신 시스템.