KR101035407B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101035407B1
KR101035407B1 KR1020090049392A KR20090049392A KR101035407B1 KR 101035407 B1 KR101035407 B1 KR 101035407B1 KR 1020090049392 A KR1020090049392 A KR 1020090049392A KR 20090049392 A KR20090049392 A KR 20090049392A KR 101035407 B1 KR101035407 B1 KR 101035407B1
Authority
KR
South Korea
Prior art keywords
data
phantom
pull
value
power supply
Prior art date
Application number
KR1020090049392A
Other languages
English (en)
Other versions
KR20100130726A (ko
Inventor
김경훈
윤상식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090049392A priority Critical patent/KR101035407B1/ko
Priority to US12/494,433 priority patent/US7906985B2/en
Publication of KR20100130726A publication Critical patent/KR20100130726A/ko
Application granted granted Critical
Publication of KR101035407B1 publication Critical patent/KR101035407B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching
    • H03K17/167—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

동시 스위칭 출력(Simultaneous switching output : SSO) 노이즈가 발생하는 것을 방지한 상태에서 안정적으로 데이터를 출력할 수 있는 반도체 장치의 데이터 출력회로에 관한 것으로써, 데이터 코드의 각 비트에 대응하여 전원전압 입력 핀을 통해 제공되는 전원전압과 접지전압 입력 핀을 통해 제공되는 접지전압으로 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부와, 상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부, 및 상기 전원전압 입력 핀과 상기 접지전압 입력 핀 사이에 전류패스를 형성하고, 상기 패턴감지부의 출력신호에 대응하는 구동력으로 상기 전류패스를 구동하기 위한 팬텀 구동부를 구비하는 반도체 장치를 제공한다.
동시 스위칭 출력(SSO) 노이즈, 풀 업 소싱전류, 풀 다운 싱킹전류, 팬텀 소싱전류, 팬텀 싱킹전류

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 데이터 출력회로에 관한 것이며, 더 자세히는, 동시 스위칭 출력(Simultaneous switching output : SSO) 노이즈가 발생하는 것을 방지한 상태에서 안정적으로 데이터를 출력할 수 있는 반도체 장치의 데이터 출력회로에 관한 것이다.
도 1은 종래기술에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0:3>)의 각 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 응답하여 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)를 각각 생성하기 위한 다수의 전치구동부(100A, 100B, 100C, 100D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 전원전압(VDDQ)단과 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 전원전압(VDDQ)단에 터미네이션되어 있음 - 가 연결되는 것을 온/오프 제어하기 위한 다수의 풀 업 메인 구동부(120A, 120B, 120C, 120D), 및 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 접지전압(VSSQ)단을 통해 싱킹되는 예정된 크기의 풀 다운 싱킹전류(PDL_SIK_0, PDL_SIK_1, PDL_SIK_2, PDL_SIK_3)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 전원전압(VDDQ)단에 터미네이션되어 있음 - 를 풀 다운 구동하기 위한 다수의 풀 다운 메인구동부(140A, 140B, 140C, 140D)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 장치의 데이터 출력회로의 동작을 설명하면 다음과 같다.
먼저, 도 1에 도시되어 있는 반도체 장치의 데이터 출력회로는 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)가 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 터미네이션되어 있는 구성으로써, 데이터가 출력되지 않는 상황에서는 전원전압(VDDQ) 레벨을 유지하는 상태가 된다.
그리고, 다수의 전치 구동부 각각(100A, 100B, 100C, 100D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'인 경우 전원전압(VDDQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(120A, 120B, 120C 120D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open) 되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 다른 전압레벨을 가질 수 있도록 하고, 다수의 풀 다운 메인구동부 각각(140A, 140B, 140C, 140D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지게 되면, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태가 되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 전원전압(VDDQ)단의 전압레벨인 전원전압(VDDQ) 레벨보다 낮아지는 상태가 되어 논리레벨로 표현하면 로직'로우'(Low)상태가 된다.
참고로, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)단에 터미네이션된 상태임에도 불구하고 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐름으로 인해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 레벨이 전원전압(VDDQ) 레벨보다 낮아질 수 있는 것은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태이기 때문이다.
그리고, 다수의 전치 구동부 각각(100A, 100B, 100C, 100D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'인 경우 접지전압(VSSQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(120A, 120B, 120C 120D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 같은 전원전압(VDDQ) 레벨을 가질 수 있도록 하고, 다수의 풀 다운 메인구동부 각각(140A, 140B, 140C, 140D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VSSQ) 레벨을 가지게 되면, 서로 같은 전원전압(VDDQ) 레벨을 갖는 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)는 연결된 상태가 되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 되어 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 전원전압(VDDQ)단의 전압레벨과 동일한 전원전압(VDDQ) 레벨이 되어 논리레벨로 표현하면 로직'하이'(High)상태 가 된다.
참고로, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 전류가 흐르지 않는데, 이는, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 됨과 동시에 터미네이션 접속되어 있는 전원전압(VDDQ)단을 통해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 자동으로 전원전압(VDDQ) 레벨이 되기 때문이다. 즉, 동일하게 전원전압(VDD) 레벨을 갖는 전원전압(VDDQ)단에서 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 전류가 흐를 필요가 없는 상태가 되기 때문이다.
전술한 바와 같이 종래기술에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값에 따라 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 전원전압(VDDQ) 레벨로 구동하거나 접지전압(VSSQ) 레벨로 구동하는 형태이다. 물론, 도 1에 도시된 데이터 출력회로는 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)으로 터미네이션되어 있는 상태 - 보통 슈도 오픈 드레인 터미네이션(pseudo open drain termination)된 상태라고 함 - 이기 때문에 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 직접적으로 전원전압(VDDQ) 레벨로 구동하는 동작은 포함되지 않지만, 이는, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 터미네이션하는 전압레벨에 따라 달라질 수 있다.
예컨대, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 접지전압(VSSQ)으로 터미네이션하는 상태 - 보통 슈도 오픈 소스 터미네이션(pseudo open source termination)된 상태라고 함 - 에서는 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 전 원전압(VDDQ) 레벨로 구동하는 동작이 포함되는 반면 접지전압(VSSQ) 레벨로 구동하는 동작은 포함되지 않는다. 또한, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 전원전압(VDDQ) 레벨과 접지전압(VSSQ) 레벨 사이의 중간 전압레벨로 터미네이션하는 상태 - 보통 센터 탭 터미네이션(center tap termination)된 상태라고 함 -에서는 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 전원전압(VDDQ) 레벨로 구동하는 동작과 접지전압(VSSQ) 레벨로 구동하는 동작이 모두 포함된다.
한편, 반도체 장치의 출력회로에서 동시 스위칭 출력(SSO) 노이즈가 발생하는 원인은, 반도체 장치의 데이터 출력장치에 존재하는 다수의 패드(pad) 및 다수의 핀(pin)들이 동시에 전원전압(VDD) 레벨에서 접지전압(VSS) 레벨로 스위칭되거나 접지전압(VSS) 레벨에서 전원전압(VDD) 레벨로 스위칭되기 때문이다.
즉, 다수의 패드(pad) 및 다수의 핀(pin)들을 통해 다수의 데이터가 연속으로 출력될 때, 제1시점에서는 다수의 데이터가 주로 전원전압(VDDQ) 레벨을 갖는 상태였다가 제1시점 이어서 연속되는 제2시점에서 다수의 데이터가 주로 접지전압(VSSQ)을 갖는 상태가 되어야 하면, 다량의 소싱전류가 갑작스럽게 접지전압(VSSQ)단으로 흘러들어가는 현상이 발생하고, 이로 인해 다수의 데이터 중 일부 데이터가 정상적으로 전원전압(VDDQ) 레벨에서 접지전압(VSSQ) 레벨로 천이하지 못하거나 예정된 시점보다 늦은 시점에서 천이하는 등의 문제가 발생할 수 있으며, 이러한 현상을 동시 스위칭 출력(SSO) 노이즈라고 한다.
또한, 제2시점에서 다수의 데이터가 주로 접지전압(VSSQ) 레벨을 갖는 상태 로 정상적으로 천이하였다고 해도 제2시점 이어서 연속되는 제3시점에서 다시 다수의 데이터가 주로 전원전압(VDDQ)을 갖는 상태가 되어야 하면, 또다시 다량의 싱킹전류가 갑작스럽게 전원전압(VDDQ)단으로 흘러들어가는 현상이 발생하고, 이로 인해 다수의 데이터 중 일부 데이터가 정상적으로 접지전압(VSSQ) 레벨에서 접지전압(VDDQ) 레벨로 천이하지 못하거나 예정된 시점보다 늦은 시점에서 천이하는 등의 문제가 발생할 수 있다. 이러한 현상도 동시 스위칭 출력(SSO) 노이즈라고 한다.
이러한 동시 스위칭 출력(SSO) 노이즈는 반도체 장치의 설계 및 처리속도에 매우 중요한 요인으로 작용하며, 이러한 동시 스위칭 출력(SSO) 노이즈로 인해 발생하는 현상으로는 그라운드 바운스(ground bounce) 및 클럭 웨이브폼 감소(clock waveform degradation) 등이 있다.
즉, 동시 스위칭 출력(SSO) 노이즈로 인해 데이터 출력회로에서 출력되는 데이터가 왜곡될 수 있으며, 이로 인해, 정상적인 데이터가 출력될 수 없는 문제가 발생할 수 있다.
이러한 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지하기 위해 종래기술에서는 데이터 버스 인버젼(Data Bus Inversion) 방식이나 8/10b 코딩(8/10b cording) 방식같이 다수의 데이터가 출력되기 위한 다수의 패드(pad)나 다수의 핀(pin) 이외에 추가로 노이즈 방지용 패드(pad)나 핀(pin)을 구비하여 다수의 패드(pad)나 다수의 핀(pin)으로 출력되는 다수의 데이터에서 동시 스위칭 출력(SSO)되는 현상이 발생하는 것을 방지하는 방법을 사용하였다.
참고로, 데이터 버스 인버젼(Data Bus Inversion) 방식이나 8/10b 코 딩(8/10b cording) 방식은 이미 공지된 기술이므로 여기에서는 자세히 설명하지 않도록 하겠다.
하지만, 데이터 버스 인버젼(Data Bus Inversion) 방식이나 8/10b 코딩(8/10b cording) 방식은 노이즈를 방지하기 위해 추가로 노이즈 방지용 패드(pad)나 핀(pin)이 추가되어야 하는 단점이 있으며, 이러한 단점은, 반도체 장치의 규모가 대형화되고 복잡해짐에 따라 데이터가 출력되어야 하는 패드(pad)나 핀(pin)의 개수가 많아지게 될수록 더 크게 작용하여 데이터가 출력되어야 하는 패드(pad)나 핀(pin) 이외에 추가로 포함되어야 하는 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지하기 위한 패드(pad)나 핀(pin)의 개수가 너무 많아지는 문제가 있다.
이렇게, 반도체 장치에 포함되어야 하는 패드(pad)나 핀(pin)의 개수가 많아져야 한다는 것은 그만큼 반도체 장치의 면적이 크게 증가하는 문제가 발생한다는 것을 뜻하며, 이는, 반도체 장치를 생산하기 위한 비용이 크게 증가한다는 문제점을 추가로 발생시킨다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치에서 데이터를 출력하기 위한 패드(pad) 이외에 추가로 필요한 동시 스위칭 출력(SSO) 노이즈 발생을 방지하기 위한 패드(pad)의 개수를 최소한으로 유지한 상태에서도 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지함으로써 안정적으로 데이터를 출력할 수 있는 반도체 장치의 데이터 출력회로를 제공하는데 그 목적이 있다.
또한, 반도체 장치에서 데이터를 출력하기 위한 핀(pin) 이외에 동시 스위칭 출력(SSO) 노이즈 발생을 방지하기 위한 핀(pin)을 추가하지 않은 상태에서도 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지함으로써 안정적으로 데이터를 출력할 수 있는 반도체 장치의 데이터 출력회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 코드의 각 비트에 응답하여 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부; 상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부; 및 풀 다운 팬텀 노드 - 접지전압 입력 핀(VSSQP)을 통해 접지전압단 및 상기 다수의 데이터 구동부에 병렬로 접속됨 - 를 통해 싱킹되며 상기 패턴감지부의 출력신호에 대응하여 그 크기가 변동하는 팬텀 싱킹전류로 기준 팬텀 노드 - 전원전 압 입력 핀을 통해 전원전압단에 접속됨 - 를 풀 다운 구동하기 위한 팬텀 구동부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 데이터 코드의 각 비트에 응답하여 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부; 상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부; 및 풀 업 팬텀 노드 - 전원전압 입력 핀을 통해 전원전압단 및 상기 다수의 데이터 구동부에 병렬로 접속됨 - 를 통해 공급되며 상기 패턴감지부의 출력신호에 대응하여 그 크기가 변동하는 팬텀 소싱전류로 기준 팬텀 노드 - 접지전원 입력 핀을 통해 접지전압단에 접속됨 - 를 풀 업 구동하기 위한 팬텀 구동부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 데이터 코드의 각 비트에 응답하여 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부; 상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부; 풀 업 팬텀 노드 - 전원전압 입력 핀을 통해 전원전압단 및 상기 다수의 데이터 구동부에 병렬로 접속됨 - 를 통해 공급되며 상기 패턴감지부의 출력신호에 대응하여 그 크기가 변동하는 팬텀 소싱전류로 제1 기준 팬텀 노드 - 접지전원 입력 핀을 통해 접지전압단에 접속됨 - 를 풀 업 구동하기 위한 풀 업 팬텀 구동부; 및 풀 다운 팬텀 노드 - 접지전압 입력 핀을 통해 접지전압단 및 상기 다수의 데이터 구동부에 병렬로 접속됨 - 를 통해 싱킹되며 상기 패턴감지부의 출력신호에 대응하여 그 크기가 변동하는 팬텀 싱킹전류로 제2 기준 팬텀 노드 - 전원전압 입력 핀을 통해 전원전압단에 접속됨 - 를 풀 다운 구동하기 위한 풀 다운 팬텀 구동부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 반도체 장치의 데이터 출력회로를 통해 출력되어야 할 데이터 코드의 비트 정보에 따라 그 크기가 변동하는 팬텀 전류를 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에 흐르도록 제어함으로써, 다량의 소싱전류가 갑작스럽게 접지전압(VSSQ)단으로 흘러들어가는 현상이나 다량의 싱킹전류가 갑작스럽게 전원전압(VDDQ)단에서 공급되는 현상을 방지하는 효과가 있다. 즉, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지하는 효과가 있다.
따라서, 팬텀 전류가 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 하기 위해 필요한 최소 개수의 패드만을 사용하는 상태에서도 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지함으로써 안정적으로 데이터를 출력할 수 있도록 하는 효과가 있다.
또한, 팬텀 전류가 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 하기 위한 패드는 이미 반도체 장치 외부에 존재하는 전원전압(VDDQ) 입력 핀(input pin) 및 접지전압(VSSQ) 입력 핀(input pin)과 연결되는 상태로 패키징(packaging)되므로, 팬텀 전류를 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 하기 위해 별도의 입력 핀(input pin)이 존재하지 않는 상태에서도 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지함으로써 안정적으로 데이터를 출력 할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1실시예)
도 2a는 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도이다.
도 2a를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 응답하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 전원전압(VDDQ)단에 터미네이션되어 있음 - 를 각각 구동하기 위한 다수의 데이터 구동부(20A, 20B, 20C, 20D)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 특정 패턴을 감지하기 위한 패턴감지부(260), 및 풀 다운 팬텀 노드(PD_PTD) - 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단 및 다수의 데이터 구동부(20A, 20B, 20C, 20D)에 병렬로 접속됨 - 를 통해 싱 킹(sinking)되며 패턴감지부(260)의 출력신호(PANTOM_SENS<0:3>)에 대응하여 그 크기가 변동하는 팬텀 싱킹전류(PTI_SINK)로 기준 팬텀 노드(REF_PTD) - 전원전압 입력 핀을 통해 전원전압(VDDQ)단에 접속됨 - 를 풀 다운 구동하기 위한 풀 다운 팬텀 구동부(280)를 구비한다.
여기서, 다수의 데이터 구동부(20A, 20B, 20C, 20D)는, 데이터 코드(DATA<0:3>)의 각 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 응답하여 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)를 각각 생성하기 위한 다수의 전치구동부(200A, 200B, 200C, 200D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 전원전압(VDDQ)단과 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 전원전압(VDDQ)단에 터미네이션되어 있음 - 가 연결되는 것을 온/오프 제어하기 위한 다수의 풀 업 메인 구동부(220A, 220B, 220C, 220D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 접지전압(VSS)단을 통해 싱킹되는 예정된 크기의 풀 다운 싱킹전류(PDL_SIK_0, PDL_SIK_1, PDL_SIK_2, PDL_SIK_3)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 전원전압(VDDQ)단에 터미네이션되어 있음 - 를 풀 다운 구동하기 위한 다수의 풀 다운 메인구동부(240A, 240B, 240C, 240D)를 구비한다.
도 2b는 도 2a에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램이다.
도 2b를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부(260)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '1'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값(ADDBIT<0:2>)을 증가시키기 위한 이진가산부(262)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>)에서 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2)의 값을 뺀 이진코드(SUBBIT<0:2>) 값을 구하기 위한 이진연산부(264), 및 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>) 값에 대응하여 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0:3>)를 생성하기 위한 팬텀 구동 제어신호 생성부(266)를 구비한다.
도 2c는 도 2a에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부를 상세히 도시한 회로도이다.
도 2c를 참조하면, 도 2a에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부(280)는, 풀 다운 팬텀 노드(PD_PTD)와 기준 팬텀 노드(REF_PTD) 사이에서 패턴감지부(260)에서 출력되는 각각의 팬텀 구동 제어신호(PANTOM_SENS<0:3>)에 응답하여 선택적으로 활성화됨으로써 팬텀 싱킹전류(PTI_SINK)의 크기를 변동하기 위한 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D)를 구비한다.
이때, 다수의 풀 다운 팬텀 드라이버 각각(280A, 280B, 280C, 280D)은, 게이트로 인가되는 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)에 응답하여 드레인 접속된 기준 팬텀 노드(REF_PTD)에서 소스 접속된 풀 다운 팬텀 노드(PD_PTD)로 팬텀 싱킹전류(PTI_SINK)가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(NA, NB, NC, ND)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 설명하면 다음과 같다.
먼저, 도 2a에 도시되어 있는 반도체 장치의 데이터 출력회로는 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)가 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 터미네이션되어 있는 구성으로써, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)는 데이터가 출력되지 않는 상황에서 전원전압(VDDQ) 레벨을 유지하는 상태이다. 즉, 일반적으로 슈도 오픈 드레인 터미네이션(pseudo open drain termination)이라고 칭하는 상태이다.
그리고, 다수의 전치 구동부 각각(200A, 200B, 200C, 200D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'인 경우 전원전압(VDDQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(220A, 220B, 220C, 220D)은, 전원전압(VDD)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 다른 전압레벨을 가질 수 있도록 하고, 다수의 풀 다운 메인구동부 각각(240A, 240B, 240C, 240D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지게 되면, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태가 되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 전원전압(VDDQ)단의 레벨보다 낮아지는 상태가 되어 논리레벨로 표현하면 로직'로우'(Low)상태가 된다.
참고로, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)단에 터미네이션된 상태임에도 불구하고 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐름으로 인해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 레벨이 전원전압(VDDQ) 레벨보다 낮아질 수 있는 것은, 전원전압(VDDQ)단과 데이터 출력패 드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태이기 때문이다.
그리고, 다수의 전치 구동부 각각(200A, 200B, 200C, 200D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'인 경우 접지전압(VSSQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(220A, 220B, 220C, 220D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 같은 전원전압(VDDQ) 레벨을 가질 수 있도록 하고, 다수의 풀 다운 메인구동부 각각(240A, 240B, 240C, 240D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VSSQ) 레벨을 가지게 되면, 서로 같은 전원전압(VDDQ) 레벨을 갖는 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)는 연결된 상태가 되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 되어 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 전원전압(VDDQ)단의 전압레벨 과 동일한 전원전압(VDDQ) 레벨이 되어 논리레벨로 표현하면 로직'하이'(High)상태가 된다.
참고로, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 전류가 흐르지 않는데, 이는, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 됨과 동시에 터미네이션 접속되어 있는 전원전압(VDDQ)단을 통해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 자동으로 전원전압(VDDQ) 레벨이 되기 때문이다. 즉, 동일하게 전원전압(VDD) 레벨을 갖는 전원전압(VDDQ)단에서 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 전류가 흐를 필요가 없는 상태가 되기 때문이다.
그리고, 패턴감지부(260)의 구성요소 중 이진가산부(262)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '1'의 값을 갖는 비트의 개수에 대응하여 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는데 그 방식은 다음과 같다.
먼저, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>)의 초기값은 '0 0 0'이다. 이 상태에서 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하여 그 값이 '1'인 경우 출력되는 이진코드(ADDBIT<0:2>)의 값을 증가시키고, 그 값이'0'인 경우 출력되는 이진코드의 값을 증가시키지 않는다. 이와 같이 순차적으로 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 모두 검출하게 되면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값이 결정된다.
예컨대, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 그 값이'1'인 비트가 한 개도 없다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 0 0'이 되어 초기값을 그대로 유지할 것이고, '1'인 비트가 한 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 0 1'이 될 것이고, '1'인 비트가 두 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 1 0'이 될 것이고, '1'인 비트가 세 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 1 1'이 될 것이며, '1'인 비트가 네 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'1 0 0'이 될 것이다.
이때, 전술한 바와 같이 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하는 방식으로 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는 방식을 사용해도 되지만, 데이터 코드에 포함된 모든 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 번에 검출하고 검출결과에 따라 이진코드(ADDBIT<0:2>)의 값을 한 번에 증가시키는 방식을 사용해도 상관없다.
그리고, 패턴감지부(260)의 구성요소 중 이진연산부(264)는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 뺀 이진코드(SUBBIT<0:2>) 값을 연산하는데 그 방식은 다음과 같다.
먼저, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값은'1 0 0'이 된다. 물론, 실시예와 다르게 비트의 개수가 더 많은 경우에는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값도 더 크게 증가할 수 있다.
이 상태에서 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 뺄셈하는 연산을 수행하여 출력되는 이진코드(SUBBIT<0:2>) 값을 결정한다.
예컨대, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 0 0'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 그대로'1 0 0'이 될 것이고, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 0 1'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 1 1'이 될 것이고, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 1 0'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 1 0'이 될 것이고, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 1 1'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 0 1'이 될 것이며, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'1 0 0'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 0 0'이 될 것이다.
참고로, 이진가산부(262)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 뺄셈하는 연산을 수행하는 구체적인 회로는 이미 널리 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
그리고, 패턴감지부(260)의 구성요소 중 팬텀 구동 제어신호 생성부(266)는, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)에 따라 각 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)의 논리레벨을 결정하는데 그 방식은 다음과 같다.
먼저, 상기에서 설명했던 풀 다운 팬텀 구동부(280)의 구성을 살펴보았을 때 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 논리레벨이 로직'하이'(High)인 신호의 개수가 많으면 많을수록 팬텀 싱킹전류(PTI_SINK)의 크기가 커지고, 로직'로우'(Low)인 신호의 개수가 많으면 많을수록 팬텀 싱킹전류(PTI_SINK)의 크기가 작아진다고 볼 수 있다.
또한, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 크면 클수록 데이터 코드(DATA<0:3>)에'0'의 값을 갖는 비트의 개수가 많고, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 작으면 작을수록 데이터 코드(DATA<0:3>)에'0'의 값을 갖는 비트의 개수가 작은 것을 뜻하므로, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 크면 클수록 팬텀 싱킹전류(PTI_SINK)의 크기가 작아지도록 제어해야 하고, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 작으면 작을수록 팬텀 싱킹전류(PTI_SINK)의 크기가 커지도록 제어해야 한다.
예컨대, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'1 0 0'으로 최대값이 되면 팬텀 싱킹전류(PTI_SINK)의 크기가 최소값을 가져야 하므로 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)는 모두 로직'로우'(Low)가 될 것이다.
그리고, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 1 1'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 내지 제1 팬텀 구동 제어신호(PANTOM_SENS<3>, PANTOM_SENS<2>, PANTOM_SENS<1>)는 로직'로우'(Low)가 되고 제0 팬텀 구동 제어신호(PANTOM_SENS<0>)는 로직'하이'(High)가 될 것이다.
또한, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 1 0'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 및 제2 팬텀 구동 제어신호(PANTOM_SENS<3>, PANTOM_SENS<2>)는 로직'로우'(Low)가 되고 제1 및 제0 팬텀 구동 제어신호(PANTOM_SENS<1>, PANTOM_SENS<0>)는 로직'하이'(High)가 될 것이다.
그리고, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 0 1'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 팬텀 구동 제어신호(PANTOM_SENS<3>)는 로직'로우'(Low)가 되고 제2 및 제0 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<1>, PANTOM_SENS<0>)는 로직'하이'(High)가 될 것이다.
또한, 이진연산부(264)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 0 0'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)가 모두 로직'하이'(High)가 될 것이다.
그리고, 풀 다운 팬텀 구동부(280)에 구비된 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D)는, 풀 다운 팬텀 노드(PD_PTD)를 통해 싱킹(sinking)되는 팬텀 싱킹전류(PTI_SINK)로 기준 팬텀 노드(REF_PTD)를 구동해준다.
이때, 각각의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D)는 각각 예정된 구동력을 갖는 상태이므로 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 더욱 강한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 팬텀 싱킹전류(PTI_SINK)가 더욱 크게 증가하는 것과 같은 상태를 의미한다고 볼 수 있다.
반대로, 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 더욱 약한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 다운 팬텀 드라이버(280A, 280B, 280C, 280D) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 팬텀 싱킹전류(PTI_SINK)가 더욱 작게 감소하는 것과 같은 상태를 의미한다고 볼 수 있다.
참고로, 풀 다운 팬텀 구동부(280)에 의해 팬텀 싱킹전류(PTI_SINK)가 싱킹(sinking)되는 풀 다운 팬텀 노드(PD_PTD)는 접지전압(VSSQ)단을 기준으로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에 병렬로 접속되어 있으므로, 팬텀 싱킹전류(PTI_SINK)는 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전 압(VSSQ)단으로 흐르는 다수의 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 합쳐져서 접지전압(VSSQ)단으로 빠져나가게 된다. 즉, 접지전압(VSSQ)단을 기준으로한 상태에서는 다수의 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 팬텀 싱킹전류(PTI_SINK)를 구별하지 않는 상태가 된다.
결론적으로, 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 종합해보면 다음과 같다.
먼저, 다수의 전치 구동부(200A, 200B, 200C, 200D)와 다수의 풀 업 구동부(220A, 220B, 220C, 220D) 및 다수의 풀 다운 구동부(240A, 240B, 240C, 240D)는 종래기술에 따른 반도체 장치의 데이터 출력회로에서의 동작과 동일하다. 즉, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 많으면 많을수록 그로인해 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기도 커지게 되고,'0'값을 갖는 비트의 개수가 적으면 적을수록 그로인해 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기도 작아지게 된다.
이렇게, 데이터 코드(DATA<0:3>)에 포함된 비트의 값에 따라 다수의 풀 업 구동부(220A, 220B, 220C, 220D) 및 다수의 풀 다운 구동부(240A, 240B, 240C, 240D)에서 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기가 변동함에도 불구하고 본 발명의 제 1실시예에 따른 반도체 장치의 데이터 출력회로에서 접지전압(VSSQ)단으로 흘러들어가는 전체 전류의 크기는 항상 동일한 상태를 유지할 수 있는데, 이는 풀 다운 팬텀 구동부(280)에 의해 전원전압(VDDQ)단에서 접지전압(VSSQ)단으로 흐르는 풀 다운 팬텀 전류(PTI_SINK)의 크기가 데이터 코드(DATA<0:3>)에 포함된 비트의 값에 따라 달라지기 때문에 가능하다.
즉, 풀 다운 팬텀 구동부(280)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 많으면 많을수록 풀 다운 팬텀 전류(PTI_SINK)의 크기가 줄어들도록 하고,'0'값을 갖는 비트의 개수가 적으면 적을수록 풀 다운 팬텀 전류(PTI_SINK)의 크기가 커지도록 하여 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 풀 다운 팬텀 전류의 크기를 합한 전류의 크기가 항상 일정한 값을 가질 수 있도록 한다.
따라서, 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로에서는 데이터 코드(DATA<0:3>)에 포함된 비트의 값이 모두'1'에서 모두'0'으로 변하든 모두'1'에서 모두'0'으로 변하든 상관없이 항상 일정한 크기의 전류가 접지전압(VSSQ)단으로 흐르도록 제어할 수 있고, 이로 인해, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 원천적으로 방지할 수 있다.
(제2실시예)
도 3a는 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도이다.
도 3a를 참조하면, 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 응답하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 접지전압(VSSQ)단에 터미네이션되어 있음 - 를 각각 구동하기 위한 다수의 데이터 구동부(30A, 30B, 30C, 30D)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 특정 패턴을 감지하기 위한 패턴감지부(360), 및 풀 업 팬텀 노드(PU_PTD) - 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단 및 다수의 데이터 구동부(30A, 30B, 30C, 30D)에 병렬로 접속됨 - 를 통해 소싱(sourcing)되며 패턴감지부(360)의 출력신호(PANTOM_SENS<0:3>)에 대응하여 그 크기가 변동하는 팬텀 소싱전류(PTI_SOURCE)로 기준 팬텀 노드(REF_PTD) - 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 접속됨 - 를 풀 업 구동하기 위한 풀 업 팬텀 구동부(380)를 구비한다.
여기서, 다수의 데이터 구동부(30A, 30B, 30C, 30D)는, 데이터 코드(DATA<0:3>)의 각 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 응답하여 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)를 각각 생성하기 위한 다수의 전치구동부(300A, 300B, 300C, 300D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 접지전압(VSSQ)단과 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 접지전압(VSSQ)단에 터미네이션되어 있음 - 가 연결되는 것을 온/오프 제어하기 위한 다수의 풀 다운 메인구동부(340A, 340B, 340C, 340D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 전원전압(VDDQ)단을 통해 공급되는 예정된 크기의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) - 다수의 데이터 출력 핀(DQP0, DQP1, DQP2, DQP3)을 통해 접지전압(VSSQ)단에 터미네이션되어 있음 - 를 각각 풀 업 구동하기 위한 다수의 풀 업 메인 구동부(320A, 320B, 320C, 320D)를 구비한다.
도 3b는 도 3a에 도시된 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램이다.
도 3b를 참조하면, 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부(360)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값(ADDBIT<0:2>)을 증가시키기 위한 이진가산부(362)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>)에서 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2)의 값을 뺀 이진코드(SUBBIT<0:2>) 값을 구하기 위한 이진연산부(364), 및 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>) 값에 대응하여 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0:3>)를 생성하기 위한 팬텀 구동 제어신호 생성부(366)를 구비한다.
도 3c는 도 3a에 도시된 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부를 상세히 도시한 회로도이다.
도 3c를 참조하면, 도 3a에 도시된 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부(380)는, 풀 업 팬텀 노드(PU_PTD)와 기준 팬텀 노드(REF_PTD) 사이에서 패턴감지부(360)에서 출력되는 각각의 팬텀 구동 제어신호(PANTOM_SENS<0:3>)에 응답하여 선택적으로 활성화됨으로써 팬텀 소싱전류(PTI_SOURCE)의 크기를 변동하기 위한 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D)를 구비한다.
이때, 다수의 풀 업 팬텀 드라이버 각각(380A, 380B, 380C, 380D)은, 게이트로 인가되는 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)에 응답하여 소스 접속된 풀 업 팬텀 노드(PU_PTD)에서 드레인 접속된 기준 팬텀 노드(REF_PTD)로 팬텀 소싱전류(PTI_SOURCE)가 흐르는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(PA, PB, PC, PD)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 설명하면 다음과 같다.
먼저, 도 3a에 도시되어 있는 반도체 장치의 데이터 출력회로는 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)가 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 터미네이션되어 있는 구성으로써, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)는 데이터가 출력되지 않는 상황에서 접지전압(VSSQ) 레벨을 유지하는 상태이다. 즉, 일반적으로 슈도 오픈 소스 터미네이션(pseudo open source termination)이라고 칭하는 상태이다.
그리고, 다수의 전치 구동부 각각(300A, 300B, 300C, 300D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'인 경우 전원전압(VDDQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(320A, 320B, 320C, 320D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르지 않도록 하고, 다수의 풀 다운 메인구동부 각각(340A, 340B, 340C, 340D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 같은 접지전압(VSSQ) 레벨을 가질 수 있도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지게 되면, 서로 다른 전압레벨을 갖는 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태가 되어 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르지 않고, 서로 같은 접지전 압(VSSQ) 레벨을 갖는 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)는 연결된 상태가 되어 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 접지전압(VSSQ)단의 전압레벨과 동일한 접지전압(VSSQ) 레벨을 유지하게 된다. 즉, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨을 논리레벨로 표현하면 로직'로우'(Low)상태가 된다.
참고로, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 전류가 흐르지 않는데, 이는, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 됨과 동시에 터미네이션 접속되어 있는 접지전압(VSSQ)단을 통해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 자동으로 접지전압(VSSQ) 레벨이 되기 때문이다. 즉, 동일하게 접지전압(VSS) 레벨을 갖는 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 전류가 흐를 필요가 없는 상태가 되기 때문이다.
그리고, 다수의 전치 구동부 각각(300A, 300B, 300C, 300D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'인 경우 접지전압(VSSQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(320A, 320B, 320C, 320D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르도록 하고, 다수의 풀 다운 메인구동부 각각(340A, 340B, 340C, 340D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 서로 다른 레벨을 가질 수 있도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VSSQ) 레벨을 가지게 되면, 서로 다른 전압레벨을 갖는 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)는 연결된 상태가 되어 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르게 되고, 서로 같은 접지전압(VSSQ) 레벨을 갖는 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 접지전압(VSSQ)단의 전압레벨인 접지전압(VSSQ) 레벨보다 높은 전압레벨이 되어 논리레벨로 표현하면 로직'하이'(High)상태가 된다.
참고로, 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 접지전압(VSSQ)단에 터미네이션된 상태임에도 불구하고 전원전압(VDDQ)단에서 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐름으로 인해 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 레벨이 접지전압(VSSQ) 레벨보다 높아질 수 있는 것은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태이기 때문이다.
그리고, 패턴감지부(360)의 구성요소 중 이진가산부(362)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'의 값을 갖는 비트의 개수에 대응하여 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는데 그 방식은 다음과 같다.
먼저, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>)의 초기값은 '0 0 0'이다. 이 상태에서 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하여 그 값이 '0'인 경우 출력되는 이진코드(ADDBIT<0:2>)의 값을 증가시키고, 그 값이'1'인 경우 출력되는 이진코드의 값을 증가시키지 않는다. 이와 같이 순차적으로 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 모두 검출하게 되면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값이 결정된다.
예컨대, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 그 값이'0'인 비트가 한 개도 없다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 0 0'이 되어 초기값을 그대로 유지할 것이고, '0'인 비트가 한 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 0 1'이 될 것이고, '0'인 비트가 두 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 1 0'이 될 것이고, '0'인 비트가 세 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'0 1 1'이 될 것이며, '0'인 비트가 네 개 있다면 최종적으로 출력되는 이진코드(ADDBIT<0:2>)의 값은'1 0 0'이 될 것이다.
이때, 전술한 바와 같이 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하는 방식으로 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는 방식을 사용해도 되지만, 데이터 코드에 포함된 모든 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 번에 검출하고 검출결과에 따라 이진코드(ADDBIT<0:2>)의 값을 한 번에 증가시키는 방식을 사용해도 상관없다.
그리고, 패턴감지부(360)의 구성요소 중 이진연산부(364)는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 뺀 이진코드(SUBBIT<0:2>) 값을 연산하는데 그 방식은 다음과 같다.
먼저, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값은'1 0 0'이 된다. 물론, 실시예와 다르게 비트의 개수가 더 많은 경우에는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값도 더 크게 증가할 수 있다.
이 상태에서 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 뺄셈하는 연산을 수행하여 출력되는 이진코드(SUBBIT<0:2>) 값을 결정한다.
예컨대, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 0 0' 이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 그대로'1 0 0'이 될 것이고, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 0 1'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 1 1'이 될 것이고, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 1 0'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 1 0'이 될 것이고, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'0 1 1'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 0 1'이 될 것이며, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값이'1 0 0'이 되면 출력되는 이진코드(SUBBIT<0:2>)의 값은 '0 0 0'이 될 것이다.
참고로, 이진가산부(362)에서 출력되는 이진코드(ADDBIT<0:2>) 값을 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수에 대응하는 값을 갖는 이진코드(NBIT<0:2>) 값에서 뺄셈하는 연산을 수행하는 구체적인 회로는 이미 널리 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
그리고, 패턴감지부(360)의 구성요소 중 팬텀 구동 제어신호 생성부(366)는, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)에 따라 각 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)의 논리레벨을 결정하는데 그 방식은 다음과 같다.
먼저, 상기에서 설명했던 풀 업 팬텀 구동부(380)의 구성을 살펴보았을 때 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 논리레벨이 로직'로우'(Low)인 신호의 개수가 많으면 많을수록 팬텀 소싱전류(PTI_SOURCE)의 크기가 커지고, 로직'하이'(High)인 신호의 개수가 많으면 많을수록 팬텀 소싱전류(PTI_SOURCE)의 크기가 작아진다고 볼 수 있다.
또한, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 크면 클수록 데이터 코드(DATA<0:3>)에'1'의 값을 갖는 비트의 개수가 많고, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 작으면 작을수록 데이터 코드(DATA<0:3>)에'1'의 값을 갖는 비트의 개수가 작은 것을 뜻하므로, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 크면 클수록 팬텀 소싱전류(PTI_SOURCE)의 크기가 작아지도록 제어해야 하고, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이 작으면 작을수록 팬텀 소싱전류(PTI_SOURCE)의 크기가 커지도록 제어해야 한다.
예컨대, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'1 0 0'으로 최대값이 되면 팬텀 소싱전류(PTI_SOURCE)의 크기가 최소값을 가져야 하므로 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)는 모두 로직'하이'(High)가 될 것이다.
그리고, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 1 1'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 내지 제1 팬텀 구동 제어신호(PANTOM_SENS<3>, PANTOM_SENS<2>, PANTOM_SENS<1>)는 로직'하이'(High)가 되고 제0 팬텀 구동 제어신호(PANTOM_SENS<0>)는 로직'로우'(Low)가 될 것이다.
또한, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 1 0'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 및 제2 팬텀 구동 제어신호(PANTOM_SENS<3>, PANTOM_SENS<2>)는 로직'하이'(High)가 되고 제1 및 제0 팬텀 구동 제어신호(PANTOM_SENS<1>, PANTOM_SENS<0>)는 로직'로우'(Low)가 될 것이다.
그리고, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 0 1'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제3 팬텀 구동 제어신호(PANTOM_SENS<3>)는 로직'하이'(High)가 되고 제2 및 제0 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<1>, PANTOM_SENS<0>)는 로직'로우'(Low)가 될 것이다.
또한, 이진연산부(364)에서 출력되는 이진코드(SUBBIT<0:2>)의 값이'0 0 0'인 경우에는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)가 모두 로직'로우'(Low)가 될 것이다.
그리고, 풀 업 팬텀 구동부(380)에 구비된 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D)는, 풀 업 팬텀 노드(PU_PTD)를 통해 소싱(sourcing)되는 팬텀 소싱전류(PTI_SOURCE)로 기준 팬텀 노드(REF_PTD)를 구동해준다.
이때, 각각의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D)는 각각 예정된 구동력을 갖는 상태이므로 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 더욱 강한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 팬텀 소싱전류(PTI_SOURCE)가 더욱 크게 증가하는 것과 같은 상태를 의미한다고 볼 수 있다.
반대로, 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 더욱 약한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 업 팬텀 드라이버(380A, 380B, 380C, 380D) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 팬텀 소싱전류(PTI_SOURCE)가 더욱 작게 감소하는 것과 같은 상태를 의미한다고 볼 수 있다.
참고로, 풀 업 팬텀 구동부(380)에 의해 팬텀 소싱전류(PTI_SOURCE)가 소싱(sourcing)되는 풀 업 팬텀 노드(PU_PTD)는 전원전압(VDDQ)단을 기준으로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에 병렬로 접속되어 있으므로, 팬텀 소싱전류(PTI_SOURCE)는 전원전압(VDDQ)단에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 흐르는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 합쳐져서 전원전압(VDDQ)단에서 공급되게 된다. 즉, 전원전압(VDDQ)단을 기준으로한 상태에서는 다수의 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 팬텀 소싱전류(PTI_SOURCE)를 구별하지 않는 상태가 된다.
결론적으로, 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 종합해보면 다음과 같다.
먼저, 다수의 전치 구동부(300A, 300B, 300C, 300D)와 다수의 풀 업 구동부(320A, 320B, 320C, 320D) 및 다수의 풀 다운 구동부(340A, 340B, 340C, 340D)는 종래기술에 따른 반도체 장치의 데이터 출력회로에서의 동작과 동일하다. 즉, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록 그로인해 전원전압(VDDQ)단에서 공급되는 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기도 커지게 되고,'1'값을 갖는 비트의 개수가 적으면 적을수록 그로인해 전원전압(VDDQ)단에서 공급되는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기도 작아지게 된다.
이렇게, 데이터 코드(DATA<0:3>)에 포함된 비트의 값에 따라 다수의 풀 업 구동부(320A, 320B, 320C, 320D) 및 다수의 풀 다운 구동부(340A, 340B, 340C, 340D)에서 전원전압(VDDQ)단을 통해 공급되는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기가 변동함에도 불구하고 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로에서 전원전압(VDDQ)단에서 공급되는 전체 전류의 크기는 항상 동일한 상태를 유지할 수 있는데, 이는 풀 업 팬텀 구동부(380)에 의해 전원전압(VDDQ)단에서 접지전압(VSSQ)단으로 흐르는 풀 업 팬텀 전류(PTI_SOURCE)의 크기가 데이터 코드(DATA<0:3>)에 포함된 비트의 값에 따라 달라지기 때문에 가능하다.
즉, 풀 업 팬텀 구동부(380)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록 풀 다운 팬텀 전류(PTI_SINK)의 크기가 줄어들도록 하고,'1'값을 갖는 비트의 개수가 적으면 적을수록 풀 다운 팬텀 전류(PTI_SINK)의 크기가 커지도록 하여 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 풀 다운 팬텀 전류의 크기를 합한 전류의 크기가 항상 일정한 값을 가질 수 있도록 한다.
따라서, 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로에서는 데이터 코드(DATA<0:3>)에 포함된 비트의 값이 모두'1'에서 모두'0'으로 변하든 모두'1'에서 모두'0'으로 변하든 상관없이 항상 일정한 크기의 전류가 전원전압(VDDQ)단에서 공급되도록 제어할 수 있고, 이로 인해, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 원천적으로 방지할 수 있다.
(제3실시예)
도 4a는 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도이다.
도 4a를 참조하면, 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 응답하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 각각 구동하기 위한 다수의 데이터 구동부(40A, 40B, 40C, 40D)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 특정 패턴을 감지하기 위한 패턴감지부(460)와, 풀 업 팬텀 노드(PU_PTD) - 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단 및 다수의 데이터 구동부(30A, 30B, 30C, 30D)에 병렬로 접속됨 - 를 통해 소싱(sourcing)되며 패턴감지부(360)의 출력신호(PANTOM_SENS<0:1>)에 대응하여 그 크기가 변동하는 팬텀 소싱전류(PTI_SOURCE)로 제1기준 팬텀 노드(REF_PTD1) - 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 접속됨 - 를 풀 업 구동하기 위한 풀 업 팬텀 구동부(480), 및 풀 다운 팬텀 노드(PD_PTD) - 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단 및 다수의 데이터 구동부(40A, 40B, 40C, 40D)에 병렬로 접속됨 - 를 통해 싱킹(sinking)되며 패턴감지부(460)의 출력신호(PANTOM_SENS<2:3>)에 대응하여 그 크기가 변동하는 팬텀 싱킹전류(PTI_SINK)로 제2기준 팬텀 노드(REF_PTD2) - 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 접속됨 - 를 풀 다운 구동하기 위한 풀 다운 팬텀 구동부(490)를 구비한다.
여기서, 다수의 데이터 구동부(40A, 40B, 40C, 40D)는, 데이터 코드(DATA<0:3>)의 각 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 응답하여 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)를 각각 생성하기 위한 다수의 전치구동부(400A, 400B, 400C, 400D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 전원전압(VDDQ)단을 통해 공급되는 예정된 크기의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 각각 풀 업 구동하기 위한 다수의 풀 업 메인 구동부(420A, 420B, 420C, 420D)와, 다수의 구동제어신호(DRV_CTL0, DRV_CTR1, DRV_CTR2, DRV_CTR3)에 각각 응답하여 접지전압(VSSQ)단을 통해 싱킹되는 예정된 크기의 풀 다운 싱킹전류(PDL_SIK_0, PDL_SIK_1, PDL_SIK_2, PDL_SIK_3)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 풀 다운 구동하기 위한 다수의 풀 다운 메인구동부(440A, 440B, 440C, 440D)를 구비한다.
도 4b는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램이다.
도 4b를 참조하면, 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부(460)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값(ADDBIT1<0:1>)을 증가시키기 위한 제1이진가산부(462)와, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '1'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값(ADDBIT2<0:1>)을 증가시키기 위한 제2이진가산부(464), 및 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1) 값과 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2) 값을 비교하고, 비교결과에 따라 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0:3>)를 생성하기 위한 팬텀 구동 제어신호 생성부(466)를 구비한다.
도 4c는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부를 상세히 도시한 회로도이다.
도 4c를 참조하면, 도 4c에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부(480)는, 풀 업 팬텀 노드(PU_PTD)와 기준 팬텀 노드(REF_PTD) 사이에서 패턴감지부(460)에서 출력되는 제0 및 제1 팬텀 구동 제어신호(PANTOM_SENS<0:1>)에 응답하여 선택적으로 활성화됨 으로써 팬텀 싱킹전류(PTI_SINK)의 크기를 변동하기 위한 다수의 풀 업 팬텀 드라이버(480A, 480B)를 구비한다.
이때, 다수의 풀 업 팬텀 드라이버 각각(480A, 480B)은, 게이트로 인가되는 제0 및 제1 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<3>)에 응답하여 소스 접속된 풀 업 팬텀 노드(PU_PTD)에서 드레인 접속된 기준 팬텀 노드(REF_PTD)로 팬텀 소싱전류(PTI_SOURCE)가 흐르는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(PA, PB)를 구비한다.
도 4d는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부를 상세히 도시한 회로도이다.
도 4d를 참조하면, 도 4d에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부(490)는, 풀 다운 팬텀 노드(PD_PTD)와 기준 팬텀 노드(REF_PTD) 사이에서 패턴감지부(460)에서 출력되는 제2 및 제3 팬텀 구동 제어신호(PANTOM_SENS<2:3>)에 응답하여 선택적으로 활성화됨으로써 팬텀 싱킹전류(PTI_SINK)의 크기를 변동하기 위한 다수의 풀 다운 팬텀 드라이버(490A, 490B)를 구비한다.
이때, 다수의 풀 다운 팬텀 드라이버 각각(480A, 480B)은, 게이트로 인가되는 제2 및 제3 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<3>)에 응답하여 드레인 접속된 기준 팬텀 노드(REF_PTD)에서 소스 접속된 풀 다운 팬텀 노드(PD_PTD)로 팬텀 싱킹전류(PTI_SINK)가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(NA, NB)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 설명하면 다음과 같다.
먼저, 도 4a에 도시되어 있는 반도체 장치의 데이터 출력회로는 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)가 전원전압(VDDQ)단이나 접지전압(VSSQ)단에 터미네이션되어 있지 않은 구성으로써, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)는 데이터가 출력되지 않는 상황에서 전원전압(VDDQ) 레벨과 접지전압(VSSQ) 레벨의 중간레벨을 유지하는 상태이다. 즉, 일반적으로 센터 탭 터미네이션(center tap termination)이라고 칭하는 상태이다.
그리고, 다수의 전치 구동부 각각(400A, 400B, 400C, 400D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'인 경우 전원전압(VDDQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(420A, 420B, 420C, 420D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르지 않도록 하고, 다수의 풀 다운 메인구동부 각각(440A, 440B, 440C, 440D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함 으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'0'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 전원전압(VDDQ) 레벨을 가지게 되면, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊긴 상태가 되어 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르지 않도록 제어되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 접지전압(VSSQ)단의 전압레벨인 접지전압(VSSQ) 레벨이 되어 논리레벨로 표현하면 로직'로우'(Low)상태가 된다.
그리고, 다수의 전치 구동부 각각(400A, 400B, 400C, 400D)은, 입력되는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'인 경우 접지전압(VSSQ) 레벨을 갖는 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)를 출력한다.
이렇게, 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VDDQ) 레벨을 가지는 경우, 다수의 풀 업 메인구동부 각각(420A, 420B, 420C, 420D)은, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 쇼트(short)되도록 함으로써, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르도록 제어하고, 다수의 풀 다운 메인구동부 각각(440A, 440B, 440C, 440D)은, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 오픈(open)되도록 함으로써, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3) 사이에 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 제어한다.
즉, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이'1'상태가 되어 구동제어신호(DRV_CTL0, DRV_CTL1, DRV_CTL2, DRV_CTL3)가 접지전압(VSSQ) 레벨을 가지게 되면, 전원전압(VDDQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)는 연결된 상태가 되어 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 흐르도록 제어되고, 접지전압(VSSQ)단과 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 연결이 끊어진 상태가 되어 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 흐르지 않도록 제어되므로 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)의 전압레벨은 전원전압(VDDQ)단의 전압레벨과 동일한 전원전압(VDDQ) 레벨이 되어 논리레벨로 표현하면 로직'하이'(High)상태가 된다.
그리고, 패턴감지부(360)의 구성요소 중 제1이진가산부(362)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'의 값을 갖는 비트의 개수에 대응하여 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하고, 제2이진가산부(464)는, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '1'의 값을 갖는 비트의 개수에 대응하여 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는데 그 방식은 다음과 같다.
먼저, 제1이진가산부(462) 및 제2이진가산부(464)에서 각각 출력되는 이진코 드(ADDBIT1<0:2>, ADDBIT2<0:2>)의 초기값은'0 0 0'이다. 이 상태에서 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하여 그 값이 '0'인 경우 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은 증가시키고 제2이진가산부(264)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은 증가시키지 않는다. 그리고, 그 값이 '1'인 경우 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은 증가시키지 않고 제2이진가산부(264)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은 증가시킨다.
이와 같이 순차적으로 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 모두 검출하게 되면 최종적으로 제1이진가산부(462) 및 제2이진가산부(464)에서 각각 출력되는 이진코드(ADDBIT1<0:2>, ADDBIT2<0:2>)의 값이 결정된다.
예컨대, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이 모두'0'이고'1'값을 갖는 비트가 한 개도 없다면 최종적으로 출력되는 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은'1 0 0'이 되어 최대값이 될 것이고, 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은'0 0 0'이 되어 초기값을 그대로 유지할 것이다.
그리고, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'값을 갖는 비트가 한 개이고'1'값을 갖는 비트가 세 개라면 최종적으로 출력되는 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은'0 1 1'이 될 것이고, 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값 은'0 0 1'이 될 것이다.
또한, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'값을 갖는 비트가 두 개이고'1'값을 갖는 비트가 두 개라면 최종적으로 출력되는 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은'0 1 0'이 될 것이고, 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은'0 1 0'이 될 것이다.
그리고, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>) 중 '0'값을 갖는 비트가 세 개이고'1'값을 갖는 비트가 한 개라면 최종적으로 출력되는 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은'0 0 1'이 될 것이고, 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은'0 1 1'이 될 것이다.
또한, 데이터 코드에 포함된 다수의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 값이 모두'1'이고'0'값을 갖는 비트가 한 개도 없다면 최종적으로 출력되는 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>)의 값은'0 0 0'이 되어 초기값을 그대로 유지할 것이고, 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>)의 값은'1 0 0'이 되어 최대값이 될 것이다.
이때, 전술한 바와 같이 제1 및 제2이진가산부(462, 464)에서 데이터 코드에 포함된 각각의 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 개씩 순차적으로 검출하는 방식으로 출력되는 이진코드(ADDBIT<0:2>)의 값을 결정하는 방식을 사용해도 되지만, 데이터 코드에 포함된 모든 비트(DATA<0>, DATA<1>, DATA<2>, DATA<3>)를 한 번에 검출하고 검출결과에 따라 이진코드(ADDBIT<0:2>)의 값을 한 번에 증가시키는 방식을 사용해도 상관없다.
그리고, 패턴감지부(460)의 구성요소 중 팬텀 구동 제어신호 생성부(466)는, 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>) 값과 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>) 값을 비교하고, 비교결과에 대응하여 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>)의 논리레벨을 결정하는데 그 방식은 다음과 같다.
먼저, 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>) 값과 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>) 값을 비교하는 동작을 살펴보면 세 가지 경우의 수가 발생할 수 있다.
첫 번째는, 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>) 값이 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>) 값보다 큰 경우인데, 이때는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 '1'값을 갖는 비트의 개수보다 많다는 것을 의미한다. 따라서, 다수의 풀 업 구동부(220A, 220B, 220C, 220D)에 의해 전원전압(VDDQ)단에서 데이터 출력단(DQ0, DQ1, DQ2, DQ3)으로 흐르는 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기보다 다수의 풀 다운 구동부(240A, 240B, 240C, 240D)에 의해 데이터 출력단(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 흐르는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기가 더 크다는 것을 알 수 있으며, 때문에, 전원전압(VDDQ)단을 기준으로 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 병렬로 공급되는 팬텀 소싱전류(PTI_SOURCE)가 접지전압(VSSQ)단으로 흐르도록 제어해야 한다.
이를 위해, 첫 번째 경우에서는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제1 및 제2 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>)가 모두 로직'로우'(Low) 상태가 되거나 어느 하나의 신호가 로직'로우'(Low)상태가 됨으로써 팬텀 소싱전류(PTI_SOURCE)의 크기를 적절히 조절하게 되고, 제2 및 제3 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<3>)는 모두 로직'로우'(Low) 상태로 고정됨으로써 팬텀 싱킹전류(PTI_SINK)가 존재하지 않도록 하게 된다.
두 번째는, 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>) 값이 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>) 값보다 작은 경우인데, 이때는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 '1'값을 갖는 비트의 개수보다 작다는 것을 의미한다. 따라서, 다수의 풀 업 구동부(220A, 220B, 220C, 220D)에 의해 전원전압(VDDQ)단에서 데이터 출력단(DQ0, DQ1, DQ2, DQ3)으로 흐르는 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기가 다수의 풀 다운 구동부(240A, 240B, 240C, 240D)에 의해 데이터 출력단(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 흐르는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기보다 더 크다는 것을 알 수 있으며, 때문에, 접지전압(VSSQ)단을 기준으로 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 병렬로 싱킹되는 팬텀 싱킹전류(PTI_SINK)가 전원전압(VDDQ)단에서 공급되도록 제어해야 한다.
이를 위해, 두 번째 경우에서는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제2 및 제3 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<3>)가 모두 로직'하이'(High) 상태가 되거나 어느 하나의 신호가 로직'로우'(High)상태가 됨으로써 팬텀 싱킹전류(PTI_SINK)의 크기를 적절히 조절하게 되고, 제0 및 제1 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>)는 모두 로직'하이'(High) 상태로 고정됨으로써 팬텀 소싱전류(PTI_SOURCE)가 존재하지 않도록 하게 된다.
세 번째는, 제1이진가산부(462)에서 출력되는 이진코드(ADDBIT1<0:2>) 값이 제2이진가산부(464)에서 출력되는 이진코드(ADDBIT2<0:2>) 값과 같은 경우인데, 이때는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 '1'값을 갖는 비트의 개수와 같다는 것을 의미한다. 따라서, 다수의 풀 업 구동부(220A, 220B, 220C, 220D)에 의해 전원전압(VDDQ)단에서 데이터 출력단(DQ0, DQ1, DQ2, DQ3)으로 흐르는 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기가 다수의 풀 다운 구동부(240A, 240B, 240C, 240D)에 의해 데이터 출력단(DQ0, DQ1, DQ2, DQ3)에서 접지전압(VSSQ)단으로 흐르는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기가 동일하다는 것을 알 수 있으며, 때문에, 팬텀 소싱전류(PTI_SOURCE)와 팬텀 싱킹전류(PTI_SINK)가 모두 존재하지 않아도 된다.
이를 위해, 세 번째 경우에서는 다수의 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>, PANTOM_SENS<2>, PANTOM_SENS<3>) 중 제1 및 제2 팬텀 구동 제어신호(PANTOM_SENS<0>, PANTOM_SENS<1>)가 모두 로직'하이'(High) 상태로 고정됨으로써 팬텀 소싱전류(PTI_SOURCE)가 존재하지 않도록 하게 되고, 제2 및 제3 팬텀 구동 제어신호(PANTOM_SENS<2>, PANTOM_SENS<3>)는 모두 로직'로우'(Low) 상태로 고정됨으로써 팬텀 싱킹전류(PTI_SINK)가 존재하지 않도록 하게 된다.
그리고, 풀 업 팬텀 구동부(480)에 구비된 다수의 풀 업 팬텀 드라이버(480A, 480B)는, 풀 업 팬텀 노드(PU_PTD)를 통해 소싱(sourcing)되는 팬텀 소싱전류(PTI_SOURCE)로 기준 팬텀 노드(REF_PTD)를 구동해준다.
이때, 각각의 풀 업 팬텀 드라이버(480A, 480B)는 각각 예정된 구동력을 갖는 상태이므로 다수의 풀 업 팬텀 드라이버(480A, 480B) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 더욱 강한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 업 팬텀 드라이버(480A, 480B)중 활성화되는 드라이버의 개수가 많아지면 많아질수록 팬텀 소싱전류(PTI_SOURCE)가 더욱 크게 증가하는 것과 같은 상태를 의미한다고 볼 수 있다.
반대로, 다수의 풀 업 팬텀 드라이버(480A, 480B) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 더욱 약한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 업 팬텀 드라이버(480A, 480B) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 팬텀 소싱전류(PTI_SOURCE)가 더욱 작게 감소하는 것과 같은 상태를 의미한다고 볼 수 있다.
참고로, 풀 업 팬텀 구동부(480)에 의해 팬텀 소싱전류(PTI_SOURCE)가 소싱(sourcing)되는 풀 업 팬텀 노드(PU_PTD)는 전원전압(VDDQ)단을 기준으로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에 병렬로 접속되어 있으므로, 팬텀 소싱전류(PTI_SOURCE)는 전원전압(VDDQ)단에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 흐르는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 합쳐져서 전원전압(VDDQ)단에서 공급되게 된다. 즉, 전원전압(VDDQ)단을 기준으로한 상태에서는 다수의 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 팬텀 소싱전류(PTI_SOURCE)를 구별하지 않는 상태가 된다.
그리고, 풀 다운 팬텀 구동부(490)에 구비된 다수의 풀 다운 팬텀 드라이버(490A, 490B)는, 풀 다운 팬텀 노드(PD_PTD)를 통해 싱킹(sinking)되는 팬텀 싱킹전류(PTI_SINK)로 기준 팬텀 노드(REF_PTD)를 구동해준다.
이때, 각각의 풀 다운 팬텀 드라이버(490A, 490B)는 각각 예정된 구동력을 갖는 상태이므로 다수의 풀 다운 팬텀 드라이버(490A, 490B) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 더욱 강한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 다운 팬텀 드라이버(490A, 490B) 중 활성화되는 드라이버의 개수가 많아지면 많아질수록 팬텀 싱킹전류(PTI_SINK)가 더욱 크게 증가하는 것과 같은 상태를 의미한다고 볼 수 있다.
반대로, 다수의 풀 다운 팬텀 드라이버(490A, 490B) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 더욱 약한 구동력으로 기준 팬텀 노드(REF_PTD)를 구동하는 상태가 되며, 이는, 다수의 풀 다운 팬텀 드라이버(490A, 490B) 중 활성화되는 드라이버의 개수가 작아지면 작아질수록 팬텀 싱킹전류(PTI_SINK)가 더욱 작게 감소하는 것과 같은 상태를 의미한다고 볼 수 있다.
참고로, 풀 다운 팬텀 구동부(490)에 의해 팬텀 싱킹전류(PTI_SINK)가 싱킹(sinking)되는 풀 다운 팬텀 노드(PD_PTD)는 접지전압(VSSQ)단을 기준으로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에 병렬로 접속되어 있으므로, 팬텀 싱킹전류(PTI_SINK)는 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 전지전압(VSSQ)단로 흐르는 다수의 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 합쳐져서 접지전압(VSSQ)단으로 빠져나가게 된다. 즉, 접지전압(VSSQ)단을 기준으로한 상태에서는 다수의 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 팬텀 싱킹전류(PTI_SINK)를 구별하지 않는 상태가 된다.
결론적으로, 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 종합해보면 다음과 같다.
먼저, 다수의 전치 구동부(400A, 400B, 400C, 400D)는 종래기술에 따른 반도체 장치의 데이터 출력회로에서의 동작과 동일하다.
그리고, 다수의 풀 업 구동부(420A, 420B, 420C, 420D)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록 그로인해 전원전압(VDDQ)단에서 공급되는 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기도 커지게 되고,'1'값을 갖는 비트의 개수가 적으면 적을수록 그로인해 전원전압(VDDQ)단에서 공급되는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기도 작아지게 된다.
또한, 다수의 풀 다운 구동부(440A, 440B, 440C, 440D)는 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수가 많으면 많을수록 그로인해 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기도 커지게 되고,'0'값을 갖는 비트의 개수가 적으면 적을수록 그로인해 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기도 작아지게 된다.
이러한 상태에서, 데이터 코드(DATA<0:3>)에 포함된 비트의 값에 따라 다수의 풀 업 구동부(420A, 420B, 420C, 420D)에서 전원전압(VDDQ)단을 통해 공급되는 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)의 크기와 다수의 풀 다운 구동부(440A, 440B, 440C, 440D)에서 접지전압(VSSQ)단으로 흘러들어가는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)의 크기를 비교하여, 비교결과에 따라 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)에 대응하는 팬텀 소싱전류(PTI_SOURCE) 또는 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)에 대응하는 팬텀 싱킹전류(PTI_SINK)의 크기를 적절히 조절하여 다수의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)와 팬텀 소싱전류(PTI_SOURCE)를 합한 전류의 크기와 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)와 팬텀 싱킹전류(PTI_SINK)를 합한 전류의 크기가 서로 동일하도록 한다.
따라서, 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로에서는 데이터 코드(DATA<0:3>)에 포함된 비트의 값이 모두'1'에서 모두'0'으로 변하든 모두'1'에서 모두'0'으로 변하든 상관없이 항상 일정한 크기의 전류가 전원전압(VDDQ)에서 공급되어 접지전압(VSSQ)단으로 흐르도록 제어할 수 있고, 이로 인해, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 원천적으로 방지할 수 있다.
(제4실시예)
도 5는 본 발명의 제4실시예에 따른 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램이다.
도 5를 참조하면, 본 발명의 제4실시예에 따른 반도체 장치의 데이터 출력회로는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 전원전압 입력 핀(VDDQP) 및 접지전압 입력 핀(VSSQP)을 통해 제공되는 데이터 전류(PDI)로 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)를 각각 구동하기 위한 다수의 데이터 구동부(50A, 50B, 50C, 50D)와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 특정 패턴을 감지하기 위한 패턴감지부(560), 및 전원전압 입력 핀(VDDQP)과 접지전압 입력 핀(VSSQP) 사이에서 흐르도록 제공되며 패턴감지부(560)의 출력신호(PANTOM_SENS<0:3>)에 대응하여 그 크기가 변동하는 팬텀 전 류(PTI)를 생성하기 위한 팬텀 전류 생성부(580)를 구비한다.
여기서, 다수의 데이터 구동부(50A, 50B, 50C, 50D)는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 데이터 전류(PDI)를 소싱하거나, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQ)으로 데이터 전류(PDI)를 싱킹하는 동작을 수행한다.
구체적으로, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 터미네이션되어 있는 구성일 때에는, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)에서 데이터가 출력되지 않을 때 전원전압(VDDQ) 레벨을 유지하게 되므로, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQ)으로 데이터 전류(PDI)가 싱킹되는 동작이 수행된다.
반면, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 터미네이션되어 있는 구성일 때에는, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)에서 데이터가 출력되지 않을 때 접지전압(VSSQ) 레벨을 유지하게 되므로, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 데이터 전류(PDI)가 소싱되는 동작이 수행된다.
그리고, 도면에 직접적으로 도시된 것과 같이 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)단이나 접지전압(VSSQ)단에 터미네이션되어 있지 않은 구성일 때에는, 다수의 데이터 출력패드(DQ1, DQ2, DQ3, DQ4)에서 데이터가 출력되지 않을 때 어떤 전압레벨을 갖는 상태인지 알 수 없게 되므로, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)의 각 비트에 대응하여 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQ)으로 데이터 전류(PDI)가 싱킹되는 동작과 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 데이터 전류(PDI)가 소싱되는 동작이 모두 수행된다.
그리고, 패턴감지부(560)는, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제1패턴감지신호 - 도면에 직접적으로 도시되지 않음 - 와, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제2패턴감지신호 - 도면에 직접적으로 도시되지 않음 - , 및 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하고, 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 그 값이 감소하는 제3패턴감지신호 - 도면에 직접적으로 도시되지 않음 - 를 생성한다.
그리고, 팬텀 구동부(580)는, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 터미네이션되어 있는 구성일 때에는, 제1패턴감지신호에 대응하여 그 값이 결정되는 팬텀 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에 흐르도록 제공한다.
또한, 팬텀 구동부(560)는, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 터미네이션되어 있는 구성일 때에는, 제2패턴감지신호에 대응하여 그 값이 결정되는 팬텀 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에 흐르도록 제공한다.
또한, 팬텀 구동부(560)는, 도면에 직접적으로 도시된 것과 같이 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)단이나 접지전압(VSSQ)단에 터미네이션되어 있지 않은 구성일 때에는, 제3패턴감지신호에 대응하여 그 값이 결정되는 팬텀 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에 흐르도록 제공한다.
또한, 팬텀 구동부(560)는, 제1 내지 제3 패턴감지신호의 값이 크면 클수록 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에 흐르도록 제공되는 팬텀 전류(PTI)의 크기가 증가하도록 제어하고, 제1 내지 제3 패턴감지신호의 값이 작으면 작을수록 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에 흐르도록 제공되는 팬텀 전류(PTI)의 크기가 감소하도록 제어한다.
결론적으로, 본 발명의 제4실시예에 따른 반도체 장치의 데이터 출력회로의 동작을 종합해보면 다음과 같다.
먼저, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 접지전압 입력 핀(VSSQP)을 통해 접지전압(VSSQ)단에 터미네이션되어 있는 구성일 때에는, 다수의 데이터 구동부(50A, 50B, 50C, 50D)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록, 즉, '0'값을 갖는 비트의 개수가 적으면 적을수록 그로 인해 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 공급되는 데이터 전류(PDI)의 크기는 커지게 되고, '1'값을 갖는 비트의 개수가 적으면 적을수록, 즉, '0'값을 갖는 비트의 개수가 많으면 많을수록 그로 인해 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 공급되는 데이터 전류(PDI)의 크기는 작아지게 된다.
이러한 상태에서, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록, 즉, '0'값을 갖는 비트의 개수가 적으면 적을수록 그 크기가 작아지고, '1'값을 갖는 비트의 개수가 적으면 적을수록, 즉, '0'값을 갖는 비트의 개수가 많으면 많을수록 그 크기가 커지는 패턴 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에서 흐르도록 함으로써, 데이터 코드(DATA<0:3>)의 값과 상관없이 데이터 전류(PDI)와 팬텀 전류(PTI)의 크기를 합한 전류의 크기가 항상 일정한 크기를 유지할 수 있도록 한다.
그리고, 도면에 직접적으로 도시되지 않았지만 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압 입력 핀(VDDQP)을 통해 전원전압(VDDQ)단에 터미네이션 되어 있는 구성일 때에는, 다수의 데이터 구동부(50A, 50B, 50C, 50D)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록, 즉, '0'값을 갖는 비트의 개수가 적으면 적을수록 그로 인해 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQP)으로 공급되는 데이터 전류(PDI)의 크기는 작아지게 되고, '1'값을 갖는 비트의 개수가 적으면 적을수록, 즉, '0'값을 갖는 비트의 개수가 많으면 많을수록 그로 인해 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQP)으로 공급되는 데이터 전류(PDI)의 크기는 커지게 된다.
이러한 상태에서, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 많으면 많을수록, 즉, '0'값을 갖는 비트의 개수가 적으면 적을수록 그 크기가 커지고, '1'값을 갖는 비트의 개수가 적으면 적을수록, 즉, '0'값을 갖는 비트의 개수가 많으면 많을수록 그 크기가 작아지는 패턴 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에서 흐르도록 함으로써, 데이터 코드(DATA<0:3>)의 값과 상관없이 데이터 전류(PDI)와 팬텀 전류(PTI)의 크기를 합한 전류의 크기가 항상 일정한 크기를 유지할 수 있도록 한다.
그리고, 도면에 직접적으로 도시된 것과 같이 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)가 전원전압(VDDQ)단이나 접지전압(VSSQ)단에 터미네이션되어 있지 않은 구성일 때에는, 다수의 데이터 구동부(50A, 50B, 50C, 50D)는, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 '0'값을 갖는 비트의 개수보다 많으면 많을수록, 즉, '0'값을 갖는 비트의 개수가 '1'값을 갖는 비트의 개수보다 적으면 적을수록 그로 인해 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 공급되는 데이터 전류(PDI)의 크기가 커지고 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQP)으로 공급되는 데이터 전류(PDI)의 크기는 작아진다.
또한, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 '0'값을 갖는 비트의 개수보다 적으면 적을수록, 즉, '0'값을 갖는 비트의 개수가 '1'값을 갖는 비트의 개수보다 많으면 많을수록 그로 인해 전원전압 입력 핀(VDDQP)에서 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)로 공급되는 데이터 전류(PDI)의 크기가 작아지고 다수의 데이터 출력패드(DQ0, DQ1, DQ2, DQ3)에서 접지전압 입력 핀(VSSQP)으로 공급되는 데이터 전류(PDI)의 크기는 커지게 된다.
이러한 상태에서, 데이터 코드(DATA<0:3>)에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수가 '0'값을 갖는 비트의 개수 차이가 많이 나면 많이 날수록 그 크기가 작아지고, '1'값을 갖는 비트의 개수가 '0'값을 갖는 비트의 개수 차이가 조금 나면 조금 날수록 그 크기가 커지는 패턴 전류(PTI)가 전원전압 입력 핀(VDDQP)에서 접지전압 입력 핀(VSSQP) 사이에서 흐르도록 함으로써, 데이터 코드(DATA<0:3>)의 값과 상관없이 데이터 전류(PDI)와 팬텀 전류(PTI)의 크기를 합한 전류의 크기가 항상 일정한 크기를 유지할 수 있도록 한다.
따라서, 본 발명의 제4실시예에 따른 반도체 장치의 데이터 출력회로에서는 데이터 코드(DATA<0:3>)에 포함된 비트의 값이 모두'1'에서 모두'0'으로 변하든 모두'1'에서 모두'0'으로 변하든 상관없이 항상 일정한 크기의 전류가 전원전 압(VDDQ)에서 공급되어 접지전압(VSSQ)단으로 흐르도록 제어할 수 있고, 이로 인해, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 원천적으로 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 장치의 데이터 출력회로를 통해 출력되어야 할 데이터 코드(DATA<0:3>)의 비트 정보에 따라 그 크기가 변동하는 팬텀 전류(팬텀 소싱전류(PTI_SOURCE) 및 팬텀 싱킹전류(PTI_SINK))를 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에 흐르도록 제어함으로써, 다량의 풀 업 소싱전류(PUI_SOURCE_0, PUI_SOURCE_1, PUI_SOURCE_2, PUI_SOURCE_3)가 갑작스럽게 접지전압(VSSQ)단으로 흘러들어가는 현상이나 다량의 풀 다운 싱킹전류(PDI_SINK_0, PDI_SINK_1, PDI_SINK_2, PDI_SINK_3)가 갑작스럽게 전원전압(VDDQ)단에서 공급되는 현상을 방지할 수 있다. 즉, 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지할 수 있다.
따라서, 패키징(packing)되기 전의 상태에서는 팬텀 전류(팬텀 소싱전류(PTI_SOURCE) 및 팬텀 싱킹전류(PTI_SINK))가 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 하기 위해 필요한 최소 개수의 노드(풀 업 팬텀 노드(PU_PTD)와 풀 다운 팬텀 노드(PD_PTD) 및 기준 노드(REF_PTD))만을 사용하는 상태에서도 동시 스위칭 출력(SSO) 노이즈가 발생하는 것을 방지하는 것이 가능하다.
또한, 패키징(packing)된 상태에서는 팬텀 전류(팬텀 소싱전류(PTI_SOURCE) 및 팬텀 싱킹전류(PTI_SINK))가 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 하기 위한 노드(풀 업 팬텀 노드(PU_PTD)와 풀 다운 팬텀 노드(PD_PTD) 및 기준 노드(REF_PTD))가 이미 반도체 장치 외부에 존재하는 전원전압(VDDQ) 입력 핀(input pin) 및 접지전압(VSSQ) 입력 핀(input pin)과 연결될 수 있으므로, 별도의 입력 핀(input pin)을 구비하지 않는 상태에서도 팬텀 전류(팬텀 소싱전류(PTI_SOURCE) 및 팬텀 싱킹전류(PTI_SINK))가 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에서 흐르도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 데이터 코드(DATA<0>, DATA<1>, DATA<2>, DATA<3>)에 포함된 비트의 개수가 4개인 것으로 가정하고 설명하였는데, 실제로는 데이터 코드에 포함된 비트의 개수가 4개보다 더 많거나 적을 수 있다.
또한, 전술한 실시예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도.
도 2a는 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도.
도 2b는 도 2a에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램.
도 2c는 도 2a에 도시된 본 발명의 제1실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부를 상세히 도시한 회로도.
도 3a는 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도.
도 3b는 도 3a에 도시된 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램.
도 3c는 도 3a에 도시된 본 발명의 제2실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부를 상세히 도시한 회로도.
도 4a는 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로를 상세히 도시한 회로도.
도 4b는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 패턴감지부를 상세히 도시한 블록 다이어그램.
도 4c는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 업 팬텀 구동부를 상세히 도시한 회로도.
도 4d는 도 4a에 도시된 본 발명의 제3실시예에 따른 반도체 장치의 데이터 출력회로의 구성요소 중 풀 다운 팬텀 구동부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
100A, 100B, 100C, 100D, 200A, 200B, 200C, 200D, 300A, 300B, 300C, 300D, 400A, 400B, 400C, 400D : 전치 구동부
120A, 120B, 120C, 120D, 220A, 220B, 220C, 220D, 320A, 320B, 320C, 320D, 420A, 420B, 420C, 420D : 풀 업 구동부
140A, 140B, 140C, 140D, 240A, 240B, 240C, 240D, 340A, 340B, 340C, 340D, 440A, 440B, 440C, 440D : 풀 다운 구동부
260, 360, 460 : 패턴감지부
280, 490 : 풀 다운 팬텀 구동부
380, 480 : 풀 업 팬텀 구동부
262, 362 : 이진가산부
264, 364 : 이진연산부
266, 366, 466 : 팬텀 구동 제어신호 생성부
462 : 제1이진가산부
464 : 제2이진가산부
280A, 280B, 280C, 280D, 490A, 490B : 풀 다운 팬텀 드라이버
380A, 380B, 380C, 380D, 480A, 480B : 풀 업 팬텀 드라이버

Claims (41)

  1. 데이터 코드의 각 비트에 대응하여 전원전압 입력 핀을 통해 제공되는 전원전압과 접지전압 입력 핀을 통해 제공되는 접지전압으로 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부;
    상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부; 및
    상기 전원전압 입력 핀과 상기 접지전압 입력 핀 사이에 전류패스를 형성하고, 상기 패턴감지부의 출력신호에 대응하는 구동력으로 상기 전류패스를 구동하기 위한 팬텀 구동부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 패턴감지부는,
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제1패턴감지신호와,
    상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제2패턴감지신호, 및
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하고, 상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖 는 비트의 개수에 대응하여 그 값이 감소하는 제3패턴감지신호를 생성하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 팬텀 구동부는,
    상기 다수의 데이터 출력패드가 접지전압단에 터미네이션 되어 있는 경우, 상기 제1패턴감지신호에 대응하는 구동력으로 상기 전류패스를 구동하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 팬텀 구동부는,
    상기 다수의 데이터 출력패드가 전원전압단에 터미네이션 되어 있는 경우, 상기 제2패턴감지신호에 대응하는 구동력으로 상기 전류패스를 구동하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 팬텀 구동부는,
    상기 다수의 데이터 출력패드가 전원전압단 및 접지전압단에 터미네이션되어 있지 않은 경우, 상기 제3패턴감지신호에 대응하는 구동력으로 상기 전류패스를 구동하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 팬텀 구동부는,
    상기 제1 내지 제3 패턴감지신호의 값이 크면 클수록 상기 전류패스를 더욱더 강한 구동력으로 구동하고,
    상기 제1 내지 제3 패턴감지신호의 값이 작으면 작을수록 상기 전류패스를 더욱 더 약한 구동력으로 구동하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 다수의 데이터 출력패드 각각은,
    다수의 데이터 출력 핀을 통해 접지전압으로 터미네이션되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '0'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르지 않도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르도록 하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '1'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르지 않도록 하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 패턴감지부는,
    상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값을 증가시키기 위한 이진가산부;
    상기 데이터 코드에 포함된 비트 개수에 대응하는 값을 갖는 이진코드에서 상기 이진가산부에서 출력되는 이진코드의 값을 뺀 이진코드 값을 구하기 위한 이진연산부; 및
    상기 이진연산부에서 출력되는 이진코드 값에 대응하여 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호를 생성하기 위한 팬텀 구동 제어신호 생성부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 팬텀 구동부는,
    상기 접지전압 입력 핀을 통해 상기 다수의 데이터 구동부와 병렬형태로 접속되어 있는 풀 다운 팬텀 노드와 상기 전원전압 입력 핀에 접속되어 있는 기준 팬텀 노드 사이에 접속되어 각각의 팬텀 구동 제어신호에 응답하여 선택적으로 활성화됨으로써, 상기 기준 팬텀 노드에서 상기 풀 다운 팬텀 노드로 흐르는 팬텀 싱킹전류의 크기를 변동하기 위한 다수의 풀 다운 팬텀 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 다수의 풀 다운 팬텀 드라이버 각각은,
    게이트로 인가되는 상기 팬텀 구동 제어신호에 응답하여 드레인 접속된 상기 기준 팬텀 노드에서 소스 접속된 상기 풀 다운 팬텀 노드로 상기 팬텀 싱킹전류가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하 는 반도체 장치.
  13. 제7항에 있어서,
    상기 다수의 데이터 구동부는,
    데이터 코드의 각 비트에 응답하여 다수의 구동제어신호를 각각 생성하기 위한 다수의 전치구동부;
    상기 다수의 구동제어신호에 각각 응답하여 상기 전원전압 입력 핀과 상기 다수의 데이터 출력패드가 연결되는 것을 온/오프 제어하기 위한 다수의 풀 업 메인구동부; 및
    상기 다수의 구동제어신호에 각각 응답하여 상기 접지전압 입력 핀을 통해 싱킹되는 풀 다운 싱킹전류로 상기 다수의 데이터 출력패드를 풀 다운 구동하기 위한 다수의 풀 다운 메인구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 다수의 데이터 출력패드는,
    다수의 데이터 출력 핀을 통해 전원전압으로 터미네이션되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '0'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르지 않도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르도록 하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '1'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르지 않도록 하는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서,
    상기 패턴감지부는,
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값을 증가시키기 위한 이진가산부;
    상기 데이터 코드에 포함된 비트 개수에 대응하는 값을 갖는 이진코드에서 상기 이진가산부에서 출력되는 이진코드의 값을 뺀 이진코드 값을 구하기 위한 이진연산부; 및
    상기 이진연산부에서 출력되는 이진코드 값에 대응하여 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호를 생성하기 위한 팬텀 구동 제어신호 생성부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 팬텀 구동부는,
    상기 전원전압 입력 핀을 통해 상기 다수의 데이터 구동부와 병렬형태로 접속되어 있는 풀 업 팬텀 노드와 상기 접지전압 입력 핀에 접속되어 있는 기준 팬텀 노드 사이에 접속되어 각각의 팬텀 구동 제어신호에 응답하여 선택적으로 활성화됨으로써, 상기 풀 업 팬텀 노드에서 상기 기준 팬텀 노드로 흐르는 팬텀 소싱전류의 크기를 변동하기 위한 다수의 풀 업 팬텀 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 다수의 풀 업 팬텀 드라이버 각각은,
    게이트로 인가되는 상기 팬텀 구동 제어신호에 응답하여 소스 접속된 상기 풀 업 팬텀 노드에서 드레인 접속된 상기 기준 팬텀 노드로 상기 팬텀 소싱전류가 흐르는 것을 온/오프 제어하기 위한 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제13항에 있어서,
    상기 다수의 데이터 구동부는,
    데이터 코드의 각 비트에 응답하여 다수의 구동제어신호를 각각 생성하기 위한 다수의 전치구동부;
    상기 다수의 구동제어신호에 각각 응답하여 전원전압 입력 핀을 통해 공급되는 풀 업 소싱전류로 다수의 데이터 출력패드를 풀 업 구동하기 위한 다수의 풀 업 메인구동부; 및
    상기 다수의 구동제어신호에 각각 응답하여 상기 접지전압 입력 핀과 상기 다수의 데이터 출력패드가 연결되는 것을 온/오프 제어하기 위한 다수의 풀 다운 메인구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제1항에 있어서,
    상기 다수의 데이터 출력패드 각각은,
    전원전압 및 접지전압으로 터미네이션 되지 않는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '0'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르지 않도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르도록 하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 다수의 데이터 구동부 각각은,
    입력되는 상기 데이터 코드의 값이 '1'인 경우, 전원전압단에서 상기 데이터 출력패드로 풀 업 소싱전류가 흐르도록 하고 상기 데이터 출력패드에서 접지전압단으로 풀 다운 싱킹전류가 흐르지 않도록 하는 것을 특징으로 하는 반도체 장치.
  24. 제21항에 있어서,
    상기 패턴감지부는,
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대 응하여 출력되는 이진코드 값을 증가시키기 위한 제1이진가산부;
    상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 출력되는 이진코드 값을 증가시키기 위한 제2이진가산부;
    상기 제1이진가산부에서 출력되는 이진코드 값과 상기 제2이진가산부에서 출력되는 이진코드 값을 비교하고, 비교결과에 따라 그 논리레벨이 각각 결정되는 다수의 팬텀 구동 제어신호를 생성하기 위한 팬텀 구동 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 팬텀 구동부는
    상기 전원전압 입력 핀을 통해 상기 다수의 데이터 구동부와 병렬형태로 접속되어 있는 풀 업 팬텀 노드를 통해 공급되며, 상기 다수의 팬텀 구동 제어신호에 따라 그 크기가 변동하는 팬텀 소싱전류로 상기 접지전압 입력 핀에 접속되어 있는 제1 기준 팬텀 노드를 풀 업 구동하기 위한 풀 업 팬텀 구동부; 및
    상기 접지전압 입력 핀을 통해 상기 다수의 데이터 구동부와 병렬형태로 접속되어 있는 풀 다운 팬텀 노드를 통해 싱킹되며, 상기 다수의 팬텀 구동 제어신호에 따라 그 크기가 변동하는 팬텀 싱킹전류로 상기 전원전압 입력 핀에 접속되어 있는 제2 기준 팬텀 노드를 풀 다운 구동하기 위한 풀 다운 팬텀 구동부를 구비하는 반도체 장치.
  26. 제25항에 있어서,
    상기 풀 업 팬텀 구동부는,
    상기 풀 업 팬텀 노드와 상기 제1 기준 팬텀 노드 사이에 접속되어 각각의 팬텀 구동 제어신호에 응답하여 선택적으로 활성화됨으로써, 상기 풀 업 팬텀 노드에서 상기 제1 기준 팬텀 노드로 흐르는 상기 팬텀 소싱전류의 크기를 변동하기 위한 다수의 풀 업 팬텀 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 다수의 풀 업 팬텀 드라이버 각각은,
    게이트로 인가되는 상기 팬텀 구동 제어신호에 응답하여 소스 접속된 상기 풀 업 팬텀 노드에서 드레인 접속된 상기 제1 기준 팬텀 노드로 상기 팬텀 소싱전류가 흐르는 것을 온/오프 제어하기 위한 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제25항에 있어서,
    상기 풀 다운 팬텀 구동부는,
    상기 풀 다운 팬텀 노드와 상기 제2 기준 팬텀 노드 사이에 접속되어 각각의 팬텀 구동 제어신호에 응답하여 선택적으로 활성화됨으로써, 상기 제2 기준 팬텀 노드에서 상기 풀 다운 팬텀 노드로 흐르는 상기 팬텀 싱킹전류의 크기를 변동하기 위한 다수의 풀 다운 팬텀 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 다수의 풀 다운 팬텀 드라이버 각각은,
    게이트로 인가되는 상기 팬텀 구동 제어신호에 응답하여 드레인 접속된 상기 제2 기준 팬텀 노드에서 소스 접속된 상기 풀 다운 팬텀 노드로 상기 팬텀 싱킹전류가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  30. 제21항에 있어서,
    상기 다수의 데이터 구동부는,
    데이터 코드의 각 비트에 응답하여 다수의 구동제어신호를 각각 생성하기 위한 다수의 전치구동부;
    상기 다수의 구동제어신호에 각각 응답하여 상기 전원전압 입력 핀을 통해 공급되는 풀 업 소싱전류로 상기 다수의 데이터 출력패드를 풀 업 구동하기 위한 다수의 풀 업 메인구동부;
    상기 다수의 구동제어신호에 각각 응답하여 상기 접지전압 입력 핀을 통해 싱킹되는 풀 다운 싱킹전류로 상기 다수의 데이터 출력패드를 풀 다운 구동하기 위한 다수의 풀 다운 메인구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  31. 데이터 코드의 각 비트에 대응하여 전원전압 입력 핀 및 접지전압 입력 핀을 통해 제공되는 데이터 전류로 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부;
    상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부; 및
    상기 전원전압 입력 핀과 상기 접지전압 입력 핀 사이에서 흐르도록 제공되며 상기 패턴감지부의 출력신호에 대응하여 그 크기가 변동하는 팬텀 전류를 생성하기 위한 팬텀 전류 생성부
    를 구비하는 반도체 장치.
  32. 제31항에 있어서,
    상기 패턴감지부는,
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제1패턴감지신호와,
    상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대 응하여 그 값이 증가하는 제2패턴감지신호, 및
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하고, 상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 그 값이 감소하는 제3패턴감지신호를 생성하는 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서,
    상기 팬텀 전류 생성부는,
    상기 다수의 데이터 출력패드가 접지전압단에 터미네이션 되어 있는 경우, 상기 제1패턴감지신호에 대응하여 그 값이 결정되는 상기 팬텀 전류가 상기 전원전압 입력 핀에서 상기 접지전압 입력 핀 사이에 흐르도록 제공되는 것을 특징으로 하는 반도체 장치.
  34. 제32항에 있어서,
    상기 팬텀 전류 생성부는,
    상기 다수의 데이터 출력패드가 전원전압단에 터미네이션 되어 있는 경우, 상기 제2패턴감지신호에 대응하여 그 값이 결정되는 상기 팬텀 전류가 상기 팬텀 전류가 상기 전원전압 입력 핀에서 상기 접지전압 입력 핀 사이에 흐르도록 제공되 는 것을 특징으로 하는 반도체 장치.
  35. 제32항에 있어서,
    상기 팬텀 전류 생성부는,
    상기 다수의 데이터 출력패드가 전원전압단 및 접지전압단에 터미네이션되어 있지 않은 경우, 상기 제3패턴감지신호에 대응하여 그 값이 결정되는 상기 팬텀 전류가 상기 팬텀 전류가 상기 전원전압 입력 핀에서 상기 접지전압 입력 핀 사이에 흐르도록 제공되는 것을 특징으로 하는 반도체 장치.
  36. 제32항에 있어서,
    상기 팬텀 전류 생성부는,
    상기 제1 내지 제3 패턴감지신호의 값이 크면 클수록 상기 전원전압 입력 핀에서 상기 접지전압 입력 핀 사이에 흐르도록 제공되는 상기 팬텀 전류의 크기가 증가하고,
    상기 제1 내지 제3 패턴감지신호의 값이 작으면 작을수록 상기 전원전압 입력 핀에서 상기 접지전압 입력 핀 사이에 흐르도록 제공되는 상기 팬텀 전류의 크기가 감소하는 것을 특징으로 하는 반도체 장치.
  37. 제1전원전압과 제2전원전압을 사용하여 데이터 코드의 각 비트에 따라 다수의 데이터 출력패드를 각각 구동하는 단계; 및
    상기 데이터 코드의 패턴에 따라 제1전원전압단과 제2전원전압단 사이에 흐르는 전류를 조절하는 단계를 포함하는 반도체 장치의 동작방법.
  38. 제37항에 있어서,
    상기 전류를 조절하는 단계는,
    상기 데이터 코드의 특정 패턴을 감지하는 단계;
    상기 감지하는 단계의 결과에 따라 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 변동하는 단계를 포함하는 반도체 장치의 동작방법.
  39. 제38항에 있어서,
    상기 패턴을 감지하는 단계는,
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제1패턴감지신호를 생성하는 단계;
    상기 데이터 코드에 포함된 다수의 비트 중 '1'값을 갖는 비트의 개수에 대응하여 그 값이 증가하는 제2패턴감지신호를 생성하는 단계; 및
    상기 데이터 코드에 포함된 다수의 비트 중 '0'값을 갖는 비트의 개수에 대응하여 그 값이 증가하고, '1'값을 갖는 비트의 개수에 대응하여 그 값이 감소하는 제3패턴감지신호를 생성하는 단계를 포함하는 반도체 장치의 동작방법.
  40. 제39항에 있어서,
    상기 전류의 크기를 변동하는 단계는,
    다수의 데이터 출력패드가 상기 제2전원전압단에 터미네이션 되어 있는 경우, 상기 제1패턴감지신호에 대응하여 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 변동하는 단계;
    다수의 데이터 출력패드가 상기 제1전원전압단에 터미네이션 되어 있는 경우, 상기 제2패턴감지신호에 대응하여 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 변동하는 단계; 및
    다수의 데이터 출력패드가 상기 제1 및 제2 전원전압단에 터미네이션 되어 있지 않은 경우, 상기 제3패턴감지신호에 대응하여 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 변동하는 단계를 포함하는 반도체 장치의 동작방법.
  41. 제40항에 있어서,
    상기 전류의 크기를 변동하는 단계는,
    상기 제1 내지 제3 패턴감지신호의 값이 크면 클수록 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 증가시키고,
    상기 제1 내지 제3 패턴감지신호의 값이 작으면 작을수록 상기 제1전원전압단과 상기 제2전원전압단 사이에 흐르는 전류의 크기를 감소시키는 것을 특징으로 하는 반도체 장치.
KR1020090049392A 2009-06-04 2009-06-04 반도체 장치 KR101035407B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090049392A KR101035407B1 (ko) 2009-06-04 2009-06-04 반도체 장치
US12/494,433 US7906985B2 (en) 2009-06-04 2009-06-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090049392A KR101035407B1 (ko) 2009-06-04 2009-06-04 반도체 장치

Publications (2)

Publication Number Publication Date
KR20100130726A KR20100130726A (ko) 2010-12-14
KR101035407B1 true KR101035407B1 (ko) 2011-05-20

Family

ID=43300280

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090049392A KR101035407B1 (ko) 2009-06-04 2009-06-04 반도체 장치

Country Status (2)

Country Link
US (1) US7906985B2 (ko)
KR (1) KR101035407B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170072189A (ko) * 2014-10-16 2017-06-26 소니 주식회사 송신 장치 및 통신 시스템
CN105741878B (zh) * 2016-01-28 2019-09-06 京东方科技集团股份有限公司 控制电路、移位寄存器单元、栅极驱动电路及显示装置
KR20200016667A (ko) * 2018-08-07 2020-02-17 에스케이하이닉스 주식회사 입출력 회로와 이를 포함하는 메모리 장치 및 이의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050047294A (ko) * 2003-11-17 2005-05-20 삼성전자주식회사 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007036848A (ja) * 2005-07-28 2007-02-08 Ricoh Co Ltd ドライバ回路
KR100829787B1 (ko) * 2006-08-28 2008-05-16 삼성전자주식회사 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050047294A (ko) * 2003-11-17 2005-05-20 삼성전자주식회사 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버

Also Published As

Publication number Publication date
KR20100130726A (ko) 2010-12-14
US7906985B2 (en) 2011-03-15
US20100308860A1 (en) 2010-12-09

Similar Documents

Publication Publication Date Title
CN101779373B (zh) 提供组合的驱动和端接的设备、装置及方法
US7852129B2 (en) Power up signal generation circuit and method for generating power up signal
US7642808B2 (en) Impedance adjusting circuit and semiconductor memory device having the same
KR100543197B1 (ko) 데이터 출력드라이버
KR100780646B1 (ko) 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치.
KR100866928B1 (ko) 적은 전류를 소모하는 온 다이 터미네이션 장치.
US7755393B1 (en) Output driver for use in semiconductor device
KR20110051860A (ko) 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
KR101110795B1 (ko) 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치
KR20030035987A (ko) 반도체 장치
JP5499808B2 (ja) 受信回路、受信回路の制御方法及び受信回路の試験方法
KR101116362B1 (ko) 반도체 장치
KR100564586B1 (ko) 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버
KR101035407B1 (ko) 반도체 장치
US8576640B2 (en) Data output apparatus and method for outputting data thereof
US6590421B2 (en) Semiconductor device and method of outputting data therein
KR100568875B1 (ko) 반도체 장치에서의 출력 드라이버
KR100907011B1 (ko) 반도체 메모리 장치의 출력 드라이버
KR102310508B1 (ko) 임피던스 조절 회로 및 이를 포함하는 집적 회로
JP4086193B2 (ja) オープンドレイン出力バッファ
KR100892675B1 (ko) 반도체 메모리 장치
TWI517575B (zh) 自動校正輸出緩衝器的驅動能力之裝置與方法
KR20120099908A (ko) 임피던스 조절회로
KR20090115563A (ko) 데이터 라인 터미네이션 장치
KR20050108758A (ko) 비교 핀들의 개수를 감소시킬 수 있는 테스트 보드와테스트 시스템, 및 테스트 시스템에 적용되는 반도체 칩의테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 9