JPWO2016059957A1 - 送信装置および通信システム - Google Patents

Abstract

本開示の送信装置は、３つの第１のドライバ部と、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御する制御部とを備える。

Description

本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。

近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。

このような高速インタフェースでは、通信性能の向上を図るための様々な技術が開発されている。例えば、特許文献１には、差動出力バッファにおいて生じる電源ノイズの抑制を図るノイズキャンセル回路が開示されている。

特開２００５−３１８２６４号公報

このように、通信システムでは、高い通信性能が望まれており、さらなる通信性能の向上が期待されている。

したがって、通信性能を高めることができる送信装置および通信システムを提供することが望ましい。

本開示の一実施の形態における第１の送信装置は、３つの第１のドライバ部と、３つの第１のプリドライバ部と、第２のプリドライバ部と、制御部とを備えている。３つの第１のプリドライバ部は、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。

本開示の一実施の形態における第２の送信装置は、複数の第１のドライバ部と、複数の第１のプリドライバ部と、第２のプリドライバ部と、制御部とを備えている。複数の第１のプリドライバ部は、複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。

本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、３つの第１のドライバ部と、３つの第１のプリドライバ部と、第２のプリドライバ部と、制御部とを有している。３つの第１のプリドライバ部は、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。

本開示の一実施の形態における第１の送信装置および通信システムでは、３つの第１の制御信号および第２の制御信号が生成され、３つの第１の制御信号に基づいて、３つの第１のプリドライバ部がそれぞれ制御されるとともに、第２の制御信号に基づいて、第２のプリドライバ部が制御される。その際、第２の制御信号に含まれる所定数の信号の遷移は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように制御される。

本開示の一実施の形態における第２の送信装置では、複数の第１の制御信号および第２の制御信号が生成され、複数の第１の制御信号に基づいて、複数の第１のプリドライバ部がそれぞれ制御されるとともに、第２の制御信号に基づいて、第２のプリドライバ部が制御される。その際、第２の制御信号に含まれる所定数の信号の遷移は、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように制御される。

本開示の一実施の形態における第１の送信装置および通信システムによれば、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するようにしたので、通信性能を高めることができる。

本開示の一実施の形態における第２の送信装置によれば、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するようにしたので、通信性能を高めることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示した通信システムが送受信する信号の電圧状態を表す説明図である。 第１の実施の形態に係る送信装置の一構成例を表すブロック図である。 図１に示した通信システムが送受信するシンボルの遷移を表す説明図である。 図３に示した信号生成部１１の一動作例を表す表である。 図３に示した出力部の一構成例を表すブロック図である。 図３に示した出力部の一動作例を表す表である。 図６に示した遷移制御部の一構成例を表す回路図である。 図８に示した遷移制御部の一動作例を表す表である。 図１に示した受信装置の一構成例を表すブロック図である。 図１０に示した受信装置の受信動作の一例を表す説明図である。 図３に示した送信装置の一動作例を表すタイミング波形図である。 図３に示した送信装置の一動作例を表す表である。 比較例に係る送信装置の一動作例を表すタイミング波形図である。 比較例に係る送信装置の一動作例を表す表である。 第１の実施の形態の変形例に係る出力部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る通信システムの一構成例を表すブロック図である。 図１７に示した受信装置の一構成例を表すブロック図である。 図１７に示した送信装置の一構成例を表すブロック図である。 図１９に示した出力部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る送信装置を適用した通信システムの一構成例を表すブロック図である。 図２１に示した送信装置を適用した他の通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信装置の一構成例を表すブロック図である。 図２３に示した出力部の一構成例を表すブロック図である。 図２４に示した遷移制御部の一構成例を表す回路図である。 図２５に示した遷移制御部の一動作例を表す表である。 一実施の形態に係る通信システムが適用されたスマートフォンの外観構成を表す斜視図である。 一実施の形態に係る通信システムが適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用されたイメージセンサの一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る送信装置が適用された通信システム（通信システム１）の一構成例を表すものである。通信システム１は、３つの電圧レベルを有する信号を用いて通信を行うものである。

通信システム１は、送信装置１０と、受信装置４０とを備えている。この通信システム１では、送信装置１０が、受信装置４０に対して、伝送路９Ａ，９Ｂ，９Ｃを介して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣをそれぞれ送信するようになっている。これらの信号を伝送する伝送路９Ａ〜９Ｃの特性インピーダンスは、この例では５０［Ω］である。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）の間で遷移するものである。

図２は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧状態を表すものである。送信装置１０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“−ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。シンボル“−ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“−ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。

図３は、送信装置１０の一構成例を表すものである。送信装置１０は、クロック生成部１９と、信号生成部１１と、フリップフロップ（Ｆ／Ｆ）１２と、出力部２０とを有している。これらの各ブロックには、後述するドライバ部２６Ａ〜２６Ｄを除き、電源電圧ＶＤＤ１が供給され、この電源電圧ＶＤＤ１に基づいて動作するようになっている。

クロック生成部１９は、クロックＴｘＣＫを生成するものである。クロック生成部１９は、例えばＰＬＬ（Phase Locked Loop）により構成され、例えば送信装置１０の外部から供給されるリファレンスクロック（図示せず）に基づいてクロックＴｘＣＫを生成するようになっている。そして、クロック生成部１９は、このクロックＴｘＣＫを、信号生成部１１、フリップフロップ１２、および出力部２０に供給するようになっている。

信号生成部１１は、信号Ｓ１１〜Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１〜Ｓ３を用いてシンボルＮＳを出力するものである。ここで、シンボルＮＳ，ＰＳは、それぞれ、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”のうちのいずれか一つを示すものである。シンボルＰＳは前に送信したシンボル（前のシンボル）であり、シンボルＮＳは次に送信するシンボル（次のシンボル）である。

図４は、信号生成部１１の動作を表すものである。この図４は、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”の間の遷移を示している。各遷移に付した３桁の数値は、信号ＴｘＦ，ＴｘＲ，ＴｘＰの値をこの順で示したものである。

信号ＴｘＦ（Flip）は、“＋ｘ”と“−ｘ”との間でシンボルを遷移させ、“＋ｙ”と“−ｙ”との間でシンボルを遷移させ、“＋ｚ”と“−ｚ”との間でシンボルを遷移させるものである。具体的には、信号ＴｘＦが“１”である場合には、シンボルの極性を変更するように（例えば“＋ｘ”から“−ｘ”へ）遷移し、信号ＴｘＦが“０”である場合には、このような遷移を行わないようになっている。

信号ＴｘＲ（Rotation），ＴｘＰ（Polarity）は、信号ＴｘＦが“０”である場合において、“＋ｘ”と“−ｘ”以外との間、“＋ｙ”と“−ｙ”以外との間、“＋ｚ”と“−ｚ”以外との間でシンボルを遷移させるものである。具体的には、信号ＴｘＲ，ＴｘＰが“１”，“０”である場合には、シンボルの極性を保ったまま、図４において右回りに（例えば“＋ｘ”から“＋ｙ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“１”，“１”である場合には、シンボルの極性を変更するとともに、図４において右回りに（例えば“＋ｘ”から“−ｙ”へ）遷移する。また、信号ＴｘＲ，ＴｘＰが“０”，“０”である場合には、シンボルの極性を保ったまま、図４において左回りに（例えば“＋ｘ”から“＋ｚ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“０”，“１”である場合には、シンボルの極性を変更するとともに、図４において左回りに（例えば“＋ｘ”から“−ｚ”へ）遷移する。

このように、信号生成部１１では、信号ＴｘＦ，ＴｘＲ，ＴｘＰにより、シンボルの遷移の方向が特定される。信号生成部１１は、信号Ｓ１１〜Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１〜Ｓ３を用いてシンボルＮＳを出力する。この例では、図５に示すように、シンボルＮＳは信号Ｓ１〜Ｓ３と対応づけられ、シンボルＰＳは信号Ｓ１１〜Ｓ１３と対応づけられている。そして、信号生成部１１は、信号Ｓ１〜Ｓ３を用いて、このシンボルＮＳをフリップフロップ１２および出力部２０に供給するようになっている。

フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３を、クロックＴｘＣＫの１クロック分遅延させ、信号Ｓ１１，Ｓ１２，Ｓ１３として出力するものである。すなわち、フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３が示すシンボルＮＳをクロックＴｘＣＫの１クロック分遅延させることにより、シンボルＰＳを生成している。そして、フリップフロップ１２は、その信号Ｓ１１，Ｓ１２，Ｓ１３を、信号生成部１１に供給するようになっている。

出力部２０は、信号Ｓ１〜Ｓ３に基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成し、出力端子ＴoutＡ，ＴoutＢ，ＴoutＣからそれぞれ出力するものである。

図６は、出力部２０の一構成例を表すものである。出力部２０は、フリップフロップ２１〜２３と、出力制御部２４と、プリドライバ部２５Ａ，２５Ｂ，２５Ｃ，２５Ｄと、ドライバ部２６Ａ，２６Ｂ，２６Ｃ，２６Ｄと、遷移制御部３０とを有している。

フリップフロップ２１は、クロックＴｘＣＫに基づいて信号Ｓ１をサンプリングして、そのサンプリング結果を信号Ｓ２１として出力するものである。フリップフロップ２２は、クロックＴｘＣＫに基づいて信号Ｓ２をサンプリングして、そのサンプリング結果を信号Ｓ２２として出力するものである。フリップフロップ２３は、クロックＴｘＣＫに基づいて信号Ｓ３をサンプリングして、そのサンプリング結果を信号Ｓ２３として出力するものである。

出力制御部２４は、信号Ｓ２１，Ｓ２２，Ｓ２３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成するものである。そして、出力制御部２４は、信号ＰＵＡ，ＰＤＡをプリドライバ２５Ａに供給し、信号ＰＵＢ，ＰＤＢをプリドライバ２５Ｂに供給し、信号ＰＵＣ，ＰＤＣをプリドライバ２５Ｃに供給するようになっている。

プリドライバ部２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動するものであり、プリドライバ部２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動するものであり、プリドライバ部２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動するものである。

プリドライバ部２５Ａは、プリドライバ２５１，２５２を有している。プリドライバ２５１は、信号ＰＵＡに基づいてドライバ部２６ＡのトランジスタＭＵ（後述）を駆動するものであり、プリドライバ２５２は、信号ＰＤＡに基づいてドライバ部２６ＡのトランジスタＭＤ（後述）を駆動するものである。プリドライバ２５１，２５２の出力信号は、電源電圧ＶＤＤ１と接地電圧との間で遷移するものである。プリドライバ部２５Ｂ，２５Ｃについても同様である。

ドライバ部２６Ａは、信号ＳＩＧＡを生成するものであり、ドライバ部２６Ｂは、信号ＳＩＧＢを生成するものであり、ドライバ部２６Ｃは、信号ＳＩＧＣを生成するものである。

ドライバ部２６Ａは、トランジスタＭＵ，ＭＤと、抵抗素子ＲＯとを有している。トランジスタＭＵ，ＭＤは、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。トランジスタＭＵのドレインには電源電圧ＶＤＤ２が供給され、ゲートにはプリドライバ部２５Ａのプリドライバ２５１の出力信号が供給され、ソースはトランジスタＭＤのドレインおよび抵抗素子ＲＯの一端に接続されている。トランジスタＭＤのドレインはトランジスタＭＵのソースおよび抵抗素子ＲＯの一端に接続され、ゲートにはプリドライバ部２５Ａのプリドライバ２５２の出力信号が供給され、ソースは接地されている。抵抗素子ＲＯは、終端抵抗として機能するものであり、この例では５０［Ω］である。抵抗素子ＲＯの一端は、トランジスタＭＵのソースおよびトランジスタＭＤのドレインに接続され、他端は出力端子ＴoutＡに接続されている。ドライバ部２６Ｂ，２６Ｃについても同様である。

この構成により、出力部２０は、信号Ｓ１〜Ｓ３に基づいて、出力端子ＴoutＡ〜ＴoutＣの電圧を、図２に示したように、互いに異なる３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）にそれぞれ設定するようになっている。

図７は、出力部２０の一動作例を表すものである。例えば、送信装置１０がシンボル“＋ｘ”を送信する場合には、信号Ｓ２１，Ｓ２２，Ｓ２３は、信号Ｓ１，Ｓ２，Ｓ３（図５）と同様に“１００”になる。出力制御部２４は、この信号Ｓ２１，Ｓ２２，Ｓ２３に基づいて、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを“１００１００”にする。これにより、ドライバ部２６Ａでは、トランジスタＭＵがオン状態になるとともにトランジスタＭＤがオフ状態になるため、出力端子ＴoutＡの電圧（信号ＳＩＧＡ）が高レベル電圧ＶＨに設定される。また、ドライバ部２６Ｂでは、トランジスタＭＵがオフ状態になるとともにトランジスタＭＤがオン状態になるため、出力端子ＴoutＢの電圧（信号ＳＩＧＢ）が低レベル電圧ＶＬに設定される。そして、ドライバ部２６Ｃでは、トランジスタＭＵ，ＭＤともにオフ状態になるため、出力端子ＴoutＣの電圧（信号ＳＩＧＣ）は、後述する受信装置４０の抵抗素子４１Ｂ，４１Ｃにより、中レベル電圧ＶＭに設定されるようになっている。

遷移制御部３０（図６）は、信号Ｓ１，Ｓ２，Ｓ３、信号Ｓ２１，Ｓ２２，Ｓ２３、およびクロックＴｘＣＫに基づいて、２つの信号ＰＵＤ，ＰＤＤを生成するものである。具体的には、後述するように、遷移制御部３０は、信号Ｓ２１〜Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させるようになっている。

図８は、遷移制御部３０の一構成例を表すものである。遷移制御部３０は、排他的論理和回路３１〜３３と、論理積回路３４Ａ〜３６と、論理和回路３７と、フリップフロップ３８と、セレクタ３９とを有している。

排他的論理和回路３１は、信号Ｓ１と信号Ｓ２１との排他的論理和を求めるものである。排他的論理和回路３１およびフリップフロップ２１からなる回路は、信号Ｓ２１における遷移を検出する回路として機能するものである。排他的論理和回路３２は、信号Ｓ２と信号Ｓ２２との排他的論理和を求めるものである。排他的論理和回路３２およびフリップフロップ２２からなる回路は、信号Ｓ２２における遷移を検出する回路として機能するものである。排他的論理和回路３３は、信号Ｓ３と信号Ｓ２３との排他的論理和を求めるものである。排他的論理和回路３３およびフリップフロップ２３からなる回路は、信号Ｓ２３における遷移を検出する回路として機能するものである。

論理積回路３４は、排他的論理和回路３１の出力信号と、排他的論理和回路３２の出力信号との論理積を求めるものである。論理積回路３５は、排他的論理和回路３２の出力信号と、排他的論理和回路３３の出力信号との論理積を求めるものである。論理積回路３６は、排他的論理和回路３３の出力信号と、排他的論理和回路３１の出力信号との論理積を求めるものである。論理和回路３７は、論理積回路３４〜３６の出力信号の論理和を求め、その結果を信号ＳＥＬとして出力するものである。すなわち、論理積回路３４〜３６および論理和回路３７は、排他的論理和回路３１〜３３の３つの出力信号のうちの２つ以上が“１”を示す場合に信号ＳＥＬを“１”にし、それ以外の場合に信号ＳＥＬを“０”にするようになっている。

フリップフロップ３８は、クロックＴｘＣＫに基づいてセレクタ３９の出力信号をサンプリングして、そのサンプリング結果を信号ＰＵＤとして出力するとともに、そのサンプリング結果の反転論理を信号ＰＤＤとして出力するものである。セレクタ３９は、信号ＳＥＬに基づいて、２つの信号ＰＵＤ，ＰＤＤのうちの一方を選択して出力するものである。具体的には、セレクタ３９は、信号ＳＥＬが“１”を示す場合には信号ＰＵＤを選択して出力し、信号ＳＥＬが“０”を示す場合には信号ＰＤＤを選択して出力するようになっている。フリップフロップ３８およびセレクタ３９からなる回路は、信号ＳＥＬが“１”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ維持し、信号ＳＥＬが“０”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ反転するようになっている。

プリドライバ部２５Ｄは、信号ＰＵＤ，ＰＤＤに基づいてドライバ部２６Ｄを駆動するものである。プリドライバ部２５Ｄは、プリドライバ部２５Ａ〜２５Ｃと同様の構成を有するものである。

ドライバ部２６Ｄは、プリドライバ部２５Ｄの負荷として機能する、いわゆるダミードライバである。ドライバ部２６Ｄは、この例では、トランジスタＭＵ，ＭＤを有している。すなわち、ドライバ部２６Ｄは、ドライバ部２６Ａ〜２６Ｃから抵抗素子ＲＯを省いたものであり、信号を出力しないようになっている。

図９は、遷移制御部３０の一動作例を表すものである。この図９において、“○”は、その信号が遷移することを示し、空欄は、その信号が遷移しないことを示す。例えば、信号Ｓ２１〜Ｓ２３のうちの２つ以上が遷移する場合には、信号ＳＥＬが“１”になり、信号ＰＵＤ，ＰＤＤは遷移しない。また、それ以外の場合には、信号ＳＥＬが“０”になり、信号ＰＵＤ，ＰＤＤが遷移するようになっている。

このように、遷移制御部３０は、信号Ｓ２１〜Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させる。これにより、出力部２０では、後述するように、４つのプリドライバ部２５Ａ〜２５Ｄに入力される８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数を、遷移タイミング間で一致させるようになっている。

図１０は、受信装置４０の一構成例を表すものである。受信装置４０は、抵抗素子４１Ａ，４１Ｂ，４１Ｃと、アンプ４２Ａ，４２Ｂ，４２Ｃと、クロック生成部４３と、フリップフロップ４４，４５と、信号生成部４６とを有している。

抵抗素子４１Ａ，４１Ｂ，４１Ｃは、通信システム１における終端抵抗として機能するものである。抵抗素子４１Ａの一端は入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、他端は抵抗素子４１Ｂ，４１Ｃの他端に接続されている。抵抗素子４１Ｂの一端は入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、他端は抵抗素子４１Ａ，４１Ｃの他端に接続されている。抵抗素子４１Ｃの一端は入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、他端は抵抗素子４１Ａ，４１Ｂの他端に接続されている。

アンプ４２Ａ，４２Ｂ，４２Ｃは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じた信号を出力するものである。アンプ４２Ａの正入力端子は、アンプ４２Ｃの負入力端子および抵抗素子４１Ａの一端に接続されるとともに信号ＳＩＧＡが供給され、負入力端子は、アンプ４２Ｂの正入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給される。アンプ４２Ｂの正入力端子は、アンプ４２Ａの負入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給され、負入力端子は、アンプ４２Ｃの正入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給される。アンプ４２Ｃの正入力端子は、アンプ４２Ｂの負入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給され、負入力端子は、アンプ４２Ａの正入力端子および抵抗素子４１Ａに接続されるとともに信号ＳＩＧＡが供給される。

この構成により、アンプ４２Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分（ＳＩＧＡ−ＳＩＧＢ）に応じた信号を出力し、アンプ４２Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分（ＳＩＧＢ−ＳＩＧＣ）に応じた信号を出力し、アンプ４２Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分（ＳＩＧＣ−ＳＩＧＡ）に応じた信号を出力するようになっている。

図１１は、アンプ４２Ａ，４２Ｂ，４２Ｃの一動作例を表すものである。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬである。このとき、信号ＳＩＧＣの電圧は、抵抗素子４１Ａ，４１Ｂ，４１Ｃにより、中レベル電圧ＶＭに設定される。この場合には、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４２Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分は正になるため、アンプ４２Ａは“１”を出力する。また、アンプ４２Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分は負になるため、アンプ４２Ｂは“０”を出力する。また、アンプ４２Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分は負になるため、アンプ４２Ｃは“０”を出力するようになっている。

クロック生成部４３は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号に基づいて、クロックＲｘＣＫを生成するものである。

フリップフロップ４４は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ３４の出力信号は、シンボルＮＳ２を示すものである。ここで、シンボルＮＳ２は、シンボルＰＳ，ＮＳと同様に、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”のうちのいずれか一つを示すものである。

フリップフロップ４５は、フリップフロップ４４の３つの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ４５は、シンボルＮＳ２をクロックＲｘＣＫの１クロック分遅延させることにより、シンボルＰＳ２を生成している。このシンボルＰＳ２は、前に受信したシンボルであり、シンボルＮＳ２と同様に、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”のうちのいずれか一つを示すものである。

信号生成部４６は、フリップフロップ４４，４５の出力信号、およびクロックＲｘＣＫに基づいて、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するものである。この信号ＲｘＦ，ＲｘＲ，ＲｘＰは、送信装置１０における信号ＴｘＦ，ＴｘＲ，ＴｘＰにそれぞれ対応するものであり、シンボルの遷移を表すものである。信号生成部４６は、フリップフロップ４４の出力信号が示すシンボルＣＳ２と、フリップフロップ４５の出力信号が示す前のシンボルＰＳ２に基づいて、シンボルの遷移（図４）を特定し、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するようになっている。

ここで、出力制御部２４は、本開示における「第１の制御部」の一具体例に対応する。遷移制御部３０は、本開示における「第２の制御部」の一具体例に対応する。プリドライバ部２５Ａ〜２５Ｃは、本開示における「第１のプリドライバ部」の一具体例に対応する。プリドライバ部２５Ｄは、本開示における「第２のプリドライバ部」の一具体例に対応する。ドライバ部２６Ａ〜２６Ｃは、本開示における「第１のドライバ部」の一具体例に対応する。プリドライバ２６Ｄは、本開示における「第３のドライバ部」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の通信システム１の動作および作用について説明する。

（全体動作概要）
まず、図１などを参照して、通信システム１の全体動作概要を説明する。送信装置１０において、クロック生成部１９は、クロックＴｘＣＫを生成する。信号生成部１１は、前のシンボルＰＳおよび信号ＴｘＦ，ＴｘＲ，ＴｘＰに基づいて、次のシンボルＮＳを求め、信号Ｓ１〜Ｓ３を用いてシンボルＮＳを出力する。フリップフロップ１２は、信号Ｓ１〜Ｓ３（シンボルＮＳ）を、クロックＴｘＣＫの１クロック分遅延させ、信号Ｓ１１〜Ｓ１３（シンボルＰＳ）を生成する。

送信部２０（図６）において、フリップフロップ２１は、クロックＴｘＣＫに基づいて信号Ｓ１をサンプリングして、そのサンプリング結果を信号Ｓ２１として出力し、フリップフロップ２２は、クロックＴｘＣＫに基づいて信号Ｓ２をサンプリングして、そのサンプリング結果を信号Ｓ２２として出力し、フリップフロップ２３は、クロックＴｘＣＫに基づいて信号Ｓ３をサンプリングして、そのサンプリング結果を信号Ｓ２３として出力する。出力制御部２４は、信号Ｓ２１〜Ｓ２３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成する。遷移制御部３０は、信号Ｓ１〜Ｓ３、信号Ｓ２１〜Ｓ２３、およびクロックＴｘＣＫに基づいて、２つの信号ＰＵＤ，ＰＤＤを生成する。プリドライバ部２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動し、ドライバ部２６Ａは、信号ＳＩＧＡを生成する。プリドライバ部２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動し、ドライバ部２６Ｂは、信号ＳＩＧＢを生成する。プリドライバ部２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動し、ドライバ部２６Ｃは、信号ＳＩＧＣを生成する。プリドライバ部２５Ｄは、信号ＰＵＤ，ＰＤＤに基づいてドライバ部２６Ｄを駆動する。

受信装置４０（図１０）において、アンプ４２Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分に応じた信号を出力し、アンプ４２Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分に応じた信号を出力し、アンプ４２Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分に応じた信号を出力する。クロック生成部４３は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号に基づいて、クロックＲｘＣＫを生成する。フリップフロップ４４は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力する。フリップフロップ４５は、フリップフロップ４４の３つの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力する。信号生成部４６は、フリップフロップ４４，４５の出力信号、およびクロックＲｘＣＫに基づいて、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成する。

（詳細動作）
出力部２０は、信号Ｓ１〜Ｓ３に基づいて、出力端子ＴoutＡ〜ＴoutＣの電圧を、互いに異なる３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）にそれぞれ設定する。以下に、この出力部２０の詳細動作について説明する。

図１２は、出力部２０の一動作例を表すものであり、（Ａ）〜（Ｃ）は信号ＳＩＧＡ〜ＳＩＧＣの波形をそれぞれ示し、（Ｄ）〜（Ｋ）は信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤの波形をそれぞれ示し、（Ｌ）は４つのプリドライバ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに供給される電源電流Ｉacの波形を示し、（Ｍ）は電源電圧ＶＤＤ１の波形を示す。この例では、出力部２０は、シンボルを“＋ｘ”，“−ｙ”，“−ｚ”，…の順に送信する。

出力制御部２４は、送信するシンボルに応じて、図７に示したように、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを“１”または“０”にそれぞれ設定する（図１２（Ｄ）〜（Ｉ））。プリドライバ２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動し、ドライバ部２６Ａは信号ＳＩＧＡを生成する（図１２（Ａ））。同様に、プリドライバ２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動し、ドライバ部２６Ｂは信号ＳＩＧＢを生成し（図１２（Ｂ））、プリドライバ２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動し、ドライバ部２６Ｃは信号ＳＩＧＣを生成する（図１２（Ｃ））。

このとき、遷移制御部３０は、信号Ｓ２１〜Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させ、４つのプリドライバ部２５Ａ〜２５Ｄに入力される８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数を、遷移タイミング間で一致させるように、プリドライバ２５Ｄを制御する。

図１３は、シンボルの各遷移における、３つの信号Ｓ２１〜Ｓ２３のうちの遷移する信号の数Ｎ１と、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２とを表すものである。この例では、遷移制御部３０は、シンボルの各遷移において、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が“４”になるように、プリドライバ２５Ｄを制御する。

以下に、図１２，１３を用いて具体的に説明する。まず、図１２のタイミングｔ１における、“＋ｘ”から“−ｙ”へのシンボルの遷移に着目する。このように、シンボルが“＋ｘ”から“−ｙ”に変化するとき、図１３に示したように、３つの信号Ｓ２１〜Ｓ２３のうちの１つ（信号Ｓ２３）が遷移する。よって、遷移制御部３０は、信号ＰＵＤ，ＰＤＤを遷移させる。その結果、出力部２０では、図１２のタイミングｔ１において、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの４つの信号ＰＵＡ，ＰＵＣ，ＰＵＤ，ＰＤＤが遷移する（図１２（Ｄ）〜（Ｋ））。

次に、図１２のタイミングｔ２における、“−ｙ”から“−ｚ”へのシンボルの遷移に着目する。このように、シンボルが“−ｙ”から“−ｚ”に変化するとき、図１３に示したように、３つの信号Ｓ２１〜Ｓ２３のうちの２つ（信号Ｓ２２，Ｓ２３）が遷移する。よって、遷移制御部３０は、信号ＰＵＤ，ＰＤＤを維持させる。その結果、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの４つの信号ＰＵＡ，ＰＤＢ，ＰＵＣ，ＰＤＣが遷移する（図１２（Ｄ）〜（Ｋ））。

ここでは、図１２のタイミングｔ１，ｔ２におけるシンボルの遷移について説明したが、それ以降の他の遷移についても同様である。

このように、出力部２０では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致する。これにより、出力部２０では、図１２（Ｌ）に示したように、４つのプリドライバ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに供給される電源電流Ｉacの大きさを、各遷移タイミングにおいて、ほぼ同じにすることができる。その結果、送信装置１０では、以下に比較例と対比して説明するように、電源電圧ＶＤＤ１（図１２（Ｋ））の揺れを抑えることができ、送信装置１０の出力信号ＳＩＧＡ〜ＳＩＧＣの波形品質を高めることができ、通信システム１における通信性能を高めることができる。

（比較例）
本比較例に係る送信装置１０Ｒは、本実施の形態に係る送信部２０から、遷移制御部３０、プリドライバ２５Ｄ、およびドライバ部２６Ｄを省いた出力部２０Ｒを有するものである。その他の構成は、本実施の形態（図１）と同様である。

図１４は、出力部２０Ｒの一動作例を表すものであり、（Ａ）〜（Ｃ）は信号ＳＩＧＡ〜ＳＩＧＣの波形をそれぞれ示し、（Ｄ）〜（Ｉ）は信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣの波形をそれぞれ示し、（Ｊ）は３つのプリドライバ２５Ａ，２５Ｂ，２５Ｃに供給される電源電流Ｉacの波形を示し、（Ｋ）は電源電圧ＶＤＤ１の波形を示す。 図１５は、シンボルの各遷移における、３つの信号Ｓ２１〜Ｓ２３のうちの遷移する信号の数Ｎ１と、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３とを表すものである。

例えば、図１４に示したように、タイミングｔ１１においてシンボルが“＋ｘ”から“−ｙ”に変化するとき、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの２つの信号ＰＵＡ，ＰＵＣが遷移する（図１４（Ｄ）〜（Ｉ））。

また、図１４に示したように、タイミングｔ１２において、シンボルが“−ｙ”から“−ｚ”に変化するとき、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの４つの信号ＰＵＡ，ＰＤＢ，ＰＵＣ，ＰＤＣが遷移する（図１４（Ｄ）〜（Ｉ））。

このように、比較例に係る出力部２０Ｒでは、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３が、遷移タイミングにより変化する。具体的には、図１５に示したように、この数Ｎ３は、遷移に応じて“２”または“４”になる。これにより、出力部２０Ｒでは、図１４（Ｊ）に示したように、３つのプリドライバ２５Ａ，２５Ｂ，２５Ｃに供給される電源電流Ｉacの大きさが、遷移タイミングにより変化してしまう。すなわち、数Ｎ３が“２”であるシンボルの遷移では、電源電流Ｉacの大きさが小さくなり、数Ｎ３が“４”であるシンボルの遷移では、電源電流Ｉacの大きさが大きくなる。

電源電流Ｉacは、ドライバ部２６Ａ〜２６ＤのトランジスタＭＵ，ＭＤを駆動するタイミングで増大する。これらのトランジスタＭＵ，ＭＤは一般に大きいサイズで構成するため、トランジスタＭＵ，ＭＤのゲートから見たときのトランジスタＭＵ，ＭＤの等価容量値は大きい。よって、電源電圧ＶＤＤ１は、トランジスタＭＵ，ＭＤを駆動する際に大きく揺さぶられる。その際、出力部２０Ｒでは、電源電流Ｉacの大きさが、遷移タイミングにより変化するため、電源電圧ＶＤＤ１（図１４（Ｋ））に低周波成分が現れるようになり、電源電圧ＶＤＤ１の揺れがさらに大きくなってしまうおそれがある。この電源電圧ＶＤＤ１は、プリドライバ２５Ａ〜２５Ｃの他、送信装置１０における様々な回路（クロック生成部１９、信号生成部１１、フリップフロップ１２，２１〜２３、出力制御部２４）に供給される。よって、このように電源電圧ＶＤＤ１の揺れが大きい場合には、送信装置１０Ｒの出力信号ＳＩＧＡ〜ＳＩＧＣに例えばジッタが発生し、信号ＳＩＧＡ〜ＳＩＧＣの波形品質が低下してしまうおそれがある。この場合には、通信システムにおける通信性能が低下してしまうおそれがある。

一方、本実施の形態に係る出力部２０では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致するようにした。その結果、送信装置１０では、電源電圧ＶＤＤ１の揺れを抑えることができ、出力信号ＳＩＧＡ〜ＳＩＧＣの波形品質を高めることができ、通信システム１における通信性能を高めることができる。

また、送信装置１０では、信号Ｓ１〜Ｓ３および信号Ｓ２１〜Ｓ２３に基づいて、プリドライバ部２５Ｄの動作を制御するようにしたので、タイミング設計を容易にすることができる。すなわち、例えば、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数を直接検出し、その検出結果に基づいて信号ＰＵＤ，ＰＤＤを生成するように構成した場合には、信号ＰＵＤ，ＰＤＤを生成する回路の遅延などにより、信号ＰＵＤ，ＰＤＤの遷移タイミングが、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣの遷移タイミングより遅くなってしまう。この場合には、電源電流Ｉacの大きさが遷移タイミングにより変化してしまい、電源電圧ＶＤＤ１の揺れが大きくなってしまうおそれがある。

一方、送信装置１０では、信号Ｓ１〜Ｓ３および信号Ｓ２１〜Ｓ２３に基づいて、プリドライバ部２５Ｄの動作を制御するようにした。すなわち、図１５に示したように、３つの信号Ｓ２１〜Ｓ２３のうちの遷移する信号の数Ｎ１と、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３との間に相関があることに着目し、数Ｎ１が“１”である場合には、数Ｎ３が“２”になるので、信号ＰＵＤ，ＰＤＤを遷移させ、数Ｎ１が“２”または“３”である場合には、数Ｎ３が“４”になるので、信号ＰＵＤ，ＰＤＤを維持するようにした。これにより、送信装置１０では、タイミング設計を容易にすることができる。

［効果］
以上のように本実施の形態では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致するようにしたので、通信性能を高めることができる。

［変形例１−１］
上記実施の形態では、プリドライバ２５Ｄはドライバ部２６Ｄを駆動するようにしたが、これに限定されるものではなく、これに代えて、例えば、図１６に示す出力部２０Ａのように、容量素子を駆動してもよい。出力部２０Ａは、負荷部２７を有している。負荷部２７は、容量素子２７１，２７２を有している。容量素子２７１の一端には、プリドライバ部２５Ｄのプリドライバ２５１の出力信号が供給され、他端は接地されている。容量素子２７２の一端には、プリドライバ部２５Ｄのプリドライバ２５２の出力信号が供給され、他端は接地されている。容量素子２７１の容量値は、ドライバ部２６Ａ〜２６ＣのトランジスタＭＵのゲートから見た、トランジスタＭＵの等価容量の容量値と同等の値であり、容量素子２７２の容量値は、ドライバ部２６Ａ〜２６ＣのトランジスタＭＤのゲートから見た、ランジスタＭＵの等価容量の容量値と同等の値である。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。

［変形例１−２］
上記実施の形態では、遷移制御部３０は常に動作するようにしたが、これに限定されるものではなく、必要なときにのみ動作するようにしてもよい。以下に、本変形例に係る通信システム１Ｂについて詳細に説明する。

図１７は、通信システム１Ｂの一構成例を表すものである。通信システム１Ｂは、キャリブレーション用の所定のパターンを送受信した結果に基づいて、遷移制御部３０を動作させるか否かを判断するものである。通信システム１Ｂは、受信装置４０Ｂと、送信装置１０Ｂとを備えている。

図１８は、受信装置４０Ｂの一構成例を表すものである。受信装置４０Ｂは、パターン検出部４７Ｂを有している。パターン検出部４７Ｂは、キャリブレーションモードにおいて、受信装置４０Ｂが受信した信号のパターンをキャリブレーション用の所定のパターンと比較し、その比較結果を信号ＤＥＴとして送信装置１０Ｂに供給するものである。

図１９は、送信装置１０Ｂの一構成例を表すものである。図２０は、送信装置１０Ｂの出力部２０Ｂの一構成例を表すものである。出力部２０Ｂは、遷移制御部３０Ｂを有している。遷移制御部３０Ｂは、２つの動作モードＭ１，Ｍ２を有するものである。遷移制御部３０Ｂは、動作モードＭ１では、上記実施の形態の場合と同様に動作する。また、遷移制御部３０Ｂは、動作モードＭ２では、信号ＰＵＤ，ＰＤＤをそれぞれ維持する。遷移制御部３０Ｂは、信号ＤＥＴに基づいて、動作モードＭ１，Ｍ２のうちの一方を選択し、その選択した動作モードで動作するようになっている。

この通信システム１Ｂでは、キャリブレーションモードにおいて、まず、送信装置１０Ｂがキャリブレーション用の所定のパターンを有する信号ＳＩＧＡ〜ＳＩＧＣを送信する。そして、受信装置４０Ｂは、この信号ＳＩＧＡ〜ＳＩＧＣを受信し、パターン検出部４７Ｂが、その受信した信号のパターンをキャリブレーション用の所定のパターンと比較して、その比較結果を送信装置１０Ｂに通知する。そして、送信装置１０Ｂの遷移制御部３０Ｂは、この比較結果に基づいて、動作モードＭ１，Ｍ２のうちの一方を選択する。具体的には、遷移制御部２０Ｂは、例えば、キャリブレーションモードにおいて通信エラーが生じている場合には動作モードＭ１で動作する。これにより、通信システム１Ｂでは、通信品質を高めることができるため、通信エラーが生じるおそれを低減することができる。また、遷移制御部２０Ｂは、キャリブレーションモードにおいて通信エラーが生じていない場合には動作モードＭ２で動作する。これにより、通信システム１Ｂでは、信号ＰＵＤ，ＰＤＤが遷移しないため、消費電力を低減することができる。

［変形例１−３］
上記実施の形態では、送信装置１０は、３つの信号ＳＩＧＡ〜ＳＩＧＣを用いて通信を行ったが、これに限定されるものではない。以下に、本変形例に係る送信装置１０Ｃについて詳細に説明する。

図２１は、送信装置１０Ｃを用いた通信システム１Ｃの一構成例を表すものであり、図２２は、送信装置１０Ｃを用いた通信システム１Ｄの一構成例を表すものである。送信装置１０Ｃは、２つの動作モードＮ１，Ｎ２を有するものである。送信装置１０Ｃは、動作モードＮ１では、図２１に示したように、データレーンＤＬ１を介して、信号ＳＩＧ１Ａ〜ＳＩＧ１Ｃを受信装置４０Ｃに供給し、データレーンＤＬ２を介して、信号ＳＩＧ２Ａ〜ＳＩＧ２Ｃを受信装置４０Ｃに供給し、データレーンＤＬ３を介して、信号ＳＩＧ３Ａ〜ＳＩＧ３Ｃを受信装置４０Ｃに供給する。また、送信装置１０Ｃは、動作モードＮ２では、図２２に示したように、５組の差動信号（チャネルＣＨ１〜ＣＨ５）を用いて信号を送信する。このように、送信装置１０Ｃは、動作モードＮ１では、９つの信号を送信し、動作モードＮ２では、１０個の信号を送信する。このとき、動作モードＮ１では、１つのプリドライバ部およびドライバ部を送信に使用しない。

送信装置１０Ｃは、１つの遷移制御部３０を有している。遷移制御部３０は、動作モードＮ１において、例えば、データレーンＤＬ１に係る信号Ｓ１〜Ｓ３，Ｓ２１〜Ｓ２３に基づいて、上述した送信に使用しないプリドライバ部を制御する。これにより、送信装置１０Ｃでは、上記実施の形態の場合と同様に、電源電圧ＶＤＤ１の揺れを抑えることができる。

なお、この例では、遷移制御部３０は、データレーンＤＬ１に係る信号Ｓ１〜Ｓ３，Ｓ２１〜Ｓ２３に基づいて動作したが、これに限定されるものではなく、これに代えて、例えば、データレーンＤＬ２に係る信号Ｓ１〜Ｓ３，Ｓ２１〜Ｓ２３に基づいて動作してもよいし、データレーンＤＬ３に係る信号Ｓ１〜Ｓ３，Ｓ２１〜Ｓ２３に基づいて動作してもよい。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る通信システム２について説明する。本実施の形態は、信号ＴｘＦ，ＴｘＰに基づいて、プリドライバ部２５Ｄの動作を制御する遷移制御部を用いて送信装置５０を構成したものである。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図２３は、送信装置５０の一構成例を表すものである。送信装置５０は、出力部６０を有している。出力部６０は、信号Ｓ１〜Ｓ３、信号ＴｘＦ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、信号ＳＩＧＡ〜ＳＩＧＣを生成し出力するものである。

図２４は、出力部６０の一構成例を表すものである。出力部６０は、出力制御部２４と、遅延部６１と、遷移制御部７０と、プリドライバ２５Ａ〜２５Ｄと、ドライバ部２６Ｄとを有している。

出力制御部２４は、上記第１の実施の形態の場合と同様に、信号Ｓ１〜Ｓ３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成するものである。

遅延部６１は、信号ＴｘＦ，ＴｘＰを所定量遅延させて、信号ＴｘＦ２，ＴｘＰ２として出力するものである。この遅延部６１における遅延量は、信号ＴｘＦ，ＴｘＲ，ＴｘＰに基づいて、出力制御部２４に入力される信号Ｓ１〜Ｓ３を生成する信号生成部１１における遅延量に対応するものである。

遷移制御部７０は、信号ＴｘＦ２，ＴｘＰ２に基づいて、２つの信号ＰＵＤ，ＰＤＤを生成するものである。具体的には、後述するように、遷移制御部７０は、信号ＴｘＦ２，ＴｘＰ２に基づいて、信号ＰＵＤ，ＰＤＤを遷移させるようになっている。

図２５は、遷移制御部７０の一構成例を表すものである。遷移制御部７０は、論理和回路７１と、フリップフロップ３８と、セレクタ３９とを有している。論理和回路７１は、信号ＴｘＦ２と、信号ＴｘＰ２の反転信号との論理和を求め、その結果を信号ＳＥＬとして出力するものである。フリップフロップ３８およびセレクタ３９からなる回路は、上記第１の実施の形態に係る遷移制御部３０（図８）と同様に、この信号ＳＥＬが“１”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ維持し、信号ＳＥＬが“０”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ反転するようになっている。

ここで、出力制御部２４は、本開示における「第１の制御部」の一具体例に対応する。遷移制御部７０は、本開示における「第２の制御部」の一具体例に対応する。

図２６は、遷移制御部７０の一動作例を表すものである。この図２６において、“○”は、その信号が遷移することを示し、空欄は、その信号が遷移しないことを示す。例えば、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”である場合には、信号ＳＥＬが“０”になり、信号ＰＵＤ，ＰＤＤが遷移する。また、それ以外の場合には、信号ＳＥＬが“１”になり、信号ＰＵＤ，ＰＤＤが遷移しないようになっている。

図４において、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”であるような遷移を破線で示している。具体的には、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”であるような遷移は、シンボル“＋ｘ”とシンボル“−ｙ”との間の遷移、シンボル“＋ｘ”とシンボル“−ｚ”との間の遷移、シンボル“＋ｙ”とシンボル“−ｘ”との間の遷移、シンボル“＋ｙ”とシンボル“−ｚ”との間の遷移、シンボル“＋ｚ”とシンボル“−ｘ”との間の遷移、シンボル“＋ｚ”とシンボル“−ｙ”との間の遷移である。これらの遷移は、図１５に示したように、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３が“２”になるものである。よって、遷移制御部７０は、このようなシンボルの遷移が生じる場合には、信号ＰＵＤ，ＰＤＤを遷移させる。これにより、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２を“４”にすることができ、この数Ｎ２を遷移タイミング間で一致させることができる。その結果、送信装置５０では、電源電圧ＶＤＤ１の揺れを抑えることができ、出力信号ＳＩＧＡ〜ＳＩＧＣの波形品質を高めることができ、通信システム２における通信性能を高めることができる。

このように、信号ＴｘＦ，ＴｘＰに基づいて、プリドライバ部２５Ｄの動作を制御するようにしても、上記第１の実施の形態の場合と同様の効果を得ることができる。

［変形例２］
上記実施の形態に係る通信システム２に、上記第１の実施の形態の各変形例を適用してもよい。

＜３．適用例＞
次に、上記実施の形態および変形例で説明した通信システムの適用例について説明する。

図２７は、上記実施の形態等の通信システムが適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。

図２８は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。

ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。

外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ４１０と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ４１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。

ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース３１８とディスプレイ５０４との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

図２９は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ²Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。

センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ²Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース４１９とアプリケーションプロセッサ３１０との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態等では、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて通信を行ったが、これに限定されるものではなく、これに代えて、例えば２つの信号を用いて通信を行ってもよいし、４つ以上の信号を用いて通信を行ってもよい。

また、例えば、上記の各実施の形態等では、例えば出力端子の電圧を中レベル電圧ＶＭに設定する場合には、トランジスタＭＵ，ＭＤをともにオフ状態にしたが、これに限定されるものではなく、これに代えて、トランジスタＭＵ，ＭＤをともにオン状態にしてもよい。これにより、テブナン終端が実現され、出力端子の電圧を中レベル電圧ＶＭに設定することができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）３つの第１のドライバ部と、
前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
を備えた送信装置。

（２）前記制御部は、
データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
前記データ信号の遷移に基づいて、前記第２の制御信号を生成する第２の制御部と
を有する
前記（１）に記載の送信装置。

（３）前記データ信号は、３つの信号を含み、
前記データ信号に含まれる３つの信号のうちの遷移する信号の数は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
前記（２）に記載の送信装置。

（４）送信シンボル間の遷移を示す遷移信号に基づいて、前記送信シンボルのシーケンスを示すデータ信号を生成するデータ信号生成部をさらに備え、
前記制御部は、
前記データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
前記遷移信号に基づいて、前記第２の制御信号を生成する第２の制御部と
を有する
前記（１）に記載の送信装置。

（５）前記遷移信号は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
前記（４）に記載の送信装置。

（６）前記第１の制御信号のそれぞれは、２つの信号を含み、
前記第２の制御信号は、２つの信号を含む
前記（１）から（５）のいずれかに記載の送信装置。

（７）前記３つの第１の制御信号に含まれる６つの信号のうちの遷移する信号の数は２または４である
前記（６）に記載の送信装置。

（８）前記３つの第１の制御信号および前記第２の制御信号に含まれる８つの信号のうちの遷移する信号の数は４である
前記（７）に記載の送信装置。

（９）第１の動作モードおよび第２の動作モードを有し、
前記制御部は、前記第１の動作モードにおいて、前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
前記（１）から（８）のいずれかに記載の送信装置。

（１０）第２のドライバ部をさらに備え、
前記第２のプリドライバ部は、前記第２のドライバ部を駆動し、
前記第２のドライバ部は、前記第２の動作モードにおいて信号を出力する
前記（９）に記載の送信装置。

（１１）前記３つの第１のドライバ部のそれぞれは、
出力端子と、
ゲートと、第１の電源に導かれたドレインと、前記出力端子に導かれたソースとを有する第１のトランジスタと、
ゲートと、前記出力端子に導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
を有し、
前記３つの第１のプリドライバ部のそれぞれは、
その第１のプリドライバ部に対応する第１のドライバ部における第１のトランジスタのゲートを駆動する第１のプリドライバと、
その第１のプリドライバ部に対応する第１のドライバ部における第２のトランジスタのゲートを駆動する第２のプリドライバと
を有する
前記（１）から（１０）のいずれかに記載の送信装置。

（１２）第３のドライバ部をさらに備え、
前記第３のドライバ部は、
ゲートと、第１の電源に導かれたドレインと、ソースとを有する第１のトランジスタと、
ゲートと、前記第１のトランジスタのソースに導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
を有し、
前記第２のプリドライバ部は、前記第３のドライバ部を駆動する
前記（１）から（９）のいずれかに記載の送信装置。

（１３）キャパシタ部をさらに備え、
前記第２のプリドライバ部は、前記キャパシタ部を駆動する
前記（１）から（９）のいずれかに記載の送信装置。

（１４）複数の第１のドライバ部と、
前記複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する複数の第１のプリドライバ部と、
所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
前記複数の第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
を備えた送信装置。

（１５）送信装置と、
受信装置と
を備え、
前記送信装置は、
３つの第１のドライバ部と、
前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
を有する
通信システム。

（１６）前記受信装置は、
前記３つのドライバ部から送信される信号を受信する受信部と、
前記受信部が受信した信号に基づいて、通信状態を示す検出信号を生成する検出部と
を備え、
前記制御部は、前記検出信号に基づいて、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
前記（１５）に記載の通信システム。

本出願は、日本国特許庁において２０１４年１０月１６日に出願された日本特許出願番号２０１４−２１１４６４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (16)

1. ３つの第１のドライバ部と、
   前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
   所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
   前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
   を備えた送信装置。
2. 前記制御部は、
   データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
   前記データ信号の遷移に基づいて、前記第２の制御信号を生成する第２の制御部と
   を有する
   請求項１に記載の送信装置。
3. 前記データ信号は、３つの信号を含み、
   前記データ信号に含まれる３つの信号のうちの遷移する信号の数は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
   請求項２に記載の送信装置。
4. 送信シンボル間の遷移を示す遷移信号に基づいて、前記送信シンボルのシーケンスを示すデータ信号を生成するデータ信号生成部をさらに備え、
   前記制御部は、
   前記データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
   前記遷移信号に基づいて、前記第２の制御信号を生成する第２の制御部と
   を有する
   請求項１に記載の送信装置。
5. 前記遷移信号は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
   請求項４に記載の送信装置。
6. 前記第１の制御信号のそれぞれは、２つの信号を含み、
   前記第２の制御信号は、２つの信号を含む
   請求項１に記載の送信装置。
7. 前記３つの第１の制御信号に含まれる６つの信号のうちの遷移する信号の数は２または４である
   請求項６に記載の送信装置。
8. 前記３つの第１の制御信号および前記第２の制御信号に含まれる８つの信号のうちの遷移する信号の数は４である
   請求項７に記載の送信装置。
9. 第１の動作モードおよび第２の動作モードを有し、
   前記制御部は、前記第１の動作モードにおいて、前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
   請求項１に記載の送信装置。
10. 第２のドライバ部をさらに備え、
    前記第２のプリドライバ部は、前記第２のドライバ部を駆動し、
    前記第２のドライバ部は、前記第２の動作モードにおいて信号を出力する
    請求項９に記載の送信装置。
11. 前記３つの第１のドライバ部のそれぞれは、
    出力端子と、
    ゲートと、第１の電源に導かれたドレインと、前記出力端子に導かれたソースとを有する第１のトランジスタと、
    ゲートと、前記出力端子に導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
    を有し、
    前記３つの第１のプリドライバ部のそれぞれは、
    その第１のプリドライバ部に対応する第１のドライバ部における第１のトランジスタのゲートを駆動する第１のプリドライバと、
    その第１のプリドライバ部に対応する第１のドライバ部における第２のトランジスタのゲートを駆動する第２のプリドライバと
    を有する
    請求項１に記載の送信装置。
12. 第３のドライバ部をさらに備え、
    前記第３のドライバ部は、
    ゲートと、第１の電源に導かれたドレインと、ソースとを有する第１のトランジスタと、
    ゲートと、前記第１のトランジスタのソースに導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
    を有し、
    前記第２のプリドライバ部は、前記第３のドライバ部を駆動する
    請求項１に記載の送信装置。
13. キャパシタ部をさらに備え、
    前記第２のプリドライバ部は、前記キャパシタ部を駆動する
    請求項１に記載の送信装置。
14. 複数の第１のドライバ部と、
    前記複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する複数の第１のプリドライバ部と、
    所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
    前記複数の第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
    を備えた送信装置。
15. 送信装置と、
    受信装置と
    を備え、
    前記送信装置は、
    ３つの第１のドライバ部と、
    前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
    所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
    前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
    を有する
    通信システム。
16. 前記受信装置は、
    前記３つのドライバ部から送信される信号を受信する受信部と、
    前記受信部が受信した信号に基づいて、通信状態を示す検出信号を生成する検出部と
    を備え、
    前記制御部は、前記検出信号に基づいて、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
    請求項１５に記載の通信システム。

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