WO2016059957A1 - 送信装置および通信システム - Google Patents

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宙 大輪
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Definitions

  • the present disclosure relates to a transmission apparatus that transmits a signal, and a communication system including such a transmission apparatus.
  • Patent Document 1 discloses a noise cancellation circuit that suppresses power supply noise generated in a differential output buffer.
  • the first transmission device includes three first driver units, three first pre-driver units, a second pre-driver unit, and a control unit.
  • the three first pre-driver units are provided corresponding to the three first driver units, respectively, each of which includes a predetermined number of signals and corresponding to the first control signals based on three different first control signals.
  • Each driver unit is driven.
  • the second pre-driver unit operates based on a second control signal including a predetermined number of signals.
  • the control unit is included in the second control signal so that the number of transition signals among the plurality of signals included in the three first control signals and the second control signal is the same between the transition timings. The transition of a predetermined number of signals is controlled.
  • the second transmission device includes a plurality of first driver units, a plurality of first predriver units, a second predriver unit, and a control unit.
  • the plurality of first pre-driver units are provided corresponding to the plurality of first driver units, respectively, each of which includes a predetermined number of signals and corresponding to the first pre-driver units based on a plurality of different first control signals.
  • Each driver unit is driven.
  • the second pre-driver unit operates based on a second control signal including a predetermined number of signals.
  • the control unit is included in the second control signal so that the number of transition signals among the plurality of signals included in the plurality of first control signals and the second control signal is the same between the transition timings. The transition of a predetermined number of signals is controlled.
  • the communication system includes a transmission device and a reception device.
  • the transmission apparatus includes three first driver units, three first pre-driver units, a second pre-driver unit, and a control unit.
  • the three first pre-driver units are provided corresponding to the three first driver units, respectively, each of which includes a predetermined number of signals and corresponding to the first control signals based on three different first control signals.
  • Each driver unit is driven.
  • the second pre-driver unit operates based on a second control signal including a predetermined number of signals.
  • the control unit is included in the second control signal so that the number of transition signals among the plurality of signals included in the three first control signals and the second control signal is the same between the transition timings. The transition of a predetermined number of signals is controlled.
  • first control signals and second control signals are generated, and three first control signals are generated based on the three first control signals.
  • the second pre-driver unit is controlled based on the second control signal.
  • the transition of a predetermined number of signals included in the second control signal is determined by the number of transition signals among the plurality of signals included in the three first control signals and the second control signal being the transition timing. Controlled to be the same between.
  • a plurality of first control signals and a second control signal are generated, and a plurality of first predrivers are generated based on the plurality of first control signals.
  • Each of the units is controlled, and the second pre-driver unit is controlled based on the second control signal.
  • the transition of the predetermined number of signals included in the second control signal is determined by the number of transition signals among the plurality of signals included in the plurality of first control signals and the second control signal being the transition timing. Controlled to be the same between.
  • the number of transition signals among the plurality of signals included in the three first control signals and the second control signal is the transition. Since the transition of a predetermined number of signals included in the second control signal is controlled so as to be the same between timings, the communication performance can be improved.
  • the number of signals that transition among the plurality of first control signals and the plurality of signals included in the second control signal is between the transition timings. Since the transition of a predetermined number of signals included in the second control signal is controlled so as to be the same, the communication performance can be improved.
  • FIG. 1 is a block diagram illustrating a configuration example of a communication system according to an embodiment of the present disclosure. It is explanatory drawing showing the voltage state of the signal which the communication system shown in FIG. 1 transmits / receives. It is a block diagram showing the example of 1 structure of the transmitter which concerns on 1st Embodiment. It is explanatory drawing showing the transition of the symbol which the communication system shown in FIG. 1 transmits / receives.
  • 4 is a table illustrating an operation example of the signal generation unit 11 illustrated in FIG. 3.
  • FIG. 4 is a block diagram illustrating a configuration example of an output unit illustrated in FIG. 3.
  • 4 is a table illustrating an operation example of the output unit illustrated in FIG. 3.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a transition control unit illustrated in FIG. 6. It is a table
  • FIG. 2 is a block diagram illustrating a configuration example of a receiving device illustrated in FIG. 1.
  • FIG. 11 is an explanatory diagram illustrating an example of a reception operation of the reception device illustrated in FIG. 10.
  • FIG. 4 is a timing waveform diagram illustrating an operation example of the transmission apparatus illustrated in FIG. 3. 4 is a table illustrating an operation example of the transmission apparatus illustrated in FIG. 3.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a transmission apparatus according to a comparative example.
  • FIG. 18 is a block diagram illustrating a configuration example of a receiving device illustrated in FIG. 17.
  • FIG. 18 is a block diagram illustrating a configuration example of a transmission device illustrated in FIG. 17.
  • FIG. 20 is a block diagram illustrating a configuration example of an output unit illustrated in FIG. 19.
  • FIG. 22 is a block diagram illustrating a configuration example of another communication system to which the transmission device illustrated in FIG. 21 is applied. It is a block diagram showing the example of 1 structure of the transmitter which concerns on 2nd Embodiment.
  • FIG. 24 is a block diagram illustrating a configuration example of an output unit illustrated in FIG. 23.
  • FIG. 25 is a circuit diagram illustrating a configuration example of a transition control unit illustrated in FIG. 24.
  • FIG. 26 is a table illustrating an operation example of the transition control unit illustrated in FIG. 25.
  • 1 is a perspective view illustrating an external configuration of a smartphone to which a communication system according to an embodiment is applied. It is a block diagram showing the example of 1 structure of the application processor to which the communication system which concerns on one Embodiment was applied. 1 is a block diagram illustrating a configuration example of an image sensor to which a communication system according to an embodiment is applied.
  • FIG. 1 illustrates a configuration example of a communication system (communication system 1) to which the transmission device according to the first embodiment is applied.
  • the communication system 1 performs communication using signals having three voltage levels.
  • the communication system 1 includes a transmission device 10 and a reception device 40.
  • the transmission device 10 transmits signals SIGA, SIGB, and SIGC to the reception device 40 via transmission lines 9A, 9B, and 9C, respectively.
  • the characteristic impedance of the transmission lines 9A to 9C for transmitting these signals is 50 [ ⁇ ] in this example.
  • Signals SIGA, SIGB, and SIGC each transition between three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL).
  • FIG. 2 shows voltage states of the signals SIGA, SIGB, and SIGC.
  • the transmission apparatus 10 transmits six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z” using three signals SIGA, SIGB, and SIGC. For example, when transmitting the symbol “+ x”, the transmission apparatus 10 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL, and the signal SIGC to the medium level voltage VM. When transmitting the symbol “ ⁇ x”, the transmitting apparatus 10 sets the signal SIGA to the low level voltage VL, the signal SIGB to the high level voltage VH, and the signal SIGC to the medium level voltage VM.
  • the transmitting apparatus 10 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the high level voltage VH, and the signal SIGC to the low level voltage VL.
  • the transmitting apparatus 10 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the low level voltage VL, and the signal SIGC to the high level voltage VH.
  • the transmitting apparatus 10 sets the signal SIGA to the low level voltage VL, the signal SIGB to the medium level voltage VM, and the signal SIGC to the high level voltage VH.
  • the transmission apparatus 10 sets the signal SIGA to the high level voltage VH, the signal SIGB to the medium level voltage VM, and the signal SIGC to the low level voltage VL.
  • FIG. 3 shows a configuration example of the transmission device 10.
  • the transmission device 10 includes a clock generation unit 19, a signal generation unit 11, a flip-flop (F / F) 12, and an output unit 20.
  • Each of these blocks is supplied with a power supply voltage VDD1 except for driver units 26A to 26D described later, and operates based on the power supply voltage VDD1.
  • the clock generation unit 19 generates a clock TxCK.
  • the clock generation unit 19 is configured by, for example, a PLL (Phase Locked Loop), and generates a clock TxCK based on a reference clock (not shown) supplied from the outside of the transmission device 10, for example.
  • the clock generator 19 supplies the clock TxCK to the signal generator 11, the flip-flop 12, and the output unit 20.
  • the signal generator 11 obtains a symbol NS based on the symbol PS indicated by the signals S11 to S13, the signals TxF, TxR, TxP, and the clock TxCK, and outputs the symbol NS using the signals S1 to S3.
  • the symbols NS and PS respectively represent one of six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”. It is.
  • Symbol PS is a previously transmitted symbol (previous symbol)
  • symbol NS is a symbol to be transmitted next (next symbol).
  • FIG. 4 shows the operation of the signal generator 11.
  • FIG. 4 shows transitions between six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”.
  • the three-digit numerical value attached to each transition indicates the values of the signals TxF, TxR, and TxP in this order.
  • the signal TxF (Flip) makes a symbol transition between “+ x” and “ ⁇ x”, makes a symbol transition between “+ y” and “ ⁇ y”, and makes “+ z” and “ ⁇ z”
  • the symbol is transitioned between. Specifically, when the signal TxF is “1”, a transition is made to change the polarity of the symbol (for example, from “+ x” to “ ⁇ x”), and when the signal TxF is “0”. Does not perform such a transition.
  • the signals TxR and TxP are between “+ x” and other than “ ⁇ x”, between “+ y” and other than “ ⁇ y”, “ The symbol is shifted between “+ z” and other than “ ⁇ z”.
  • the signals TxR and TxP are “1” and “0”
  • the signal transitions clockwise (for example, from “+ x” to “+ y”) in FIG. 4 while maintaining the polarity of the symbol.
  • the signals TxR and TxP are “1” and “1”
  • the polarity of the symbol is changed and the signal transitions clockwise (for example, from “+ x” to “ ⁇ y”) in FIG.
  • the signal TxR and TxP transitions counterclockwise (for example, from “+ x” to “+ z”) in FIG. 4 while maintaining the polarity of the symbol.
  • TxP is “0”, “1”, the polarity of the symbol is changed, and transition is made counterclockwise in FIG. 4 (for example, from “+ x” to “ ⁇ z”).
  • the direction of symbol transition is specified by the signals TxF, TxR, and TxP.
  • the signal generation unit 11 obtains the symbol NS based on the symbol PS indicated by the signals S11 to S13, the signals TxF, TxR, TxP, and the clock TxCK, and outputs the symbol NS using the signals S1 to S3.
  • the symbol NS is associated with signals S1 to S3
  • the symbol PS is associated with signals S11 to S13.
  • the signal generator 11 supplies the symbol NS to the flip-flop 12 and the output unit 20 using the signals S1 to S3.
  • the flip-flop 12 delays the signals S1, S2, and S3 by one clock TxCK and outputs them as signals S11, S12, and S13. That is, the flip-flop 12 generates the symbol PS by delaying the symbol NS indicated by the signals S1, S2, and S3 by one clock of the clock TxCK.
  • the flip-flop 12 supplies the signals S11, S12, and S13 to the signal generator 11.
  • the output unit 20 generates signals SIGA, SIGB, and SIGC based on the signals S1 to S3, and outputs them from the output terminals ToutA, ToutB, and ToutC, respectively.
  • FIG. 6 shows a configuration example of the output unit 20.
  • the output unit 20 includes flip-flops 21 to 23, an output control unit 24, pre-driver units 25A, 25B, 25C, and 25D, driver units 26A, 26B, 26C, and 26D, and a transition control unit 30. Yes.
  • the flip-flop 21 samples the signal S1 based on the clock TxCK and outputs the sampling result as the signal S21.
  • the flip-flop 22 samples the signal S2 based on the clock TxCK and outputs the sampling result as the signal S22.
  • the flip-flop 23 samples the signal S3 based on the clock TxCK and outputs the sampling result as the signal S23.
  • the output control unit 24 generates six signals PUA, PDA, PUB, PDB, PUC, and PDC based on the signals S21, S22, and S23 and the clock TxCK.
  • the output control unit 24 supplies the signals PUA and PDA to the pre-driver 25A, supplies the signals PUB and PDB to the pre-driver 25B, and supplies the signals PUC and PDC to the pre-driver 25C.
  • the pre-driver unit 25A drives the driver unit 26A based on the signals PUA and PDA, and the pre-driver unit 25B drives the driver unit 26B based on the signals PUB and PDB.
  • the pre-driver unit 25C Is for driving the driver unit 26C based on the signals PUC and PDC.
  • the pre-driver unit 25A has pre-drivers 251 and 252.
  • the pre-driver 251 drives a transistor MU (described later) of the driver unit 26A based on the signal PUA, and the pre-driver 252 drives a transistor MD (described later) of the driver unit 26A based on the signal PDA. is there.
  • the output signals of the pre-drivers 251 and 252 transition between the power supply voltage VDD1 and the ground voltage. The same applies to the pre-driver units 25B and 25C.
  • the driver unit 26A generates a signal SIGA
  • the driver unit 26B generates a signal SIGB
  • the driver unit 26C generates a signal SIGC.
  • the driver unit 26A includes transistors MU and MD and a resistance element RO.
  • the transistors MU and MD are N-channel MOS (Metal Oxide Semiconductor) type FETs (Field Effect Transistors).
  • the power supply voltage VDD2 is supplied to the drain of the transistor MU, the output signal of the predriver 251 of the predriver unit 25A is supplied to the gate, and the source is connected to the drain of the transistor MD and one end of the resistance element RO.
  • the drain of the transistor MD is connected to the source of the transistor MU and one end of the resistance element RO, the output signal of the pre-driver 252 of the pre-driver unit 25A is supplied to the gate, and the source is grounded.
  • the resistance element RO functions as a termination resistance, and is 50 [ ⁇ ] in this example.
  • One end of the resistance element RO is connected to the source of the transistor MU and the drain of the transistor MD, and the other end is connected to the output terminal ToutA.
  • the output unit 20 converts the voltages of the output terminals ToutA to ToutC based on the signals S1 to S3 into three different voltages (a high level voltage VH, an intermediate level voltage VM, And the low level voltage VL).
  • FIG. 7 shows an operation example of the output unit 20.
  • the signals S21, S22, and S23 become “100” similarly to the signals S1, S2, and S3 (FIG. 5).
  • the output control unit 24 sets the signals PUA, PDA, PUB, PDB, PUC, and PDC to “100100” based on the signals S21, S22, and S23.
  • the driver unit 26A the transistor MU is turned on and the transistor MD is turned off, so that the voltage (signal SIGA) of the output terminal ToutA is set to the high level voltage VH.
  • the driver unit 26B since the transistor MU is turned off and the transistor MD is turned on, the voltage (signal SIGB) of the output terminal ToutB is set to the low level voltage VL.
  • the driver unit 26C since both the transistors MU and MD are turned off, the voltage (signal SIGC) at the output terminal ToutC is set to the medium level voltage VM by resistance elements 41B and 41C of the receiving device 40 described later. It is like that.
  • the transition control unit 30 (FIG. 6) generates two signals PUD and PDD based on the signals S1, S2, S3, the signals S21, S22, S23 and the clock TxCK. Specifically, as will be described later, the transition control unit 30 causes the signals PUD and PDD to transition based on the transition of the signals S21 to S23.
  • FIG. 8 shows a configuration example of the transition control unit 30.
  • the transition control unit 30 includes exclusive OR circuits 31 to 33, AND circuits 34A to 36, an OR circuit 37, a flip-flop 38, and a selector 39.
  • the exclusive OR circuit 31 calculates an exclusive OR of the signal S1 and the signal S21.
  • the circuit composed of the exclusive OR circuit 31 and the flip-flop 21 functions as a circuit that detects a transition in the signal S21.
  • the exclusive OR circuit 32 calculates an exclusive OR of the signal S2 and the signal S22.
  • the circuit composed of the exclusive OR circuit 32 and the flip-flop 22 functions as a circuit that detects a transition in the signal S22.
  • the exclusive OR circuit 33 calculates an exclusive OR of the signal S3 and the signal S23.
  • a circuit composed of the exclusive OR circuit 33 and the flip-flop 23 functions as a circuit for detecting a transition in the signal S23.
  • the logical product circuit 34 obtains a logical product of the output signal of the exclusive OR circuit 31 and the output signal of the exclusive OR circuit 32.
  • the logical product circuit 35 obtains a logical product of the output signal of the exclusive OR circuit 32 and the output signal of the exclusive OR circuit 33.
  • the logical product circuit 36 obtains a logical product of the output signal of the exclusive OR circuit 33 and the output signal of the exclusive OR circuit 31.
  • the logical sum circuit 37 calculates the logical sum of the output signals of the logical product circuits 34 to 36 and outputs the result as a signal SEL. That is, the AND circuit 34 to 36 and the OR circuit 37 set the signal SEL to “1” when two or more of the three output signals of the exclusive OR circuits 31 to 33 indicate “1”, In other cases, the signal SEL is set to “0”.
  • the flip-flop 38 samples the output signal of the selector 39 based on the clock TxCK, outputs the sampling result as the signal PUD, and outputs the inverted logic of the sampling result as the signal PDD.
  • the selector 39 selects and outputs one of the two signals PUD and PDD based on the signal SEL. Specifically, the selector 39 selects and outputs the signal PUD when the signal SEL indicates “1”, and selects and outputs the signal PDD when the signal SEL indicates “0”. It has become.
  • the circuit including the flip-flop 38 and the selector 39 maintains the logic levels of the signals PUD and PDD when the signal SEL is “1”, and the signals PUD and PDD when the signal SEL is “0”. Each logic level is inverted.
  • the pre-driver unit 25D drives the driver unit 26D based on the signals PUD and PDD.
  • the predriver unit 25D has the same configuration as the predriver units 25A to 25C.
  • the driver unit 26D is a so-called dummy driver that functions as a load of the pre-driver unit 25D.
  • the driver unit 26D includes transistors MU and MD. That is, the driver unit 26D is obtained by omitting the resistance element RO from the driver units 26A to 26C, and does not output a signal.
  • FIG. 9 shows an operation example of the transition control unit 30.
  • “ ⁇ ” indicates that the signal transitions
  • a blank indicates that the signal does not transition.
  • the signal SEL becomes “1”, and the signals PUD and PDD do not transit. In other cases, the signal SEL becomes “0”, and the signals PUD and PDD transition.
  • the transition control unit 30 causes the signals PUD and PDD to transition based on the transitions of the signals S21 to S23. Thereby, in the output unit 20, as will be described later, the transition signal of the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, PDD input to the four pre-driver units 25A to 25D is changed. The number is made to match between the transition timings.
  • FIG. 10 shows a configuration example of the receiving device 40.
  • the receiving device 40 includes resistance elements 41A, 41B, and 41C, amplifiers 42A, 42B, and 42C, a clock generation unit 43, flip-flops 44 and 45, and a signal generation unit 46.
  • the resistance elements 41A, 41B, and 41C function as termination resistors in the communication system 1.
  • One end of the resistance element 41A is connected to the input terminal TinA and the signal SIGA is supplied, and the other end is connected to the other ends of the resistance elements 41B and 41C.
  • One end of the resistance element 41B is connected to the input terminal TinB and the signal SIGB is supplied, and the other end is connected to the other ends of the resistance elements 41A and 41C.
  • One end of the resistance element 41C is connected to the input terminal TinC and the signal SIGC is supplied, and the other end is connected to the other ends of the resistance elements 41A and 41B.
  • the amplifiers 42A, 42B, and 42C each output a signal corresponding to the difference between the signal at the positive input terminal and the signal at the negative input terminal.
  • the positive input terminal of the amplifier 42A is connected to the negative input terminal of the amplifier 42C and one end of the resistance element 41A and the signal SIGA is supplied, and the negative input terminal is connected to the positive input terminal of the amplifier 42B and one end of the resistance element 41B.
  • a signal SIGB is supplied.
  • the positive input terminal of the amplifier 42B is connected to the negative input terminal of the amplifier 42A and one end of the resistance element 41B and the signal SIGB is supplied, and the negative input terminal is connected to the positive input terminal of the amplifier 42C and one end of the resistance element 41C.
  • a signal SIGC is supplied.
  • the positive input terminal of the amplifier 42C is connected to the negative input terminal of the amplifier 42B and one end of the resistance element 41C, and the signal SIGC is supplied, and the negative input terminal is connected to the positive input terminal of the amplifier 42A and the resistance element 41A. At the same time, the signal SIGA is supplied.
  • the amplifier 42A outputs a signal corresponding to the difference (SIGA-SIGB) between the signal SIGA and the signal SIGB
  • the amplifier 42B is a signal corresponding to the difference (SIGB-SIGC) between the signal SIGB and the signal SIGC
  • the amplifier 42C outputs a signal corresponding to the difference (SIGC-SIGA) between the signal SIGC and the signal SIGA.
  • FIG. 11 shows an operation example of the amplifiers 42A, 42B, and 42C.
  • the signal SIGA is the high level voltage VH
  • the signal SIGB is the low level voltage VL.
  • the voltage of the signal SIGC is set to the middle level voltage VM by the resistance elements 41A, 41B, 41C.
  • the current Iin flows in the order of the input terminal TinA, the resistance element 41A, the resistance element 41B, and the input terminal TinB. Since the high level voltage VH is supplied to the positive input terminal of the amplifier 42A and the low level voltage VL is supplied to the negative input terminal, and the difference becomes positive, the amplifier 42A outputs “1”.
  • the low level voltage VL is supplied to the positive input terminal of the amplifier 42B, and the intermediate level voltage VM is supplied to the negative input terminal. Since the difference becomes negative, the amplifier 42B outputs “0”. Further, since the intermediate level voltage VM is supplied to the positive input terminal of the amplifier 42C and the high level voltage VH is supplied to the negative input terminal, and the difference becomes negative, the amplifier 42C outputs “0”. It has become.
  • the clock generation unit 43 generates the clock RxCK based on the output signals of the amplifiers 42A, 42B, and 42C.
  • the flip-flop 44 delays the output signals of the amplifiers 42A, 42B, and 42C by one clock RxCK and outputs the delayed signals. That is, the output signal of the flip-flop 34 indicates the symbol NS2.
  • the symbol NS2 is one of six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”, similarly to the symbols PS and NS. It shows one.
  • the flip-flop 45 delays the three output signals of the flip-flop 44 by one clock RxCK and outputs them. That is, the flip-flop 45 generates the symbol PS2 by delaying the symbol NS2 by one clock of the clock RxCK.
  • This symbol PS2 is a previously received symbol and, like the symbol NS2, of the six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”. One of these is shown.
  • the signal generator 46 generates signals RxF, RxR, and RxP based on the output signals of the flip-flops 44 and 45 and the clock RxCK. These signals RxF, RxR, and RxP correspond to the signals TxF, TxR, and TxP in the transmission apparatus 10, respectively, and represent symbol transitions. Based on the symbol CS2 indicated by the output signal of the flip-flop 44 and the previous symbol PS2 indicated by the output signal of the flip-flop 45, the signal generation unit 46 identifies symbol transitions (FIG. 4), and signals RxF, RxR, RxP is generated.
  • the output control unit 24 corresponds to a specific example of “first control unit” in the present disclosure.
  • the transition control unit 30 corresponds to a specific example of “second control unit” in the present disclosure.
  • the pre-driver units 25A to 25C correspond to a specific example of “first pre-driver unit” in the present disclosure.
  • the pre-driver unit 25D corresponds to a specific example of “second pre-driver unit” in the present disclosure.
  • the driver units 26A to 26C correspond to a specific example of “first driver unit” in the present disclosure.
  • the pre-driver 26D corresponds to a specific example of “third driver unit” in an embodiment of the present disclosure.
  • the clock generation unit 19 generates a clock TxCK.
  • the signal generation unit 11 obtains the next symbol NS based on the previous symbol PS and the signals TxF, TxR, TxP, and outputs the symbol NS using the signals S1 to S3.
  • the flip-flop 12 delays the signals S1 to S3 (symbol NS) by one clock of the clock TxCK to generate signals S11 to S13 (symbol PS).
  • the flip-flop 21 samples the signal S1 based on the clock TxCK and outputs the sampling result as the signal S21.
  • the flip-flop 22 samples the signal S2 based on the clock TxCK. Then, the sampling result is output as the signal S22, and the flip-flop 23 samples the signal S3 based on the clock TxCK, and outputs the sampling result as the signal S23.
  • the output control unit 24 generates six signals PUA, PDA, PUB, PDB, PUC, and PDC based on the signals S21 to S23 and the clock TxCK.
  • the transition control unit 30 generates two signals PUD and PDD based on the signals S1 to S3, the signals S21 to S23, and the clock TxCK.
  • the pre-driver unit 25A drives the driver unit 26A based on the signals PUA and PDA, and the driver unit 26A generates a signal SIGA.
  • the pre-driver unit 25B drives the driver unit 26B based on the signals PUB and PDB, and the driver unit 26B generates a signal SIGB.
  • the pre-driver unit 25C drives the driver unit 26C based on the signals PUC and PDC, and the driver unit 26C generates a signal SIGC.
  • the pre-driver unit 25D drives the driver unit 26D based on the signals PUD and PDD.
  • the amplifier 42A outputs a signal corresponding to the difference between the signal SIGA and the signal SIGB
  • the amplifier 42B outputs a signal corresponding to the difference between the signal SIGB and the signal SIGC
  • 42C outputs a signal corresponding to the difference between the signal SIGC and the signal SIGA.
  • the clock generation unit 43 generates a clock RxCK based on output signals from the amplifiers 42A, 42B, and 42C.
  • the flip-flop 44 delays the output signals of the amplifiers 42A, 42B, and 42C by one clock RxCK and outputs the delayed signals.
  • the flip-flop 45 delays the three output signals of the flip-flop 44 by one clock RxCK and outputs the delayed signals.
  • the signal generator 46 generates signals RxF, RxR, and RxP based on the output signals of the flip-flops 44 and 45 and the clock RxCK.
  • the output unit 20 sets the voltages of the output terminals ToutA to ToutC to three different voltages (high level voltage VH, medium level voltage VM, and low level voltage VL) based on the signals S1 to S3, respectively.
  • the detailed operation of the output unit 20 will be described below.
  • FIG. 12 shows an example of the operation of the output unit 20.
  • (A) to (C) show the waveforms of the signals SIGA to SIGC, and (D) to (K) show the signals PUA, PDA, PUB, The waveforms of PDB, PUC, PDC, PUD, and PDD are shown, respectively.
  • (L) shows the waveforms of the power supply current Iac supplied to the four pre-drivers 25A, 25B, 25C, and 25D, and (M) shows the power supply voltage VDD1. Waveform is shown.
  • the output unit 20 transmits symbols in the order of “+ x”, “ ⁇ y”, “ ⁇ z”,.
  • the output control unit 24 sets the signals PUA, PDA, PUB, PDB, PUC, and PDC to “1” or “0” as shown in FIG. ) To (I)).
  • the pre-driver 25A drives the driver unit 26A based on the signals PUA and PDA, and the driver unit 26A generates a signal SIGA (FIG. 12A).
  • the pre-driver 25B drives the driver unit 26B based on the signals PUB and PDB, the driver unit 26B generates a signal SIGB (FIG. 12B), and the pre-driver 25C is based on the signals PUC and PDC. Then, the driver unit 26C is driven, and the driver unit 26C generates a signal SIGC (FIG. 12C).
  • the transition control unit 30 transitions the signals PUD and PDD based on the transitions of the signals S21 to S23, and the eight signals PUA, PDA, PUB, PDB, and the like that are input to the four predriver units 25A to 25D.
  • the pre-driver 25D is controlled so that the number of transition signals among PUC, PDC, PUD, and PDD is matched between transition timings.
  • FIG. 13 shows the number of transition signals N1 among the three signals S21 to S23 and the transition among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD in each transition of symbols. This represents the number of signals N2.
  • the transition control unit 30 causes the number N2 of transition signals among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD to be “4” in each symbol transition.
  • the pre-driver 25D is controlled.
  • the transition control unit 30 changes the signals PUD and PDD.
  • the output unit 20 at the timing t1 in FIG. 12, four signals PUA, PUC, PUD, and PDD among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD transition ( FIG. 12 (D) to (K)).
  • the transition control unit 30 maintains the signals PUD and PDD.
  • four signals PUA, PDB, PUC, and PDC among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD transition (FIGS. 12D to 12K).
  • the number N2 of transition signals among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD matches between the transition timings.
  • the magnitudes of the power supply currents Iac supplied to the four pre-drivers 25A, 25B, 25C, and 25D are substantially the same at each transition timing. can do.
  • the transmission apparatus 10 can suppress the fluctuation of the power supply voltage VDD1 (FIG. 12 (K)) and explain the waveforms of the output signals SIGA to SIGC of the transmission apparatus 10, as will be described below in comparison with the comparative example. Quality can be improved and the communication performance in the communication system 1 can be improved.
  • the transmission apparatus 10R according to this comparative example includes an output unit 20R in which the transition control unit 30, the pre-driver 25D, and the driver unit 26D are omitted from the transmission unit 20 according to the present embodiment.
  • Other configurations are the same as those of the present embodiment (FIG. 1).
  • FIG. 14 shows an operation example of the output unit 20R, where (A) to (C) show the waveforms of the signals SIGA to SIGC, respectively, and (D) to (I) show the signals PUA, PDA, PUB, The waveforms of PDB, PUC, and PDC are shown, respectively, (J) shows the waveform of power supply current Iac supplied to the three pre-drivers 25A, 25B, and 25C, and (K) shows the waveform of power supply voltage VDD1.
  • FIG. 15 shows the number N1 of signals that transition among the three signals S21 to S23 and the number N3 of signals that transition among the six signals PUA, PDA, PUB, PDB, PUC, and PDC in each symbol transition. It represents.
  • the number N3 of the transition signals among the six signals PUA, PDA, PUB, PDB, PUC, and PDC varies depending on the transition timing. Specifically, as shown in FIG. 15, the number N3 becomes “2” or “4” depending on the transition.
  • the magnitude of the power supply current Iac supplied to the three pre-drivers 25A, 25B, and 25C changes depending on the transition timing. That is, the magnitude of the power supply current Iac is small in the transition of the symbol whose number N3 is “2”, and the magnitude of the power supply current Iac is large in the transition of the symbol whose number N3 is “4”.
  • the power supply current Iac increases at the timing of driving the transistors MU and MD of the driver units 26A to 26D. Since these transistors MU and MD are generally configured in a large size, the equivalent capacitance values of the transistors MU and MD when viewed from the gates of the transistors MU and MD are large. Therefore, the power supply voltage VDD1 is greatly shaken when the transistors MU and MD are driven. At that time, in the output unit 20R, the magnitude of the power supply current Iac changes depending on the transition timing, so that a low frequency component appears in the power supply voltage VDD1 (FIG. 14 (K)), and the fluctuation of the power supply voltage VDD1 further increases. There is a risk of becoming larger.
  • the power supply voltage VDD1 is supplied to various circuits (the clock generation unit 19, the signal generation unit 11, the flip-flops 12, 21 to 23, and the output control unit 24) in the transmission device 10 in addition to the pre-drivers 25A to 25C. Therefore, when the fluctuation of the power supply voltage VDD1 is large in this way, for example, jitter occurs in the output signals SIGA to SIGC of the transmission device 10R, and the waveform quality of the signals SIGA to SIGC may be degraded. In this case, communication performance in the communication system may be degraded.
  • the number N2 of transition signals among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD is matched between the transition timings. did.
  • the transmitter 10 can suppress the fluctuation of the power supply voltage VDD1, can improve the waveform quality of the output signals SIGA to SIGC, and can improve the communication performance in the communication system 1.
  • the transmission apparatus 10 controls the operation of the pre-driver unit 25D based on the signals S1 to S3 and the signals S21 to S23, the timing design can be facilitated. That is, for example, when the number of transition signals among the six signals PUA, PDA, PUB, PDB, PUC, and PDC is directly detected, and the signals PUD and PDD are generated based on the detection results. Therefore, the transition timing of the signals PUD and PDD becomes later than the transition timing of the signals PUA, PDA, PUB, PDB, PUC, and PDC due to the delay of the circuit that generates the signals PUD and PDD. In this case, the magnitude of the power supply current Iac changes depending on the transition timing, and the fluctuation of the power supply voltage VDD1 may be increased.
  • the operation of the pre-driver unit 25D is controlled based on the signals S1 to S3 and the signals S21 to S23. That is, as shown in FIG. 15, the number N1 of transition signals among the three signals S21 to S23 and the number N3 of transition signals among the six signals PUA, PDA, PUB, PDB, PUC, PDC.
  • the number N1 is “1”
  • the number N3 is “2”, so that the signals PUD and PDD are changed
  • the number N1 is “2” or “ In the case of 3 ”
  • the number N3 becomes“ 4 ”, so that the signals PUD and PDD are maintained.
  • timing design can be made easy.
  • the number N2 of transition signals among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD is made to match between transition timings. Communication performance can be improved.
  • the pre-driver 25D drives the driver unit 26D.
  • the pre-driver 25D is not limited to this, and instead, for example, a capacitive element such as an output unit 20A shown in FIG. May be driven.
  • the output unit 20 ⁇ / b> A has a load unit 27.
  • the load unit 27 includes capacitive elements 271 and 272.
  • the output signal of the pre-driver 251 of the pre-driver unit 25D is supplied to one end of the capacitive element 271 and the other end is grounded.
  • the output signal of the pre-driver 252 of the pre-driver unit 25D is supplied to one end of the capacitive element 272, and the other end is grounded.
  • the capacitance value of the capacitive element 271 is equivalent to the capacitance value of the equivalent capacitance of the transistor MU viewed from the gates of the transistors MU of the driver units 26A to 26C, and the capacitance value of the capacitive element 272 is the driver units 26A to 26C.
  • This is a value equivalent to the capacitance value of the equivalent capacitance of the transistor MU viewed from the gate of the transistor MD. Even if comprised in this way, the effect similar to the case of the said embodiment can be acquired.
  • the transition control unit 30 always operates, but the present invention is not limited to this, and may operate only when necessary.
  • the communication system 1B according to the present modification will be described in detail.
  • FIG. 17 illustrates a configuration example of the communication system 1B.
  • the communication system 1B determines whether or not to operate the transition control unit 30 based on the result of transmitting and receiving a predetermined pattern for calibration.
  • the communication system 1B includes a receiving device 40B and a transmitting device 10B.
  • FIG. 18 shows a configuration example of the receiving device 40B.
  • the receiving device 40B has a pattern detection unit 47B.
  • the pattern detection unit 47B compares the pattern of the signal received by the receiving device 40B with a predetermined pattern for calibration, and supplies the comparison result as the signal DET to the transmitting device 10B.
  • FIG. 19 illustrates a configuration example of the transmission device 10B.
  • FIG. 20 illustrates a configuration example of the output unit 20B of the transmission device 10B.
  • the output unit 20B has a transition control unit 30B.
  • the transition control unit 30B has two operation modes M1 and M2.
  • the transition control unit 30B operates in the operation mode M1 in the same manner as in the above embodiment.
  • transition control unit 30B maintains signals PUD and PDD in operation mode M2.
  • the transition control unit 30B selects one of the operation modes M1 and M2 based on the signal DET, and operates in the selected operation mode.
  • the transmission device 10B transmits signals SIGA to SIGC having a predetermined pattern for calibration.
  • the receiving device 40B receives the signals SIGA to SIGC, and the pattern detection unit 47B compares the received signal pattern with a predetermined pattern for calibration, and notifies the transmitting device 10B of the comparison result.
  • the transition control unit 30B of the transmission device 10B selects one of the operation modes M1 and M2 based on the comparison result.
  • the transition control unit 20B operates in the operation mode M1 when, for example, a communication error occurs in the calibration mode.
  • the transition control unit 20B operates in the operation mode M2 when no communication error occurs in the calibration mode.
  • the signals PUD and PDD do not transition, power consumption can be reduced.
  • the transmission apparatus 10 performs communication using the three signals SIGA to SIGC, but the present invention is not limited to this.
  • the transmitting apparatus 10C according to the present modification will be described in detail.
  • FIG. 21 illustrates a configuration example of the communication system 1C using the transmission device 10C
  • FIG. 22 illustrates a configuration example of the communication system 1D using the transmission device 10C
  • the transmitting apparatus 10C has two operation modes N1 and N2.
  • the transmission device 10C supplies signals SIG1A to SIG1C to the reception device 40C via the data lane DL1, and receives signals SIG2A to SIG2C via the data lane DL2.
  • the signal SIG3A to SIG3C is supplied to the receiving device 40C via the data lane DL3.
  • the transmission device 10C transmits signals using five sets of differential signals (channels CH1 to CH5) as illustrated in FIG.
  • the transmission apparatus 10C transmits nine signals in the operation mode N1, and transmits ten signals in the operation mode N2.
  • one pre-driver unit and driver unit are not used for transmission.
  • the transmission device 10 ⁇ / b> C has one transition control unit 30.
  • the transition control unit 30 controls the pre-driver unit that is not used for the above-described transmission, for example, based on the signals S1 to S3 and S21 to S23 related to the data lane DL1. Thereby, in the transmitting apparatus 10C, the fluctuation of the power supply voltage VDD1 can be suppressed as in the case of the above embodiment.
  • the transition control unit 30 operates based on the signals S1 to S3 and S21 to S23 related to the data lane DL1, but is not limited thereto, and instead, for example, the data lane The operation may be performed based on signals S1 to S3 and S21 to S23 related to DL2, or may be operated based on signals S1 to S3 and S21 to S23 related to data lane DL3.
  • the transmission device 50 is configured using a transition control unit that controls the operation of the pre-driver unit 25D based on the signals TxF and TxP.
  • symbol is attached
  • FIG. 23 shows a configuration example of the transmission device 50.
  • the transmission device 50 includes an output unit 60.
  • the output unit 60 generates and outputs signals SIGA to SIGC based on the signals S1 to S3, the signals TxF and TxP, and the clock TxCK.
  • FIG. 24 illustrates a configuration example of the output unit 60.
  • the output unit 60 includes an output control unit 24, a delay unit 61, a transition control unit 70, pre-drivers 25A to 25D, and a driver unit 26D.
  • the output control unit 24 generates six signals PUA, PDA, PUB, PDB, PUC, and PDC based on the signals S1 to S3 and the clock TxCK, as in the case of the first embodiment. .
  • the delay unit 61 delays the signals TxF and TxP by a predetermined amount and outputs them as signals TxF2 and TxP2.
  • the delay amount in the delay unit 61 corresponds to the delay amount in the signal generation unit 11 that generates the signals S1 to S3 input to the output control unit 24 based on the signals TxF, TxR, and TxP.
  • the transition control unit 70 generates two signals PUD and PDD based on the signals TxF2 and TxP2. Specifically, as will be described later, the transition control unit 70 causes the signals PUD and PDD to transition based on the signals TxF2 and TxP2.
  • FIG. 25 shows a configuration example of the transition control unit 70.
  • the transition control unit 70 includes an OR circuit 71, a flip-flop 38, and a selector 39.
  • the OR circuit 71 calculates a logical sum of the signal TxF2 and the inverted signal of the signal TxP2, and outputs the result as a signal SEL.
  • the transition control unit 30 FIG. 8 according to the first embodiment, when the signal SEL is “1”, the circuit composed of the flip-flop 38 and the selector 39 has the logic of the signals PUD and PDD. Each level is maintained, and when the signal SEL is “0”, the logic levels of the signals PUD and PDD are inverted.
  • the output control unit 24 corresponds to a specific example of “first control unit” in the present disclosure.
  • the transition control unit 70 corresponds to a specific example of “second control unit” in the present disclosure.
  • FIG. 26 illustrates an operation example of the transition control unit 70.
  • “ ⁇ ” indicates that the signal transitions, and a blank indicates that the signal does not transition.
  • the signal TxF is “0” and the signal TxP is “1”
  • the signal SEL becomes “0”
  • the signals PUD and PDD transition.
  • the signal SEL becomes “1”
  • the signals PUD and PDD do not transition.
  • a transition in which the signal TxF is “0” and the signal TxP is “1” is indicated by a broken line.
  • the transition in which the signal TxF is “0” and the signal TxP is “1” is a transition between the symbol “+ x” and the symbol “ ⁇ y”, the symbol “+ x” and the symbol “ ⁇ ”.
  • the transition control unit 70 transitions the signals PUD and PDD when such a symbol transition occurs.
  • the number N2 of the transition signals among the eight signals PUA, PDA, PUB, PDB, PUC, PDC, PUD, and PDD can be set to “4”, and this number N2 is made to coincide between the transition timings. be able to.
  • the transmission device 50 can suppress the fluctuation of the power supply voltage VDD1, can improve the waveform quality of the output signals SIGA to SIGC, and can improve the communication performance in the communication system 2.
  • FIG. 27 shows an appearance of a smartphone 300 (multifunctional mobile phone) to which the communication system of the above-described embodiment and the like is applied.
  • Various devices are mounted on the smartphone 300, and the communication system according to the above-described embodiment is applied to a communication system that exchanges data between these devices.
  • FIG. 28 illustrates a configuration example of the application processor 310 used in the smartphone 300.
  • the application processor 310 includes a CPU (Central Processing Unit) 311, a memory control unit 312, a power supply control unit 313, an external interface 314, a GPU (Graphics Processing Unit) 315, a media processing unit 316, and a display control unit 317. And an MIPI (Mobile Industry Processor Interface) interface 318.
  • the CPU 311, the memory control unit 312, the power supply control unit 313, the external interface 314, the GPU 315, the media processing unit 316, and the display control unit 317 are connected to the system bus 319, and data is mutually transmitted via the system bus 319. Can be exchanged.
  • the CPU 311 processes various information handled by the smartphone 300 according to a program.
  • the memory control unit 312 controls the memory 501 used when the CPU 311 performs information processing.
  • the power supply control unit 313 controls the power supply of the smartphone 300.
  • the external interface 314 is an interface for communicating with an external device, and is connected to the wireless communication unit 502 and the image sensor 410 in this example.
  • the wireless communication unit 502 wirelessly communicates with a mobile phone base station, and includes, for example, a baseband unit, an RF (Radio Frequency) front end unit, and the like.
  • the image sensor 410 acquires an image and includes, for example, a CMOS sensor.
  • the GPU 315 performs image processing.
  • the media processing unit 316 processes information such as voice, characters, and graphics.
  • the display control unit 317 controls the display 504 via the MIPI interface 318.
  • the MIPI interface 318 transmits an image signal to the display 504.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • FIG. 29 illustrates a configuration example of the image sensor 410.
  • the image sensor 410 includes a sensor unit 411, an ISP (Image Signal Processor) 412, a JPEG (Joint Photographic Experts Group) encoder 413, a CPU 414, a RAM (Random Access Memory) 415, and a ROM (Read Only Memory) 416.
  • Each of these blocks is connected to the system bus 420 in this example, and can exchange data with each other via the system bus 420.
  • the sensor unit 411 acquires an image and is configured by, for example, a CMOS sensor.
  • the ISP 412 performs predetermined processing on the image acquired by the sensor unit 411.
  • the JPEG encoder 413 encodes an image processed by the ISP 412 to generate a JPEG format image.
  • the CPU 414 controls each block of the image sensor 410 according to a program.
  • the RAM 415 is a memory used when the CPU 414 performs information processing.
  • the ROM 416 stores a program executed by the CPU 414.
  • the power supply control unit 417 controls the power supply of the image sensor 410.
  • the I 2 C interface 418 receives a control signal from the application processor 310.
  • the image sensor 410 receives a clock signal in addition to a control signal from the application processor 310. Specifically, the image sensor 410 is configured to operate based on clock signals having various frequencies.
  • the MIPI interface 419 transmits an image signal to the application processor 310.
  • the image signal for example, a signal in YUV format or RGB format can be used.
  • the communication system between the MIPI interface 419 and the application processor 310 for example, the communication system according to the above-described embodiment is applied.
  • communication is performed using three signals SIGA, SIGB, and SIGC.
  • the communication is not limited to this, and communication is performed using, for example, two signals. May be performed, and communication may be performed using four or more signals.
  • the transistors MU and MD are both turned off.
  • the present invention is not limited to this.
  • both the transistors MU and MD may be turned on. Thereby, the Thevenin termination is realized, and the voltage of the output terminal can be set to the medium level voltage VM.
  • a control unit that controls transition of the predetermined number of signals.
  • the control unit A first control unit that generates the three first control signals based on a data signal;
  • the transmission apparatus according to (1) further comprising: a second control unit that generates the second control signal based on a transition of the data signal.
  • the data signal includes three signals, The number of transition signals among the three signals included in the data signal corresponds to the number of transition signals among the plurality of signals included in the three first control signals.
  • the transmitting device according to 1.
  • a data signal generation unit that generates a data signal indicating a sequence of the transmission symbols based on a transition signal indicating a transition between transmission symbols;
  • the controller is A first control unit that generates the three first control signals based on the data signal;
  • transition signal corresponds to the number of signals that transition among a plurality of signals included in the three first control signals.
  • Each of the first control signals includes two signals;
  • the transmission device according to any one of (1) to (5), wherein the second control signal includes two signals.
  • control unit has the same number of transition signals among a plurality of signals included in the three first control signals and the second control signal between transition timings.
  • the transmission apparatus according to any one of (1) to (8), wherein transition of the predetermined number of signals included in the second control signal is controlled.
  • (10) further comprising a second driver unit;
  • the second pre-driver unit drives the second driver unit,
  • Each of the three first driver units is An output terminal; A first transistor having a gate, a drain led to a first power supply, and a source led to the output terminal; A second transistor having a gate, a drain led to the output terminal, and a source led to a second power source;
  • Each of the three first pre-driver units is A first predriver for driving the gate of the first transistor in the first driver section corresponding to the first predriver section;
  • the transmission device according to any one of (1) to (10), further including: a second predriver that drives a gate of the second transistor in the first driver unit corresponding to the first predriver unit.
  • the third driver unit includes: A first transistor having a gate, a drain led to a first power source, and a source; A second transistor having a gate, a drain led to a source of the first transistor, and a source led to a second power source; The transmission device according to any one of (1) to (9), wherein the second pre-driver unit drives the third driver unit.
  • a plurality of first driver units a plurality of first driver units; A plurality of first driver units provided corresponding to the plurality of first driver units, each of which includes a predetermined number of signals and drives the corresponding first driver unit based on a plurality of different first control signals.
  • a first pre-driver section of A second pre-driver section that operates based on a second control signal including a predetermined number of signals; Included in the second control signal so that the number of transition signals among the plurality of signals included in the plurality of first control signals and the second control signal is the same between transition timings.
  • a control unit that controls transition of the predetermined number of signals.
  • a transmission device A receiver and The transmitter is Three first driver sections; 3 provided corresponding to each of the three first driver units, each of which includes a predetermined number of signals, and drives the corresponding first driver unit based on three different first control signals.
  • a control unit that controls transition of the predetermined number of signals.
  • the receiving device includes: A receiving unit for receiving signals transmitted from the three driver units; A detection unit that generates a detection signal indicating a communication state based on a signal received by the reception unit; The communication system according to (15), wherein the control unit controls transition of the predetermined number of signals included in the second control signal based on the detection signal.

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Abstract

　本開示の送信装置は、３つの第１のドライバ部と、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御する制御部とを備える。

Description

送信装置および通信システム
　本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。
　近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
　このような高速インタフェースでは、通信性能の向上を図るための様々な技術が開発されている。例えば、特許文献１には、差動出力バッファにおいて生じる電源ノイズの抑制を図るノイズキャンセル回路が開示されている。
特開２００５－３１８２６４号公報
　このように、通信システムでは、高い通信性能が望まれており、さらなる通信性能の向上が期待されている。
　したがって、通信性能を高めることができる送信装置および通信システムを提供することが望ましい。
　本開示の一実施の形態における第１の送信装置は、３つの第１のドライバ部と、３つの第１のプリドライバ部と、第２のプリドライバ部と、制御部とを備えている。３つの第１のプリドライバ部は、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。
　本開示の一実施の形態における第２の送信装置は、複数の第１のドライバ部と、複数の第１のプリドライバ部と、第２のプリドライバ部と、制御部とを備えている。複数の第１のプリドライバ部は、複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。
　本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、３つの第１のドライバ部と、３つの第１のプリドライバ部と、第２のプリドライバ部と、制御部とを有している。３つの第１のプリドライバ部は、３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動するものである。第２のプリドライバ部は、所定数の信号を含む第２の制御信号に基づいて動作するものである。制御部は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するものである。
　本開示の一実施の形態における第１の送信装置および通信システムでは、３つの第１の制御信号および第２の制御信号が生成され、３つの第１の制御信号に基づいて、３つの第１のプリドライバ部がそれぞれ制御されるとともに、第２の制御信号に基づいて、第２のプリドライバ部が制御される。その際、第２の制御信号に含まれる所定数の信号の遷移は、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように制御される。
　本開示の一実施の形態における第２の送信装置では、複数の第１の制御信号および第２の制御信号が生成され、複数の第１の制御信号に基づいて、複数の第１のプリドライバ部がそれぞれ制御されるとともに、第２の制御信号に基づいて、第２のプリドライバ部が制御される。その際、第２の制御信号に含まれる所定数の信号の遷移は、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように制御される。
　本開示の一実施の形態における第１の送信装置および通信システムによれば、３つの第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するようにしたので、通信性能を高めることができる。
　本開示の一実施の形態における第２の送信装置によれば、複数の第１の制御信号および第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、第２の制御信号に含まれる所定数の信号の遷移を制御するようにしたので、通信性能を高めることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示した通信システムが送受信する信号の電圧状態を表す説明図である。 第１の実施の形態に係る送信装置の一構成例を表すブロック図である。 図１に示した通信システムが送受信するシンボルの遷移を表す説明図である。 図３に示した信号生成部１１の一動作例を表す表である。 図３に示した出力部の一構成例を表すブロック図である。 図３に示した出力部の一動作例を表す表である。 図６に示した遷移制御部の一構成例を表す回路図である。 図８に示した遷移制御部の一動作例を表す表である。 図１に示した受信装置の一構成例を表すブロック図である。 図１０に示した受信装置の受信動作の一例を表す説明図である。 図３に示した送信装置の一動作例を表すタイミング波形図である。 図３に示した送信装置の一動作例を表す表である。 比較例に係る送信装置の一動作例を表すタイミング波形図である。 比較例に係る送信装置の一動作例を表す表である。 第１の実施の形態の変形例に係る出力部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る通信システムの一構成例を表すブロック図である。 図１７に示した受信装置の一構成例を表すブロック図である。 図１７に示した送信装置の一構成例を表すブロック図である。 図１９に示した出力部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る送信装置を適用した通信システムの一構成例を表すブロック図である。 図２１に示した送信装置を適用した他の通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信装置の一構成例を表すブロック図である。 図２３に示した出力部の一構成例を表すブロック図である。 図２４に示した遷移制御部の一構成例を表す回路図である。 図２５に示した遷移制御部の一動作例を表す表である。 一実施の形態に係る通信システムが適用されたスマートフォンの外観構成を表す斜視図である。 一実施の形態に係る通信システムが適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用されたイメージセンサの一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る送信装置が適用された通信システム（通信システム１）の一構成例を表すものである。通信システム１は、３つの電圧レベルを有する信号を用いて通信を行うものである。
　通信システム１は、送信装置１０と、受信装置４０とを備えている。この通信システム１では、送信装置１０が、受信装置４０に対して、伝送路９Ａ，９Ｂ，９Ｃを介して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣをそれぞれ送信するようになっている。これらの信号を伝送する伝送路９Ａ～９Ｃの特性インピーダンスは、この例では５０［Ω］である。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）の間で遷移するものである。
　図２は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧状態を表すものである。送信装置１０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“－ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。シンボル“－ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“－ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。
　図３は、送信装置１０の一構成例を表すものである。送信装置１０は、クロック生成部１９と、信号生成部１１と、フリップフロップ（Ｆ／Ｆ）１２と、出力部２０とを有している。これらの各ブロックには、後述するドライバ部２６Ａ～２６Ｄを除き、電源電圧ＶＤＤ１が供給され、この電源電圧ＶＤＤ１に基づいて動作するようになっている。
　クロック生成部１９は、クロックＴｘＣＫを生成するものである。クロック生成部１９は、例えばＰＬＬ（Phase Locked Loop）により構成され、例えば送信装置１０の外部から供給されるリファレンスクロック（図示せず）に基づいてクロックＴｘＣＫを生成するようになっている。そして、クロック生成部１９は、このクロックＴｘＣＫを、信号生成部１１、フリップフロップ１２、および出力部２０に供給するようになっている。
　信号生成部１１は、信号Ｓ１１～Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１～Ｓ３を用いてシンボルＮＳを出力するものである。ここで、シンボルＮＳ，ＰＳは、それぞれ、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。シンボルＰＳは前に送信したシンボル（前のシンボル）であり、シンボルＮＳは次に送信するシンボル（次のシンボル）である。
　図４は、信号生成部１１の動作を表すものである。この図４は、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”の間の遷移を示している。各遷移に付した３桁の数値は、信号ＴｘＦ，ＴｘＲ，ＴｘＰの値をこの順で示したものである。
　信号ＴｘＦ（Flip）は、“＋ｘ”と“－ｘ”との間でシンボルを遷移させ、“＋ｙ”と“－ｙ”との間でシンボルを遷移させ、“＋ｚ”と“－ｚ”との間でシンボルを遷移させるものである。具体的には、信号ＴｘＦが“１”である場合には、シンボルの極性を変更するように（例えば“＋ｘ”から“－ｘ”へ）遷移し、信号ＴｘＦが“０”である場合には、このような遷移を行わないようになっている。
　信号ＴｘＲ（Rotation），ＴｘＰ（Polarity）は、信号ＴｘＦが“０”である場合において、“＋ｘ”と“－ｘ”以外との間、“＋ｙ”と“－ｙ”以外との間、“＋ｚ”と“－ｚ”以外との間でシンボルを遷移させるものである。具体的には、信号ＴｘＲ，ＴｘＰが“１”，“０”である場合には、シンボルの極性を保ったまま、図４において右回りに（例えば“＋ｘ”から“＋ｙ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“１”，“１”である場合には、シンボルの極性を変更するとともに、図４において右回りに（例えば“＋ｘ”から“－ｙ”へ）遷移する。また、信号ＴｘＲ，ＴｘＰが“０”，“０”である場合には、シンボルの極性を保ったまま、図４において左回りに（例えば“＋ｘ”から“＋ｚ”へ）遷移し、信号ＴｘＲ，ＴｘＰが“０”，“１”である場合には、シンボルの極性を変更するとともに、図４において左回りに（例えば“＋ｘ”から“－ｚ”へ）遷移する。
　このように、信号生成部１１では、信号ＴｘＦ，ＴｘＲ，ＴｘＰにより、シンボルの遷移の方向が特定される。信号生成部１１は、信号Ｓ１１～Ｓ１３が示すシンボルＰＳ、信号ＴｘＦ，ＴｘＲ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、シンボルＮＳを求め、信号Ｓ１～Ｓ３を用いてシンボルＮＳを出力する。この例では、図５に示すように、シンボルＮＳは信号Ｓ１～Ｓ３と対応づけられ、シンボルＰＳは信号Ｓ１１～Ｓ１３と対応づけられている。そして、信号生成部１１は、信号Ｓ１～Ｓ３を用いて、このシンボルＮＳをフリップフロップ１２および出力部２０に供給するようになっている。
　フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３を、クロックＴｘＣＫの１クロック分遅延させ、信号Ｓ１１，Ｓ１２，Ｓ１３として出力するものである。すなわち、フリップフロップ１２は、信号Ｓ１，Ｓ２，Ｓ３が示すシンボルＮＳをクロックＴｘＣＫの１クロック分遅延させることにより、シンボルＰＳを生成している。そして、フリップフロップ１２は、その信号Ｓ１１，Ｓ１２，Ｓ１３を、信号生成部１１に供給するようになっている。
　出力部２０は、信号Ｓ１～Ｓ３に基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成し、出力端子ＴoutＡ，ＴoutＢ，ＴoutＣからそれぞれ出力するものである。
　図６は、出力部２０の一構成例を表すものである。出力部２０は、フリップフロップ２１～２３と、出力制御部２４と、プリドライバ部２５Ａ，２５Ｂ，２５Ｃ，２５Ｄと、ドライバ部２６Ａ，２６Ｂ，２６Ｃ，２６Ｄと、遷移制御部３０とを有している。
　フリップフロップ２１は、クロックＴｘＣＫに基づいて信号Ｓ１をサンプリングして、そのサンプリング結果を信号Ｓ２１として出力するものである。フリップフロップ２２は、クロックＴｘＣＫに基づいて信号Ｓ２をサンプリングして、そのサンプリング結果を信号Ｓ２２として出力するものである。フリップフロップ２３は、クロックＴｘＣＫに基づいて信号Ｓ３をサンプリングして、そのサンプリング結果を信号Ｓ２３として出力するものである。
　出力制御部２４は、信号Ｓ２１，Ｓ２２，Ｓ２３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成するものである。そして、出力制御部２４は、信号ＰＵＡ，ＰＤＡをプリドライバ２５Ａに供給し、信号ＰＵＢ，ＰＤＢをプリドライバ２５Ｂに供給し、信号ＰＵＣ，ＰＤＣをプリドライバ２５Ｃに供給するようになっている。
　プリドライバ部２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動するものであり、プリドライバ部２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動するものであり、プリドライバ部２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動するものである。
　プリドライバ部２５Ａは、プリドライバ２５１，２５２を有している。プリドライバ２５１は、信号ＰＵＡに基づいてドライバ部２６ＡのトランジスタＭＵ（後述）を駆動するものであり、プリドライバ２５２は、信号ＰＤＡに基づいてドライバ部２６ＡのトランジスタＭＤ（後述）を駆動するものである。プリドライバ２５１，２５２の出力信号は、電源電圧ＶＤＤ１と接地電圧との間で遷移するものである。プリドライバ部２５Ｂ，２５Ｃについても同様である。
　ドライバ部２６Ａは、信号ＳＩＧＡを生成するものであり、ドライバ部２６Ｂは、信号ＳＩＧＢを生成するものであり、ドライバ部２６Ｃは、信号ＳＩＧＣを生成するものである。
　ドライバ部２６Ａは、トランジスタＭＵ，ＭＤと、抵抗素子ＲＯとを有している。トランジスタＭＵ，ＭＤは、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。トランジスタＭＵのドレインには電源電圧ＶＤＤ２が供給され、ゲートにはプリドライバ部２５Ａのプリドライバ２５１の出力信号が供給され、ソースはトランジスタＭＤのドレインおよび抵抗素子ＲＯの一端に接続されている。トランジスタＭＤのドレインはトランジスタＭＵのソースおよび抵抗素子ＲＯの一端に接続され、ゲートにはプリドライバ部２５Ａのプリドライバ２５２の出力信号が供給され、ソースは接地されている。抵抗素子ＲＯは、終端抵抗として機能するものであり、この例では５０［Ω］である。抵抗素子ＲＯの一端は、トランジスタＭＵのソースおよびトランジスタＭＤのドレインに接続され、他端は出力端子ＴoutＡに接続されている。ドライバ部２６Ｂ，２６Ｃについても同様である。
　この構成により、出力部２０は、信号Ｓ１～Ｓ３に基づいて、出力端子ＴoutＡ～ＴoutＣの電圧を、図２に示したように、互いに異なる３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）にそれぞれ設定するようになっている。
　図７は、出力部２０の一動作例を表すものである。例えば、送信装置１０がシンボル“＋ｘ”を送信する場合には、信号Ｓ２１，Ｓ２２，Ｓ２３は、信号Ｓ１，Ｓ２，Ｓ３（図５）と同様に“１００”になる。出力制御部２４は、この信号Ｓ２１，Ｓ２２，Ｓ２３に基づいて、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを“１００１００”にする。これにより、ドライバ部２６Ａでは、トランジスタＭＵがオン状態になるとともにトランジスタＭＤがオフ状態になるため、出力端子ＴoutＡの電圧（信号ＳＩＧＡ）が高レベル電圧ＶＨに設定される。また、ドライバ部２６Ｂでは、トランジスタＭＵがオフ状態になるとともにトランジスタＭＤがオン状態になるため、出力端子ＴoutＢの電圧（信号ＳＩＧＢ）が低レベル電圧ＶＬに設定される。そして、ドライバ部２６Ｃでは、トランジスタＭＵ，ＭＤともにオフ状態になるため、出力端子ＴoutＣの電圧（信号ＳＩＧＣ）は、後述する受信装置４０の抵抗素子４１Ｂ，４１Ｃにより、中レベル電圧ＶＭに設定されるようになっている。
　遷移制御部３０（図６）は、信号Ｓ１，Ｓ２，Ｓ３、信号Ｓ２１，Ｓ２２，Ｓ２３、およびクロックＴｘＣＫに基づいて、２つの信号ＰＵＤ，ＰＤＤを生成するものである。具体的には、後述するように、遷移制御部３０は、信号Ｓ２１～Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させるようになっている。
　図８は、遷移制御部３０の一構成例を表すものである。遷移制御部３０は、排他的論理和回路３１～３３と、論理積回路３４Ａ～３６と、論理和回路３７と、フリップフロップ３８と、セレクタ３９とを有している。
　排他的論理和回路３１は、信号Ｓ１と信号Ｓ２１との排他的論理和を求めるものである。排他的論理和回路３１およびフリップフロップ２１からなる回路は、信号Ｓ２１における遷移を検出する回路として機能するものである。排他的論理和回路３２は、信号Ｓ２と信号Ｓ２２との排他的論理和を求めるものである。排他的論理和回路３２およびフリップフロップ２２からなる回路は、信号Ｓ２２における遷移を検出する回路として機能するものである。排他的論理和回路３３は、信号Ｓ３と信号Ｓ２３との排他的論理和を求めるものである。排他的論理和回路３３およびフリップフロップ２３からなる回路は、信号Ｓ２３における遷移を検出する回路として機能するものである。
　論理積回路３４は、排他的論理和回路３１の出力信号と、排他的論理和回路３２の出力信号との論理積を求めるものである。論理積回路３５は、排他的論理和回路３２の出力信号と、排他的論理和回路３３の出力信号との論理積を求めるものである。論理積回路３６は、排他的論理和回路３３の出力信号と、排他的論理和回路３１の出力信号との論理積を求めるものである。論理和回路３７は、論理積回路３４～３６の出力信号の論理和を求め、その結果を信号ＳＥＬとして出力するものである。すなわち、論理積回路３４～３６および論理和回路３７は、排他的論理和回路３１～３３の３つの出力信号のうちの２つ以上が“１”を示す場合に信号ＳＥＬを“１”にし、それ以外の場合に信号ＳＥＬを“０”にするようになっている。
　フリップフロップ３８は、クロックＴｘＣＫに基づいてセレクタ３９の出力信号をサンプリングして、そのサンプリング結果を信号ＰＵＤとして出力するとともに、そのサンプリング結果の反転論理を信号ＰＤＤとして出力するものである。セレクタ３９は、信号ＳＥＬに基づいて、２つの信号ＰＵＤ，ＰＤＤのうちの一方を選択して出力するものである。具体的には、セレクタ３９は、信号ＳＥＬが“１”を示す場合には信号ＰＵＤを選択して出力し、信号ＳＥＬが“０”を示す場合には信号ＰＤＤを選択して出力するようになっている。フリップフロップ３８およびセレクタ３９からなる回路は、信号ＳＥＬが“１”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ維持し、信号ＳＥＬが“０”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ反転するようになっている。
　プリドライバ部２５Ｄは、信号ＰＵＤ，ＰＤＤに基づいてドライバ部２６Ｄを駆動するものである。プリドライバ部２５Ｄは、プリドライバ部２５Ａ～２５Ｃと同様の構成を有するものである。
　ドライバ部２６Ｄは、プリドライバ部２５Ｄの負荷として機能する、いわゆるダミードライバである。ドライバ部２６Ｄは、この例では、トランジスタＭＵ，ＭＤを有している。すなわち、ドライバ部２６Ｄは、ドライバ部２６Ａ～２６Ｃから抵抗素子ＲＯを省いたものであり、信号を出力しないようになっている。
　図９は、遷移制御部３０の一動作例を表すものである。この図９において、“○”は、その信号が遷移することを示し、空欄は、その信号が遷移しないことを示す。例えば、信号Ｓ２１～Ｓ２３のうちの２つ以上が遷移する場合には、信号ＳＥＬが“１”になり、信号ＰＵＤ，ＰＤＤは遷移しない。また、それ以外の場合には、信号ＳＥＬが“０”になり、信号ＰＵＤ，ＰＤＤが遷移するようになっている。
　このように、遷移制御部３０は、信号Ｓ２１～Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させる。これにより、出力部２０では、後述するように、４つのプリドライバ部２５Ａ～２５Ｄに入力される８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数を、遷移タイミング間で一致させるようになっている。
　図１０は、受信装置４０の一構成例を表すものである。受信装置４０は、抵抗素子４１Ａ，４１Ｂ，４１Ｃと、アンプ４２Ａ，４２Ｂ，４２Ｃと、クロック生成部４３と、フリップフロップ４４，４５と、信号生成部４６とを有している。
　抵抗素子４１Ａ，４１Ｂ，４１Ｃは、通信システム１における終端抵抗として機能するものである。抵抗素子４１Ａの一端は入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、他端は抵抗素子４１Ｂ，４１Ｃの他端に接続されている。抵抗素子４１Ｂの一端は入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、他端は抵抗素子４１Ａ，４１Ｃの他端に接続されている。抵抗素子４１Ｃの一端は入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、他端は抵抗素子４１Ａ，４１Ｂの他端に接続されている。
　アンプ４２Ａ，４２Ｂ，４２Ｃは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じた信号を出力するものである。アンプ４２Ａの正入力端子は、アンプ４２Ｃの負入力端子および抵抗素子４１Ａの一端に接続されるとともに信号ＳＩＧＡが供給され、負入力端子は、アンプ４２Ｂの正入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給される。アンプ４２Ｂの正入力端子は、アンプ４２Ａの負入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給され、負入力端子は、アンプ４２Ｃの正入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給される。アンプ４２Ｃの正入力端子は、アンプ４２Ｂの負入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給され、負入力端子は、アンプ４２Ａの正入力端子および抵抗素子４１Ａに接続されるとともに信号ＳＩＧＡが供給される。
　この構成により、アンプ４２Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分（ＳＩＧＡ－ＳＩＧＢ）に応じた信号を出力し、アンプ４２Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分（ＳＩＧＢ－ＳＩＧＣ）に応じた信号を出力し、アンプ４２Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分（ＳＩＧＣ－ＳＩＧＡ）に応じた信号を出力するようになっている。
　図１１は、アンプ４２Ａ，４２Ｂ，４２Ｃの一動作例を表すものである。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬである。このとき、信号ＳＩＧＣの電圧は、抵抗素子４１Ａ，４１Ｂ，４１Ｃにより、中レベル電圧ＶＭに設定される。この場合には、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４２Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分は正になるため、アンプ４２Ａは“１”を出力する。また、アンプ４２Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分は負になるため、アンプ４２Ｂは“０”を出力する。また、アンプ４２Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分は負になるため、アンプ４２Ｃは“０”を出力するようになっている。
　クロック生成部４３は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号に基づいて、クロックＲｘＣＫを生成するものである。
　フリップフロップ４４は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ３４の出力信号は、シンボルＮＳ２を示すものである。ここで、シンボルＮＳ２は、シンボルＰＳ，ＮＳと同様に、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。
　フリップフロップ４５は、フリップフロップ４４の３つの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。すなわち、フリップフロップ４５は、シンボルＮＳ２をクロックＲｘＣＫの１クロック分遅延させることにより、シンボルＰＳ２を生成している。このシンボルＰＳ２は、前に受信したシンボルであり、シンボルＮＳ２と同様に、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”のうちのいずれか一つを示すものである。
　信号生成部４６は、フリップフロップ４４，４５の出力信号、およびクロックＲｘＣＫに基づいて、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するものである。この信号ＲｘＦ，ＲｘＲ，ＲｘＰは、送信装置１０における信号ＴｘＦ，ＴｘＲ，ＴｘＰにそれぞれ対応するものであり、シンボルの遷移を表すものである。信号生成部４６は、フリップフロップ４４の出力信号が示すシンボルＣＳ２と、フリップフロップ４５の出力信号が示す前のシンボルＰＳ２に基づいて、シンボルの遷移（図４）を特定し、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するようになっている。
　ここで、出力制御部２４は、本開示における「第１の制御部」の一具体例に対応する。遷移制御部３０は、本開示における「第２の制御部」の一具体例に対応する。プリドライバ部２５Ａ～２５Ｃは、本開示における「第１のプリドライバ部」の一具体例に対応する。プリドライバ部２５Ｄは、本開示における「第２のプリドライバ部」の一具体例に対応する。ドライバ部２６Ａ～２６Ｃは、本開示における「第１のドライバ部」の一具体例に対応する。プリドライバ２６Ｄは、本開示における「第３のドライバ部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の通信システム１の動作および作用について説明する。
（全体動作概要）
　まず、図１などを参照して、通信システム１の全体動作概要を説明する。送信装置１０において、クロック生成部１９は、クロックＴｘＣＫを生成する。信号生成部１１は、前のシンボルＰＳおよび信号ＴｘＦ，ＴｘＲ，ＴｘＰに基づいて、次のシンボルＮＳを求め、信号Ｓ１～Ｓ３を用いてシンボルＮＳを出力する。フリップフロップ１２は、信号Ｓ１～Ｓ３（シンボルＮＳ）を、クロックＴｘＣＫの１クロック分遅延させ、信号Ｓ１１～Ｓ１３（シンボルＰＳ）を生成する。
　送信部２０（図６）において、フリップフロップ２１は、クロックＴｘＣＫに基づいて信号Ｓ１をサンプリングして、そのサンプリング結果を信号Ｓ２１として出力し、フリップフロップ２２は、クロックＴｘＣＫに基づいて信号Ｓ２をサンプリングして、そのサンプリング結果を信号Ｓ２２として出力し、フリップフロップ２３は、クロックＴｘＣＫに基づいて信号Ｓ３をサンプリングして、そのサンプリング結果を信号Ｓ２３として出力する。出力制御部２４は、信号Ｓ２１～Ｓ２３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成する。遷移制御部３０は、信号Ｓ１～Ｓ３、信号Ｓ２１～Ｓ２３、およびクロックＴｘＣＫに基づいて、２つの信号ＰＵＤ，ＰＤＤを生成する。プリドライバ部２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動し、ドライバ部２６Ａは、信号ＳＩＧＡを生成する。プリドライバ部２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動し、ドライバ部２６Ｂは、信号ＳＩＧＢを生成する。プリドライバ部２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動し、ドライバ部２６Ｃは、信号ＳＩＧＣを生成する。プリドライバ部２５Ｄは、信号ＰＵＤ，ＰＤＤに基づいてドライバ部２６Ｄを駆動する。
　受信装置４０（図１０）において、アンプ４２Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分に応じた信号を出力し、アンプ４２Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分に応じた信号を出力し、アンプ４２Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分に応じた信号を出力する。クロック生成部４３は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号に基づいて、クロックＲｘＣＫを生成する。フリップフロップ４４は、アンプ４２Ａ，４２Ｂ，４２Ｃの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力する。フリップフロップ４５は、フリップフロップ４４の３つの出力信号を、クロックＲｘＣＫの１クロック分遅延させ、それぞれ出力する。信号生成部４６は、フリップフロップ４４，４５の出力信号、およびクロックＲｘＣＫに基づいて、信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成する。
（詳細動作）
　出力部２０は、信号Ｓ１～Ｓ３に基づいて、出力端子ＴoutＡ～ＴoutＣの電圧を、互いに異なる３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）にそれぞれ設定する。以下に、この出力部２０の詳細動作について説明する。
　図１２は、出力部２０の一動作例を表すものであり、（Ａ）～（Ｃ）は信号ＳＩＧＡ～ＳＩＧＣの波形をそれぞれ示し、（Ｄ）～（Ｋ）は信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤの波形をそれぞれ示し、（Ｌ）は４つのプリドライバ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに供給される電源電流Ｉacの波形を示し、（Ｍ）は電源電圧ＶＤＤ１の波形を示す。この例では、出力部２０は、シンボルを“＋ｘ”，“－ｙ”，“－ｚ”，…の順に送信する。
　出力制御部２４は、送信するシンボルに応じて、図７に示したように、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを“１”または“０”にそれぞれ設定する（図１２（Ｄ）～（Ｉ））。プリドライバ２５Ａは、信号ＰＵＡ，ＰＤＡに基づいてドライバ部２６Ａを駆動し、ドライバ部２６Ａは信号ＳＩＧＡを生成する（図１２（Ａ））。同様に、プリドライバ２５Ｂは、信号ＰＵＢ，ＰＤＢに基づいてドライバ部２６Ｂを駆動し、ドライバ部２６Ｂは信号ＳＩＧＢを生成し（図１２（Ｂ））、プリドライバ２５Ｃは、信号ＰＵＣ，ＰＤＣに基づいてドライバ部２６Ｃを駆動し、ドライバ部２６Ｃは信号ＳＩＧＣを生成する（図１２（Ｃ））。
　このとき、遷移制御部３０は、信号Ｓ２１～Ｓ２３の遷移に基づいて、信号ＰＵＤ，ＰＤＤを遷移させ、４つのプリドライバ部２５Ａ～２５Ｄに入力される８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数を、遷移タイミング間で一致させるように、プリドライバ２５Ｄを制御する。
　図１３は、シンボルの各遷移における、３つの信号Ｓ２１～Ｓ２３のうちの遷移する信号の数Ｎ１と、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２とを表すものである。この例では、遷移制御部３０は、シンボルの各遷移において、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が“４”になるように、プリドライバ２５Ｄを制御する。
　以下に、図１２，１３を用いて具体的に説明する。まず、図１２のタイミングｔ１における、“＋ｘ”から“－ｙ”へのシンボルの遷移に着目する。このように、シンボルが“＋ｘ”から“－ｙ”に変化するとき、図１３に示したように、３つの信号Ｓ２１～Ｓ２３のうちの１つ（信号Ｓ２３）が遷移する。よって、遷移制御部３０は、信号ＰＵＤ，ＰＤＤを遷移させる。その結果、出力部２０では、図１２のタイミングｔ１において、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの４つの信号ＰＵＡ，ＰＵＣ，ＰＵＤ，ＰＤＤが遷移する（図１２（Ｄ）～（Ｋ））。
　次に、図１２のタイミングｔ２における、“－ｙ”から“－ｚ”へのシンボルの遷移に着目する。このように、シンボルが“－ｙ”から“－ｚ”に変化するとき、図１３に示したように、３つの信号Ｓ２１～Ｓ２３のうちの２つ（信号Ｓ２２，Ｓ２３）が遷移する。よって、遷移制御部３０は、信号ＰＵＤ，ＰＤＤを維持させる。その結果、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの４つの信号ＰＵＡ，ＰＤＢ，ＰＵＣ，ＰＤＣが遷移する（図１２（Ｄ）～（Ｋ））。
　ここでは、図１２のタイミングｔ１，ｔ２におけるシンボルの遷移について説明したが、それ以降の他の遷移についても同様である。
　このように、出力部２０では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致する。これにより、出力部２０では、図１２（Ｌ）に示したように、４つのプリドライバ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに供給される電源電流Ｉacの大きさを、各遷移タイミングにおいて、ほぼ同じにすることができる。その結果、送信装置１０では、以下に比較例と対比して説明するように、電源電圧ＶＤＤ１（図１２（Ｋ））の揺れを抑えることができ、送信装置１０の出力信号ＳＩＧＡ～ＳＩＧＣの波形品質を高めることができ、通信システム１における通信性能を高めることができる。
（比較例）
　本比較例に係る送信装置１０Ｒは、本実施の形態に係る送信部２０から、遷移制御部３０、プリドライバ２５Ｄ、およびドライバ部２６Ｄを省いた出力部２０Ｒを有するものである。その他の構成は、本実施の形態（図１）と同様である。
　図１４は、出力部２０Ｒの一動作例を表すものであり、（Ａ）～（Ｃ）は信号ＳＩＧＡ～ＳＩＧＣの波形をそれぞれ示し、（Ｄ）～（Ｉ）は信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣの波形をそれぞれ示し、（Ｊ）は３つのプリドライバ２５Ａ，２５Ｂ，２５Ｃに供給される電源電流Ｉacの波形を示し、（Ｋ）は電源電圧ＶＤＤ１の波形を示す。　図１５は、シンボルの各遷移における、３つの信号Ｓ２１～Ｓ２３のうちの遷移する信号の数Ｎ１と、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３とを表すものである。
　例えば、図１４に示したように、タイミングｔ１１においてシンボルが“＋ｘ”から“－ｙ”に変化するとき、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの２つの信号ＰＵＡ，ＰＵＣが遷移する（図１４（Ｄ）～（Ｉ））。
　また、図１４に示したように、タイミングｔ１２において、シンボルが“－ｙ”から“－ｚ”に変化するとき、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの４つの信号ＰＵＡ，ＰＤＢ，ＰＵＣ，ＰＤＣが遷移する（図１４（Ｄ）～（Ｉ））。
　このように、比較例に係る出力部２０Ｒでは、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３が、遷移タイミングにより変化する。具体的には、図１５に示したように、この数Ｎ３は、遷移に応じて“２”または“４”になる。これにより、出力部２０Ｒでは、図１４（Ｊ）に示したように、３つのプリドライバ２５Ａ，２５Ｂ，２５Ｃに供給される電源電流Ｉacの大きさが、遷移タイミングにより変化してしまう。すなわち、数Ｎ３が“２”であるシンボルの遷移では、電源電流Ｉacの大きさが小さくなり、数Ｎ３が“４”であるシンボルの遷移では、電源電流Ｉacの大きさが大きくなる。
　電源電流Ｉacは、ドライバ部２６Ａ～２６ＤのトランジスタＭＵ，ＭＤを駆動するタイミングで増大する。これらのトランジスタＭＵ，ＭＤは一般に大きいサイズで構成するため、トランジスタＭＵ，ＭＤのゲートから見たときのトランジスタＭＵ，ＭＤの等価容量値は大きい。よって、電源電圧ＶＤＤ１は、トランジスタＭＵ，ＭＤを駆動する際に大きく揺さぶられる。その際、出力部２０Ｒでは、電源電流Ｉacの大きさが、遷移タイミングにより変化するため、電源電圧ＶＤＤ１（図１４（Ｋ））に低周波成分が現れるようになり、電源電圧ＶＤＤ１の揺れがさらに大きくなってしまうおそれがある。この電源電圧ＶＤＤ１は、プリドライバ２５Ａ～２５Ｃの他、送信装置１０における様々な回路（クロック生成部１９、信号生成部１１、フリップフロップ１２，２１～２３、出力制御部２４）に供給される。よって、このように電源電圧ＶＤＤ１の揺れが大きい場合には、送信装置１０Ｒの出力信号ＳＩＧＡ～ＳＩＧＣに例えばジッタが発生し、信号ＳＩＧＡ～ＳＩＧＣの波形品質が低下してしまうおそれがある。この場合には、通信システムにおける通信性能が低下してしまうおそれがある。
　一方、本実施の形態に係る出力部２０では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致するようにした。その結果、送信装置１０では、電源電圧ＶＤＤ１の揺れを抑えることができ、出力信号ＳＩＧＡ～ＳＩＧＣの波形品質を高めることができ、通信システム１における通信性能を高めることができる。
　また、送信装置１０では、信号Ｓ１～Ｓ３および信号Ｓ２１～Ｓ２３に基づいて、プリドライバ部２５Ｄの動作を制御するようにしたので、タイミング設計を容易にすることができる。すなわち、例えば、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数を直接検出し、その検出結果に基づいて信号ＰＵＤ，ＰＤＤを生成するように構成した場合には、信号ＰＵＤ，ＰＤＤを生成する回路の遅延などにより、信号ＰＵＤ，ＰＤＤの遷移タイミングが、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣの遷移タイミングより遅くなってしまう。この場合には、電源電流Ｉacの大きさが遷移タイミングにより変化してしまい、電源電圧ＶＤＤ１の揺れが大きくなってしまうおそれがある。
　一方、送信装置１０では、信号Ｓ１～Ｓ３および信号Ｓ２１～Ｓ２３に基づいて、プリドライバ部２５Ｄの動作を制御するようにした。すなわち、図１５に示したように、３つの信号Ｓ２１～Ｓ２３のうちの遷移する信号の数Ｎ１と、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３との間に相関があることに着目し、数Ｎ１が“１”である場合には、数Ｎ３が“２”になるので、信号ＰＵＤ，ＰＤＤを遷移させ、数Ｎ１が“２”または“３”である場合には、数Ｎ３が“４”になるので、信号ＰＵＤ，ＰＤＤを維持するようにした。これにより、送信装置１０では、タイミング設計を容易にすることができる。
［効果］
　以上のように本実施の形態では、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２が、遷移タイミング間で一致するようにしたので、通信性能を高めることができる。
［変形例１－１］
　上記実施の形態では、プリドライバ２５Ｄはドライバ部２６Ｄを駆動するようにしたが、これに限定されるものではなく、これに代えて、例えば、図１６に示す出力部２０Ａのように、容量素子を駆動してもよい。出力部２０Ａは、負荷部２７を有している。負荷部２７は、容量素子２７１，２７２を有している。容量素子２７１の一端には、プリドライバ部２５Ｄのプリドライバ２５１の出力信号が供給され、他端は接地されている。容量素子２７２の一端には、プリドライバ部２５Ｄのプリドライバ２５２の出力信号が供給され、他端は接地されている。容量素子２７１の容量値は、ドライバ部２６Ａ～２６ＣのトランジスタＭＵのゲートから見た、トランジスタＭＵの等価容量の容量値と同等の値であり、容量素子２７２の容量値は、ドライバ部２６Ａ～２６ＣのトランジスタＭＤのゲートから見た、ランジスタＭＵの等価容量の容量値と同等の値である。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例１－２］
　上記実施の形態では、遷移制御部３０は常に動作するようにしたが、これに限定されるものではなく、必要なときにのみ動作するようにしてもよい。以下に、本変形例に係る通信システム１Ｂについて詳細に説明する。
　図１７は、通信システム１Ｂの一構成例を表すものである。通信システム１Ｂは、キャリブレーション用の所定のパターンを送受信した結果に基づいて、遷移制御部３０を動作させるか否かを判断するものである。通信システム１Ｂは、受信装置４０Ｂと、送信装置１０Ｂとを備えている。
　図１８は、受信装置４０Ｂの一構成例を表すものである。受信装置４０Ｂは、パターン検出部４７Ｂを有している。パターン検出部４７Ｂは、キャリブレーションモードにおいて、受信装置４０Ｂが受信した信号のパターンをキャリブレーション用の所定のパターンと比較し、その比較結果を信号ＤＥＴとして送信装置１０Ｂに供給するものである。
　図１９は、送信装置１０Ｂの一構成例を表すものである。図２０は、送信装置１０Ｂの出力部２０Ｂの一構成例を表すものである。出力部２０Ｂは、遷移制御部３０Ｂを有している。遷移制御部３０Ｂは、２つの動作モードＭ１，Ｍ２を有するものである。遷移制御部３０Ｂは、動作モードＭ１では、上記実施の形態の場合と同様に動作する。また、遷移制御部３０Ｂは、動作モードＭ２では、信号ＰＵＤ，ＰＤＤをそれぞれ維持する。遷移制御部３０Ｂは、信号ＤＥＴに基づいて、動作モードＭ１，Ｍ２のうちの一方を選択し、その選択した動作モードで動作するようになっている。
　この通信システム１Ｂでは、キャリブレーションモードにおいて、まず、送信装置１０Ｂがキャリブレーション用の所定のパターンを有する信号ＳＩＧＡ～ＳＩＧＣを送信する。そして、受信装置４０Ｂは、この信号ＳＩＧＡ～ＳＩＧＣを受信し、パターン検出部４７Ｂが、その受信した信号のパターンをキャリブレーション用の所定のパターンと比較して、その比較結果を送信装置１０Ｂに通知する。そして、送信装置１０Ｂの遷移制御部３０Ｂは、この比較結果に基づいて、動作モードＭ１，Ｍ２のうちの一方を選択する。具体的には、遷移制御部２０Ｂは、例えば、キャリブレーションモードにおいて通信エラーが生じている場合には動作モードＭ１で動作する。これにより、通信システム１Ｂでは、通信品質を高めることができるため、通信エラーが生じるおそれを低減することができる。また、遷移制御部２０Ｂは、キャリブレーションモードにおいて通信エラーが生じていない場合には動作モードＭ２で動作する。これにより、通信システム１Ｂでは、信号ＰＵＤ，ＰＤＤが遷移しないため、消費電力を低減することができる。
［変形例１－３］
　上記実施の形態では、送信装置１０は、３つの信号ＳＩＧＡ～ＳＩＧＣを用いて通信を行ったが、これに限定されるものではない。以下に、本変形例に係る送信装置１０Ｃについて詳細に説明する。
　図２１は、送信装置１０Ｃを用いた通信システム１Ｃの一構成例を表すものであり、図２２は、送信装置１０Ｃを用いた通信システム１Ｄの一構成例を表すものである。送信装置１０Ｃは、２つの動作モードＮ１，Ｎ２を有するものである。送信装置１０Ｃは、動作モードＮ１では、図２１に示したように、データレーンＤＬ１を介して、信号ＳＩＧ１Ａ～ＳＩＧ１Ｃを受信装置４０Ｃに供給し、データレーンＤＬ２を介して、信号ＳＩＧ２Ａ～ＳＩＧ２Ｃを受信装置４０Ｃに供給し、データレーンＤＬ３を介して、信号ＳＩＧ３Ａ～ＳＩＧ３Ｃを受信装置４０Ｃに供給する。また、送信装置１０Ｃは、動作モードＮ２では、図２２に示したように、５組の差動信号（チャネルＣＨ１～ＣＨ５）を用いて信号を送信する。このように、送信装置１０Ｃは、動作モードＮ１では、９つの信号を送信し、動作モードＮ２では、１０個の信号を送信する。このとき、動作モードＮ１では、１つのプリドライバ部およびドライバ部を送信に使用しない。
　送信装置１０Ｃは、１つの遷移制御部３０を有している。遷移制御部３０は、動作モードＮ１において、例えば、データレーンＤＬ１に係る信号Ｓ１～Ｓ３，Ｓ２１～Ｓ２３に基づいて、上述した送信に使用しないプリドライバ部を制御する。これにより、送信装置１０Ｃでは、上記実施の形態の場合と同様に、電源電圧ＶＤＤ１の揺れを抑えることができる。
　なお、この例では、遷移制御部３０は、データレーンＤＬ１に係る信号Ｓ１～Ｓ３，Ｓ２１～Ｓ２３に基づいて動作したが、これに限定されるものではなく、これに代えて、例えば、データレーンＤＬ２に係る信号Ｓ１～Ｓ３，Ｓ２１～Ｓ２３に基づいて動作してもよいし、データレーンＤＬ３に係る信号Ｓ１～Ｓ３，Ｓ２１～Ｓ２３に基づいて動作してもよい。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る通信システム２について説明する。本実施の形態は、信号ＴｘＦ，ＴｘＰに基づいて、プリドライバ部２５Ｄの動作を制御する遷移制御部を用いて送信装置５０を構成したものである。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図２３は、送信装置５０の一構成例を表すものである。送信装置５０は、出力部６０を有している。出力部６０は、信号Ｓ１～Ｓ３、信号ＴｘＦ，ＴｘＰ、およびクロックＴｘＣＫに基づいて、信号ＳＩＧＡ～ＳＩＧＣを生成し出力するものである。
　図２４は、出力部６０の一構成例を表すものである。出力部６０は、出力制御部２４と、遅延部６１と、遷移制御部７０と、プリドライバ２５Ａ～２５Ｄと、ドライバ部２６Ｄとを有している。
　出力制御部２４は、上記第１の実施の形態の場合と同様に、信号Ｓ１～Ｓ３およびクロックＴｘＣＫに基づいて、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成するものである。
　遅延部６１は、信号ＴｘＦ，ＴｘＰを所定量遅延させて、信号ＴｘＦ２，ＴｘＰ２として出力するものである。この遅延部６１における遅延量は、信号ＴｘＦ，ＴｘＲ，ＴｘＰに基づいて、出力制御部２４に入力される信号Ｓ１～Ｓ３を生成する信号生成部１１における遅延量に対応するものである。
　遷移制御部７０は、信号ＴｘＦ２，ＴｘＰ２に基づいて、２つの信号ＰＵＤ，ＰＤＤを生成するものである。具体的には、後述するように、遷移制御部７０は、信号ＴｘＦ２，ＴｘＰ２に基づいて、信号ＰＵＤ，ＰＤＤを遷移させるようになっている。
　図２５は、遷移制御部７０の一構成例を表すものである。遷移制御部７０は、論理和回路７１と、フリップフロップ３８と、セレクタ３９とを有している。論理和回路７１は、信号ＴｘＦ２と、信号ＴｘＰ２の反転信号との論理和を求め、その結果を信号ＳＥＬとして出力するものである。フリップフロップ３８およびセレクタ３９からなる回路は、上記第１の実施の形態に係る遷移制御部３０（図８）と同様に、この信号ＳＥＬが“１”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ維持し、信号ＳＥＬが“０”である場合には信号ＰＵＤ，ＰＤＤの論理レベルをそれぞれ反転するようになっている。
　ここで、出力制御部２４は、本開示における「第１の制御部」の一具体例に対応する。遷移制御部７０は、本開示における「第２の制御部」の一具体例に対応する。
　図２６は、遷移制御部７０の一動作例を表すものである。この図２６において、“○”は、その信号が遷移することを示し、空欄は、その信号が遷移しないことを示す。例えば、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”である場合には、信号ＳＥＬが“０”になり、信号ＰＵＤ，ＰＤＤが遷移する。また、それ以外の場合には、信号ＳＥＬが“１”になり、信号ＰＵＤ，ＰＤＤが遷移しないようになっている。
　図４において、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”であるような遷移を破線で示している。具体的には、信号ＴｘＦが“０”であり、信号ＴｘＰが“１”であるような遷移は、シンボル“＋ｘ”とシンボル“－ｙ”との間の遷移、シンボル“＋ｘ”とシンボル“－ｚ”との間の遷移、シンボル“＋ｙ”とシンボル“－ｘ”との間の遷移、シンボル“＋ｙ”とシンボル“－ｚ”との間の遷移、シンボル“＋ｚ”とシンボル“－ｘ”との間の遷移、シンボル“＋ｚ”とシンボル“－ｙ”との間の遷移である。これらの遷移は、図１５に示したように、６つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣのうちの遷移する信号の数Ｎ３が“２”になるものである。よって、遷移制御部７０は、このようなシンボルの遷移が生じる場合には、信号ＰＵＤ，ＰＤＤを遷移させる。これにより、８つの信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣ，ＰＵＤ，ＰＤＤのうちの遷移する信号の数Ｎ２を“４”にすることができ、この数Ｎ２を遷移タイミング間で一致させることができる。その結果、送信装置５０では、電源電圧ＶＤＤ１の揺れを抑えることができ、出力信号ＳＩＧＡ～ＳＩＧＣの波形品質を高めることができ、通信システム２における通信性能を高めることができる。
　このように、信号ＴｘＦ，ＴｘＰに基づいて、プリドライバ部２５Ｄの動作を制御するようにしても、上記第１の実施の形態の場合と同様の効果を得ることができる。
［変形例２］
　上記実施の形態に係る通信システム２に、上記第１の実施の形態の各変形例を適用してもよい。
＜３．適用例＞
　次に、上記実施の形態および変形例で説明した通信システムの適用例について説明する。
　図２７は、上記実施の形態等の通信システムが適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。
　図２８は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。
　ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。
　外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ４１０と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ４１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。
　ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース３１８とディスプレイ５０４との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　図２９は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ2Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。
　センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ2Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース４１９とアプリケーションプロセッサ３１０との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態等では、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて通信を行ったが、これに限定されるものではなく、これに代えて、例えば２つの信号を用いて通信を行ってもよいし、４つ以上の信号を用いて通信を行ってもよい。
　また、例えば、上記の各実施の形態等では、例えば出力端子の電圧を中レベル電圧ＶＭに設定する場合には、トランジスタＭＵ，ＭＤをともにオフ状態にしたが、これに限定されるものではなく、これに代えて、トランジスタＭＵ，ＭＤをともにオン状態にしてもよい。これにより、テブナン終端が実現され、出力端子の電圧を中レベル電圧ＶＭに設定することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）３つの第１のドライバ部と、
　前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
　前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
　を備えた送信装置。
（２）前記制御部は、
　データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
　前記データ信号の遷移に基づいて、前記第２の制御信号を生成する第２の制御部と
　を有する
　前記（１）に記載の送信装置。
（３）前記データ信号は、３つの信号を含み、
　前記データ信号に含まれる３つの信号のうちの遷移する信号の数は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
　前記（２）に記載の送信装置。
（４）送信シンボル間の遷移を示す遷移信号に基づいて、前記送信シンボルのシーケンスを示すデータ信号を生成するデータ信号生成部をさらに備え、
　前記制御部は、
　前記データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
　前記遷移信号に基づいて、前記第２の制御信号を生成する第２の制御部と
　を有する
　前記（１）に記載の送信装置。
（５）前記遷移信号は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
　前記（４）に記載の送信装置。
（６）前記第１の制御信号のそれぞれは、２つの信号を含み、
　前記第２の制御信号は、２つの信号を含む
　前記（１）から（５）のいずれかに記載の送信装置。
（７）前記３つの第１の制御信号に含まれる６つの信号のうちの遷移する信号の数は２または４である
　前記（６）に記載の送信装置。
（８）前記３つの第１の制御信号および前記第２の制御信号に含まれる８つの信号のうちの遷移する信号の数は４である
　前記（７）に記載の送信装置。
（９）第１の動作モードおよび第２の動作モードを有し、
　前記制御部は、前記第１の動作モードにおいて、前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
　前記（１）から（８）のいずれかに記載の送信装置。
（１０）第２のドライバ部をさらに備え、
　前記第２のプリドライバ部は、前記第２のドライバ部を駆動し、
　前記第２のドライバ部は、前記第２の動作モードにおいて信号を出力する
　前記（９）に記載の送信装置。
（１１）前記３つの第１のドライバ部のそれぞれは、
　出力端子と、
　ゲートと、第１の電源に導かれたドレインと、前記出力端子に導かれたソースとを有する第１のトランジスタと、
　ゲートと、前記出力端子に導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
　を有し、
　前記３つの第１のプリドライバ部のそれぞれは、
　その第１のプリドライバ部に対応する第１のドライバ部における第１のトランジスタのゲートを駆動する第１のプリドライバと、
　その第１のプリドライバ部に対応する第１のドライバ部における第２のトランジスタのゲートを駆動する第２のプリドライバと
　を有する
　前記（１）から（１０）のいずれかに記載の送信装置。
（１２）第３のドライバ部をさらに備え、
　前記第３のドライバ部は、
　ゲートと、第１の電源に導かれたドレインと、ソースとを有する第１のトランジスタと、
　ゲートと、前記第１のトランジスタのソースに導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
　を有し、
　前記第２のプリドライバ部は、前記第３のドライバ部を駆動する
　前記（１）から（９）のいずれかに記載の送信装置。
（１３）キャパシタ部をさらに備え、
　前記第２のプリドライバ部は、前記キャパシタ部を駆動する
　前記（１）から（９）のいずれかに記載の送信装置。
（１４）複数の第１のドライバ部と、
　前記複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する複数の第１のプリドライバ部と、
　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
　前記複数の第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
　を備えた送信装置。
（１５）送信装置と、
　受信装置と
　を備え、
　前記送信装置は、
　３つの第１のドライバ部と、
　前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
　前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
　を有する
　通信システム。
（１６）前記受信装置は、
　前記３つのドライバ部から送信される信号を受信する受信部と、
　前記受信部が受信した信号に基づいて、通信状態を示す検出信号を生成する検出部と
　を備え、
　前記制御部は、前記検出信号に基づいて、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
　前記（１５）に記載の通信システム。
　本出願は、日本国特許庁において２０１４年１０月１６日に出願された日本特許出願番号２０１４－２１１４６４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (16)

  1. 　３つの第１のドライバ部と、
    　前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
    　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
    　前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
    　を備えた送信装置。
  2. 　前記制御部は、
    　データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
    　前記データ信号の遷移に基づいて、前記第２の制御信号を生成する第２の制御部と
    　を有する
    　請求項１に記載の送信装置。
  3. 　前記データ信号は、３つの信号を含み、
    　前記データ信号に含まれる３つの信号のうちの遷移する信号の数は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
    　請求項２に記載の送信装置。
  4. 　送信シンボル間の遷移を示す遷移信号に基づいて、前記送信シンボルのシーケンスを示すデータ信号を生成するデータ信号生成部をさらに備え、
    　前記制御部は、
    　前記データ信号に基づいて、前記３つの第１の制御信号を生成する第１の制御部と、
    　前記遷移信号に基づいて、前記第２の制御信号を生成する第２の制御部と
    　を有する
    　請求項１に記載の送信装置。
  5. 　前記遷移信号は、前記３つの第１の制御信号に含まれる複数の信号のうちの遷移する信号の数と対応している
    　請求項４に記載の送信装置。
  6. 　前記第１の制御信号のそれぞれは、２つの信号を含み、
    　前記第２の制御信号は、２つの信号を含む
    　請求項１に記載の送信装置。
  7. 　前記３つの第１の制御信号に含まれる６つの信号のうちの遷移する信号の数は２または４である
    　請求項６に記載の送信装置。
  8. 　前記３つの第１の制御信号および前記第２の制御信号に含まれる８つの信号のうちの遷移する信号の数は４である
    　請求項７に記載の送信装置。
  9. 　第１の動作モードおよび第２の動作モードを有し、
    　前記制御部は、前記第１の動作モードにおいて、前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
    　請求項１に記載の送信装置。
  10. 　第２のドライバ部をさらに備え、
    　前記第２のプリドライバ部は、前記第２のドライバ部を駆動し、
    　前記第２のドライバ部は、前記第２の動作モードにおいて信号を出力する
    　請求項９に記載の送信装置。
  11. 　前記３つの第１のドライバ部のそれぞれは、
    　出力端子と、
    　ゲートと、第１の電源に導かれたドレインと、前記出力端子に導かれたソースとを有する第１のトランジスタと、
    　ゲートと、前記出力端子に導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
    　を有し、
    　前記３つの第１のプリドライバ部のそれぞれは、
    　その第１のプリドライバ部に対応する第１のドライバ部における第１のトランジスタのゲートを駆動する第１のプリドライバと、
    　その第１のプリドライバ部に対応する第１のドライバ部における第２のトランジスタのゲートを駆動する第２のプリドライバと
    　を有する
    　請求項１に記載の送信装置。
  12. 　第３のドライバ部をさらに備え、
    　前記第３のドライバ部は、
    　ゲートと、第１の電源に導かれたドレインと、ソースとを有する第１のトランジスタと、
    　ゲートと、前記第１のトランジスタのソースに導かれたドレインと、第２の電源に導かれたソースとを有する第２のトランジスタと
    　を有し、
    　前記第２のプリドライバ部は、前記第３のドライバ部を駆動する
    　請求項１に記載の送信装置。
  13. 　キャパシタ部をさらに備え、
    　前記第２のプリドライバ部は、前記キャパシタ部を駆動する
    　請求項１に記載の送信装置。
  14. 　複数の第１のドライバ部と、
    　前記複数の第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる複数の第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する複数の第１のプリドライバ部と、
    　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
    　前記複数の第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
    　を備えた送信装置。
  15. 　送信装置と、
    　受信装置と
    　を備え、
    　前記送信装置は、
    　３つの第１のドライバ部と、
    　前記３つの第１のドライバ部にそれぞれ対応して設けられ、それぞれが所定数の信号を含み、互いに異なる３つの第１の制御信号に基づいて、対応する第１のドライバ部をそれぞれ駆動する３つの第１のプリドライバ部と、
    　所定数の信号を含む第２の制御信号に基づいて動作する第２のプリドライバ部と、
    　前記３つの第１の制御信号および前記第２の制御信号に含まれる複数の信号のうちの遷移する信号の数が、遷移タイミング間で同じになるように、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する制御部と
    　を有する
    　通信システム。
  16. 　前記受信装置は、
    　前記３つのドライバ部から送信される信号を受信する受信部と、
    　前記受信部が受信した信号に基づいて、通信状態を示す検出信号を生成する検出部と
    　を備え、
    　前記制御部は、前記検出信号に基づいて、前記第２の制御信号に含まれる前記所定数の信号の遷移を制御する
    　請求項１５に記載の通信システム。
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