JP2015119230A - パルス信号生成装置 - Google Patents

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Kensuke Nakajima
健介 中島
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【課題】生成するパルス信号のパルス幅のばらつきを抑えることが可能なパルス信号生成装置を提供する。【解決手段】データ信号の立ち上り波形からパルス信号を生成する第1パルス生成回路と、データ信号の立ち下り波形からパルス信号を生成する第2パルス生成回路と、を備え、第1パルス生成回路および第2パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であるパルス信号生成装置が提供される。【選択図】図1

Description

本発明は、パルス信号生成装置に関する。
パルス信号(pulse signal)を生成する技術が開発されている。パルス信号を生成する技術としては、例えば、下記の非特許文献1に記載の技術が挙げられる。
Minoru Fujishima,"New Architecture for CMOS Millimeter-Wave Transceiver,"IEEE International Workshop on Radio-Frequency Integration Technology, pp.108-111, Dec.9-11, 2007, Singapore.
例えば非特許文献1に記載の技術に係る従来のパルス信号発生装置では、パルス信号の信号幅(以下、「パルス幅」と示す。)を、インバータ(inverter)の遅延量により決定しており、当該インバータの遅延量は、固定である。しかしながら、例えば非特許文献1に記載の技術が用いられる場合には、例えば、半導体プロセス(process)ばらつきや、温度ばらつき、電源電圧ばらつきなどによって、インバータの遅延量がばらつく恐れがあり、インバータの遅延量がばらついた場合には、生成されるパルス信号のパルス幅もばらついてしまう。
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、生成するパルス信号のパルス幅のばらつきを抑えることが可能な、新規かつ改良されたパルス信号生成装置を提供することにある。
上記目的を達成するために、本発明のある観点によれば、データ信号の立ち上り波形からパルス信号を生成する第1パルス生成回路と、上記データ信号の立ち下り波形からパルス信号を生成する第2パルス生成回路と、を備え、上記第1パルス生成回路および上記第2パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であるパルス信号生成装置が提供される。
かかる構成によって、生成するパルス信号のパルス幅のばらつきを抑えることができる。
また、上記第1パルス生成回路および上記第2パルス生成回路それぞれは、遅延量を変えることが可能な遅延回路を含み、生成される上記パルス信号のパルス幅は、上記遅延回路における遅延量が調整されることによって、調整されてもよい。
また、上記遅延回路は、抵抗値を変えることが可能な可変抵抗回路であり、上記可変抵抗回路の抵抗値が調整されることによって、上記遅延量が調整されてもよい。
また、上記可変抵抗回路は、CMOS(Complementary Metal Oxide Semiconductor)スイッチで構成されてもよい。
また、上記第1パルス生成回路において生成されたパルス信号と、上記第2パルス生成回路において生成されたパルス信号とを増幅する増幅回路をさらに備えていてもよい。
本発明によれば、生成するパルス信号のパルス幅のばらつきを抑えることができる。
本発明の実施形態に係るパルス信号生成装置の構成の一例を示す説明図である。 本発明の実施形態に係る遅延回路の構成の一例を示す説明図である。 本発明の実施形態に係るパルス信号生成装置の処理の一例を説明するための説明図である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
(本発明の実施形態に係るパルス信号生成装置)
[1]本発明の実施形態に係るパルス信号生成装置の概要
上述したように、例えば非特許文献1に記載の技術が用いられる場合には、例えば、半導体プロセスばらつきや、温度ばらつき、電源電圧ばらつきなどによって、生成されるパルス信号のパルス幅がばらつく恐れがある。
ここで、例えば、W−bandのミリ波(millimeter wave)帯に対応するパルス信号を生成する場合には、パルス幅が10[ps]程度のパルス信号を生成する必要がある。W−bandのミリ波帯に対応するパルス信号を生成するときにおいて、生成されるパルス信号のパルス幅がばらつく場合には、アンテナ(antenna)から送信される当該パルス信号に基づくW−bandのミリ波帯の信号の周波数も、ばらついてしまう。
そこで、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅を調整可能とすることによって、生成されるパルス信号のパルス幅のばらつきを抑える。
なお、上記では、生成されるパルス信号のパルス幅がばらつくことに起因して周波数がばらつく信号が、W−bandのミリ波帯の信号である例を示したが、生成されるパルス信号のパルス幅がばらつくことに起因して周波数がばらつく信号は、ミリ波帯の信号に限られない。例えば、マイクロ波(microwave)帯など、他の周波数帯に対応するパルス信号を生成する場合においても、同様に、生成されるパルス信号のパルス幅がばらつくことに起因する、周波数のばらつきが生じうる。
[2]本発明の実施形態に係るパルス信号生成装置の構成
以下、生成するパルス信号のパルス幅を調整可能とすることが可能な、本発明の実施形態に係るパルス信号生成装置の構成の一例について説明する。
以下では、本発明の実施形態に係るパルス信号生成装置が、入力されるデータ信号(data signal)から、ミリ波帯に対応するパルス信号を生成する場合を例に挙げる。本発明の実施形態に係るデータ信号としては、例えば、データ転送速度がGbps単位のデジタルデータ信号(digital data signal)が挙げられる。
なお、本発明の実施形態に係るパルス信号生成装置が生成するパルス信号は、ミリ波帯に対応するパルス信号に限られない。例えば、本発明の実施形態に係るパルス信号生成装置は、マイクロ波帯など、他の周波数帯に対応するパルス信号を生成することも可能である。また、本発明の実施形態に係るデータ信号が、Gbps単位のデジタルデータ信号に限られないことは、言うまでもない。
図1は、本発明の実施形態に係るパルス信号生成装置100の構成の一例を示す説明図である。パルス信号生成装置100は、例えば、第1パルス生成回路102と、第2パルス生成回路104と、増幅回路106とを備える。
また、図1では、パルス信号生成装置100が、例えば、インダクタL1(inductor)と、キャパシタC1(capacitor)とをさらに備える例を示している。ここで、インダクタL1は、第1パルス生成回路102および第2パルス生成回路104それぞれの出力側と、電源Vddとの間に接続され、負荷の役目を果たす。また、キャパシタC1は、第1パルス生成回路102および第2パルス生成回路104それぞれの出力側と、増幅回路106との間に接続され、第1パルス生成回路102および第2パルス生成回路104それぞれから出力されるパルス信号の直流成分をカットし、当該パルス信号の交流成分を増幅回路106に伝達する役目を果たす。
また、パルス信号生成装置100は、例えば、CPU(Central Processing Unit)や各種処理回路などで構成され、パルス信号生成装置100全体を制御する制御部(図示せず)などを備えていてもよい。
[2−1]第1パルス生成回路102
第1パルス生成回路102は、入力されるデータ信号の立ち上り波形からパルス信号を生成する。第1パルス生成回路102は、生成するパルス信号のパルス幅を、第2パルス生成回路104とは独立に調整する。
第1パルス生成回路102は、例えば、遅延量を変えることが可能な遅延回路を含み、第1パルス生成回路102では、遅延回路における遅延量が調整されることによって、生成するパルス信号のパルス幅が調整される。本発明の実施形態に係る、遅延量を変えることが可能な遅延回路の構成の一例については、後述する。
例えば、第1パルス生成回路102は、遅延回路110と、インバータ112と、バッファ114(buffer)と、スイッチングトランジスタM1(switching transistor)と、スイッチングトランジスタM2とを備える。
遅延回路110は、遅延量を変えることが可能であり、入力されたデータ信号を、設定されている遅延量分遅延させる。
遅延回路110としては、例えば、抵抗値を変えることが可能な可変抵抗回路が挙げられる。遅延回路110が可変抵抗回路である場合には、抵抗値が変わることによって、入力されたデータ信号の遅延量が変わる。
図2は、本発明の実施形態に係る遅延回路110の構成の一例を示す説明図である。図2では、遅延回路110が、CMOSスイッチで構成される可変抵抗回路である例を示している。図2では、CMOSスイッチの一例として、nチャネル型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)と、pチャネル型MOSFETとが並列に接続された構成を有するCMOSスイッチを示している。
遅延回路110が可変抵抗回路である場合、遅延回路110は、例えば、基準固定抵抗部130と、可変抵抗部132とを有する。
基準固定抵抗部130は、CMOSスイッチを含み、例えば、電源Vddから伝達される信号(電源電圧)に応じた固定の抵抗値(オン抵抗の抵抗値)を有する。
可変抵抗部132は、CMOSスイッチを含み、例えば、伝達される調整信号に応じた可変の抵抗値を有する。図2では、可変抵抗部132が、4ビット可変抵抗である例を示している。図2に示す可変抵抗部132には、4ビットの調整信号が伝達され、各ビットに対応するCMOSスイッチが、選択的にオン(on)状態またはオフ(off)状態となることによって、可変抵抗部132の抵抗値が変わる。
なお、本発明の実施形態に係る可変抵抗部は、図2に示す4ビット可変抵抗に限られない。例えば、本発明の実施形態に係る可変抵抗部は、2ビット可変抵抗や、3ビット可変抵抗、5ビット以上の可変抵抗であってもよい。
ここで、例えば、パルス信号生成装置100が制御部(図示せず)を備える場合には、本発明の実施形態に係る調整信号は、制御部(図示せず)において生成され、制御部(図示せず)から伝達される。制御部(図示せず)は、例えば、アンテナなどから送信する信号の周波数や、半導体プロセス、温度、電源電圧などのばらつきに応じて、調整信号を生成する。
また、本発明の実施形態に係る調整信号は、例えば、上記制御部(図示せず)と同様の機能を有する外部装置(外部デバイス(device)や外部回路)において生成され、当該外部装置から通信を介して伝達されてもよい。
遅延回路110は、例えば図2に示す可変抵抗回路で構成され、遅延回路110では、可変抵抗回路の抵抗値が調整されることによって、遅延量が調整される。
なお、本発明の実施形態に係る遅延回路110の構成は、図2に示す可変抵抗回路に限られない。
例えば、本発明の実施形態に係る遅延回路110が可変抵抗回路で構成される場合、本発明の実施形態に係る遅延回路110は、図2に示す基準固定抵抗部130を備えていなくてもよい。
また、本発明の実施形態に係る遅延回路110が可変抵抗回路で構成される場合、本発明の実施形態に係る遅延回路110を構成する可変抵抗回路は、例えば、調整信号に基づいて抵抗を変えることが可能な、任意の回路構成であってもよい。
また、本発明の実施形態に係る遅延回路110は、可変抵抗回路で構成されることに限られず、例えば、遅延量が異なる複数のバッファを切り替える構成など、遅延量を変えることが可能な任意の構成であってもよい。
再度図1を参照して、第1パルス生成回路102の構成の一例について説明する。インバータ112は、遅延回路110の出力側と接続され、遅延回路110から出力されるデータ信号の信号レベル(ハイレベル(high level)、または、ローレベル(low level))を反転させる。
バッファ114には、入力されたデータ信号と、インバータ112から出力される、反転されたデータ信号とが入力され、それぞれのデータ信号をバッファリング(buffering)する。図1では、バッファ114が、入力されたデータ信号が入力される信号線と、反転されたデータ信号が入力される信号線とに、それぞれ2つのインバータを備える例を示している。なお、バッファ114の構成は、図1に示す例に限られず、入力されたデータ信号と反転されたデータ信号とをそれぞれバッファすることが可能な任意の構成であってもよい。
スイッチングトランジスタM1とスイッチングトランジスタM2とは、例えば、nチャネル型MOSFETで構成される。スイッチングトランジスタM1のゲートには、バッファ114から伝達される反転されたデータ信号が印加され、スイッチングトランジスタM1は、当該反転されたデータ信号の信号レベルに応じて、選択的にオン状態となる。また、スイッチングトランジスタM2のゲートには、バッファ114から伝達される入力されたデータ信号が印加され、スイッチングトランジスタM2は、当該データ信号の信号レベルに応じて、選択的にオン状態となる。
パルス信号生成装置100では、第1パルス生成回路102が例えば図1に示す構成を有することによって、第1パルス生成回路102のスイッチングトランジスタM1とスイッチングトランジスタM2とが共にオン状態となったときに、入力されたデータ信号の立ち上り波形に基づくパルス信号が生成される。
ここで、第1パルス生成回路102は遅延回路110を有するので、遅延回路110の遅延量に応じて、スイッチングトランジスタM1とスイッチングトランジスタM2とが共にオン状態となる時間が調整される。
図3は、本発明の実施形態に係るパルス信号生成装置100の処理の一例を説明するための説明図である。図3は、入力されるデータ信号(図3に示す“データ信号入力”)と、図1に示すA〜Eの各点における信号の波形と、出力されるデータ信号(図3に示す“ミリ波パルス出力”)との一例を示している。
第1パルス生成回路102における処理に関する、図3のP1におけるA、B、Eを参照すると、スイッチングトランジスタM1とスイッチングトランジスタM2とが共にオン状態となる時間によって、パルス信号のパルス幅が変わることが分かる。つまり、スイッチングトランジスタM1とスイッチングトランジスタM2とが共にオン状態となる時間は、生成されるデータ信号の立ち上り波形に基づくパルス信号のパルス幅に対応する。よって、第1パルス生成回路102では、遅延回路110の遅延量に応じて、スイッチングトランジスタM1とスイッチングトランジスタM2とが共にオン状態となる時間が調整されることによって、生成されるパルス信号のパルス幅が調整される。
よって、第1パルス生成回路102は、例えば図1に示す構成を有することによって、生成する立ち上り波形に基づくパルス信号のパルス幅を、第2パルス生成回路104とは独立に調整することができる。
なお、本発明の実施形態に係る第1パルス生成回路の構成は、図1に示す構成に限られない。
例えば、本発明の実施形態に係る第1パルス生成回路は、インバータ112を遅延回路110と並列に備え、スイッチングトランジスタM1とスイッチングトランジスタM2とがpチャネル型MOSFETで構成されていてもよい。また、本発明の実施形態に係る第1パルス生成回路は、例えば、インバータ112を備えず、スイッチングトランジスタM1とスイッチングトランジスタM2とが、異なる導電型のMOSFETで構成されていてもよい。本発明の実施形態に係る第1パルス生成回路は、遅延回路の遅延量に応じてデータ信号の立ち上り波形に基づくパルス信号のパルス幅を調整することが可能な、任意の構成をとることが可能である。
[2−2]第2パルス生成回路104
第2パルス生成回路104は、入力されるデータ信号の立ち下り波形からパルス信号を生成する。第2パルス生成回路104は、生成するパルス信号のパルス幅を、第1パルス生成回路102とは独立に調整する。
第2パルス生成回路104は、例えば、遅延量を変えることが可能な遅延回路を含み、第2パルス生成回路104では、第1パルス生成回路102と同様に、遅延回路における遅延量が調整されることによって、生成するパルス信号のパルス幅が調整される。
例えば、第2パルス生成回路104は、遅延回路116と、インバータ118と、バッファ120と、スイッチングトランジスタM3と、スイッチングトランジスタM4とを備える。
遅延回路116は、遅延量を変えることが可能であり、入力されたデータ信号を、設定されている遅延量分遅延させる。
遅延回路116としては、例えば、上述した第1パルス生成回路102を構成する遅延回路110の構成(変形例も含む。)と同様の構成が挙げられる。ここで、遅延回路116と、第1パルス生成回路102を構成する遅延回路110とは、同一の構成であってもよいし、異なる構成であってもよい。
インバータ118は、遅延回路116と並列に設けられ、入力されたデータ信号の信号レベルを反転させる。
バッファ120には、遅延回路116から出力されるデータ信号と、インバータ112から出力される、反転されたデータ信号とが入力され、それぞれのデータ信号をバッファする。図1では、バッファ120が、遅延回路116から出力されるデータ信号が入力される信号線と、反転されたデータ信号が入力される信号線とに、それぞれ2つのインバータを備える例を示している。なお、バッファ120の構成は、図1に示す例に限られず、遅延回路116から出力されるデータ信号と反転されたデータ信号とをそれぞれバッファすることが可能な任意の構成であってもよい。
スイッチングトランジスタM3とスイッチングトランジスタM4とは、例えば、nチャネル型MOSFETで構成される。スイッチングトランジスタM3のゲートには、バッファ120から伝達される、遅延回路116から出力されるデータ信号が印加され、スイッチングトランジスタM3は、当該データ信号の信号レベルに応じて、選択的にオン状態となる。また、スイッチングトランジスタM4のゲートには、バッファ120から伝達される反転されたデータ信号が印加され、スイッチングトランジスタM4は、当該反転されたデータ信号の信号レベルに応じて、選択的にオン状態となる。
パルス信号生成装置100では、第2パルス生成回路104が例えば図1に示す構成を有することによって、第2パルス生成回路104のスイッチングトランジスタM3とスイッチングトランジスタM4とが共にオン状態となったときに、入力されたデータ信号の立ち下り波形に基づくパルス信号が生成される。
ここで、第2パルス生成回路104は遅延回路116を有するので、遅延回路116の遅延量に応じて、スイッチングトランジスタM3とスイッチングトランジスタM4とが共にオン状態となる時間が調整される。
第2パルス生成回路104における処理に関する、図3のP2におけるC、D、Eを参照すると、スイッチングトランジスタM3とスイッチングトランジスタM4とが共にオン状態となる時間によって、パルス信号のパルス幅が変わることが分かる。つまり、スイッチングトランジスタM3とスイッチングトランジスタM4とが共にオン状態となる時間は、生成されるデータ信号の立ち下り波形に基づくパルス信号のパルス幅に対応する。よって、第2パルス生成回路104では、遅延回路116の遅延量に応じて、スイッチングトランジスタM3とスイッチングトランジスタM4とが共にオン状態となる時間が調整されることによって、生成されるパルス信号のパルス幅が調整される。
よって、第2パルス生成回路104は、例えば図1に示す構成を有することによって、生成する立ち下り波形に基づくパルス信号のパルス幅を、第1パルス生成回路102とは独立に調整することができる。
なお、本発明の実施形態に係る第2パルス生成回路の構成は、図1に示す構成に限られない。
例えば、本発明の実施形態に係る第2パルス生成回路は、インバータ118を遅延回路116の後段に備え、スイッチングトランジスタM3とスイッチングトランジスタM4とがpチャネル型MOSFETで構成されていてもよい。また、本発明の実施形態に係る第2パルス生成回路は、例えば、インバータ118を備えず、スイッチングトランジスタM3とスイッチングトランジスタM4とが、異なる導電型のMOSFETで構成されていてもよい。本発明の実施形態に係る第2パルス生成回路は、遅延回路の遅延量に応じてデータ信号の立ち下り波形に基づくパルス信号のパルス幅を調整することが可能な、任意の構成をとることが可能である。
[2−3]増幅回路106
増幅回路106は、入力されるパルス信号、すなわち、第1パルス生成回路102において生成されたパルス信号と、第2パルス生成回路104において生成されたパルス信号とを、増幅する。
図1では、増幅回路106が、ソース接地増幅回路で構成される例を示している。なお、本発明の実施形態に係る増幅回路は、ソース接地増幅回路で構成されることに限られない。例えば、本発明の実施形態に係る増幅回路は、エミッタ接地増幅回路など、入力されたパルス信号を増幅することが可能な任意の構成をとることも可能である。
パルス信号生成装置100は、例えば図1に示す構成によって、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成する。また、パルス信号生成装置100は、例えば図1に示す構成によって、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。
したがって、パルス信号生成装置100は、例えば図1に示す構成によって、生成するパルス信号のパルス幅のばらつきを抑えることができる。また、パルス信号生成装置100が用いられることによって、例えば、半導体プロセスばらつきや、温度ばらつき、電源電圧ばらつきなどによる、パルス信号のパルス幅のばらつきを補正することが可能となる。
また、パルス信号生成装置100は、生成するパルス信号のパルス幅のばらつきを抑えることが可能であるので、例えば、アンテナから送信される当該パルス信号に基づく信号の周波数のばらつきも抑えることができる。
なお、本発明の実施形態に係るパルス信号生成装置の構成は、図1に示す構成に限られない。
例えば、本発明の実施形態に係るパルス信号生成装置は、増幅回路106を備えない構成をとってもよい。増幅回路106を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成することが可能である。また、増幅回路106を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。
よって、増幅回路106を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、図1に示すパルス信号生成装置100と同様の効果を奏することができる。
また、図1では、パルス信号生成装置100がキャパシタC1を備える例を示しているが、本発明の実施形態に係るパルス信号生成装置は、キャパシタC1を備えていなくてもよい。例えば、キャパシタC1を備えない場合であっても、本発明の実施形態に係るパルス信号生成装置は、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成することが可能である。また、例えば、キャパシタC1を備えない場合であっても、本発明の実施形態に係るパルス信号生成装置は、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。よって、キャパシタC1を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅のばらつきを抑えることができる。
また、図1では、パルス信号生成装置100がインダクタL1を備える例を示しているが、本発明の実施形態に係るパルス信号生成装置の構成は、インダクタL1を備える例に限られない。例えば、本発明の実施形態に係るパルス信号生成装置は、図1に示すインダクタL1の替わりに抵抗を備えていてもよい。また、本発明の実施形態に係るパルス信号生成装置では、例えば、配線抵抗が、図1に示すインダクタL1の役目を果たしてもよい。本発明の実施形態に係るパルス信号生成装置が、上記の構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅のばらつきを抑えることができる。
以上、本発明の実施形態として、パルス信号生成装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話やスマートフォン(smart phone)などの通信装置や、タブレット型(tablet-type)の装置、テレビ受像機(television receiver)、表示装置、映像/音楽再生装置(または映像/音楽記録再生装置)、ゲーム機、PC(Personal Computer)などのコンピュータなど、様々な機器に適用することができる。また、本発明の実施形態は、例えば、上記のような機器に組み込むことが可能な、処理IC(Integrated Circuit)に適用することもできる。
また、上記では、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
100 パルス信号生成装置
102 第1パルス生成回路
104 第2パルス生成回路
106 増幅回路
110、116 遅延回路
112、118 インバータ
114、120 バッファ
130 基準固定抵抗部
132 可変抵抗部

Claims (5)

  1. データ信号の立ち上り波形からパルス信号を生成する第1パルス生成回路と、
    前記データ信号の立ち下り波形からパルス信号を生成する第2パルス生成回路と、
    を備え、
    前記第1パルス生成回路および前記第2パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であることを特徴とする、パルス信号生成装置。
  2. 前記第1パルス生成回路および前記第2パルス生成回路それぞれは、遅延量を変えることが可能な遅延回路を含み、
    生成される前記パルス信号のパルス幅は、前記遅延回路における遅延量が調整されることによって、調整されることを特徴とする、請求項1に記載のパルス信号生成装置。
  3. 前記遅延回路は、抵抗値を変えることが可能な可変抵抗回路であり、
    前記可変抵抗回路の抵抗値が調整されることによって、前記遅延量が調整されることを特徴とする、請求項2に記載のパルス信号生成装置。
  4. 前記可変抵抗回路は、CMOS(Complementary Metal Oxide Semiconductor)スイッチで構成されることを特徴とする、請求項3に記載のパルス信号生成装置。
  5. 前記第1パルス生成回路において生成されたパルス信号と、前記第2パルス生成回路において生成されたパルス信号とを増幅する増幅回路をさらに備えることを特徴とする、請求項1〜4のいずれか1項に記載のパルス信号生成装置。
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