WO2017130878A1 - スイッチング増幅器 - Google Patents

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WO2017130878A1
WO2017130878A1 PCT/JP2017/002053 JP2017002053W WO2017130878A1 WO 2017130878 A1 WO2017130878 A1 WO 2017130878A1 JP 2017002053 W JP2017002053 W JP 2017002053W WO 2017130878 A1 WO2017130878 A1 WO 2017130878A1
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vdd
voltage
cmos inverter
pmos transistor
nmos transistor
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PCT/JP2017/002053
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Inventor
知行 山瀬
真一 堀
真明 谷尾
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日本電気株式会社
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Definitions

  • the present invention relates to a switching amplifier, and more particularly to a switching amplifier corresponding to a high voltage.
  • the transmission unit of a wireless communication device such as a mobile phone or a wireless LAN (Local Area Network) is required to operate with low power consumption regardless of the output power.
  • the power amplifier in the final stage of the transmission unit occupies 50% or more of the power consumption of the entire wireless communication device, it is required to operate with lower power consumption.
  • the switching amplifier can use a pulse waveform signal as an input signal and amplify power while maintaining the waveform of the input signal.
  • the inverter circuit is composed of two transistor elements, an NMOS (N-channel type Metal Metal Oxide Semiconductor) transistor and a PMOS (P-channel type Metal Metal Oxide Semiconductor) transistor, which can be easily configured as a switch circuit.
  • NMOS N-channel type Metal Metal Oxide Semiconductor
  • PMOS P-channel type Metal Metal Oxide Semiconductor
  • FIG. 5 shows a switching circuit 500 using a general CMOS (Complementary Metal Oxide Semiconductor) inverter circuit.
  • the CMOS inverter circuit that constitutes the switching circuit 500 includes a PMOS transistor MP51 and an NMOS transistor MN51.
  • the drain terminal of the PMOS transistor MP51 is connected to the drain terminal of the NMOS transistor MN51.
  • the output terminal of the switching circuit 500 is taken from these drain terminals.
  • the gate terminal of the PMOS transistor MP51 is connected to the gate terminal of the NMOS transistor MN51.
  • the input terminal of the switching circuit 500 is taken from these gate terminals.
  • the source terminal of the PMOS transistor MP51 is connected to the power supply voltage VDD.
  • the source terminal of the NMOS transistor MN51 is grounded.
  • a switching circuit 500 using a general CMOS inverter circuit outputs a voltage of a power supply level (VDD) or a ground level (0 V) according to a voltage supplied to an input terminal.
  • VDD power supply level
  • 0 V ground level
  • Non-Patent Document 1 describes an example of a switching amplifier that uses the above-described CMOS inverter circuit and outputs a high voltage.
  • FIG. 6 is a circuit diagram of the switching amplifier 600 described in Non-Patent Document 1.
  • the switching amplifier 600 changes the voltage supplied to the source terminal of each transistor in the final stage and the voltage supplied to the input terminal of the final stage CMOS inverter. Accordingly, the switching amplifier 600 outputs a voltage amplitude three times that of VDD while operating each transistor within a breakdown voltage range (which means a breakdown voltage or a breakdown voltage, hereinafter referred to as VDD). .
  • Patent Documents 1 and 2 propose a semiconductor circuit for generating a high output voltage that can output a voltage as high as twice or three times the breakdown voltage while using a transistor having a low breakdown voltage.
  • Patent Document 3 proposes an output circuit that can output an output signal having an amplitude exceeding the breakdown voltage of each transistor without increasing the breakdown voltage of the transistor.
  • JP-A-10-215166 JP 11-234116 A Japanese Patent Laid-Open No. 11-346150
  • a problem in the related art is that the switching amplifier 600 cannot output a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • the potential difference between the terminals of each transistor needs to be equal to or lower than VDD, which is the breakdown voltage of each transistor.
  • VDD the breakdown voltage of each transistor.
  • each transistor is changed to one having a high breakdown voltage, and when a high voltage is input to each transistor or the CMOS inverter, the power consumption of the switching amplifier 600 increases. For the above reasons, the switching amplifier 600 cannot output a voltage exceeding three times VDD while suppressing power consumption.
  • An object of the present invention is that the switching amplifier outputs a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • a switching amplifier includes a first CMOS inverter circuit including a first PMOS transistor, and a second PMOS transistor connected in series with the first PMOS transistor, and the second PMOS transistor. The input voltage at the gate terminal of the PMOS transistor changes.
  • the effect of the present invention is that the switching amplifier can output a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • FIG. 1 is a circuit diagram showing a configuration of a switching amplifier 100 according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of a switching amplifier 200 according to the second embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a configuration of a switching amplifier 300 according to the third embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a switching amplifier 400 according to the fourth embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of a switching circuit 500 using a general COMMS inverter circuit.
  • FIG. 6 is a circuit diagram showing a configuration of the switching amplifier 600 described in Non-Patent Document 1.
  • FIG. 1 is a circuit diagram showing a configuration of a switching amplifier 100 according to the first embodiment of the present invention.
  • the switching amplifier 100 includes a CMOS inverter 101 including a PMOS transistor MP11 and an NMOS transistor MN11, a PMOS transistor MP12, and an NMOS transistor MN12.
  • the output of the switching amplifier 100 is the output of the CMOS inverter 101. Since the CMOS inverter 101 has the same configuration as the CMOS inverter circuit that constitutes the switching circuit 500 shown in FIG. 5, detailed description thereof is omitted.
  • the switching amplifier 100 in the first embodiment changes the input voltages to the gate terminals of the PMOS transistor MP12 and the NMOS transistor MN12, respectively. Thereby, the switching amplifier 100 operates each transistor (MP11, MP12, MN11, and MN12) within a range of a withstand voltage (which means a breakdown voltage or a breakdown voltage, hereinafter referred to as VDD), A voltage can be output. That is, the switching amplifier 100 can output a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • a withstand voltage which means a breakdown voltage or a breakdown voltage, hereinafter referred to as VDD
  • the CMOS inverter 101 includes a PMOS transistor MP11 and an NMOS transistor MN11. An input terminal of the CMOS inverter 101 is connected to a signal input 1 that supplies a variable voltage. The output terminal of the CMOS inverter 101 is connected to the signal output 1 that is the output of the switching amplifier 100. The CMOS inverter 101 changes the output voltage based on the values of the signal input 1 and the signals input to the source terminals of the PMOS transistor MP11 and the NMOS transistor MN11.
  • the PMOS transistor MP12 is connected in series with the PMOS transistor MP11. That is, the drain terminal of the PMOS transistor MP12 is connected to the source terminal of the PMOS transistor MP11.
  • the gate terminal of the PMOS transistor MP12 is connected to a signal input 2 that supplies a variable voltage.
  • the source terminal of the PMOS transistor MP12 is connected to a signal input 3 that supplies a variable voltage.
  • the NMOS transistor MN12 is connected in series to the NMOS transistor MN11. That is, the drain terminal of the NMOS transistor MN12 is connected to the source terminal of the NMOS transistor MN11.
  • the gate terminal of the NMOS transistor MN12 is connected to a signal input 4 that supplies a variable voltage.
  • the source terminal of the NMOS transistor MN12 is connected to a signal input 5 that supplies a variable voltage.
  • the voltage supplied by the signal input 1 is VDD ⁇ 1 to VDD ⁇ 3
  • the voltage supplied by the signal input 2 is VDD ⁇ 2 to VDD ⁇ 3
  • the voltage supplied by the signal input 3 is VDD ⁇ 2 to VDD ⁇ 4
  • the voltage supplied by the signal input 4 is VDD ⁇ 1 to VDD ⁇ 2
  • the voltage supplied by the signal input 5 is 0V to VDD ⁇ 2.
  • the CMOS inverter 101 outputs a voltage of 0V to VDD ⁇ 4. That is, the switching amplifier 100 can output a voltage amplitude of VDD ⁇ 4, which exceeds 3 times VDD.
  • the output of the switching amplifier 100 is at a high level, that is, the signal output 1 or the output of the CMOS inverter 101 is a voltage (VDD ⁇ 4) that is four times the VDD that is at the high level in the CMOS inverter 101 (condition 1). explain.
  • the input to the signal input 3 or the source terminal of the PMOS transistor MP12 is a voltage four times VDD (VDD ⁇ 4), and the input to the signal input 2 or the gate terminal of the PMOS transistor MP12 is a voltage three times VDD. (VDD ⁇ 3).
  • VDD ⁇ 4 which is at a high level in the PMOS transistor MP12, is input to the source terminal of the PMOS transistor MP11.
  • the input to the signal input 5 or the source terminal of the NMOS transistor MN12 is a voltage twice VDD (VDD ⁇ 2), and the input to the signal input 4 or the gate terminal of the NMOS transistor MN12 is a voltage twice the VDD. (VDD ⁇ 2).
  • VDD ⁇ 2 the input to the signal input 4 or the gate terminal of the NMOS transistor MN12
  • VDD ⁇ 2 the input to the signal input 4 or the gate terminal of the NMOS transistor MN12
  • VDD ⁇ 2 the voltage twice the VDD.
  • the NMOS transistor MN12 and the NMOS transistor MN11 are turned off. Therefore, the voltage difference between the output voltage VDD ⁇ 4 of the switching amplifier 100 and the input voltage VDD ⁇ 2 to the source terminal of the NMOS transistor MN12 is divided between the NMOS transistor MN12 and the NMOS transistor MN11. Potential is applied. That is, a voltage (VDD ⁇ 3) three times VDD is supplied between the NMOS transistor MN
  • the signal input 1 or the input to the CMOS inverter 101 is a voltage (VDD ⁇ 3) that is three times VDD which is a low level in the CMOS inverter 101, and the input to the source terminal of the NMOS transistor MN11 is three times VDD. Voltage (VDD ⁇ 3).
  • VDD ⁇ 3 the voltage
  • the PMOS transistor MP11 is in a conducting state and the NMOS transistor MN11 is in a non-conducting state. Therefore, the CMOS inverter 101 outputs VDD ⁇ 4, which is a high level in the CMOS inverter 101, as the signal output 1.
  • VDD ⁇ 1 a voltage that is equal to or more than one time VDD (VDD ⁇ 1) as a differential voltage is not applied between the terminals of the transistors used in the switching amplifier 100. That is, each transistor used in the switching amplifier 100 can operate within a withstand voltage even when a high voltage is supplied. Therefore, the switching amplifier 100 can output a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • the input to the signal input 3 or the source terminal of the PMOS transistor MP12 is a voltage twice VDD (VDD ⁇ 2), and the input to the signal input 2 or the gate terminal of the PMOS transistor MP12 is a voltage twice the VDD. (VDD ⁇ 2).
  • VDD ⁇ 2 the input voltage twice the VDD.
  • the PMOS transistor MP12 and the PMOS transistor MP11 are turned off. Therefore, a voltage difference between the ground voltage (0 V) that is the output voltage of the switching amplifier 100 and VDD ⁇ 2 that is the input voltage to the source terminal of the PMOS transistor MP12 is divided between the PMOS transistor MP12 and the PMOS transistor MP11. Applied potential. That is, a voltage (VDD ⁇ 1) that is one times VDD is supplied between the PMOS transistor MP12 and the PMOS transistor MP11.
  • the input to the signal input 5 or the source terminal of the NMOS transistor MN12 is a ground voltage (0 V), and the input to the signal input 4 or the gate terminal of the NMOS transistor MN12 is a voltage (VDD ⁇ 1) that is one time VDD. is there. At this time, since the NMOS transistor MN12 becomes conductive, 0 V which is a low level in the PMOS transistor MP12 is input to the source terminal of the PMOS transistor MP11.
  • the signal input 1 or the input to the CMOS inverter 101 is a voltage (VDD ⁇ 1) that is one time VDD higher than the high level in the CMOS inverter 101, and the input to the source terminal of the NMOS transistor MN11 is 0V.
  • VDD ⁇ 1 a voltage that is one time VDD higher than the high level in the CMOS inverter 101
  • the input to the source terminal of the NMOS transistor MN11 is 0V.
  • the CMOS inverter 101 outputs 0 V which is a low level in the CMOS inverter 101 as a signal output 1.
  • the CMOS inverter 101 is provided in the signal output unit at the final stage. That is, the signal output 1 of the switching amplifier 100 is equal to the output of the CMOS inverter 101.
  • the PMOS transistor MP11 included in the CMOS inverter 101 is connected in series with the PMOS transistor MP12.
  • the NMOS transistor MN11 included in the CMOS inverter 101 is connected in series with the NMOS transistor MN12.
  • the switching amplifier 100 can output a voltage amplitude exceeding three times VDD while suppressing power consumption.
  • the switching amplifier 100 can output a voltage amplitude four times that of VDD.
  • the switching amplifier 100 can output a larger voltage amplitude by changing the values of the signal inputs 1 to 5.
  • FIG. 2 is a circuit diagram showing a configuration of a switching amplifier 200 according to the second embodiment of the present invention.
  • the switching amplifier 200 includes a CMOS inverter 202, a CMOS inverter 203, a PMOS transistor MP23, and an NMOS transistor MN23 in addition to the configuration of the switching amplifier 100 of the first embodiment.
  • the CMOS inverter 202 includes a PMOS transistor MP24 and an NMOS transistor MN24.
  • the CMOS inverter 203 includes a PMOS transistor MP25 and an NMOS transistor MN25. Since the CMOS inverter 202 and the CMOS inverter 203 have the same configuration as the CMOS inverter circuit that constitutes the switching circuit 500 shown in FIG. 5, detailed description thereof is omitted.
  • the switching amplifier 200 in the second embodiment is different from that in the first embodiment in that the configuration for realizing the signal input 3 and the signal input 5 in the first embodiment is specifically shown. Different from the switching amplifier 100. That is, in the second embodiment, a configuration for supplying a voltage of VDD ⁇ 2 to VDD ⁇ 4 to the source terminal of the PMOS transistor MP12 and a voltage of 0V to VDD ⁇ 2 are supplied to the source terminal of the NMOS transistor MN12. A configuration for doing this will be described.
  • the PMOS transistor MP23 is connected in series with the PMOS transistor MP12. That is, the drain terminal of the PMOS transistor MP23 is connected to the source terminal of the PMOS transistor MP12. A voltage of VDD ⁇ 3 is supplied to the gate terminal of the PMOS transistor MP23.
  • the PMOS transistor MP23, the PMOS transistor MP12, and the PMOS transistor MP11 are connected in series in this order, and constitute a three-stage vertically stacked PMOS transistor group 210.
  • the vertically stacked PMOS transistor group 210 in order to output a voltage amplitude of VDD ⁇ 4 from the signal output 1, the vertically stacked PMOS transistor group 210 is configured in three stages. That is, when a voltage amplitude of VDD ⁇ N is output from the signal output 1, the vertically stacked PMOS transistor group 210 is composed of (N ⁇ 1) stages.
  • the CMOS inverter 202 includes a PMOS transistor MP24 and an NMOS transistor MN24.
  • the input terminal of the CMOS inverter 202 is connected to a signal input 6 that supplies a variable voltage.
  • the output terminal of the CMOS inverter 202 is connected to the source terminal of the PMOS transistor MP23.
  • a voltage of VDD ⁇ 4 is supplied to the source terminal of the PMOS transistor MP24.
  • a voltage of VDD ⁇ 3 is supplied to the source terminal of the NMOS transistor MN24.
  • the CMOS inverter 202 changes the output voltage based on the value of the signal input 5.
  • the NMOS transistor MN23 is connected in series to the NMOS transistor MN12. That is, the drain terminal of the NMOS transistor MN23 is connected to the source terminal of the NMOS transistor MN12. A voltage of VDD ⁇ 1 is supplied to the gate terminal of the NMOS transistor MN23.
  • the NMOS transistor MN23, the NMOS transistor MN12, and the NMOS transistor MN11 are connected in series in this order, and constitute a three-stage vertically stacked NMOS transistor group 220.
  • the vertically stacked NMOS transistor group 220 in order to output a voltage amplitude of VDD ⁇ 4 from the signal output 1, is configured in three stages. That is, when a voltage amplitude of VDD ⁇ N is output from the signal output 1, the vertically stacked NMOS transistor group 220 includes (N ⁇ 1) stages.
  • the CMOS inverter 203 includes a PMOS transistor MP25 and an NMOS transistor MN25.
  • the input terminal of the CMOS inverter 203 is connected to a signal input 7 that supplies a variable voltage.
  • the output terminal of the CMOS inverter 203 is connected to the source terminal of the NMOS transistor MN23.
  • a voltage of 0 V is supplied to the source terminal of the NMOS transistor MN25.
  • a voltage of VDD ⁇ 1 is supplied to the source terminal of the PMOS transistor MP25.
  • the CMOS inverter 203 changes the output voltage based on the value of the signal input 7.
  • the voltage supplied by the signal input 6 is VDD ⁇ 3 to VDD ⁇ 4, and the voltage supplied by the signal input 7 is 0V to VDD ⁇ 1.
  • the CMOS inverter 101 outputs a voltage of 0V to VDD ⁇ 4.
  • the switching amplifier 200 can output a voltage amplitude of VDD ⁇ 4, which exceeds 3 times VDD.
  • the output of the switching amplifier 200 is at a high level, that is, the signal output 1 or the output of the CMOS inverter 101 is a voltage (VDD ⁇ 4) that is four times the VDD that is at the high level in the CMOS inverter 101 (condition 1). explain.
  • the signal input 6, that is, the input to the CMOS inverter 202, is a voltage (VDD ⁇ 3) that is three times as low as VDD in the CMOS inverter 202, and the input to the source terminal of the PMOS transistor MP 24 is four times as high as VDD.
  • VDD ⁇ 4 the input to the source terminal of the NMOS transistor MN24 is a voltage (VDD ⁇ 3) that is three times VDD.
  • the input to the gate terminal of the PMOS transistor MP23 is a voltage three times VDD (VDD ⁇ 3). At this time, since the PMOS transistor MP23 becomes conductive, VDD ⁇ 4, which is at a high level in the PMOS transistor MP23, is input to the source terminal of the PMOS transistor MP12.
  • the signal input 7 or the input to the CMOS inverter 203 is a ground voltage (0V) that is at a low level in the CMOS inverter 203, and the input to the source terminal of the PMOS transistor MP25 is a voltage (VDD ⁇ 1) that is one time VDD.
  • the input to the source terminal of the NMOS transistor MN25 is the ground voltage (0V).
  • the PMOS transistor MP25 is in a conducting state and the NMOS transistor MN25 is in a non-conducting state, so that VDD ⁇ 1 that is at a high level in the CMOS inverter 203 is input to the source terminal of the NMOS transistor MN23.
  • the input to the gate terminal of the NMOS transistor MN23 is a voltage (VDD ⁇ 1) that is one time VDD.
  • VDD ⁇ 1 a voltage obtained by dividing the voltage difference between VDD ⁇ 4, which is the output voltage of the switching amplifier 200, and VDD ⁇ 1, which is the output voltage of the CMOS inverter 203, is applied between the transistors.
  • VDD ⁇ 2 a voltage twice VDD (VDD ⁇ 2) is supplied between the NMOS transistor MN23 and the NMOS transistor MN12, and a voltage three times VDD (VDD ⁇ 3) is supplied between the NMOS transistor MN12 and the NMOS transistor MN11. Is done.
  • the input to the signal input 6 or the CMOS inverter 202 is a voltage (VDD ⁇ 4) that is four times as high as VDD in the CMOS inverter 202
  • the input to the PMOS transistor MP24 is a voltage that is four times as high as VDD (VDD ⁇ 4)
  • the input to the NMOS transistor MN24 is a voltage three times VDD (VDD ⁇ 3).
  • VDD ⁇ 3 which is a low level, is input to the source terminal of the PMOS transistor MP23 in the CMOS inverter 202.
  • the input to the gate terminal of the PMOS transistor MP23 is a voltage three times VDD (VDD ⁇ 3).
  • VDD ⁇ 3 the voltage three times VDD
  • the PMOS transistor MP23, the PMOS transistor MP12, and the PMOS transistor MP11 are all turned off. Therefore, a potential obtained by dividing the difference voltage between 0 V, which is the output voltage of the switching amplifier 200, and VDD ⁇ 3, which is the output voltage of the CMOS inverter 202, is applied between the transistors. That is, a voltage twice as high as VDD (VDD ⁇ 2) is supplied between the PMOS transistor MP23 and the PMOS transistor MP12, and a voltage once as high as VDD (VDD ⁇ 1) is supplied between the PMOS transistor MP12 and the PMOS transistor MP11.
  • the input to the signal input 7 or the CMOS inverter 203 is a voltage (VDD ⁇ 1) that is one time VDD that is high level in the CMOS inverter 203, and the input to the source terminal of the PMOS transistor MP25 is a voltage that is one time VDD. (VDD ⁇ 1), the input to the source terminal of the NMOS transistor MN25 is the ground voltage (0 V). At this time, since the PMOS transistor MP25 is in a non-conductive state and the NMOS transistor MN25 is in a conductive state, 0 V which is a low level in the CMOS inverter 203 is input to the source terminal of the NMOS transistor MN23.
  • the input to the gate terminal of the NMOS transistor MN23 is a voltage (VDD ⁇ 1) that is one time VDD. At this time, since the NMOS transistor MN23 becomes conductive, 0V which is a low level in the NMOS transistor MN23 is input to the source terminal of the NMOS transistor MN12.
  • the switching amplifier 200 has a configuration in which a voltage of VDD ⁇ 2 to VDD ⁇ 4 is supplied to the source terminal of the PMOS transistor MP12 and a voltage of 0 V to VDD ⁇ 2 are applied to the NMOS transistor MN12.
  • the transistor (MP11, MP12, MP23 to MP25, MN11, MN12, and MN23 to MN25) used by the switching amplifier 200 can be operated within a withstand voltage range. That is, the switching amplifier 200 can output a voltage amplitude exceeding 3 times VDD (VDD ⁇ 4 in this embodiment) while suppressing power consumption.
  • FIG. 3 is a circuit diagram showing a configuration of a switching amplifier 300 according to the third embodiment of the present invention.
  • the switching amplifier 300 includes a CMOS inverter 304, a CMOS inverter 305, and a CMOS inverter 306 in addition to the configuration of the switching amplifier 200 of the second embodiment.
  • the CMOS inverter 304 includes a PMOS transistor MP36 and an NMOS transistor MN36.
  • the CMOS inverter 305 includes a PMOS transistor MP37 and an NMOS transistor MN37.
  • the CMOS inverter 306 includes a PMOS transistor MP38 and an NMOS transistor MN38. Since each of the CMOS inverters 304 to 306 has the same configuration as the CMOS inverter circuit that constitutes the switching circuit 500 shown in FIG. 5, detailed description thereof is omitted.
  • the switching amplifier 300 in the third embodiment is the second point in that the configuration for realizing the signal input 2, the signal input 1, and the signal input 4 in the second embodiment is specifically shown. This is different from the switching amplifier 200 of the embodiment. That is, in the third embodiment, a configuration for supplying power of VDD ⁇ 2 to VDD ⁇ 3 to the gate terminal of the PMOS transistor MP12 and power of VDD ⁇ 1 to VDD ⁇ 3 are supplied to the CMOS inverter 101. And a configuration for supplying power of VDD ⁇ 1 to VDD ⁇ 2 to the gate terminal of the NMOS transistor MN12 will be described.
  • the CMOS inverter 304 includes a PMOS transistor MP36 and an NMOS transistor MN36.
  • the input terminal of the CMOS inverter 304 is connected to a signal input 8 that supplies a variable voltage.
  • the output terminal of the CMOS inverter 304 is connected to the gate terminal of the PMOS transistor MP12 and the source terminal (described later) of the PMOS transistor MP37.
  • a voltage of VDD ⁇ 3 is supplied to the source terminal of the PMOS transistor MP36.
  • a voltage of VDD ⁇ 2 is supplied to the source terminal of the NMOS transistor MN36.
  • the CMOS inverter 304 changes the output voltage based on the value of the signal input 8.
  • the CMOS inverter 305 includes a PMOS transistor MP37 and an NMOS transistor MN37.
  • a voltage of VDD ⁇ 2 is supplied to the input terminal of the CMOS inverter 305.
  • the output terminal of the CMOS inverter 305 is connected to the input terminal of the CMOS inverter 101.
  • the output voltage of the CMOS inverter 304 is supplied to the source terminal of the PMOS transistor MP37.
  • An output voltage of a CMOS inverter 306 (described later) is supplied to the source terminal of the NMOS transistor MN37.
  • the CMOS inverter 305 changes the output voltage based on the values of the signals input to the source terminals of the PMOS transistor MP37 and the NMOS transistor MN37.
  • the CMOS inverter 306 includes a PMOS transistor MP38 and an NMOS transistor MN38. An input terminal of the CMOS inverter 306 is connected to a signal input 9 that supplies a variable voltage. The output terminal of the CMOS inverter 306 is connected to the gate terminal of the NMOS transistor MN12 and the source terminal of the NMOS transistor MN37. A voltage of VDD ⁇ 2 is supplied to the source terminal of the PMOS transistor MP38. A voltage of VDD ⁇ 1 is supplied to the source terminal of the NMOS transistor MN38. The CMOS inverter 306 changes the output voltage based on the value of the signal input 9.
  • the voltage supplied from the signal input 8 is VDD ⁇ 2 to VDD ⁇ 3
  • the voltage supplied from the signal input 9 is VDD ⁇ 1 to VDD ⁇ 2.
  • the CMOS inverter 101 outputs a voltage of 0V to VDD ⁇ 4. That is, the switching amplifier 100 can output a voltage amplitude of VDD ⁇ 4, which exceeds 3 times VDD.
  • the output of the switching amplifier 300 is at a high level, that is, the signal output 1 or the output of the CMOS inverter 101 is a voltage (VDD ⁇ 4) that is four times the VDD that is at the high level in the CMOS inverter 101 (condition 1). explain.
  • the input to the signal input 8 or the CMOS inverter 304 is a voltage (VDD ⁇ 2) that is twice as low as VDD in the CMOS inverter 304, and the input to the source terminal of the PMOS transistor MP36 is a voltage that is three times VDD. (VDD ⁇ 3), the input to the source terminal of the NMOS transistor MN36 is a voltage (VDD ⁇ 2) twice as high as VDD.
  • VDD ⁇ 3 which is a high level in the CMOS inverter 304, is input to the gate terminal of the PMOS transistor MP12 and the source terminal of the PMOS transistor MP37.
  • the input to the CMOS inverter 305 is a voltage (VDD ⁇ 2) that is twice as low as VDD at the low level in the CMOS inverter 305, and the input to the source terminal of the PMOS transistor MP37 is a voltage that is three times VDD (VDD ⁇ 3). ),
  • the input to the source terminal of the NMOS transistor MN37 is a voltage (VDD ⁇ 2) twice as high as VDD.
  • VDD ⁇ 3 which is at a high level in the CMOS inverter 305 is input to the CMOS inverter 101.
  • the signal input 9 or the input to the CMOS inverter 306 is a voltage (VDD ⁇ 1) that is one time VDD lower than the low level in the CMOS inverter 306, and the voltage input to the source terminal of the PMOS transistor MP38 is twice the VDD.
  • VDD ⁇ 2 the input to the source terminal of the NMOS transistor MN38 is a voltage (VDD ⁇ 1) that is one time VDD.
  • VDD ⁇ 2 which is a high level in the CMOS inverter 306, is input to the gate terminal of the NMOS transistor MN12 and the source terminal of the NMOS transistor MN37.
  • the signal input 8 or the input to the CMOS inverter 304 is a voltage (VDD ⁇ 3) that is three times VDD that is high level in the CMOS inverter 304, and the input to the source terminal of the PMOS transistor MP36 is a voltage that is three times VDD. (VDD ⁇ 3), the input to the source terminal of the NMOS transistor MN36 is a voltage (VDD ⁇ 2) twice as high as VDD.
  • VDD ⁇ 2 which is a low level in the CMOS inverter 304, is input to the gate terminal of the PMOS transistor MP12 and the source terminal of the PMOS transistor MP37.
  • the input to the CMOS inverter 305 is a voltage (VDD ⁇ 2) twice as high as VDD, which is at a high level in the CMOS inverter 305, and the input to the source terminal of the PMOS transistor MP37 is a voltage twice as high as VDD (VDD ⁇ 2). ),
  • the input to the source terminal of the NMOS transistor MN37 is the voltage of VDD (VDD ⁇ 1).
  • VDD ⁇ 1 which is a low level in the CMOS inverter 305, is input to the CMOS inverter 101.
  • the input to the signal input 9 or the CMOS inverter 306 is a voltage (VDD ⁇ 2) twice as high as VDD which is a high level in the CMOS inverter 306, and the input to the source terminal of the PMOS transistor MP38 is a voltage twice as high as VDD.
  • VDD ⁇ 2 the input to the source terminal of the NMOS transistor MN38 is a voltage (VDD ⁇ 1) that is one time VDD.
  • VDD ⁇ 1 which is a low level in the CMOS inverter 306, is input to the gate terminal of the NMOS transistor MN12 and the source terminal of the NMOS transistor MN37.
  • the input to the gate terminal of the NMOS transistor MN23 is VDD ⁇ 1. At this time, since the NMOS transistor MN23 becomes conductive, 0V is input to the source terminal of the NMOS transistor MN12.
  • the switching amplifier 300 has a configuration in which a voltage of VDD ⁇ 2 to VDD ⁇ 3 is supplied to the gate terminal of the PMOS transistor MP12 by the above configuration, and a voltage of VDD ⁇ 1 to VDD ⁇ 3 is a CMOS inverter. 101 and a configuration in which a voltage of VDD ⁇ 1 to VDD ⁇ 2 is supplied to the gate terminal of the NMOS transistor MN12, and each transistor (MP11, MP12, MP23 to MP25, MP36 to MP38, MN11, MN12, MN23 to MN25, and MN36 to MN38) can be operated within the breakdown voltage range. That is, the switching amplifier 300 can output a voltage amplitude exceeding 3 times VDD (VDD ⁇ 4 in this embodiment) while suppressing power consumption.
  • FIG. 4 is a block diagram showing a configuration of a switching amplifier 400 according to the fourth embodiment of the present invention.
  • the switching amplifier 400 includes delay adjusting circuits 41 to 44 in addition to the configuration of the switching amplifier 300 of the third embodiment.
  • the delay adjustment circuits 41 to 44 adjust the delay amounts ⁇ T of the signal inputs 10 to 13, respectively, to reduce the skew of the signal inputs 10 to 13.
  • the delay adjustment circuits 41 to 44 input the signal inputs 6, 8, 9 and 7, which are signals after adjusting the skew of the signal inputs 10 to 13, to the switching amplifier 300, respectively.
  • one delay adjustment circuit is provided for each of the signal inputs 10 to 13.
  • the configuration of the delay adjustment circuit is not limited to this.
  • the delay adjustment circuit may be configured to include one multi-input / multi-output type, or may be configured to include at least one of the delay adjustment circuits 41 to 44.
  • the switching amplifier 400 according to the fourth embodiment has a voltage amplitude exceeding 3 times VDD (VDD ⁇ 4 in this embodiment) while suppressing power consumption. Output is possible. Furthermore, since the switching amplifier 400 includes a delay adjustment circuit, the signal input skew can be reduced, so that a high-speed switching operation can be realized.
  • each component in each embodiment of the present invention can be realized by a computer and a program as well as its function in hardware.
  • the program is provided by being recorded on a computer-readable recording medium such as a magnetic disk or a semiconductor memory, and is read by the computer when the computer is started up.
  • the read program causes the computer to function as a component in each of the embodiments described above by controlling the operation of the computer.
  • a switching amplifier capable of outputting a voltage amplitude exceeding three times VDD while suppressing power consumption.

Abstract

本発明のスイッチング増幅器は、第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、第２のＰＭＯＳトランジスタと、を備え、前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのドレイン端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子への入力信号が変化する。

Description

スイッチング増幅器
　本発明は、スイッチング増幅器に関し、特に、高い電圧に対応するスイッチング増幅器に関する。
　携帯電話、無線ＬＡＮ（Local Area Network）等の無線通信機器の送信部は、出力電力の大小にかかわらず、低消費電力で動作することが求められる。特に、送信部の最終段における電力増幅器は、無線通信機器全体の消費電力の５０％以上を占めるため、より低消費電力で動作することが求められる。
　近年、消費電力が少ない電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、パルス波形信号を入力信号とし、入力信号の波形を維持したまま電力増幅することが可能である。
　スイッチング増幅器を実現する手段として、インバータ回路がある。インバータ回路は、スイッチ回路の構成が容易なＮＭＯＳ（N-channel type Metal Oxide Semiconductor）トランジスタおよびＰＭＯＳ（P-channel type Metal Oxide Semiconductor）トランジスタの２つのトランジスタ素子で構成される。
　図５は、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路によるスイッチング回路５００である。スイッチング回路５００を構成するＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタＭＰ５１およびＮＭＯＳトランジスタＭＮ５１から構成される。
　ＰＭＯＳトランジスタＭＰ５１のドレイン端子は、ＮＭＯＳトランジスタＭＮ５１のドレイン端子に接続される。これらドレイン端子からスイッチング回路５００の出力端子がとられる。ＰＭＯＳトランジスタＭＰ５１のゲート端子は、ＮＭＯＳトランジスタＭＮ５１のゲート端子に接続される。これらゲート端子からスイッチング回路５００の入力端子がとられる。ＰＭＯＳトランジスタＭＰ５１のソース端子は、電源電圧ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ５１のソース端子は接地される。入力端子にハイレベルの電圧（ＶＤＤ）が供給された場合、ＰＭＯＳトランジスタＭＰ５１は非導通状態、ＮＭＯＳトランジスタＭＮ５１は導通状態となり、出力端子はローレベルの電圧（０Ｖ）を出力する。逆に、入力端子にローレベルの電圧（０Ｖ）が供給された場合、ＰＭＯＳトランジスタＭＰ５１は導通状態、ＮＭＯＳトランジスタＭＮ５１は非導通状態となり、出力端子はハイレベルの電圧（ＶＤＤ）を出力する。
　一般的なＣＭＯＳインバータ回路を用いたスイッチング回路５００は、入力端子に供給される電圧に応じて、電源レベル（ＶＤＤ）または接地レベル（０Ｖ）の電圧を出力する。
　非特許文献１には、上記のＣＭＯＳインバータ回路を使用し、高電圧を出力するスイッチング増幅器の一例が記載されている。
　図６は、非特許文献１に記載のスイッチング増幅器６００の回路図である。スイッチング増幅器６００は、最終段の各トランジスタのソース端子に供給する電圧と、最終段のＣＭＯＳインバータの入力端子に供給する電圧とを変化させる。これによって、スイッチング増幅器６００は、各トランジスタを耐圧（絶縁破壊電圧またはブレークダウン電圧を意味する。以下、ＶＤＤと表記する。）の範囲内で動作させつつ、ＶＤＤの３倍の電圧振幅を出力する。
　特許文献１や特許文献２では、低いブレークダウン電圧を有するトランジスタを用いつつ、このブレークダウン電圧の２倍や３倍といった高い電圧を出力できる高出力電圧生成用半導体回路が、提案されている。特許文献３では、トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力できる出力回路が、提案されている。
特開平１０－２１５１６６号公報 特開平１１－２３４１１６号公報 特開平１１－３４６１５０号公報
Y. Kim, W. Bae and D. Jeong，"A 10-Gb/s 6-Vpp Differential Modulator Driver in 65-nm CMOS，"in IEEE ISCAS，pp．1869-1872，June 2014．
　関連技術における問題点は、スイッチング増幅器６００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できない点である。
　その理由を以下に述べる。各トランジスタにおける端子間の電位差は、各トランジスタの耐圧であるＶＤＤ以下である必要がある。スイッチング増幅器６００の出力電圧を上げるために、各トランジスタまたはＣＭＯＳインバータへ高電圧が入力された場合、この電位差はＶＤＤを超えてしまう（すなわち、トランジスタは破綻する）。また、トランジスタの破綻を防ぐために、各トランジスタが高耐圧のものへ変更されるとともに、各トランジスタまたはＣＭＯＳインバータへ高電圧が入力された場合、スイッチング増幅器６００の消費電力は増加してしまう。以上の理由により、スイッチング増幅器６００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧を出力することができない。
　本発明の目的は、スイッチング増幅器が、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力することである。
　本発明の一態様におけるスイッチング増幅器は、第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、前記第１のＰＭＯＳトランジスタと直列に接続される第２のＰＭＯＳトランジスタと、を備え、前記第２のＰＭＯＳトランジスタのゲート端子の入力電圧が変化する。
　本発明における効果は、スイッチング増幅器が、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できる点である。
図１は、本発明の第１の実施の形態におけるスイッチング増幅器１００の構成を示す回路図である。 図２は、本発明の第２の実施の形態におけるスイッチング増幅器２００の構成を示す回路図である。 図３は、本発明の第３の実施の形態におけるスイッチング増幅器３００の構成を示す回路図である。 図４は、本発明の第４の実施の形態におけるスイッチング増幅器４００の構成を示すブロック図である。 図５は、一般的なＣＯＭＳインバータ回路によるスイッチング回路５００の構成を示す回路図である。 図６は、非特許文献１に記載のスイッチング増幅器６００の構成を示す回路図である。
　次に、本発明を実施するための形態について図面を参照して詳細に説明する。なお、各図面及び明細書記載の各実施の形態において、同様の機能を備える構成要素には同様の符号が与えられている。
　［第１の実施の形態］
　図１は、本発明の第１の実施の形態におけるスイッチング増幅器１００の構成を示す回路図である。
　図１を参照すると、本発明の第１の実施の形態におけるスイッチング増幅器１００は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１から構成されるＣＭＯＳインバータ１０１と、ＰＭＯＳトランジスタＭＰ１２と、ＮＭＯＳトランジスタＭＮ１２と、を備える。スイッチング増幅器１００の出力は、ＣＭＯＳインバータ１０１の出力である。ＣＭＯＳインバータ１０１は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。
　第１の実施の形態におけるスイッチング増幅器１００は、ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２のゲート端子への入力電圧をそれぞれ変化させる。これによって、スイッチング増幅器１００は、各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＮ１１およびＭＮ１２）を耐圧（絶縁破壊電圧またはブレークダウン電圧を意味する。以下、ＶＤＤと表記する。）の範囲内で動作させつつ、高電圧を出力することができる。すなわち、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力可能である。
　以下、第１の実施の形態におけるスイッチング増幅器１００が備える各構成要素について説明する。
　ＣＭＯＳインバータ１０１は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１から構成される。ＣＭＯＳインバータ１０１の入力端子は、可変の電圧を供給する信号入力１に接続される。ＣＭＯＳインバータ１０１の出力端子は、スイッチング増幅器１００の出力である信号出力１に接続される。ＣＭＯＳインバータ１０１は、信号入力１とＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１のソース端子に入力される信号との値に基づいて、出力する電圧を変化させる。
　ＰＭＯＳトランジスタＭＰ１２は、ＰＭＯＳトランジスタＭＰ１１に直列に接続される。すなわち、ＰＭＯＳトランジスタＭＰ１２のドレイン端子は、ＰＭＯＳトランジスタＭＰ１１のソース端子に接続される。ＰＭＯＳトランジスタＭＰ１２のゲート端子は、可変の電圧を供給する信号入力２に接続される。また、ＰＭＯＳトランジスタＭＰ１２のソース端子は、可変の電圧を供給する信号入力３に接続される。
　ＮＭＯＳトランジスタＭＮ１２は、ＮＭＯＳトランジスタＭＮ１１に直列に接続される。すなわち、ＮＭＯＳトランジスタＭＮ１２のドレイン端子は、ＮＭＯＳトランジスタＭＮ１１のソース端子に接続される。ＮＭＯＳトランジスタＭＮ１２のゲート端子は、可変の電圧を供給する信号入力４に接続される。また、ＮＭＯＳトランジスタＭＮ１２のソース端子は、可変の電圧を供給する信号入力５に接続される。
　本実施の形態において、信号入力１が供給する電圧はＶＤＤ×１～ＶＤＤ×３、信号入力２が供給する電圧はＶＤＤ×２～ＶＤＤ×３、信号入力３が供給する電圧はＶＤＤ×２～ＶＤＤ×４、信号入力４が供給する電圧はＶＤＤ×１～ＶＤＤ×２、信号入力５が供給する電圧は０Ｖ～ＶＤＤ×２である。
　本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ～ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器１００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。
　以下、表１を参照し、図１の動作について説明する。
Figure JPOXMLDOC01-appb-T000001
　まず、スイッチング増幅器１００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。
　信号入力３またはＰＭＯＳトランジスタＭＰ１２のソース端子への入力は、ＶＤＤの４倍の電圧（ＶＤＤ×４）であり、信号入力２またはＰＭＯＳトランジスタＭＰ１２のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ１２は導通状態となるため、ＰＭＯＳトランジスタＭＰ１２においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ１１のソース端子へ入力される。
　信号入力５またはＮＭＯＳトランジスタＭＮ１２のソース端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）であり、信号入力４またはＮＭＯＳトランジスタＭＮ１２のゲート端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＮＭＯＳトランジスタＭＮ１２およびＮＭＯＳトランジスタＭＮ１１は非導通状態となる。したがって、ＮＭＯＳトランジスタＭＮ１２－ＮＭＯＳトランジスタＭＮ１１間には、スイッチング増幅器１００の出力電圧であるＶＤＤ×４と、ＮＭＯＳトランジスタＭＮ１２のソース端子への入力電圧であるＶＤＤ×２との差電圧が分圧された電位が加わる。つまり、ＮＭＯＳトランジスタＭＮ１２－ＮＭＯＳトランジスタＭＮ１１間にはＶＤＤの３倍の電圧（ＶＤＤ×３）が供給される。
　信号入力１またはＣＭＯＳインバータ１０１への入力は、ＣＭＯＳインバータ１０１においてローレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＮＭＯＳトランジスタＭＮ１１のソース端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ１１が導通状態、ＮＭＯＳトランジスタＭＮ１１が非導通状態となるため、ＣＭＯＳインバータ１０１は、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤ×４を、信号出力１として出力する。つまり、スイッチング増幅器１００の出力がハイレベルである条件１において、スイッチング増幅器１００で使用する各トランジスタの端子間には差電圧としてＶＤＤの１倍（ＶＤＤ×１）以上の電圧が加わることはない。すなわち、スイッチング増幅器１００で使用する各トランジスタは、高電圧を供給されても耐圧内で動作することができる。したがって、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できる。
　次に、スイッチング増幅器１００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。
　信号入力３またはＰＭＯＳトランジスタＭＰ１２のソース端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）であり、信号入力２またはＰＭＯＳトランジスタＭＰ１２のゲート端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ１２およびＰＭＯＳトランジスタＭＰ１１は非導通状態となる。したがって、ＰＭＯＳトランジスタＭＰ１２－ＰＭＯＳトランジスタＭＰ１１間には、スイッチング増幅器１００の出力電圧である接地電圧（０Ｖ）と、ＰＭＯＳトランジスタＭＰ１２のソース端子への入力電圧であるＶＤＤ×２との差電圧が分圧された電位が加わる。つまり、ＰＭＯＳトランジスタＭＰ１２－ＰＭＯＳトランジスタＭＰ１１間には、ＶＤＤの１倍の電圧（ＶＤＤ×１）が供給される。
　信号入力５またはＮＭＯＳトランジスタＭＮ１２のソース端子への入力は、接地電圧（０Ｖ）であり、信号入力４またはＮＭＯＳトランジスタＭＮ１２のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ１２は導通状態となるため、ＰＭＯＳトランジスタＭＰ１２においてローレベルである０ＶがＰＭＯＳトランジスタＭＰ１１のソース端子へ入力される。
　信号入力１またはＣＭＯＳインバータ１０１への入力は、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＮＭＯＳトランジスタＭＮ１１のソース端子への入力は０Ｖである。このとき、ＰＭＯＳトランジスタＭＰ１１が非導通状態、ＮＭＯＳトランジスタＭＮ１１が導通状態となるため、ＣＭＯＳインバータ１０１は、ＣＭＯＳインバータ１０１においてローレベルである０Ｖを、信号出力１として出力する。
　第１の実施の形態におけるスイッチング増幅器１００は、最終段の信号出力部にＣＭＯＳインバータ１０１を設ける。すなわち、スイッチング増幅器１００の信号出力１は、ＣＭＯＳインバータ１０１の出力に等しい。ＣＭＯＳインバータ１０１が有するＰＭＯＳトランジスタＭＰ１１は、ＰＭＯＳトランジスタＭＰ１２と直列に接続されている。同様に、ＣＭＯＳインバータ１０１が有するＮＭＯＳトランジスタＭＮ１１は、ＮＭＯＳトランジスタＭＮ１２と直列に接続されている。このＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２のゲート端子に可変電圧が供給されることによって、スイッチング増幅器１００は、各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＮ１１およびＭＮ１２）を耐圧の範囲内で動作させつつ、高電圧を出力することができる。すなわち、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力可能である。本実施の形態において、スイッチング増幅器１００は、ＶＤＤの４倍の電圧振幅を出力可能である。しかし、当然のことながら、スイッチング増幅器１００は信号入力１乃至信号入力５の値を変更することによって、より大きな電圧振幅を出力可能である。
　［第２の実施の形態］
　図２は、本発明の第２の実施の形態におけるスイッチング増幅器２００の構成を示す回路図である。
　図２を参照すると、スイッチング増幅器２００は、第１の実施の形態のスイッチング増幅器１００の構成に加えて、ＣＭＯＳインバータ２０２と、ＣＭＯＳインバータ２０３と、ＰＭＯＳトランジスタＭＰ２３と、ＮＭＯＳトランジスタＭＮ２３と、を備える。ＣＭＯＳインバータ２０２は、ＰＭＯＳトランジスタＭＰ２４およびＮＭＯＳトランジスタＭＮ２４から構成される。ＣＭＯＳインバータ２０３は、ＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５から構成される。ＣＭＯＳインバータ２０２およびＣＭＯＳインバータ２０３は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。
　第２の実施の形態におけるスイッチング増幅器２００は、第１の実施の形態における信号入力３および信号入力５を実現するための構成が具体的に示されている点で、第１の実施の形態のスイッチング増幅器１００と相違する。すなわち、第２の実施の形態では、ＶＤＤ×２～ＶＤＤ×４の電圧をＰＭＯＳトランジスタＭＰ１２のソース端子に供給するための構成、および０Ｖ～ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のソース端子に供給するための構成が説明される。
　以下、第２の実施の形態におけるスイッチング増幅器２００が備える各構成要素について説明する。ただし、第１の実施の形態と重複する部分の説明は省略される。
　ＰＭＯＳトランジスタＭＰ２３は、ＰＭＯＳトランジスタＭＰ１２に直列に接続される。すなわち、ＰＭＯＳトランジスタＭＰ２３のドレイン端子は、ＰＭＯＳトランジスタＭＰ１２のソース端子に接続される。ＰＭＯＳトランジスタＭＰ２３のゲート端子には、ＶＤＤ×３の電圧が供給される。
　ＰＭＯＳトランジスタＭＰ２３とＰＭＯＳトランジスタＭＰ１２とＰＭＯＳトランジスタＭＰ１１とは、この順に直列に接続されており、３段の縦積みＰＭＯＳトランジスタ群２１０を構成する。本実施の形態では、信号出力１からＶＤＤ×４の電圧振幅を出力するため、縦積みＰＭＯＳトランジスタ群２１０は３段で構成される。つまり、信号出力１からＶＤＤ×Ｎの電圧振幅を出力する場合、縦積みＰＭＯＳトランジスタ群２１０は、（Ｎ－１）段で構成される。
　ＣＭＯＳインバータ２０２は、ＰＭＯＳトランジスタＭＰ２４およびＮＭＯＳトランジスタＭＮ２４から構成される。ＣＭＯＳインバータ２０２の入力端子は、可変の電圧を供給する信号入力６に接続される。ＣＭＯＳインバータ２０２の出力端子は、ＰＭＯＳトランジスタＭＰ２３のソース端子に接続される。ＰＭＯＳトランジスタＭＰ２４のソース端子には、ＶＤＤ×４の電圧が供給される。ＮＭＯＳトランジスタＭＮ２４のソース端子には、ＶＤＤ×３の電圧が供給される。ＣＭＯＳインバータ２０２は、信号入力５の値に基づいて、出力する電圧を変化させる。
　ＮＭＯＳトランジスタＭＮ２３は、ＮＭＯＳトランジスタＭＮ１２に直列に接続される。すなわち、ＮＭＯＳトランジスタＭＮ２３のドレイン端子は、ＮＭＯＳトランジスタＭＮ１２のソース端子に接続される。ＮＭＯＳトランジスタＭＮ２３のゲート端子には、ＶＤＤ×１の電圧が供給される。
　ＮＭＯＳトランジスタＭＮ２３とＮＭＯＳトランジスタＭＮ１２とＮＭＯＳトランジスタＭＮ１１とは、この順に直列に接続されており、３段の縦積みＮＭＯＳトランジスタ群２２０を構成する。本実施の形態では、信号出力１からＶＤＤ×４の電圧振幅を出力するため、縦積みＮＭＯＳトランジスタ群２２０は３段で構成される。つまり、信号出力１からＶＤＤ×Ｎの電圧振幅を出力する場合、縦積みＮＭＯＳトランジスタ群２２０は、（Ｎ－１）段で構成される。
　ＣＭＯＳインバータ２０３は、ＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５から構成される。ＣＭＯＳインバータ２０３の入力端子は、可変の電圧を供給する信号入力７に接続される。ＣＭＯＳインバータ２０３の出力端子は、ＮＭＯＳトランジスタＭＮ２３のソース端子に接続される。ＮＭＯＳトランジスタＭＮ２５のソース端子には、０Ｖの電圧が供給される。ＰＭＯＳトランジスタＭＰ２５のソース端子には、ＶＤＤ×１の電圧が供給される。ＣＭＯＳインバータ２０３は、信号入力７の値に基づいて、出力する電圧を変化させる。
　本実施の形態において、信号入力６が供給する電圧はＶＤＤ×３～ＶＤＤ×４、信号入力７が供給する電圧は０Ｖ～ＶＤＤ×１である。
　本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ～ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器２００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。
　以下、表２を参照し、図２の動作について説明する。ただし、表１と同様の動作の説明は省略される。
Figure JPOXMLDOC01-appb-T000002
　まず、スイッチング増幅器２００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。
　信号入力６すなわちＣＭＯＳインバータ２０２への入力は、ＣＭＯＳインバータ２０２においてローレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＰＭＯＳトランジスタＭＰ２４のソース端子への入力がＶＤＤの４倍の電圧（ＶＤＤ×４）、ＮＭＯＳトランジスタＭＮ２４のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２４は導通状態、ＮＭＯＳトランジスタＭＮ２４は非導通状態となるため、ＣＭＯＳインバータ２０２においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ２３のソース端子へ入力される。
　ＰＭＯＳトランジスタＭＰ２３のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２３は導通状態となるため、ＰＭＯＳトランジスタＭＰ２３においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ１２のソース端子に入力される。
　信号入力７またはＣＭＯＳインバータ２０３への入力は、ＣＭＯＳインバータ２０３においてローレベルである接地電圧（０Ｖ）であり、ＰＭＯＳトランジスタＭＰ２５のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）、ＮＭＯＳトランジスタＭＮ２５のソース端子への入力が接地電圧（０Ｖ）である。このとき、ＰＭＯＳトランジスタＭＰ２５は導通状態、ＮＭＯＳトランジスタＭＮ２５は非導通状態となるため、ＣＭＯＳインバータ２０３においてハイレベルであるＶＤＤ×１がＮＭＯＳトランジスタＭＮ２３のソース端子へ入力される。
　ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ２３、ＮＭＯＳトランジスタＭＮ１２およびＮＭＯＳトランジスタＭＮ１１は全て非導通状態となる。したがって、各トランジスタ間には、スイッチング増幅器２００の出力電圧であるＶＤＤ×４とＣＭＯＳインバータ２０３の出力電圧であるＶＤＤ×１との差電圧が分圧された電位が加わる。つまり、ＮＭＯＳトランジスタＭＮ２３－ＮＭＯＳトランジスタＭＮ１２間にはＶＤＤの２倍の電圧（ＶＤＤ×２）が供給され、ＮＭＯＳトランジスタＭＮ１２－ＮＭＯＳトランジスタＭＮ１１間にはＶＤＤの３倍の電圧（ＶＤＤ×３）が供給される。
　次に、スイッチング増幅器２００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。
　信号入力６またはＣＭＯＳインバータ２０２への入力は、ＣＭＯＳインバータ２０２においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）であり、ＰＭＯＳトランジスタＭＰ２４への入力がＶＤＤの４倍の電圧（ＶＤＤ×４）、ＮＭＯＳトランジスタＭＮ２４への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２４は非導通状態、ＮＭＯＳトランジスタＭＮ２４は導通状態となるため、ＣＭＯＳインバータ２０２においてローレベルであるＶＤＤ×３がＰＭＯＳトランジスタＭＰ２３のソース端子へ入力される。
　ＰＭＯＳトランジスタＭＰ２３のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２３、ＰＭＯＳトランジスタＭＰ１２およびＰＭＯＳトランジスタＭＰ１１は全て非導通状態となる。したがって、各トランジスタ間には、スイッチング増幅器２００の出力電圧である０ＶとＣＭＯＳインバータ２０２の出力電圧であるＶＤＤ×３との差電圧が分圧された電位が加わる。つまり、ＰＭＯＳトランジスタＭＰ２３－ＰＭＯＳトランジスタＭＰ１２間にはＶＤＤの２倍の電圧（ＶＤＤ×２）、ＰＭＯＳトランジスタＭＰ１２－ＰＭＯＳトランジスタＭＰ１１間にはＶＤＤの１倍の電圧（ＶＤＤ×１）が供給される。
　信号入力７またはＣＭＯＳインバータ２０３への入力は、ＣＭＯＳインバータ２０３においてハイレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＰＭＯＳトランジスタＭＰ２５のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）、ＮＭＯＳトランジスタＭＮ２５のソース端子への入力が接地電圧（０Ｖ）である。このとき、ＰＭＯＳトランジスタＭＰ２５は非導通状態、ＮＭＯＳトランジスタＭＮ２５は導通状態となるため、ＣＭＯＳインバータ２０３においてローレベルである０ＶがＮＭＯＳトランジスタＭＮ２３のソース端子へ入力される。
　ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ２３は導通状態となるため、ＮＭＯＳトランジスタＭＮ２３においてローレベルである０ＶがＮＭＯＳトランジスタＭＮ１２のソース端子に入力される。
　第２の実施の形態におけるスイッチング増幅器２００は、上記の構成によって、ＶＤＤ×２～ＶＤＤ×４の電圧をＰＭＯＳトランジスタＭＰ１２のソース端子に供給する構成、および０Ｖ～ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のソース端子に供給する構成を実現し、かつ、スイッチング増幅器２００が使用する各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ２３乃至ＭＰ２５、ＭＮ１１、ＭＮ１２およびＭＮ２３乃至ＭＮ２５）を耐圧の範囲内で動作させることができる。すなわち、スイッチング増幅器２００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。
　［第３の実施の形態］
　図３は、本発明の第３の実施の形態におけるスイッチング増幅器３００の構成を示す回路図である。
　図３を参照すると、スイッチング増幅器３００は、第２の実施の形態のスイッチング増幅器２００の構成に加えて、ＣＭＯＳインバータ３０４と、ＣＭＯＳインバータ３０５と、ＣＭＯＳインバータ３０６と、を備える。ＣＭＯＳインバータ３０４は、ＰＭＯＳトランジスタＭＰ３６およびＮＭＯＳトランジスタＭＮ３６から構成され、ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７から構成され、ＣＭＯＳインバータ３０６は、ＰＭＯＳトランジスタＭＰ３８およびＮＭＯＳトランジスタＭＮ３８から構成される。ＣＭＯＳインバータ３０４乃至３０６各々は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。
　第３の実施の形態におけるスイッチング増幅器３００は、第２の実施の形態における信号入力２と信号入力１と信号入力４とを実現するための構成が具体的に示されている点で、第２の実施の形態のスイッチング増幅器２００と相違する。すなわち、第３の実施の形態では、ＶＤＤ×２～ＶＤＤ×３の電力をＰＭＯＳトランジスタＭＰ１２のゲート端子に供給するための構成と、ＶＤＤ×１～ＶＤＤ×３の電力をＣＭＯＳインバータ１０１に供給するための構成と、ＶＤＤ×１～ＶＤＤ×２の電力をＮＭＯＳトランジスタＭＮ１２のゲート端子に供給するための構成と、が説明される。
　以下、第３の実施の形態におけるスイッチング増幅器３００が備える各構成要素について説明する。ただし、第２の実施の形態と重複する部分の説明は省略される。
　ＣＭＯＳインバータ３０４は、ＰＭＯＳトランジスタＭＰ３６およびＮＭＯＳトランジスタＭＮ３６から構成される。ＣＭＯＳインバータ３０４の入力端子は、可変の電圧を供給する信号入力８に接続される。ＣＭＯＳインバータ３０４の出力端子は、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子（後述）に接続される。ＰＭＯＳトランジスタＭＰ３６のソース端子には、ＶＤＤ×３の電圧が供給される。ＮＭＯＳトランジスタＭＮ３６のソース端子には、ＶＤＤ×２の電圧が供給される。ＣＭＯＳインバータ３０４は、信号入力８の値に基づいて、出力する電圧を変化させる。
　ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７から構成される。ＣＭＯＳインバータ３０５の入力端子には、ＶＤＤ×２の電圧が供給される。ＣＭＯＳインバータ３０５の出力端子は、ＣＭＯＳインバータ１０１の入力端子に接続される。ＰＭＯＳトランジスタＭＰ３７のソース端子にはＣＭＯＳインバータ３０４の出力電圧が供給される。ＮＭＯＳトランジスタＭＮ３７のソース端子には、ＣＭＯＳインバータ３０６（後述）の出力電圧が供給される。ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７のソース端子に入力される信号の値に基づいて、出力する電圧を変化させる。
　ＣＭＯＳインバータ３０６は、ＰＭＯＳトランジスタＭＰ３８およびＮＭＯＳトランジスタＭＮ３８から構成される。ＣＭＯＳインバータ３０６の入力端子は、可変の電圧を供給する信号入力９に接続される。ＣＭＯＳインバータ３０６の出力端子は、ＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子に接続される。ＰＭＯＳトランジスタＭＰ３８のソース端子には、ＶＤＤ×２の電圧が供給される。ＮＭＯＳトランジスタＭＮ３８のソース端子には、ＶＤＤ×１の電圧が供給される。ＣＭＯＳインバータ３０６は、信号入力９の値に基づいて、出力する電圧を変化させる。
　本実施の形態において、信号入力８が供給する電圧はＶＤＤ×２～ＶＤＤ×３、信号入力９が供給する電圧はＶＤＤ×１～ＶＤＤ×２である。
　本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ～ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器１００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。
　以下、表３を参照し、図３の動作について説明する。ただし、表１または表２と同様の動作の説明は省略される。
Figure JPOXMLDOC01-appb-T000003
　まず、スイッチング増幅器３００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。
　信号入力８またはＣＭＯＳインバータ３０４への入力は、ＣＭＯＳインバータ３０４においてローレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３６のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３６のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３６は導通状態、ＮＭＯＳトランジスタＭＮ３６は非導通状態となるため、ＣＭＯＳインバータ３０４においてハイレベルであるＶＤＤ×３が、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子へ入力される。
　ＣＭＯＳインバータ３０５への入力は、ＣＭＯＳインバータ３０５においてローレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３７のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３７のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３７は導通状態、ＮＭＯＳトランジスタＭＮ３７は非導通状態となるため、ＣＭＯＳインバータ３０５においてハイレベルであるＶＤＤ×３がＣＭＯＳインバータ１０１へ入力される。
　信号入力９またはＣＭＯＳインバータ３０６への入力は、ＣＭＯＳインバータ３０６においてローレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＰＭＯＳトランジスタＭＰ３８のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３８のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３８は導通状態、ＮＭＯＳトランジスタＭＮ３８は非導通状態となるため、ＣＭＯＳインバータ３０６においてハイレベルであるＶＤＤ×２がＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子へ入力される。
　次に、スイッチング増幅器３００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。
　信号入力８またはＣＭＯＳインバータ３０４への入力は、ＣＭＯＳインバータ３０４においてハイレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＰＭＯＳトランジスタＭＰ３６のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３６のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３６は非導通状態、ＮＭＯＳトランジスタＭＮ３６は導通状態となるため、ＣＭＯＳインバータ３０４においてローレベルであるＶＤＤ×２が、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子へ入力される。
　ＣＭＯＳインバータ３０５への入力は、ＣＭＯＳインバータ３０５においてハイレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３７のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３７のソース端子への入力がＶＤＤの電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３７は非導通状態、ＮＭＯＳトランジスタＭＮ３７は導通状態となるため、ＣＭＯＳインバータ３０５においてローレベルであるＶＤＤ×１がＣＭＯＳインバータ１０１へ入力される。
　信号入力９またはＣＭＯＳインバータ３０６への入力は、ＣＭＯＳインバータ３０６においてハイレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３８のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３８のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３８は非導通状態、ＮＭＯＳトランジスタＭＮ３８は導通状態となるため、ＣＭＯＳインバータ３０６においてローレベルであるＶＤＤ×１がＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子へ入力される。
　ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力はＶＤＤ×１である。このとき、ＮＭＯＳトランジスタＭＮ２３は導通状態となるため、０ＶがＮＭＯＳトランジスタＭＮ１２のソース端子へ入力される。
　第３の実施の形態におけるスイッチング増幅器３００は、上記の構成によって、ＶＤＤ×２～ＶＤＤ×３の電圧をＰＭＯＳトランジスタＭＰ１２のゲート端子に供給する構成、ＶＤＤ×１～ＶＤＤ×３の電圧をＣＭＯＳインバータ１０１に入力する構成、およびＶＤＤ×１～ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のゲート端子に供給する構成を実現し、かつ、スイッチング増幅器３００が使用する各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ２３乃至ＭＰ２５、ＭＰ３６乃至ＭＰ３８、ＭＮ１１、ＭＮ１２、ＭＮ２３乃至ＭＮ２５およびＭＮ３６乃至ＭＮ３８）を耐圧の範囲内で動作させることができる。すなわち、スイッチング増幅器３００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。
　［第４の実施の形態］
　図４は、本発明の第４の実施の形態におけるスイッチング増幅器４００の構成を示すブロック図である。
　図４を参照すると、スイッチング増幅器４００は、第３の実施の形態のスイッチング増幅器３００の構成に加えて、遅延調整回路４１乃至４４を備える。
　遅延調整回路４１乃至４４は、信号入力１０乃至１３の遅延量ΔＴをそれぞれ調整し、信号入力１０乃至１３のスキューを低減させる。遅延調整回路４１乃至４４は、信号入力１０乃至１３のスキューを調整した後の信号である信号入力６、８、９および７をそれぞれスイッチング増幅器３００に入力する。
　本実施の形態において、遅延調整回路は信号入力１０乃至１３各々に対して１つ備えられるものとした。しかし、遅延調整回路の構成はこれに限定されない。例えば、遅延調整回路は、多入力多出力型のものを１つ備える構成としてもよいし、遅延調整回路４１乃至４４のうち少なくとも１つが備えられる構成としてもよい。
　第４の実施の形態におけるスイッチング増幅器４００は、第１乃至第３の実施の形態と同様に、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。さらに、スイッチング増幅器４００は、遅延調整回路を備えることによって信号入力のスキューを低減できるため、高速なスイッチング動作を実現できる。
　以上、各実施の形態および具体例を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。
　また、本発明の各実施の形態における各構成要素は、その機能をハードウェア的に実現することはもちろん、コンピュータとプログラムとで実現することができる。プログラムは、磁気ディスクや半導体メモリなどのコンピュータ可読記録媒体に記録されて提供され、コンピュータの立ち上げ時などにコンピュータに読み取られる。この読み取られたプログラムは、そのコンピュータの動作を制御することにより、そのコンピュータを前述した各実施の形態における構成要素として機能させる。
　この出願は、２０１６年１月２６日に出願された日本出願特願２０１６－１１９７９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明の活用例として、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できるスイッチング増幅器がある。
　１００、２００、３００、４００　　スイッチング増幅器
　１０１、２０２、２０３、３０４、３０５、３０６　　ＣＭＯＳインバータ
　ＭＰ１１、ＭＰ１２、ＭＰ２３～ＭＰ２５、ＭＰ３６～ＭＰ３８　　ＰＭＯＳトランジスタ
　ＭＮ１１、ＭＮ１２、ＭＮ２３～ＭＮ２５、ＭＮ３６～ＭＮ３８　　ＮＭＯＳトランジスタ
　２１０　　縦積みＰＭＯＳトランジスタ群
　２２０　　縦積みＮＭＯＳトランジスタ群
　４１、４２、４３、４４　　遅延調整回路

Claims (6)

  1. 　第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、
    　第２のＰＭＯＳトランジスタと、を備え、
    　前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのドレイン端子とが接続され、
    　前記第２のＰＭＯＳトランジスタのゲート端子への入力信号が変化することを特徴とするスイッチング増幅器。
  2. 　第３のＰＭＯＳトランジスタと、
    　第２のＣＭＯＳインバータ回路と、をさらに備え、
    　前記第２のＰＭＯＳトランジスタのソース端子と前記第３のＰＭＯＳトランジスタのドレイン端子とが接続され、
    　前記第３のＰＭＯＳトランジスタのソース端子と前記第２のＣＭＯＳインバータ回路の出力端子とが接続されることを特徴とする請求項１に記載のスイッチング増幅器。
  3. 　第３のＣＭＯＳインバータ回路と、
    　第４のＰＭＯＳトランジスタを含む第４のＣＭＯＳインバータ回路と、をさらに備え、
    　前記第３のＣＭＯＳインバータ回路の出力端子は、前記第２のＰＭＯＳトランジスタのゲート端子および前記第４のＰＭＯＳトランジスタのソース端子に接続され、
    　前記第４のＣＭＯＳインバータ回路の出力端子は、前記第１のＣＭＯＳインバータ回路の入力端子に接続されることを特徴とする請求項２に記載のスイッチング増幅器。
  4. 　前記第２のＣＭＯＳインバータ回路および前記第３のＣＭＯＳインバータ回路への入力信号が変化することを特徴とする請求項３に記載のスイッチング増幅器。
  5. 　第２のＮＭＯＳトランジスタと、
    　第３のＮＭＯＳトランジスタと、
    　第５のＣＭＯＳインバータ回路と、
    　第６のＣＭＯＳインバータ回路と、をさらに備え、
    　前記第１のＣＭＯＳインバータ回路は第１のＮＭＯＳトランジスタをさらに含み、
    　前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、
    　前記第２のＮＭＯＳトランジスタのソース端子と前記第３のＮＭＯＳトランジスタのドレイン端子とが接続され、
    　前記第３のＮＭＯＳトランジスタのソース端子と前記第５のＣＭＯＳインバータ回路の出力端子とが接続され、
    　前記第４のＣＭＯＳインバータ回路は第４のＮＭＯＳトランジスタをさらに含み、
    　前記第６のＣＭＯＳインバータ回路の出力端子は、前記第２のＮＭＯＳトランジスタのゲート端子および前記第４のＮＭＯＳトランジスタのソース端子に接続されることを特徴とする請求項３に記載のスイッチング増幅器。
  6. 　１または複数の遅延調整回路をさらに備え、
    　前記１または複数の遅延調整回路各々の出力は、前記第２、前記第３、前記第５または前記第６のＣＭＯＳインバータ回路の少なくともいずれか１つに入力されることを特徴とする請求項５に記載のスイッチング増幅器。
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