JPWO2017130878A1 - スイッチング増幅器 - Google Patents

Abstract

本発明のスイッチング増幅器は、第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、第２のＰＭＯＳトランジスタと、を備え、前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのドレイン端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子への入力信号が変化する。

Description

本発明は、スイッチング増幅器に関し、特に、高い電圧に対応するスイッチング増幅器に関する。

携帯電話、無線ＬＡＮ（Local Area Network）等の無線通信機器の送信部は、出力電力の大小にかかわらず、低消費電力で動作することが求められる。特に、送信部の最終段における電力増幅器は、無線通信機器全体の消費電力の５０％以上を占めるため、より低消費電力で動作することが求められる。

近年、消費電力が少ない電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、パルス波形信号を入力信号とし、入力信号の波形を維持したまま電力増幅することが可能である。

スイッチング増幅器を実現する手段として、インバータ回路がある。インバータ回路は、スイッチ回路の構成が容易なＮＭＯＳ（N-channel type Metal Oxide Semiconductor）トランジスタおよびＰＭＯＳ（P-channel type Metal Oxide Semiconductor）トランジスタの２つのトランジスタ素子で構成される。

図５は、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路によるスイッチング回路５００である。スイッチング回路５００を構成するＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタＭＰ５１およびＮＭＯＳトランジスタＭＮ５１から構成される。

ＰＭＯＳトランジスタＭＰ５１のドレイン端子は、ＮＭＯＳトランジスタＭＮ５１のドレイン端子に接続される。これらドレイン端子からスイッチング回路５００の出力端子がとられる。ＰＭＯＳトランジスタＭＰ５１のゲート端子は、ＮＭＯＳトランジスタＭＮ５１のゲート端子に接続される。これらゲート端子からスイッチング回路５００の入力端子がとられる。ＰＭＯＳトランジスタＭＰ５１のソース端子は、電源電圧ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ５１のソース端子は接地される。入力端子にハイレベルの電圧（ＶＤＤ）が供給された場合、ＰＭＯＳトランジスタＭＰ５１は非導通状態、ＮＭＯＳトランジスタＭＮ５１は導通状態となり、出力端子はローレベルの電圧（０Ｖ）を出力する。逆に、入力端子にローレベルの電圧（０Ｖ）が供給された場合、ＰＭＯＳトランジスタＭＰ５１は導通状態、ＮＭＯＳトランジスタＭＮ５１は非導通状態となり、出力端子はハイレベルの電圧（ＶＤＤ）を出力する。

一般的なＣＭＯＳインバータ回路を用いたスイッチング回路５００は、入力端子に供給される電圧に応じて、電源レベル（ＶＤＤ）または接地レベル（０Ｖ）の電圧を出力する。

非特許文献１には、上記のＣＭＯＳインバータ回路を使用し、高電圧を出力するスイッチング増幅器の一例が記載されている。

図６は、非特許文献１に記載のスイッチング増幅器６００の回路図である。スイッチング増幅器６００は、最終段の各トランジスタのソース端子に供給する電圧と、最終段のＣＭＯＳインバータの入力端子に供給する電圧とを変化させる。これによって、スイッチング増幅器６００は、各トランジスタを耐圧（絶縁破壊電圧またはブレークダウン電圧を意味する。以下、ＶＤＤと表記する。）の範囲内で動作させつつ、ＶＤＤの３倍の電圧振幅を出力する。

特許文献１や特許文献２では、低いブレークダウン電圧を有するトランジスタを用いつつ、このブレークダウン電圧の２倍や３倍といった高い電圧を出力できる高出力電圧生成用半導体回路が、提案されている。特許文献３では、トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力できる出力回路が、提案されている。

特開平１０−２１５１６６号公報 特開平１１−２３４１１６号公報 特開平１１−３４６１５０号公報

Y. Kim, W. Bae and D. Jeong，"A 10-Gb/s 6-Vpp Differential Modulator Driver in 65-nm CMOS，"in IEEE ISCAS，pp．1869-1872，June 2014．

関連技術における問題点は、スイッチング増幅器６００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できない点である。

その理由を以下に述べる。各トランジスタにおける端子間の電位差は、各トランジスタの耐圧であるＶＤＤ以下である必要がある。スイッチング増幅器６００の出力電圧を上げるために、各トランジスタまたはＣＭＯＳインバータへ高電圧が入力された場合、この電位差はＶＤＤを超えてしまう（すなわち、トランジスタは破綻する）。また、トランジスタの破綻を防ぐために、各トランジスタが高耐圧のものへ変更されるとともに、各トランジスタまたはＣＭＯＳインバータへ高電圧が入力された場合、スイッチング増幅器６００の消費電力は増加してしまう。以上の理由により、スイッチング増幅器６００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧を出力することができない。

本発明の目的は、スイッチング増幅器が、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力することである。

本発明の一態様におけるスイッチング増幅器は、第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、前記第１のＰＭＯＳトランジスタと直列に接続される第２のＰＭＯＳトランジスタと、を備え、前記第２のＰＭＯＳトランジスタのゲート端子の入力電圧が変化する。

本発明における効果は、スイッチング増幅器が、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できる点である。

図１は、本発明の第１の実施の形態におけるスイッチング増幅器１００の構成を示す回路図である。 図２は、本発明の第２の実施の形態におけるスイッチング増幅器２００の構成を示す回路図である。 図３は、本発明の第３の実施の形態におけるスイッチング増幅器３００の構成を示す回路図である。 図４は、本発明の第４の実施の形態におけるスイッチング増幅器４００の構成を示すブロック図である。 図５は、一般的なＣＯＭＳインバータ回路によるスイッチング回路５００の構成を示す回路図である。 図６は、非特許文献１に記載のスイッチング増幅器６００の構成を示す回路図である。

次に、本発明を実施するための形態について図面を参照して詳細に説明する。なお、各図面及び明細書記載の各実施の形態において、同様の機能を備える構成要素には同様の符号が与えられている。

［第１の実施の形態］
図１は、本発明の第１の実施の形態におけるスイッチング増幅器１００の構成を示す回路図である。

図１を参照すると、本発明の第１の実施の形態におけるスイッチング増幅器１００は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１から構成されるＣＭＯＳインバータ１０１と、ＰＭＯＳトランジスタＭＰ１２と、ＮＭＯＳトランジスタＭＮ１２と、を備える。スイッチング増幅器１００の出力は、ＣＭＯＳインバータ１０１の出力である。ＣＭＯＳインバータ１０１は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。

第１の実施の形態におけるスイッチング増幅器１００は、ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２のゲート端子への入力電圧をそれぞれ変化させる。これによって、スイッチング増幅器１００は、各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＮ１１およびＭＮ１２）を耐圧（絶縁破壊電圧またはブレークダウン電圧を意味する。以下、ＶＤＤと表記する。）の範囲内で動作させつつ、高電圧を出力することができる。すなわち、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力可能である。

以下、第１の実施の形態におけるスイッチング増幅器１００が備える各構成要素について説明する。

ＣＭＯＳインバータ１０１は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１から構成される。ＣＭＯＳインバータ１０１の入力端子は、可変の電圧を供給する信号入力１に接続される。ＣＭＯＳインバータ１０１の出力端子は、スイッチング増幅器１００の出力である信号出力１に接続される。ＣＭＯＳインバータ１０１は、信号入力１とＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１のソース端子に入力される信号との値に基づいて、出力する電圧を変化させる。

ＰＭＯＳトランジスタＭＰ１２は、ＰＭＯＳトランジスタＭＰ１１に直列に接続される。すなわち、ＰＭＯＳトランジスタＭＰ１２のドレイン端子は、ＰＭＯＳトランジスタＭＰ１１のソース端子に接続される。ＰＭＯＳトランジスタＭＰ１２のゲート端子は、可変の電圧を供給する信号入力２に接続される。また、ＰＭＯＳトランジスタＭＰ１２のソース端子は、可変の電圧を供給する信号入力３に接続される。

ＮＭＯＳトランジスタＭＮ１２は、ＮＭＯＳトランジスタＭＮ１１に直列に接続される。すなわち、ＮＭＯＳトランジスタＭＮ１２のドレイン端子は、ＮＭＯＳトランジスタＭＮ１１のソース端子に接続される。ＮＭＯＳトランジスタＭＮ１２のゲート端子は、可変の電圧を供給する信号入力４に接続される。また、ＮＭＯＳトランジスタＭＮ１２のソース端子は、可変の電圧を供給する信号入力５に接続される。

本実施の形態において、信号入力１が供給する電圧はＶＤＤ×１〜ＶＤＤ×３、信号入力２が供給する電圧はＶＤＤ×２〜ＶＤＤ×３、信号入力３が供給する電圧はＶＤＤ×２〜ＶＤＤ×４、信号入力４が供給する電圧はＶＤＤ×１〜ＶＤＤ×２、信号入力５が供給する電圧は０Ｖ〜ＶＤＤ×２である。

本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ〜ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器１００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。

以下、表１を参照し、図１の動作について説明する。

まず、スイッチング増幅器１００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。

信号入力３またはＰＭＯＳトランジスタＭＰ１２のソース端子への入力は、ＶＤＤの４倍の電圧（ＶＤＤ×４）であり、信号入力２またはＰＭＯＳトランジスタＭＰ１２のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ１２は導通状態となるため、ＰＭＯＳトランジスタＭＰ１２においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ１１のソース端子へ入力される。

信号入力５またはＮＭＯＳトランジスタＭＮ１２のソース端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）であり、信号入力４またはＮＭＯＳトランジスタＭＮ１２のゲート端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＮＭＯＳトランジスタＭＮ１２およびＮＭＯＳトランジスタＭＮ１１は非導通状態となる。したがって、ＮＭＯＳトランジスタＭＮ１２−ＮＭＯＳトランジスタＭＮ１１間には、スイッチング増幅器１００の出力電圧であるＶＤＤ×４と、ＮＭＯＳトランジスタＭＮ１２のソース端子への入力電圧であるＶＤＤ×２との差電圧が分圧された電位が加わる。つまり、ＮＭＯＳトランジスタＭＮ１２−ＮＭＯＳトランジスタＭＮ１１間にはＶＤＤの３倍の電圧（ＶＤＤ×３）が供給される。

信号入力１またはＣＭＯＳインバータ１０１への入力は、ＣＭＯＳインバータ１０１においてローレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＮＭＯＳトランジスタＭＮ１１のソース端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ１１が導通状態、ＮＭＯＳトランジスタＭＮ１１が非導通状態となるため、ＣＭＯＳインバータ１０１は、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤ×４を、信号出力１として出力する。つまり、スイッチング増幅器１００の出力がハイレベルである条件１において、スイッチング増幅器１００で使用する各トランジスタの端子間には差電圧としてＶＤＤの１倍（ＶＤＤ×１）以上の電圧が加わることはない。すなわち、スイッチング増幅器１００で使用する各トランジスタは、高電圧を供給されても耐圧内で動作することができる。したがって、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できる。

次に、スイッチング増幅器１００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。

信号入力３またはＰＭＯＳトランジスタＭＰ１２のソース端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）であり、信号入力２またはＰＭＯＳトランジスタＭＰ１２のゲート端子への入力は、ＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ１２およびＰＭＯＳトランジスタＭＰ１１は非導通状態となる。したがって、ＰＭＯＳトランジスタＭＰ１２−ＰＭＯＳトランジスタＭＰ１１間には、スイッチング増幅器１００の出力電圧である接地電圧（０Ｖ）と、ＰＭＯＳトランジスタＭＰ１２のソース端子への入力電圧であるＶＤＤ×２との差電圧が分圧された電位が加わる。つまり、ＰＭＯＳトランジスタＭＰ１２−ＰＭＯＳトランジスタＭＰ１１間には、ＶＤＤの１倍の電圧（ＶＤＤ×１）が供給される。

信号入力５またはＮＭＯＳトランジスタＭＮ１２のソース端子への入力は、接地電圧（０Ｖ）であり、信号入力４またはＮＭＯＳトランジスタＭＮ１２のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ１２は導通状態となるため、ＰＭＯＳトランジスタＭＰ１２においてローレベルである０ＶがＰＭＯＳトランジスタＭＰ１１のソース端子へ入力される。

信号入力１またはＣＭＯＳインバータ１０１への入力は、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＮＭＯＳトランジスタＭＮ１１のソース端子への入力は０Ｖである。このとき、ＰＭＯＳトランジスタＭＰ１１が非導通状態、ＮＭＯＳトランジスタＭＮ１１が導通状態となるため、ＣＭＯＳインバータ１０１は、ＣＭＯＳインバータ１０１においてローレベルである０Ｖを、信号出力１として出力する。

第１の実施の形態におけるスイッチング増幅器１００は、最終段の信号出力部にＣＭＯＳインバータ１０１を設ける。すなわち、スイッチング増幅器１００の信号出力１は、ＣＭＯＳインバータ１０１の出力に等しい。ＣＭＯＳインバータ１０１が有するＰＭＯＳトランジスタＭＰ１１は、ＰＭＯＳトランジスタＭＰ１２と直列に接続されている。同様に、ＣＭＯＳインバータ１０１が有するＮＭＯＳトランジスタＭＮ１１は、ＮＭＯＳトランジスタＭＮ１２と直列に接続されている。このＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２のゲート端子に可変電圧が供給されることによって、スイッチング増幅器１００は、各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＮ１１およびＭＮ１２）を耐圧の範囲内で動作させつつ、高電圧を出力することができる。すなわち、スイッチング増幅器１００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力可能である。本実施の形態において、スイッチング増幅器１００は、ＶＤＤの４倍の電圧振幅を出力可能である。しかし、当然のことながら、スイッチング増幅器１００は信号入力１乃至信号入力５の値を変更することによって、より大きな電圧振幅を出力可能である。

［第２の実施の形態］
図２は、本発明の第２の実施の形態におけるスイッチング増幅器２００の構成を示す回路図である。

図２を参照すると、スイッチング増幅器２００は、第１の実施の形態のスイッチング増幅器１００の構成に加えて、ＣＭＯＳインバータ２０２と、ＣＭＯＳインバータ２０３と、ＰＭＯＳトランジスタＭＰ２３と、ＮＭＯＳトランジスタＭＮ２３と、を備える。ＣＭＯＳインバータ２０２は、ＰＭＯＳトランジスタＭＰ２４およびＮＭＯＳトランジスタＭＮ２４から構成される。ＣＭＯＳインバータ２０３は、ＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５から構成される。ＣＭＯＳインバータ２０２およびＣＭＯＳインバータ２０３は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。

第２の実施の形態におけるスイッチング増幅器２００は、第１の実施の形態における信号入力３および信号入力５を実現するための構成が具体的に示されている点で、第１の実施の形態のスイッチング増幅器１００と相違する。すなわち、第２の実施の形態では、ＶＤＤ×２〜ＶＤＤ×４の電圧をＰＭＯＳトランジスタＭＰ１２のソース端子に供給するための構成、および０Ｖ〜ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のソース端子に供給するための構成が説明される。

以下、第２の実施の形態におけるスイッチング増幅器２００が備える各構成要素について説明する。ただし、第１の実施の形態と重複する部分の説明は省略される。

ＰＭＯＳトランジスタＭＰ２３は、ＰＭＯＳトランジスタＭＰ１２に直列に接続される。すなわち、ＰＭＯＳトランジスタＭＰ２３のドレイン端子は、ＰＭＯＳトランジスタＭＰ１２のソース端子に接続される。ＰＭＯＳトランジスタＭＰ２３のゲート端子には、ＶＤＤ×３の電圧が供給される。

ＰＭＯＳトランジスタＭＰ２３とＰＭＯＳトランジスタＭＰ１２とＰＭＯＳトランジスタＭＰ１１とは、この順に直列に接続されており、３段の縦積みＰＭＯＳトランジスタ群２１０を構成する。本実施の形態では、信号出力１からＶＤＤ×４の電圧振幅を出力するため、縦積みＰＭＯＳトランジスタ群２１０は３段で構成される。つまり、信号出力１からＶＤＤ×Ｎの電圧振幅を出力する場合、縦積みＰＭＯＳトランジスタ群２１０は、（Ｎ−１）段で構成される。

ＣＭＯＳインバータ２０２は、ＰＭＯＳトランジスタＭＰ２４およびＮＭＯＳトランジスタＭＮ２４から構成される。ＣＭＯＳインバータ２０２の入力端子は、可変の電圧を供給する信号入力６に接続される。ＣＭＯＳインバータ２０２の出力端子は、ＰＭＯＳトランジスタＭＰ２３のソース端子に接続される。ＰＭＯＳトランジスタＭＰ２４のソース端子には、ＶＤＤ×４の電圧が供給される。ＮＭＯＳトランジスタＭＮ２４のソース端子には、ＶＤＤ×３の電圧が供給される。ＣＭＯＳインバータ２０２は、信号入力５の値に基づいて、出力する電圧を変化させる。

ＮＭＯＳトランジスタＭＮ２３は、ＮＭＯＳトランジスタＭＮ１２に直列に接続される。すなわち、ＮＭＯＳトランジスタＭＮ２３のドレイン端子は、ＮＭＯＳトランジスタＭＮ１２のソース端子に接続される。ＮＭＯＳトランジスタＭＮ２３のゲート端子には、ＶＤＤ×１の電圧が供給される。

ＮＭＯＳトランジスタＭＮ２３とＮＭＯＳトランジスタＭＮ１２とＮＭＯＳトランジスタＭＮ１１とは、この順に直列に接続されており、３段の縦積みＮＭＯＳトランジスタ群２２０を構成する。本実施の形態では、信号出力１からＶＤＤ×４の電圧振幅を出力するため、縦積みＮＭＯＳトランジスタ群２２０は３段で構成される。つまり、信号出力１からＶＤＤ×Ｎの電圧振幅を出力する場合、縦積みＮＭＯＳトランジスタ群２２０は、（Ｎ−１）段で構成される。

ＣＭＯＳインバータ２０３は、ＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５から構成される。ＣＭＯＳインバータ２０３の入力端子は、可変の電圧を供給する信号入力７に接続される。ＣＭＯＳインバータ２０３の出力端子は、ＮＭＯＳトランジスタＭＮ２３のソース端子に接続される。ＮＭＯＳトランジスタＭＮ２５のソース端子には、０Ｖの電圧が供給される。ＰＭＯＳトランジスタＭＰ２５のソース端子には、ＶＤＤ×１の電圧が供給される。ＣＭＯＳインバータ２０３は、信号入力７の値に基づいて、出力する電圧を変化させる。

本実施の形態において、信号入力６が供給する電圧はＶＤＤ×３〜ＶＤＤ×４、信号入力７が供給する電圧は０Ｖ〜ＶＤＤ×１である。

本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ〜ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器２００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。

以下、表２を参照し、図２の動作について説明する。ただし、表１と同様の動作の説明は省略される。

まず、スイッチング増幅器２００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。

信号入力６すなわちＣＭＯＳインバータ２０２への入力は、ＣＭＯＳインバータ２０２においてローレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＰＭＯＳトランジスタＭＰ２４のソース端子への入力がＶＤＤの４倍の電圧（ＶＤＤ×４）、ＮＭＯＳトランジスタＭＮ２４のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２４は導通状態、ＮＭＯＳトランジスタＭＮ２４は非導通状態となるため、ＣＭＯＳインバータ２０２においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ２３のソース端子へ入力される。

ＰＭＯＳトランジスタＭＰ２３のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２３は導通状態となるため、ＰＭＯＳトランジスタＭＰ２３においてハイレベルであるＶＤＤ×４がＰＭＯＳトランジスタＭＰ１２のソース端子に入力される。

信号入力７またはＣＭＯＳインバータ２０３への入力は、ＣＭＯＳインバータ２０３においてローレベルである接地電圧（０Ｖ）であり、ＰＭＯＳトランジスタＭＰ２５のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）、ＮＭＯＳトランジスタＭＮ２５のソース端子への入力が接地電圧（０Ｖ）である。このとき、ＰＭＯＳトランジスタＭＰ２５は導通状態、ＮＭＯＳトランジスタＭＮ２５は非導通状態となるため、ＣＭＯＳインバータ２０３においてハイレベルであるＶＤＤ×１がＮＭＯＳトランジスタＭＮ２３のソース端子へ入力される。

ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ２３、ＮＭＯＳトランジスタＭＮ１２およびＮＭＯＳトランジスタＭＮ１１は全て非導通状態となる。したがって、各トランジスタ間には、スイッチング増幅器２００の出力電圧であるＶＤＤ×４とＣＭＯＳインバータ２０３の出力電圧であるＶＤＤ×１との差電圧が分圧された電位が加わる。つまり、ＮＭＯＳトランジスタＭＮ２３−ＮＭＯＳトランジスタＭＮ１２間にはＶＤＤの２倍の電圧（ＶＤＤ×２）が供給され、ＮＭＯＳトランジスタＭＮ１２−ＮＭＯＳトランジスタＭＮ１１間にはＶＤＤの３倍の電圧（ＶＤＤ×３）が供給される。

次に、スイッチング増幅器２００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。

信号入力６またはＣＭＯＳインバータ２０２への入力は、ＣＭＯＳインバータ２０２においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）であり、ＰＭＯＳトランジスタＭＰ２４への入力がＶＤＤの４倍の電圧（ＶＤＤ×４）、ＮＭＯＳトランジスタＭＮ２４への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２４は非導通状態、ＮＭＯＳトランジスタＭＮ２４は導通状態となるため、ＣＭＯＳインバータ２０２においてローレベルであるＶＤＤ×３がＰＭＯＳトランジスタＭＰ２３のソース端子へ入力される。

ＰＭＯＳトランジスタＭＰ２３のゲート端子への入力は、ＶＤＤの３倍の電圧（ＶＤＤ×３）である。このとき、ＰＭＯＳトランジスタＭＰ２３、ＰＭＯＳトランジスタＭＰ１２およびＰＭＯＳトランジスタＭＰ１１は全て非導通状態となる。したがって、各トランジスタ間には、スイッチング増幅器２００の出力電圧である０ＶとＣＭＯＳインバータ２０２の出力電圧であるＶＤＤ×３との差電圧が分圧された電位が加わる。つまり、ＰＭＯＳトランジスタＭＰ２３−ＰＭＯＳトランジスタＭＰ１２間にはＶＤＤの２倍の電圧（ＶＤＤ×２）、ＰＭＯＳトランジスタＭＰ１２−ＰＭＯＳトランジスタＭＰ１１間にはＶＤＤの１倍の電圧（ＶＤＤ×１）が供給される。

信号入力７またはＣＭＯＳインバータ２０３への入力は、ＣＭＯＳインバータ２０３においてハイレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＰＭＯＳトランジスタＭＰ２５のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）、ＮＭＯＳトランジスタＭＮ２５のソース端子への入力が接地電圧（０Ｖ）である。このとき、ＰＭＯＳトランジスタＭＰ２５は非導通状態、ＮＭＯＳトランジスタＭＮ２５は導通状態となるため、ＣＭＯＳインバータ２０３においてローレベルである０ＶがＮＭＯＳトランジスタＭＮ２３のソース端子へ入力される。

ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力は、ＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＮＭＯＳトランジスタＭＮ２３は導通状態となるため、ＮＭＯＳトランジスタＭＮ２３においてローレベルである０ＶがＮＭＯＳトランジスタＭＮ１２のソース端子に入力される。

第２の実施の形態におけるスイッチング増幅器２００は、上記の構成によって、ＶＤＤ×２〜ＶＤＤ×４の電圧をＰＭＯＳトランジスタＭＰ１２のソース端子に供給する構成、および０Ｖ〜ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のソース端子に供給する構成を実現し、かつ、スイッチング増幅器２００が使用する各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ２３乃至ＭＰ２５、ＭＮ１１、ＭＮ１２およびＭＮ２３乃至ＭＮ２５）を耐圧の範囲内で動作させることができる。すなわち、スイッチング増幅器２００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。

［第３の実施の形態］
図３は、本発明の第３の実施の形態におけるスイッチング増幅器３００の構成を示す回路図である。

図３を参照すると、スイッチング増幅器３００は、第２の実施の形態のスイッチング増幅器２００の構成に加えて、ＣＭＯＳインバータ３０４と、ＣＭＯＳインバータ３０５と、ＣＭＯＳインバータ３０６と、を備える。ＣＭＯＳインバータ３０４は、ＰＭＯＳトランジスタＭＰ３６およびＮＭＯＳトランジスタＭＮ３６から構成され、ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７から構成され、ＣＭＯＳインバータ３０６は、ＰＭＯＳトランジスタＭＰ３８およびＮＭＯＳトランジスタＭＮ３８から構成される。ＣＭＯＳインバータ３０４乃至３０６各々は、図５に示したスイッチング回路５００を構成するＣＭＯＳインバータ回路と同様の構成であるため、詳細な説明は省略される。

第３の実施の形態におけるスイッチング増幅器３００は、第２の実施の形態における信号入力２と信号入力１と信号入力４とを実現するための構成が具体的に示されている点で、第２の実施の形態のスイッチング増幅器２００と相違する。すなわち、第３の実施の形態では、ＶＤＤ×２〜ＶＤＤ×３の電力をＰＭＯＳトランジスタＭＰ１２のゲート端子に供給するための構成と、ＶＤＤ×１〜ＶＤＤ×３の電力をＣＭＯＳインバータ１０１に供給するための構成と、ＶＤＤ×１〜ＶＤＤ×２の電力をＮＭＯＳトランジスタＭＮ１２のゲート端子に供給するための構成と、が説明される。

以下、第３の実施の形態におけるスイッチング増幅器３００が備える各構成要素について説明する。ただし、第２の実施の形態と重複する部分の説明は省略される。

ＣＭＯＳインバータ３０４は、ＰＭＯＳトランジスタＭＰ３６およびＮＭＯＳトランジスタＭＮ３６から構成される。ＣＭＯＳインバータ３０４の入力端子は、可変の電圧を供給する信号入力８に接続される。ＣＭＯＳインバータ３０４の出力端子は、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子（後述）に接続される。ＰＭＯＳトランジスタＭＰ３６のソース端子には、ＶＤＤ×３の電圧が供給される。ＮＭＯＳトランジスタＭＮ３６のソース端子には、ＶＤＤ×２の電圧が供給される。ＣＭＯＳインバータ３０４は、信号入力８の値に基づいて、出力する電圧を変化させる。

ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７から構成される。ＣＭＯＳインバータ３０５の入力端子には、ＶＤＤ×２の電圧が供給される。ＣＭＯＳインバータ３０５の出力端子は、ＣＭＯＳインバータ１０１の入力端子に接続される。ＰＭＯＳトランジスタＭＰ３７のソース端子にはＣＭＯＳインバータ３０４の出力電圧が供給される。ＮＭＯＳトランジスタＭＮ３７のソース端子には、ＣＭＯＳインバータ３０６（後述）の出力電圧が供給される。ＣＭＯＳインバータ３０５は、ＰＭＯＳトランジスタＭＰ３７およびＮＭＯＳトランジスタＭＮ３７のソース端子に入力される信号の値に基づいて、出力する電圧を変化させる。

ＣＭＯＳインバータ３０６は、ＰＭＯＳトランジスタＭＰ３８およびＮＭＯＳトランジスタＭＮ３８から構成される。ＣＭＯＳインバータ３０６の入力端子は、可変の電圧を供給する信号入力９に接続される。ＣＭＯＳインバータ３０６の出力端子は、ＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子に接続される。ＰＭＯＳトランジスタＭＰ３８のソース端子には、ＶＤＤ×２の電圧が供給される。ＮＭＯＳトランジスタＭＮ３８のソース端子には、ＶＤＤ×１の電圧が供給される。ＣＭＯＳインバータ３０６は、信号入力９の値に基づいて、出力する電圧を変化させる。

本実施の形態において、信号入力８が供給する電圧はＶＤＤ×２〜ＶＤＤ×３、信号入力９が供給する電圧はＶＤＤ×１〜ＶＤＤ×２である。

本実施の形態において、ＣＭＯＳインバータ１０１は、０Ｖ〜ＶＤＤ×４の電圧を出力する。すなわち、スイッチング増幅器１００は、ＶＤＤの３倍を超える、ＶＤＤ×４の電圧振幅を出力可能である。

以下、表３を参照し、図３の動作について説明する。ただし、表１または表２と同様の動作の説明は省略される。

まず、スイッチング増幅器３００の出力がハイレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてハイレベルであるＶＤＤの４倍の電圧（ＶＤＤ×４）の場合（条件１）について説明する。

信号入力８またはＣＭＯＳインバータ３０４への入力は、ＣＭＯＳインバータ３０４においてローレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３６のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３６のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３６は導通状態、ＮＭＯＳトランジスタＭＮ３６は非導通状態となるため、ＣＭＯＳインバータ３０４においてハイレベルであるＶＤＤ×３が、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子へ入力される。

ＣＭＯＳインバータ３０５への入力は、ＣＭＯＳインバータ３０５においてローレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３７のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３７のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３７は導通状態、ＮＭＯＳトランジスタＭＮ３７は非導通状態となるため、ＣＭＯＳインバータ３０５においてハイレベルであるＶＤＤ×３がＣＭＯＳインバータ１０１へ入力される。

信号入力９またはＣＭＯＳインバータ３０６への入力は、ＣＭＯＳインバータ３０６においてローレベルであるＶＤＤの１倍の電圧（ＶＤＤ×１）であり、ＰＭＯＳトランジスタＭＰ３８のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３８のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３８は導通状態、ＮＭＯＳトランジスタＭＮ３８は非導通状態となるため、ＣＭＯＳインバータ３０６においてハイレベルであるＶＤＤ×２がＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子へ入力される。

次に、スイッチング増幅器３００の出力がローレベル、すなわち、信号出力１またはＣＭＯＳインバータ１０１の出力が、ＣＭＯＳインバータ１０１においてローレベルである接地電圧（０Ｖ）の場合（条件２）について説明する。

信号入力８またはＣＭＯＳインバータ３０４への入力は、ＣＭＯＳインバータ３０４においてハイレベルであるＶＤＤの３倍の電圧（ＶＤＤ×３）であり、ＰＭＯＳトランジスタＭＰ３６のソース端子への入力がＶＤＤの３倍の電圧（ＶＤＤ×３）、ＮＭＯＳトランジスタＭＮ３６のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）である。このとき、ＰＭＯＳトランジスタＭＰ３６は非導通状態、ＮＭＯＳトランジスタＭＮ３６は導通状態となるため、ＣＭＯＳインバータ３０４においてローレベルであるＶＤＤ×２が、ＰＭＯＳトランジスタＭＰ１２のゲート端子およびＰＭＯＳトランジスタＭＰ３７のソース端子へ入力される。

ＣＭＯＳインバータ３０５への入力は、ＣＭＯＳインバータ３０５においてハイレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３７のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３７のソース端子への入力がＶＤＤの電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３７は非導通状態、ＮＭＯＳトランジスタＭＮ３７は導通状態となるため、ＣＭＯＳインバータ３０５においてローレベルであるＶＤＤ×１がＣＭＯＳインバータ１０１へ入力される。

信号入力９またはＣＭＯＳインバータ３０６への入力は、ＣＭＯＳインバータ３０６においてハイレベルであるＶＤＤの２倍の電圧（ＶＤＤ×２）であり、ＰＭＯＳトランジスタＭＰ３８のソース端子への入力がＶＤＤの２倍の電圧（ＶＤＤ×２）、ＮＭＯＳトランジスタＭＮ３８のソース端子への入力がＶＤＤの１倍の電圧（ＶＤＤ×１）である。このとき、ＰＭＯＳトランジスタＭＰ３８は非導通状態、ＮＭＯＳトランジスタＭＮ３８は導通状態となるため、ＣＭＯＳインバータ３０６においてローレベルであるＶＤＤ×１がＮＭＯＳトランジスタＭＮ１２のゲート端子およびＮＭＯＳトランジスタＭＮ３７のソース端子へ入力される。

ＮＭＯＳトランジスタＭＮ２３のゲート端子への入力はＶＤＤ×１である。このとき、ＮＭＯＳトランジスタＭＮ２３は導通状態となるため、０ＶがＮＭＯＳトランジスタＭＮ１２のソース端子へ入力される。

第３の実施の形態におけるスイッチング増幅器３００は、上記の構成によって、ＶＤＤ×２〜ＶＤＤ×３の電圧をＰＭＯＳトランジスタＭＰ１２のゲート端子に供給する構成、ＶＤＤ×１〜ＶＤＤ×３の電圧をＣＭＯＳインバータ１０１に入力する構成、およびＶＤＤ×１〜ＶＤＤ×２の電圧をＮＭＯＳトランジスタＭＮ１２のゲート端子に供給する構成を実現し、かつ、スイッチング増幅器３００が使用する各トランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ２３乃至ＭＰ２５、ＭＰ３６乃至ＭＰ３８、ＭＮ１１、ＭＮ１２、ＭＮ２３乃至ＭＮ２５およびＭＮ３６乃至ＭＮ３８）を耐圧の範囲内で動作させることができる。すなわち、スイッチング増幅器３００は、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。

［第４の実施の形態］
図４は、本発明の第４の実施の形態におけるスイッチング増幅器４００の構成を示すブロック図である。

図４を参照すると、スイッチング増幅器４００は、第３の実施の形態のスイッチング増幅器３００の構成に加えて、遅延調整回路４１乃至４４を備える。

遅延調整回路４１乃至４４は、信号入力１０乃至１３の遅延量ΔＴをそれぞれ調整し、信号入力１０乃至１３のスキューを低減させる。遅延調整回路４１乃至４４は、信号入力１０乃至１３のスキューを調整した後の信号である信号入力６、８、９および７をそれぞれスイッチング増幅器３００に入力する。

本実施の形態において、遅延調整回路は信号入力１０乃至１３各々に対して１つ備えられるものとした。しかし、遅延調整回路の構成はこれに限定されない。例えば、遅延調整回路は、多入力多出力型のものを１つ備える構成としてもよいし、遅延調整回路４１乃至４４のうち少なくとも１つが備えられる構成としてもよい。

第４の実施の形態におけるスイッチング増幅器４００は、第１乃至第３の実施の形態と同様に、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅（本実施の形態ではＶＤＤ×４）を出力可能である。さらに、スイッチング増幅器４００は、遅延調整回路を備えることによって信号入力のスキューを低減できるため、高速なスイッチング動作を実現できる。

以上、各実施の形態および具体例を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。

また、本発明の各実施の形態における各構成要素は、その機能をハードウェア的に実現することはもちろん、コンピュータとプログラムとで実現することができる。プログラムは、磁気ディスクや半導体メモリなどのコンピュータ可読記録媒体に記録されて提供され、コンピュータの立ち上げ時などにコンピュータに読み取られる。この読み取られたプログラムは、そのコンピュータの動作を制御することにより、そのコンピュータを前述した各実施の形態における構成要素として機能させる。

この出願は、２０１６年１月２６日に出願された日本出願特願２０１６−１１９７９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明の活用例として、消費電力を抑えつつ、ＶＤＤの３倍を超える電圧振幅を出力できるスイッチング増幅器がある。

１００、２００、３００、４００ スイッチング増幅器
１０１、２０２、２０３、３０４、３０５、３０６ ＣＭＯＳインバータ
ＭＰ１１、ＭＰ１２、ＭＰ２３〜ＭＰ２５、ＭＰ３６〜ＭＰ３８ ＰＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ２３〜ＭＮ２５、ＭＮ３６〜ＭＮ３８ ＮＭＯＳトランジスタ
２１０ 縦積みＰＭＯＳトランジスタ群
２２０ 縦積みＮＭＯＳトランジスタ群
４１、４２、４３、４４ 遅延調整回路

Claims (6)

1. 第１のＰＭＯＳトランジスタを含む第１のＣＭＯＳインバータ回路と、
   第２のＰＭＯＳトランジスタと、を備え、
   前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのドレイン端子とが接続され、
   前記第２のＰＭＯＳトランジスタのゲート端子への入力信号が変化することを特徴とするスイッチング増幅器。
2. 第３のＰＭＯＳトランジスタと、
   第２のＣＭＯＳインバータ回路と、をさらに備え、
   前記第２のＰＭＯＳトランジスタのソース端子と前記第３のＰＭＯＳトランジスタのドレイン端子とが接続され、
   前記第３のＰＭＯＳトランジスタのソース端子と前記第２のＣＭＯＳインバータ回路の出力端子とが接続されることを特徴とする請求項１に記載のスイッチング増幅器。
3. 第３のＣＭＯＳインバータ回路と、
   第４のＰＭＯＳトランジスタを含む第４のＣＭＯＳインバータ回路と、をさらに備え、
   前記第３のＣＭＯＳインバータ回路の出力端子は、前記第２のＰＭＯＳトランジスタのゲート端子および前記第４のＰＭＯＳトランジスタのソース端子に接続され、
   前記第４のＣＭＯＳインバータ回路の出力端子は、前記第１のＣＭＯＳインバータ回路の入力端子に接続されることを特徴とする請求項２に記載のスイッチング増幅器。
4. 前記第２のＣＭＯＳインバータ回路および前記第３のＣＭＯＳインバータ回路への入力信号が変化することを特徴とする請求項３に記載のスイッチング増幅器。
5. 第２のＮＭＯＳトランジスタと、
   第３のＮＭＯＳトランジスタと、
   第５のＣＭＯＳインバータ回路と、
   第６のＣＭＯＳインバータ回路と、をさらに備え、
   前記第１のＣＭＯＳインバータ回路は第１のＮＭＯＳトランジスタをさらに含み、
   前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、
   前記第２のＮＭＯＳトランジスタのソース端子と前記第３のＮＭＯＳトランジスタのドレイン端子とが接続され、
   前記第３のＮＭＯＳトランジスタのソース端子と前記第５のＣＭＯＳインバータ回路の出力端子とが接続され、
   前記第４のＣＭＯＳインバータ回路は第４のＮＭＯＳトランジスタをさらに含み、
   前記第６のＣＭＯＳインバータ回路の出力端子は、前記第２のＮＭＯＳトランジスタのゲート端子および前記第４のＮＭＯＳトランジスタのソース端子に接続されることを特徴とする請求項３に記載のスイッチング増幅器。
6. １または複数の遅延調整回路をさらに備え、
   前記１または複数の遅延調整回路各々の出力は、前記第２、前記第３、前記第５または前記第６のＣＭＯＳインバータ回路の少なくともいずれか１つに入力されることを特徴とする請求項５に記載のスイッチング増幅器。

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