JP2011239184A

JP2011239184A - 差動増幅回路及びそれを用いたレベル変換回路

Info

Publication number: JP2011239184A
Application number: JP2010109017A
Authority: JP
Inventors: Shingo Sakai; 真吾酒井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-05-11
Filing date: 2010-05-11
Publication date: 2011-11-24

Abstract

【課題】従来の差動増幅器は出力ノードから出力される差動信号の振幅レベルが十分確保できない可能性があった。
【解決手段】第１の電源端子と第１、第２のノード間にそれぞれ接続され、入力差動信号に導通状態が制御される第１、第２の能動負荷回路と、前記第１、第２のノードと第１、第２の出力ノード間にそれぞれ接続される第３、第４の能動負荷回路と、前記第１、第２の出力ノードと第２の電源端子との間にそれぞれ接続され、前記第２、第１のノードの電位に応じて導通状態が制御される第５、第６の能動負荷回路とを有し、前記第３、第４の能動負荷回路が前記入力差動信号に応じて導通状態が制御される第１の構成、前記第５、第６の能動負荷回路がそれぞれ前記第１、第２の出力ノードの電位に応じても導通状態が制御される第２の構成の少なくともどちらか一方の構成を有する差動増幅回路。
【選択図】図７

Description

本発明は、差動増幅回路及びそれを用いたレベル変換回路に関する。

近年、ＬＳＩにおいて、ＣＭＬ(Current Mode Logic)回路を用いるものが多くなってきている。ＣＭＬ回路は、一定の電流で駆動され、差動信号により動作する特徴がある。このため、ＣＭＯＳインバータ回路に比べ、回路動作の高速化が可能である。また、電源ノイズの影響によって出力信号に発生するジッタを低減させることが可能である。このようなＣＭＬ回路は、信号劣化を抑えるためにクロック分配などで使用されている。

ＣＭＬ回路が出力したＣＭＬ出力信号は信号の振幅が小さく、その電位レベルがＮＭＯＳ構成で高く、ＰＭＯＳ構成で低いため、このＣＭＬ信号を後段のＣＭＯＳ回路で扱うＣＭＯＳレベルにレベル変換する必要がある。なお、上記ＣＭＯＳレベルとは、図１１に示す構成の回路出力のように、入出力信号の振幅レベルが、ほぼ電源電圧ＶＤＤ〜接地電圧ＧＮＤのものを指すものとする。また、ＣＭＬレベルとは、図１２（ＮＭＯＳ構成）、図１３（ＰＭＯＳ構成）に示すように、信号の振幅が、電源電圧ＶＤＤに対して小さい電圧値となる信号の振幅を指すものとする。例えば、電源電圧ＶＤＤが１．１Ｖ程度であるとすると、ＣＭＬは３００ｍＶ程度である。このように、電源電圧ＶＤＤに対しておおよそ１／２以下の振幅レベルを有する。なお、ＣＭＬ信号の出力電位レベルは、図１２に示すような電源電圧ＶＤＤ側の差動信号、もしくは、図１３に示すような接地電圧ＧＮＤ側の差動信号となる。以下では、特に断りがない限り、図１２に示すようなＮＭＯＳ構成の場合、電源電圧ＶＤＤ側の差動信号を例にとって説明する。但し、同様の説明が図１３に示すようなＰＭＯＳ構成の場合に置き換えても可能である。

ここで従来のレベル変換回路として、特許文献１に開示されている技術がある。図１４に従来のレベル変換回路１を示す。図１４に示すように、レベル変換回路１は、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４とを有する。

ＰＭＯＳトランジスタＭＰ１１は、ソースが電源電圧ＶＤＤ、ドレインとゲートがノードＮ１１に接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１２、ゲートがノードＮ１１に接続される。

ＮＭＯＳトランジスタＭＮ１１は、ドレインがノードＮ１１、ソースがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１１のゲートにはＣＭＬレベルの差動入力信号ＩＮＴが入力される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１２、ソースがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１２のゲートにはＣＭＬレベルの差動入力信号ＩＮＢが入力される。ＮＭＯＳトランジスタＭＮ１３は、ドレインがノードＮ１３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１３のゲートには所定のバイアス電圧が印加されている。

ＰＭＯＳトランジスタＭＰ１３は、ソースが電源電圧ＶＤＤ、ドレインが出力端子ＯＵＴＢ、ゲートがノードＮ１２に接続される。ＮＭＯＳトランジスタＭＮ１４は、ドレインが出力端子ＯＵＴＢ、ソースがノードＮ１２に接続される。

ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とで差動増幅回路１１を構成する。ＰＭＯＳトランジスタＭＰ１３と、ＮＭＯＳトランジスタＭＮ１４とでＣＭＯＳインバータ回路１２を構成する。

差動増幅回路１１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を能動負荷として、差動入力信号ＩＮＴ、ＩＮＢの電位差を増幅する。ＣＭＯＳインバータ回路１２は、差動増幅回路１１からの出力を増幅する。このような構成のレベル変換回路１により、ＣＭＬレベルの信号を、ＣＭＯＳレベルの信号にレベル変換する。

また、特許文献２に開示されている半導体回路において、図１５に示すようなレベル変換回路２が記載されている。図１５に示すように、レベル変換回路２は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２６とを有する。

ＰＭＯＳトランジスタＭＰ２１は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ２３、ゲートがノードＮ２２に接続される。ＰＭＯＳトランジスタＭＰ２２は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ２４、ゲートがノードＮ２１に接続される。

ＮＭＯＳトランジスタＭＮ２３は、ドレインがノードＮ２３、ソースがノードＮ２１に接続される。ＮＭＯＳトランジスタＭＮ２３のゲートは、電源電圧ＶＤＤが印加されている。ＮＭＯＳトランジスタＭＮ２４は、ドレインがノードＮ２４、ソースがノードＮ２２に接続される。ＮＭＯＳトランジスタＭＮ２３のゲートは、電源電圧ＶＤＤが印加されている。

ＮＭＯＳトランジスタＭＮ２１は、ドレインがノードＮ２１、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ２１のゲートには差動入力信号ＩＮＴが入力される。ＮＭＯＳトランジスタＭＮ２２は、ドレインがノードＮ２２、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ２２のゲートには差動入力信号ＩＮＢが入力される。

ここで、ＮＭＯＳトランジスタＭＮ２１が能動負荷回路３１、ＮＭＯＳトランジスタＭＮ２２が能動負荷回路３２、ＮＭＯＳトランジスタＭＮ２３が能動負荷回路３３、ＮＭＯＳトランジスタＭＮ２４が能動負荷回路３４、ＰＭＯＳトランジスタＭＰ２１が能動負荷回路３５、ＰＭＯＳトランジスタＭＰ２２が能動負荷回路３６とする。

ＰＭＯＳトランジスタＭＰ２３は、ソースが電源電圧ＶＤＤ、ドレインが出力端子ＯＵＴＴ、ゲートがノードＮ２３に接続される。ＮＭＯＳトランジスタＭＮ２５は、ドレインが出力端子ＯＵＴＴ、ソースが接地端子ＧＮＤ、ゲートがノードＮ２３に接続される。

ＰＭＯＳトランジスタＭＰ２４は、ソースが電源電圧ＶＤＤ、ドレインが出力端子ＯＵＴＢ、ゲートがノードＮ２４に接続される。ＮＭＯＳトランジスタＭＮ２６は、ドレインが出力端子ＯＵＴＢ、ソースが接地端子ＧＮＤ、ゲートがノードＮ２４に接続される。

ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２と、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４とで差動増幅回路２１を構成する。また、ＰＭＯＳトランジスタＭＰ２３と、ＮＭＯＳトランジスタＭＮ２５とでＣＭＯＳインバータ回路２２、ＰＭＯＳトランジスタＭＰ２４と、ＮＭＯＳトランジスタＭＮ２６とでＣＭＯＳインバータ回路２３を構成する。

差動増幅回路２１は、ＰＭＯＳトランジスタＭＰ２１と、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２１からなる第１の電流経路において、ＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２１でＣＭＯＳ回路を構成している。また、ＰＭＯＳトランジスタＭＰ２２と、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２２からなる第２の電流経路において、ＰＭＯＳトランジスタＭＰ２２及びＮＭＯＳトランジスタＭＮ２２でＣＭＯＳ回路を構成している。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートは、互いに逆相の差動信号で動作するＮＭＯＳトランジスタＭＮ２２、ＭＮ２１のドレインにたすき掛けするように接続されている。

また、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２３、及び、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２４を縦積みとし、更にはＮＭＯＳトランジスタＭＮ２３とＭＮ２４のゲートを電源電圧ＶＤＤにクランプしている。このＮＭＯＳトランジスタＭＮ２３とＭＮ２４の影響により、ノードＮ２１、Ｎ２２の電位振幅のレベルの最大値は、電源電圧ＶＤＤまで上がり切らず、電源電圧ＶＤＤからＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のスレッショルド電圧分低下した値に押さえ込まれる。このため、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２をオフさせるときのゲートに入力される電位レベルが低くなり、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のオフされる程度が弱くなる分、差動増幅回路２１の高速動作が可能となる。

差動増幅回路２１は、入力端子ＩＮＴ、ＩＮＢに入力した差動入力信号の電位差を増幅する。ＣＭＯＳインバータ回路２２、２３は、差動増幅回路２１からの出力を更に増幅する。このような構成のレベル変換回路２をレベル変換回路として利用し、ＣＭＬレベルの差動入力信号ＩＮＴ、ＩＮＢをＣＭＯＳレベルの差動出力信号ＯＵＴＴ、ＯＵＴＢにレベル変換することができる。

特開平６−１５２３７９号公報特開２００９−８９３１１号公報

ここで、従来のレベル変換回路１の差動増幅回路１１では、ＮＭＯＳトランジスタＭＮ１３を定電流源として利用している。このため、回路に常に一定の電流が流れることになり、消費電流が大きい問題がある。

また、レベル変換回路２の差動増幅回路２１では、例えば、ＣＭＬ信号の振幅レベルを電源電圧ＶＤＤから３００ｍＶ程度の小振幅とする場合、ロウレベル（ＶＤＤ−３００ｍＶ）の電位を入力したＮＭＯＳトランジスタＭＮ２１もしくはＭＮ２２のオフ抵抗が十分でなく、ノードＮ２１もしくはＮ２２の電位が十分上昇しない。このため、差動増幅回路２１の出力ノードであるノードＮ２３もしくはＮ２４のハイレベル出力時の電位が十分上昇できない。

更に、ノードＮ２３もしくはＮ２４の電位が十分上昇しないため、ゲートをノードＮ２１に接続するＰＭＯＳトランジスタＭＰ２１もしくはゲートをノードＮ２２に接続するＰＭＯＳトランジスタＭＰ２２も十分オフとならない。このため、差動増幅回路２１の出力ノードであるノードＮ２３もしくはＮ２４のロウレベル時の電位が低下できない。

この結果、ＣＭＬ信号のような高速の小振幅信号が入力される場合、差動増幅回路２１の出力ノードＮ２３、Ｎ２４から出力される差動信号の振幅が十分確保できない問題がある。このため、出力端子ＯＵＴＴ、ＯＵＴＢから出力される信号の品質が劣化する問題が発生する。また、ＣＭＬレベルの信号をＣＭＯＳレベルに変換するには、不足する出力信号の振幅値をより大きく増幅するために、後段に接続するＣＭＯＳインバータ回路を更に多段にする必要がある。このため、回路面積及び消費電流が増大する問題がある。

本発明は、第１の電源電圧を供給する第１の電源端子と第１のノードとの間に接続され、入力差動信号の一方に応じて導通状態が制御される第１の能動負荷回路と、前記第１の電源端子と第２のノードとの間に接続され、入力差動信号の他方に応じて導通状態が制御される第２の能動負荷回路と、前記第１のノードと第１の出力ノードとの間に接続される第３の能動負荷回路と、前記第２のノードと第２の出力ノードとの間に接続される第４の能動負荷回路と、前記第１の出力ノードと第２の電源電圧を供給する第２の電源端子との間に接続され、前記第２のノードの電位に応じて導通状態が制御される第５の能動負荷回路と、前記第２の出力ノードと前記第２の電源端子との間に接続され、前記第１のノードの電位に応じて導通状態が制御される第６の能動負荷回路と、を有する差動増幅回路であって、当該差動増幅回路が、前記第３の能動負荷回路が前記入力差動信号の一方に応じて導通状態が制御され、且つ、前記第４の能動負荷回路が前記入力差動信号の他方に応じて導通状態が制御される第１の構成、前記第５の能動負荷回路が前記第１の出力ノードの電位に応じても導通状態が制御され、且つ、前記第６の能動負荷回路が前記第２の出力ノードの電位に応じても導通状態が制御される第２の構成、の少なくともどちらか一方の構成を有する差動増幅回路である。

本発明にかかる差動増幅回路は、第１の構成であれば、例えば第１、第２の能動負荷回路の非導通状態時のインピーダンスを大きくすることができ、第１の出力ノードから出力される電圧を第１の電源電圧に近づけることができる。また、第２の構成であれば、例えば第５の能動負荷回路が導通状態時のインピーダンスを小さくすることができ、第２の出力ノードから出力される電圧を第２の電源電圧に近づけることができる。また、第１、第２の構成であれば、上記のように第１、第２の出力ノードから出力される電圧信号の振幅レベルを第１、第２の電源電圧の電位差に近づけることができる。

また、第１、第２の電源端子間に常時電流を流さない。

本発明にかかる差動増幅回路は、出力信号の信号品質の劣化を防止し、且つ、低消費電流化を実現できる。

実施の形態１にかかるレベル変換回路のブロック構成である。実施の形態１にかかるレベル変換回路の回路構成である。実施の形態１にかかるレベル変換回路の回路構成である。実施の形態２にかかるレベル変換回路のブロック構成である。実施の形態２にかかるレベル変換回路の回路構成である。実施の形態２にかかるレベル変換回路の回路構成である。実施の形態３にかかるレベル変換回路のブロック構成である。実施の形態３にかかるレベル変換回路の回路構成である。実施の形態３にかかるレベル変換回路の動作波形である。実施の形態３にかかるレベル変換回路の回路構成である。ＣＭＯＳ信号を説明する回路構成である。ＣＭＬ信号を説明する回路構成と信号波形図である。ＣＭＬ信号を説明する回路構成と信号波形図である。従来のレベル変換回路の構成である。従来のレベル変換回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をレベル変換回路の差動増幅回路に適用したものである。

まず、図１に本発明に係るレベル変換回路１００のブロック図を示す。図１に示すように、レベル変換回路１００は、差動増幅回路１１０と、ＣＭＯＳインバータ回路１２０、１３０とを有する。

差動増幅回路１１０は、能動負荷回路１０１〜１０６を有する。各能動負荷回路は、それぞれＭＯＳトランジスタもしくはバイポーラトランジスタで構成される。

能動負荷回路１０１は、接地端子ＧＮＤとノードＮ１０１との間に接続される。能動負荷回路１０３は、ノードＮ１０１とノードＮ１０３との間に接続される。能動負荷回路１０５は、ノードＮ１０３と電源端子ＶＤＤとの間に接続される。能動負荷回路１０２は、接地端子ＧＮＤとノードＮ１０２との間に接続される。能動負荷回路１０４は、ノードＮ１０２とノードＮ１０４との間に接続される。能動負荷回路１０６は、ノードＮ１０４と電源端子ＶＤＤとの間に接続される。

能動負荷回路１０１〜１０６は、図１において矢印で示された各ブロックに入力される制御信号に応じて活性化状態が制御され、それぞれが接続されるノード間の導通状態を変化させる。

能動負荷回路１０１は、差動入力信号ＩＮＴの電位に応じて活性化状態が制御される。例えば、差動入力信号ＩＮＴの電位が上昇すると、接地端子ＧＮＤとノードＮ１０１との間を導通させる。逆に、差動入力信号ＩＮＴの電位が低下すると、接地端子ＧＮＤとノードＮ１０１との間を非導通とする。

能動負荷回路１０２は、差動入力信号ＩＮＢの電位に応じて活性化状態が制御される。例えば、差動入力信号ＩＮＢの電位が上昇すると、接地端子ＧＮＤとノードＮ１０２との間を導通させる。逆に、差動入力信号ＩＮＢの電位が低下すると、接地端子ＧＮＤとノードＮ１０２との間を非導通とする。

能動負荷回路１０３は、差動入力信号ＩＮＴの電位に応じて活性化状態が制御される。例えば、差動入力信号ＩＮＴの電位が上昇すると、ノードＮ１０１とＮ１０３との間を導通させる。逆に、差動入力信号ＩＮＴの電位が低下すると、ノードＮ１０１とＮ１０３との間を非導通とする。

能動負荷回路１０４は、差動入力信号ＩＮＢの電位に応じて活性化状態が制御される。例えば、差動入力信号ＩＮＢの電位が上昇すると、ノードＮ１０２とＮ１０４との間を導通させる。逆に、差動入力信号ＩＮＢの電位が低下すると、ノードＮ１０２とＮ１０４との間を非導通とする。

能動負荷回路１０５は、ノードＮ１０２の電位に応じて活性化状態が制御される。例えば、ノードＮ１０２の電位が低下すると、電源端子ＶＤＤとノードＮ１０３との間を導通させる。逆に、ノードＮ１０２の電位が上昇すると、電源端子ＶＤＤとノードＮ１０３との間を非導通とする。

能動負荷回路１０６は、ノードＮ１０１の電位に応じて活性化状態が制御される。例えば、ノードＮ１０１の電位が低下すると、電源端子ＶＤＤとノードＮ１０４との間を導通させる。逆に、ノードＮ１０１の電位が上昇すると、電源端子ＶＤＤとノードＮ１０４との間を非導通とする。

このように、本実施の形態１の差動増幅回路１１０では、能動負荷回路１０１、１０３が差動入力信号ＩＮＴに応じて同時に活性化状態が制御、もしくは、能動負荷回路１０２、１０４が差動入力信号ＩＮＢに応じて同時に活性化状態が制御される。例えば、能動負荷回路１０１、１０３が差動入力信号ＩＮＴに応じて非活性化した状態（非導通状態）になる場合を考える。なお、能動負荷回路１０２、１０４は差動入力信号ＩＮＢに応じて活性化した状態（導通状態）となる。

能動負荷回路１０１、１０３は、直列接続されている。このため、非導通状態の能動負荷回路１０１、１０３の２段分のオフ抵抗の和がノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスとなる。よって、非導通状態の能動負荷回路１０１、１０３のそれぞれ単体のオフ抵抗が大きくない場合であっても、ノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスを、一段の場合よりも大きくすることができる。このため、活性化した状態の能動負荷回路１０２により、低下したノードＮ１０２の電位に応じて、能動負荷回路１０５が活性化の状態（導通状態）となるならば、ノードＮ１０３の電位は十分に上昇する。

なお、能動負荷回路１０２、１０４が差動入力信号ＩＮＢに応じて非活性化した状態（非導通状態）になる場合も、能動負荷回路１０２、１０４に対応する能動負荷回路１０１、１０３の立場が変わるだけで基本的動作は同様である。

図２に、レベル変換回路１００の更に詳細な構成を示す。図２に示すように、差動増幅回路１１０の能動負荷回路１０１はＮＭＯＳトランジスタＭＮ１０１、能動負荷回路１０２はＮＭＯＳトランジスタＭＮ１０２、能動負荷回路１０３はＮＭＯＳトランジスタＭＮ１０３、能動負荷回路１０４はＮＭＯＳトランジスタＭＮ１０４、能動負荷回路１０５はＰＭＯＳトランジスタＭＰ１０１、能動負荷回路１０６はＰＭＯＳトランジスタＭＰ１０２をそれぞれ有する。

ＣＭＯＳインバータ回路１２０は、ＰＭＯＳトランジスタＭＰ１０５とＮＭＯＳトランジスタＭＮ１０５とを有する。ＣＭＯＳインバータ回路１３０は、ＰＭＯＳトランジスタＭＰ１０６とＮＭＯＳトランジスタＭＮ１０６とを有する。

ＮＭＯＳトランジスタＭＮ１０１は、ドレインがノードＮ１０１、ソースが接地端子ＧＮＤ、ゲートが入力端子ＩＮＴに接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインがノードＮ１０２、ソースが接地端子ＧＮＤ、ゲートが入力端子ＩＮＢに接続される。

ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０３、ソースがノードＮ１０１、ゲートが入力端子ＩＮＴに接続される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ１０４、ソースがノードＮ１０２、ゲートが入力端子ＩＮＢに接続される。

ＰＭＯＳトランジスタＭＰ１０１は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１０３、ゲートがノードＮ１０２に接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１０４、ゲートがノードＮ１０１に接続される。

ＰＭＯＳトランジスタＭＰ１０５は、ソースが電源電圧ＶＤＤ、ドレインが出力端子ＯＵＴＴ、ゲートがノードＮ１０３に接続される。ＮＭＯＳトランジスタＭＮ１０５は、ドレインが出力端子ＯＵＴＴ、ソースが接地端子ＧＮＤ、ゲートがノードＮ１０３に接続される。

ＰＭＯＳトランジスタＭＰ１０６は、ソースが電源電圧ＶＤＤ、ドレインが出力端子ＯＵＴＢ、ゲートがノードＮ１０４に接続される。ＮＭＯＳトランジスタＭＮ１０６は、ドレインが出力端子ＯＵＴＢ、ソースが接地端子ＧＮＤ、ゲートがノードＮ１０４に接続される。なお、ノードＮ１０３、Ｎ１０４は、それぞれＣＭＯＳインバータ回路１２０、１３０の入力ノードとなる。

なお、入力端子ＩＮＴには一方の差動入力信号ＩＮＴ、入力端子ＩＮＢには他方の差動入力信号ＩＮＢが入力されるものとする。また、ノードＮ１０３、Ｎ１０４は、差動増幅回路１１０の出力ノードとする。また、出力端子ＯＵＴＴには一方の差動出力信号ＯＵＴＴ、出力端子ＯＵＴＢには他方の差動出力信号ＯＵＴＢが出力されるものとする。

ここで、図２に示した構成のレベル変換回路１００の動作を説明する。例えば、差動入力信号ＩＮＴがロウレベル、ＩＮＢがハイレベルになった場合を考える。図１２に示したように、入力されるＣＭＬ信号の差動入力信号ＩＮＴ、ＩＮＢの振幅は、例えば、ハイレベルのとき電源電圧ＶＤＤ、ロウレベルとき電源電圧ＶＤＤから３００ｍＶ程度下がったレベルの小振幅を有するものとする。

この場合、差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となるため、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３の両方がオフ状態になる。一方、差動入力信号ＩＮＢはハイレベル（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４がオン状態となる。

ここで、図１５の差増増幅回路２１では、例えばＣＭＬ信号のような小振幅の差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となった場合、ＮＭＯＳトランジスタＭＮ２１が十分オフしなかった。このため、ＮＭＯＳトランジスタＭＮ２１のオフ抵抗が十分でなく、ノードＮ２１の電位が十分上昇できず、差動増幅回路２１の出力ノードであるノードＮ２３のハイレベル出力時の電位が十分上昇できない問題があった。

しかし、本実施の形態１では、小振幅の差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となった場合、オフ状態となったＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３が直列接続されており、ノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスが十分大きくなる。更に、ハイレベル（ＶＤＤ）の差動入力信号ＩＮＢにより、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４がオン状態となり、ノードＮ１０２、Ｎ１０４が接地電圧ＧＮＤ程度に低下する。そして、ノードＮ１０２にゲートが接続されているＰＭＯＳトランジスタＭＰ１０１は、十分オン状態となる。

以上のように、ノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスが十分確保でき、また、ＰＭＯＳトランジスタＭＰ１０１が十分オン状態となることから、差動増幅回路１１０の出力ノードであるノードＮ１０３のハイレベル出力時の電位を十分大きくすることができる。なお、他方の出力ノードであるノードＮ１０４は、上述したように十分接地電圧ＧＮＤ付近に低下している。よって、本実施の形態１の差増増幅回路１１０が、インバータ回路１２０、１３０に出力する差動信号は、ＣＭＯＳレベルに近い振幅レベルを有することが可能となる。

なお、上述した動作とは逆に、差動入力信号ＩＮＴがハイレベル、ＩＮＢがロウレベルになった場合、各ノードの電位が上述とは逆の動きとなり、これに伴い各トンランジスタの動作も逆となる。よって、この場合であっても、差動増幅回路１１０の基本的な動作自体は同様であり、詳細な説明は省略する。

また、本実施の形態１のレベル変換回路１００は、図１４の従来のレベル変換回路１のように定電流源を用いず、電流が流れる経路をＣＭＯＳ構成として常時電流が流れるのを防止し、消費電流を削減することができる。

更に、図１５のような構成の差動増幅回路２１では、小振幅のＣＭＬレベルの差動入力信号が入力された場合、十分に出力ノードＮ２３、Ｎ２４に出力される信号の電圧振幅が確保できず、出力差動信号ＯＵＴＴ、ＯＵＴＢの品質の劣化を招く問題があった。更にまた、出力ノードＮ２３、Ｎ２４に出力される信号の電圧振幅が確保されないことから、出力差動信号ＯＵＴＴ、ＯＵＴＢの不足した差動信号間の電圧振幅をＣＭＯＳレベルに更に増幅するために差動増幅回路２１の後段に接続するＣＭＯＳインバータ回路を増やす必要があり、消費電流を増大させる問題があった。

しかし、本実施の形態１のレベル変換回路１００では、上述のように、差動増幅回路１１０の出力ノードであるノードＮ１０３、Ｎ１０４から出力される信号の電位のレベルが、十分ＣＭＯＳレベルに近づく値とすることができる。このため、差動増幅回路２１で生じていた品質の劣化を招く問題が発生せず、更には、差動増幅回路１１０の後段に接続するＣＭＯＳインバータ回路も１つ程度で十分となる。このため、従来で問題となっていた、信号品質の劣化、消費電流の増大を防ぐことができる。

なお、ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４は、従来技術の差動増幅回路２のＮＭＯＳトランジスタＭＮ２３、ＭＮ２４と同様の機能を有する。つまり、ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４の影響により、ノードＮ１０１、Ｎ１０２の電位振幅のレベルの最大値は、電源電圧ＶＤＤまで上がり切らず、電源電圧ＶＤＤからＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のスレッショルド電圧分低下した値に押さえ込まれる。このため、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２をオフさせるときのゲートに入力される電位レベルが低くなり、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のオフされる程度が弱くなる分、差動増幅回路１００の高速動作が可能となる。

なお、ＣＭＬ信号が、図１３に示すような接地電圧ＧＮＤ側の差動信号の場合、図３に示すように、図２の差動増幅回路１１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、電源の関係を逆にした構成とする。電圧の正負が逆になるだけで基本的な動作は、図２の差動増幅回路１１０と同様なため、ここでの説明は省略する。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をレベル変換回路の差動増幅回路に適用したものである。

まず、図４に本発明に係るレベル変換回路２００のブロック図を示す。図４に示すように、レベル変換回路２００は、実施の形態１と同様、差動増幅回路１１０と、ＣＭＯＳインバータ回路１２０、１３０とを有する。

更に実施の形態１と同様、差動増幅回路１１０は、能動負荷回路１０１、１０２、２０３〜２０６を有する。各能動負荷回路は、それぞれＭＯＳトランジスタもしくはバイポーラトランジスタで構成される。

能動負荷回路１０１は、接地端子ＧＮＤとノードＮ１０１との間に接続される。能動負荷回路１０３は、ノードＮ１０１とノードＮ１０３との間に接続される。能動負荷回路２０５は、ノードＮ１０３と電源端子ＶＤＤとの間に接続される。能動負荷回路１０２は、接地端子ＧＮＤとノードＮ１０２との間に接続される。能動負荷回路２０４は、ノードＮ１０２とノードＮ１０４との間に接続される。能動負荷回路２０６は、ノードＮ１０４と電源端子ＶＤＤとの間に接続される。

能動負荷回路１０１、１０２、２０３〜２０６は、図４で示された各ブロックに入力される制御信号に応じて活性化状態が制御され、それぞれが接続されるノード間の導通状態を変化させる。

能動負荷回路２０３、２０４は、入力される電位に応じて活性化状態が制御されるが、能動負荷回路２０３、２０４は共に電源電圧ＶＤＤが入力されることで活性化状態となり、それぞれノードＮ１０１とＮ１０３との間、ノードＮ１０２とＮ１０４との間を導通させる。

能動負荷回路２０５は、ノードＮ１０２、Ｎ１０３の電位に応じて活性化状態が制御される。例えば、能動負荷回路２０５は、ノードＮ１０２の電位が低下すると活性化し電源端子ＶＤＤとノードＮ１０３を導通させ、ノードＮ１０２の電位が上昇すると非活性化し電源端子ＶＤＤとノードＮ１０３を非導通とする。また、能動負荷回路２０５は、ノードＮ１０３の電位が低下すると非活性化し電源端子ＶＤＤとノードＮ１０３を非導通とする。

能動負荷回路２０６は、ノードＮ１０１、Ｎ１０４の電位に応じて活性化状態が制御される。例えば、能動負荷回路２０６は、ノードＮ１０１の電位が低下すると活性化し電源端子ＶＤＤとノードＮ１０４を導通させ、ノードＮ１０１の電位が上昇すると非活性化し電源端子ＶＤＤとノードＮ１０４を非導通とする。また、能動負荷回路２０６は、ノードＮ１０４の電位が低下すると非活性化し電源端子ＶＤＤとノードＮ１０４を非導通とする。

このように、本実施の形態２の差動増幅回路１１０では、能動負荷回路２０５が、ノードＮ１０２及びＮ１０３に応じて活性化状態が制御、もしくは、能動負荷回路２０６が、ノードＮ１０１及びＮ１０４に応じて活性化状態が制御制御される。

ここで、例えば能動負荷回路１０１が差動入力信号ＩＮＴに応じて非活性化した状態（非導通状態）になる場合を考える。この場合、能動負荷回路１０２は差動入力信号ＩＮＢに応じて活性化した状態（導通状態）となる。

活性化した状態の能動負荷回路１０２によりノードＮ１０２の電位が低下する。この低下したノードＮ１０２の電位に応じて、能動負荷回路２０５が活性化の状態（導通状態）となる。能動負荷回路１０１は、差動入力信号ＩＮＴに応じて非活性化した状態（非導通状態）となるので、ノードＮ１０１、Ｎ１０３の電位が上昇する。

上昇したノードＮ１０１の電位に応じて、能動負荷回路２０６が非活性化の状態（非導通状態）となり、ノードＮ１０４の電位が低下し、この低下したノードＮ１０４の電位に応じて、能動負荷回路２０６が更に非活性化の状態を強化する。

もしここで、能動負荷回路１０１の非活性化状態が十分でない場合、ノードＮ１０１の電位の上昇が不十分となり、十分に能動負荷回路２０６が非活性化の状態とならない場合も考えられる。しかし、ノードＮ１０４の電位の低下を、更に能動負荷２０６の活性化状態の制御に反映させることで、能動負荷回路２０６が更に非活性化の状態を強化することができる。この結果として、電源端子ＶＤＤとノードＮ１０４との間のインピーダンスを大きくすることができる。このため、活性化した能動負荷回路１０２により、ノードＮ１０４の電位が十分低下する。

なお、能動負荷回路１０２、２０４が差動入力信号ＩＮＢに応じて非活性化した状態（非導通状態）になる場合も、能動負荷回路１０２、２０４に対応する能動負荷回路１０１、２０３の立場が変わるだけで基本的動作は同様である。

図５に、レベル変換回路２００の更に詳細な構成を示す。図５に示すように、差動増幅回路１１０の能動負荷回路１０１はＮＭＯＳトランジスタＭＮ１０１、能動負荷回路１０２はＮＭＯＳトランジスタＭＮ１０２、能動負荷回路２０３はＮＭＯＳトランジスタＭＮ１０３、能動負荷回路２０４はＮＭＯＳトランジスタＭＮ１０４、能動負荷回路２０５はＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３、能動負荷回路２０６はＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４をそれぞれ有する。

ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０３、ソースがノードＮ１０１、ゲートが電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ１０４、ソースがノードＮ１０２、ゲートが電源端子ＶＤＤに接続される。

ＰＭＯＳトランジスタＭＰ１０３は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１０２、ゲートがノードＮ１０３に接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１０１、ゲートがノードＮ１０４に接続される。

なお、実施の形態１と同様、入力端子ＩＮＴには一方の差動入力信号ＩＮＴ、入力端子ＩＮＢには他方の差動入力信号ＩＮＢが入力されるものとする。また、ノードＮ１０３、Ｎ１０４は、差動増幅回路１１０の出力ノードとする。また、出力端子ＯＵＴＴには一方の差動出力信号ＯＵＴＴ、出力端子ＯＵＴＢには他方の差動出力信号ＯＵＴＢが出力されるものとする。

ここで、図５に示した構成のレベル変換回路２００の動作を説明する。例えば、差動入力信号ＩＮＴがロウレベル、ＩＮＢがハイレベルになった場合を考える。図１２に示したように、入力されるＣＭＬ信号の差動入力信号ＩＮＴ、ＩＮＢの振幅は、例えば、ハイレベルのとき電源電圧ＶＤＤ、ロウレベルとき電源電圧ＶＤＤから３００ｍＶ程度下がったレベルの小振幅を有するものとする。

この場合、差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となるため、ＮＭＯＳトランジスタＭＮ１０１がオフ状態になる。一方、差動入力信号ＩＮＢはハイレベル（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ１０２がオン状態となる。また、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４のゲートには電源電圧ＶＤＤが印加されていることから、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４は常にオン状態となっている。

ＮＭＯＳトランジスタＭＮ１０２がオン状態になることから、ノードＮ１０２の電位が低下する。そして、ゲートがノードＮ１０２に接続されるＰＭＯＳトランジスタＭＰ１０１がオン状態となる。このため、ノードＮ１０１の電位が上昇し、ゲートがノードＮ１０１に接続されるＰＭＯＳトランジスタＭＰ１０２がオフ状態となる。このため、ノードＮ１０４の電位が低下する。そして、ゲートがノードＮ１０４に接続されるＰＭＯＳトランジスタＭＰ１０４がオン状態となる。このため、電源端子ＶＤＤとノードＮ１０１が導通し、ＰＭＯＳトランジスタＭＰ１０４が、電源電圧ＶＤＤをノードＮ１０１に供給する。

ここで、図１５の差増増幅回路２１では、例えばＣＭＬ信号のような小振幅の差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となった場合、ＮＭＯＳトランジスタＭＮ２１が十分オフしなかった。このため、ＮＭＯＳトランジスタＭＮ２１のオフ抵抗が十分でなく、ノードＮ２１の電位が十分上昇できなかった。そして、ノードＮ２１の電位が十分上昇できないことから、ゲートがノードＮ２１に接続されているＰＭＯＳトランジスタＭＰ２２も十分オフできなかった。このため、差動増幅回路２１の出力ノードであるノードＮ２４のロウレベル出力時の電位が接地電圧ＧＮＤ程度まで十分低下できない問題があった。

しかし、本実施の形態２では、オン状態となったＰＭＯＳトランジスタＭＰ１０４が、電源端子ＶＤＤとノードＮ１０１とを導通し、電源電圧ＶＤＤをノードＮ１０１に供給する。そして、ノードＮ１０１の電位が上昇し、ゲートがノードＮ１０１に接続されるＰＭＯＳトランジスタＭＰ１０２が更に強力にオフ状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２がより強力にオフ状態となることから、ノードＮ１０４の電位がより低下する。そして、ノードＮ１０４の電位がより低下することから、ＰＭＯＳトランジスタＭＰ１０４がより強力にオン状態となる。この一連の動作が繰り返されることで、十分ＰＭＯＳトランジスタＭＰ１０２がオフ状態となり、差動増幅回路１１０の出力ノードであるノードＮ１０４のロウレベル出力時の電位が十分接地電圧ＧＮＤ付近まで低下する。

なお、一方の出力ノードであるノードＮ１０３の電位が上昇することから、ゲートがノードＮ１０３に接続されるＰＭＯＳトランジスタＭＰ１０３がオフ状態となる。このため、ノードＮ１０２と電源端子ＶＤＤとが非導通状態となり、電源電圧ＶＤＤがノードＮ１０２に供給されることがない。よって、本実施の形態２の差増増幅回路１１０が、インバータ回路１２０、１３０に出力する差動信号は、ＣＭＯＳレベルに近い振幅レベルを有することが可能となる。

以上のことから、本実施の形態２のレベル変換回路１００は、実施の形態１と同様、定電流源を用いず、電流が流れる経路をＣＭＯＳ構成として常時電流が流れるのを防止し、消費電流を削減することができる。また、上述のように、差動増幅回路１１０の出力ノードであるノードＮ１０３、Ｎ１０４から出力される信号の電位のレベルが、十分ＣＭＯＳレベルに近づく値とすることができる。このため、差動増幅回路２１で生じていた品質の劣化を招く問題が発生せず、更には、差動増幅回路１１０の後段に接続するＣＭＯＳインバータ回路も１つ程度で十分となる。このため、従来で問題となっていた、信号品質の劣化、消費電流の増大を防ぐことができる。

なお、ＣＭＬ信号が、図１３に示すような接地電圧ＧＮＤ側の差動信号の場合、図６に示すように、図５の差動増幅回路１１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、電源の関係を逆にした構成とする。電圧の正負が逆になるだけで基本的な動作は、図５の差動増幅回路１１０と同様なため、ここでの説明は省略する。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１、２と同様、本発明をレベル変換回路の差動増幅回路に適用したものである。

まず、図７に本発明に係るレベル変換回路３００のブロック図を示す。図７に示すように、レベル変換回路３００は、実施の形態１、２と同様、差動増幅回路１１０と、ＣＭＯＳインバータ回路１２０、１３０とを有する。

更に実施の形態１、２と同様、差動増幅回路１１０は、能動負荷回路１０１〜１０４、２０５、２０６を有する。各能動負荷回路は、それぞれＭＯＳトランジスタもしくはバイポーラトランジスタで構成される。なお、図７に示された符号のうち、図１、図４と同じ符号を付した構成は、図１、図４と同じか又は類似の構成を示している。本実施の形態３は、実施の形態１及び２を合わせた構成となっている。

能動負荷回路１０１は、接地端子ＧＮＤとノードＮ１０１との間に接続される。能動負荷回路１０３は、ノードＮ１０１とノードＮ１０３との間に接続される。能動負荷回路１０５は、ノードＮ１０３と電源端子ＶＤＤとの間に接続される。能動負荷回路１０２は、接地端子ＧＮＤとノードＮ１０２との間に接続される。能動負荷回路１０４は、ノードＮ１０２とノードＮ１０４との間に接続される。能動負荷回路２０６は、ノードＮ１０４と電源端子ＶＤＤとの間に接続される。

能動負荷回路１０１〜１０４、２０５、２０６は入力される電位に応じて活性化状態が制御され、それぞれが接続されるノード間の導通状態を変化させる。

このように、本実施の形態３の差動増幅回路１１０では、実施の形態１と同様、能動負荷回路１０１、１０３が差動入力信号ＩＮＴに応じて同時に活性化状態が制御、もしくは、能動負荷回路１０２、１０４が差動入力信号ＩＮＢに応じて同時に活性化状態が制御される。また、能動負荷回路２０５が、ノードＮ１０２及びＮ１０３に応じて活性化状態が制御、もしくは、能動負荷回路２０６が、ノードＮ１０１及びＮ１０４に応じて活性化状態が制御制御される。

例えば、能動負荷回路１０１、１０３が差動入力信号ＩＮＴに応じて非活性化した状態（非導通状態）になる場合を考える。なお、能動負荷回路１０２、１０４は差動入力信号ＩＮＢに応じて活性化した状態（導通状態）となる。

この場合、実施の形態１と同様、能動負荷回路１０１、１０３が直列接続されている。このため、非導通状態の能動負荷回路１０１、１０３の２段分のオフ抵抗の和がノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスとなる。よって、非導通状態の能動負荷回路１０１、１０３のそれぞれ単体のオフ抵抗が大きくない場合であっても、ノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスを、一段の場合よりも大きくすることができる。また、活性化した状態の能動負荷回路１０２によりノードＮ１０２の電位が低下する。この低下したノードＮ１０２の電位に応じて、能動負荷回路２０５が活性化の状態（導通状態）となる。このため、Ｎ１０３の電位が十分に上昇する。

更に、能動負荷回路１０１は、差動入力信号ＩＮＴに応じて非活性化した状態（非導通状態）となるので、ノードＮ１０１の電位が上昇する。この場合、実施の形態２と同様、上昇したノードＮ１０１の電位に応じて、能動負荷回路２０６が非活性化の状態（非導通状態）となり、ノードＮ１０４の電位が低下する。このノードＮ１０４の電位の低下を、更に能動負荷２０６の活性化状態の制御に反映させることで、能動負荷回路２０６が更に非活性化の状態を強化することができる。この結果として、Ｎ１０４の電位が十分に低下する。

なお、能動負荷回路１０２、１０４が差動入力信号ＩＮＢに応じて非活性化した状態（非導通状態）になる場合も、能動負荷回路１０２、１０４、２０６に対応する能動負荷回路１０１、１０３、２０５の立場が変わるだけで基本的動作は同様である。

図８に、レベル変換回路３００の更に詳細な構成を示す。なお、図８に示された符号のうち、図２、図５と同じ符号を付した構成は、図２、図５と同じか又は類似の構成を示している。本実施の形態３は、実施の形態１及び２を合わせた構成となっている。図８に示すように、差動増幅回路１１０の能動負荷回路１０１はＮＭＯＳトランジスタＭＮ１０１、能動負荷回路１０２はＮＭＯＳトランジスタＭＮ１０２、能動負荷回路２０３はＮＭＯＳトランジスタＭＮ１０３、能動負荷回路２０４はＮＭＯＳトランジスタＭＮ１０４、能動負荷回路２０５はＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３、能動負荷回路２０６はＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４をそれぞれ有する。

なお、実施の形態１、２と同様、入力端子ＩＮＴには一方の差動入力信号ＩＮＴ、入力端子ＩＮＢには他方の差動入力信号ＩＮＢが入力されるものとする。また、ノードＮ１０３、Ｎ１０４は、差動増幅回路１１０の出力ノードとする。また、出力端子ＯＵＴＴには一方の差動出力信号ＯＵＴＴ、出力端子ＯＵＴＢには他方の差動出力信号ＯＵＴＢが出力されるものとする。

ここで、図８に示した構成のレベル変換回路３００の動作を説明する。図９にレベル変換回路１００の各ノードの動作波形を示す。図９のグラフＡは、入力端子ＩＮＴ、ＩＮＢに入力されるＣＭＬレベルの差動入力信号ＩＮＴ、ＩＮＢである。図９のグラフＢは、ノードＮ１０１、Ｎ１０２の電位である。図９のグラフＣは、差動増幅回路１１０の出力ノードであるノードＮ１０３、Ｎ１０４の電位である。図９のグラフＤは、出力端子ＯＵＴＴ、ＯＵＴＢから出力されるＣＭＯＳレベルの差動出力信号ＯＵＴＴ、ＯＵＴＢである。

例えば、差動入力信号ＩＮＴがロウレベル、ＩＮＢがハイレベルになった場合を考える。なお、入力されるＣＭＬ信号の差動入力信号ＩＮＴ、ＩＮＢは、電源電圧ＶＤＤから例えば３００ｍＶ程度の小振幅レベルを有する場合を前提とする。

この場合、差動入力信号ＩＮＴがロウレベル（ＶＤＤ−３００ｍＶ）となるため、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３の両方がオフ状態になる。一方、差動入力信号ＩＮＢはハイレベル（ＶＤＤ）となり、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４がオン状態となる。オフ状態となったＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０３は、実施の形態１と同様、直列接続されており、ノードＮ１０３と接地端子ＧＮＤとの間のインピーダンスが十分大きくなる。

また、ハイレベル（ＶＤＤ）の差動入力信号ＩＮＢにより、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４は十分オン状態となり、ノードＮ１０２、Ｎ１０４が低下する。そして、ノードＮ１０２にゲートが接続されているＰＭＯＳトランジスタＭＰ１０１は、オン状態となる。このため、ノードＮ１０１、Ｎ１０３の電位が上昇し、ゲートがノードＮ１０１に接続されるＰＭＯＳトランジスタＭＰ１０２がオフ状態となる。このため、ノードＮ１０４の電位が低下する。そして、ゲートがノードＮ１０４に接続されるＰＭＯＳトランジスタＭＰ１０４がオン状態となる。このため、電源端子ＶＤＤとノードＮ１０１が導通し、ＰＭＯＳトランジスタＭＰ１０４が、電源電圧ＶＤＤをノードＮ１０１に供給する。

そして、ノードＮ１０１の電位が上昇し、ゲートがノードＮ１０１に接続されるＰＭＯＳトランジスタＭＰ１０２が更に強力にオフ状態となる。更に、ＰＭＯＳトランジスタＭＰ１０２がより強力にオフ状態となることから、ノードＮ１０４の電位がより低下し、ＰＭＯＳトランジスタＭＰ１０４が更に強力にオン状態となる。この一連の動作が繰り返されることで、十分ＰＭＯＳトランジスタＭＰ１０２がオフ状態となり、差動増幅回路１１０の出力ノードであるノードＮ１０４のロウレベル出力時の電位が十分接地電圧ＧＮＤ付近まで低下する。

なお、一方の出力ノードであるノードＮ１０３の電位が上昇することから、ゲートがノードＮ１０３に接続されるＰＭＯＳトランジスタＭＰ１０３がオフ状態となる。このため、ノードＮ１０２と電源端子ＶＤＤとが非導通状態となり、電源電圧ＶＤＤがノードＮ１０２に供給されることがない。

このように、実施の形態３のレベル変換回路３００の差動増幅回路１１０は、実施の形態１と同様、ハイレベルを出力する場合の出力ノードの電位を電源電圧ＶＤＤ付近に上昇させ、更には、実施の形態２と同様、ロウレベルを出力する場合の出力ノードの電位を接地電圧ＧＮＤ付近に低下させる。このため、実施の形態３のレベル変換回路３００の差動増幅回路１１０は、実施の形態１、２の両方の効果を有することになり、図９のグラフＣに示すように、差動増幅回路１１０の出力ノードであるノードＮ１０３、Ｎ１０４から出力される信号の電位のレベルが、実施の形態１、２と比較して、よりＣＭＯＳレベル、つまり電電電圧ＶＤＤに近づく値となる。

以上のことから、本実施の形態３のレベル変換回路３００は、実施の形態１、２と同様、定電流源を用いず、電流が流れる経路をＣＭＯＳ構成として常時電流が流れるのを防止し、消費電流を削減することができる。また、上述のように、差動増幅回路１１０の出力ノードであるノードＮ１０３、Ｎ１０４から出力される信号の電位のレベルが、十分ＣＭＯＳレベルに近づく値とすることができる。このため、差動増幅回路２１で生じていた品質の劣化を招く問題が発生せず、更には、差動増幅回路１１０の後段に接続するＣＭＯＳインバータ回路も１つ程度で十分となる。このため、従来で問題となっていた、信号品質の劣化、消費電流の増大を防ぐことができる。

なお、ＣＭＬ信号が、図１３に示すような接地電圧ＧＮＤ側の差動信号の場合、図１０に示すように、図８の差動増幅回路１１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、電源の関係を逆にした構成とする。電圧の正負が逆になるだけで基本的な動作は、図８の差動増幅回路１１０と同様なため、ここでの説明は省略する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００レベル変換回路
１１０差動増幅回路
１２０、１３０ＣＭＯＳインバータ回路
１０１〜１０６、２０２〜２０６能動負荷回路
ＭＰ１０１〜ＭＰ１０６ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ１０６ＮＭＯＳトランジスタ

Claims

第１の電源電圧を供給する第１の電源端子と第１のノードとの間に接続され、入力差動信号の一方に応じて導通状態が制御される第１の能動負荷回路と、
前記第１の電源端子と第２のノードとの間に接続され、入力差動信号の他方に応じて導通状態が制御される第２の能動負荷回路と、
前記第１のノードと第１の出力ノードとの間に接続される第３の能動負荷回路と、
前記第２のノードと第２の出力ノードとの間に接続される第４の能動負荷回路と、
前記第１の出力ノードと第２の電源電圧を供給する第２の電源端子との間に接続され、前記第２のノードの電位に応じて導通状態が制御される第５の能動負荷回路と、
前記第２の出力ノードと前記第２の電源端子との間に接続され、前記第１のノードの電位に応じて導通状態が制御される第６の能動負荷回路と、を有する差動増幅回路であって、
当該差動増幅回路が、
前記第３の能動負荷回路が前記入力差動信号の一方に応じて導通状態が制御され、且つ、前記第４の能動負荷回路が前記入力差動信号の他方に応じて導通状態が制御される第１の構成、
前記第５の能動負荷回路が前記第１の出力ノードの電位に応じても導通状態が制御され、且つ、前記第６の能動負荷回路が前記第２の出力ノードの電位に応じても導通状態が制御される第２の構成、の少なくともどちらか一方の構成を有する
差動増幅回路。
当該差動増幅回路が、前記第２の構成を有する場合、前記第３及び第４の能動負荷回路は、前記第２の電源電圧に応じて導通状態が制御される
請求項１に記載の差動増幅回路。
前記第１の能動負荷回路は、第１導電型の第１のトランジスタであり、そのゲートに前記入力差動信号の一方が入力され、
前記第２の能動負荷回路は、第１導電型の第２のトランジスタであり、そのゲートに前記入力差動信号の他方が入力され、
前記第５の能動負荷回路は、第２導電型の第３のトランジスタであり、そのゲートに前記第２のノードが接続され、
前記第６の能動負荷回路は、第２導電型の第４のトランジスタであり、そのゲートに前記第１のノードが接続される
請求項１に記載の差動増幅回路。
前記第３の能動負荷回路は、第１導電型の第５のトランジスタであり、そのゲートに前記入力差動信号の一方が入力され、
前記第４の能動負荷回路は、第１導電型の第６のトランジスタであり、そのゲートに前記入力差動信号の他方が入力される
請求項３に記載の差動増幅回路。
前記第５の能動負荷回路は、更に前記第２の電源端子と前記第２のノードとの間に接続され、制御端子に前記第１の出力ノードが接続される第２導電型の第７のトランジスタとを有し、
前記第６の能動負荷回路は、更に前記第２の電源端子と前記第１のノードとの間に接続され、制御端子に前記第２の出力ノードが接続される第２導電型の第８のトランジスタとを有する
請求項３に記載の差動増幅回路。
前記第１の能動負荷回路は、第１導電型の第１のトランジスタであり、そのゲートに前記入力差動信号の一方が入力され、
前記第２の能動負荷回路は、第１導電型の第２のトランジスタであり、そのゲートに前記入力差動信号の他方が入力され、
前記第３の能動負荷回路は、第１導電型の第５のトランジスタであり、そのゲートに前記第２の電源端子が接続され、
前記第４の能動負荷回路は、第１導電型の第６のトランジスタであり、そのゲートに前記第２の電源端子が接続され、
前記第５の能動負荷回路は、第２導電型の第３、第７のトランジスタであり、前記第３のトランジスタのゲートに前記第２のノードが接続され、前記第７のトランジスタのゲートに前記第１の出力ノードが接続され、
前記第６の能動負荷回路は、第２導電型の第４、第８のトランジスタであり、前記第４のトランジスタのゲートに前記第１のノードが接続され、前記第８のトランジスタのゲートに前記第２の出力ノードが接続される
請求項２に記載の差動増幅回路。
前記第１、第２の電源端子から電源電圧を供給される第１のＣＭＯＳインバータ回路が前記第１の出力ノードに接続され、
前記第１、第２の電源端子から電源電圧を供給される第２のＣＭＯＳインバータ回路が前記第２の出力ノードに接続される
請求項１〜請求項６のいずれか１項に記載の差動増幅回路。
請求項１〜請求項６のいずれか１項に記載の差動増幅回路であって、
前記第１、第２の電源端子から電源電圧を供給される第１のＣＭＯＳインバータ回路が前記第１の出力ノードに接続され、
前記第１、第２の電源端子から電源電圧を供給される第２のＣＭＯＳインバータ回路が前記第２の出力ノードに接続される
レベル変換回路。