JP2013135314A - 差動出力回路 - Google Patents

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Abstract

【課題】回路面積の増大を抑制しつつ、ＬＶＤＳ方式とＣＭＬ方式との何れにも適用することが可能な差動出力回路を提供する。
【解決手段】差動出力回路は、第１の設定の場合には、第１の可変電流源のインピーダンスを或る値に固定して電流が流れるように制御し、一方、第２の設定の場合には、モニタノードのモニタ電圧と、参照電圧とを比較し、モニタ電圧が参照電圧と等しくなるように、第１の可変電流源に流れる電流を制御する電流制御回路を備える。差動出力回路は、第１の設定の場合には、第１および第３のＭＯＳトランジスタをオンさせた状態で、第２、第４のデータ信号に応じて第２、第４のＭＯＳトランジスタのオン／オフを制御し、一方、第２の設定の場合には、第１ないし第４のデータ信号に応じて第１ないし第４のＭＯＳトランジスタのオン／オフを制御するデータ信号制御回路を備える。
【選択図】図２

Description

差動出力回路に関する。
一般に、ＬＶＤＳ(Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ)方式で通信される際の転送速度としては、約２Ｇｂｐｓまでが限界であると言われている。更なる高速の転送速度を要求される場合には、ＬＶＤＳ方式では対応が難しく、更に高速転送が可能な方式に移行する必要がある。高速転送が可能な方式の一つとして、ＣＭＬ(Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ)方式がある。
しかし、ＬＶＤＳ方式は、ＣＭＬ方式と比較すると、データ転送速度の最大は低いが、消費電流が少ないというメリットがある。
この様な背景において、ＬＶＤＳ方式での転送速度領域や、ＣＭＬ方式の転送速度領域の両範囲が要求されるような製品仕様の場合には、実現が困難である。
例えば、低速領域での消費電流を犠牲にしてＣＭＬ方式を採用する場合がある。また、集積回路の面積の肥大化という犠牲を払って、ＬＶＤＳ方式、ＣＭＬ方式両方を搭載する場合がある。
特開２０１０−８７５４５号公報 米国特許６８４７２３２号明細書 米国特許７５９８７７９号明細書
回路面積の増大を抑制しつつ、ＬＶＤＳ方式とＣＭＬ方式との何れにも適用することが可能な差動出力回路を提供する。
実施形態に従った差動出力回路は、第１のデータ信号が入力される第１のデータ端子を備える。差動出力回路は、第２のデータ信号が入力される第２のデータ端子を備える。差動出力回路は、前記第１のデータ信号に対して論理が反転している第３のデータ信号が入力される第３のデータ端子を備える。差動出力回路は、前記第２のデータ信号に対して論理が反転している第４のデータ信号が入力される第４のデータ端子を備える。差動出力回路は、第１の電位線に一端が接続された第１の可変電流源を備える。差動出力回路は、前記第１の可変電流源の他端と第１の出力端子との間に接続された第１導電型の第１のＭＯＳトランジスタを備える。差動出力回路は、前記第１の可変電流源の他端と前記第１の出力端子との間で、前記第１のＭＯＳトランジスタと直列に接続された第１の抵抗を備える。差動出力回路は、前記第１の出力端子に一端が接続された第２導電型の第２のＭＯＳトランジスタを備える。差動出力回路は、前記第２のＭＯＳトランジスタの他端に一端が接続され、第２の電位線に他端が接続された第２の可変電流源を備える。差動出力回路は、前記第１の可変電流源の他端と第２の出力端子との間に接続された第１導電型の第３のＭＯＳトランジスタを備える。差動出力回路は、前記第１の可変電流源の他端と前記第２の出力端子との間で、前記第３のＭＯＳトランジスタと直列に接続された第２の抵抗を備える。差動出力回路は、前記第２の出力端子に一端が接続され、前記第２の可変電流源の一端に一端が接続された第２導電型の第４のＭＯＳトランジスタを備える。差動出力回路は、前記第１の出力端子とモニタノードとの間に接続された第３の抵抗を備える。差動出力回路は、前記第１の出力端子と前記モニタノードとの間で、前記第３の抵抗と直列に接続され、選択端子を介して入力された選択信号が第１の設定の場合にはオフし、前記選択信号が第２の設定の場合にはオンする第１のスイッチ素子と、
前記第２の出力端子と前記モニタノードとの間に接続された第４の抵抗を備える。差動出力回路は、前記第２の出力端子と前記モニタノードとの間で、前記第４の抵抗と直列に接続され、前記第１の設定の場合にはオフし、前記第２の設定の場合にはオンする第２のスイッチ素子を備える。差動出力回路は、前記第１の設定の場合には、前記第１の可変電流源のインピーダンスを或る値に固定して電流が流れるように制御し、一方、前記第２の設定の場合には、前記モニタノードのモニタ電圧と、参照電圧とを比較し、前記モニタ電圧が前記参照電圧と等しくなるように、前記第１の可変電流源に流れる電流を制御する電流制御回路を備える。差動出力回路は、前記第１の設定の場合には、前記第１および第３のＭＯＳトランジスタをオンさせた状態で、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御し、一方、前記第２の設定の場合には、前記第１のデータ信号に応じて前記第１のＭＯＳトランジスタのオン／オフを制御し、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、前記第３のデータ信号に応じて前記第３のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御するデータ信号制御回路を備える。
図１は、第１の実施形態に係る半導体装置１０００の構成の一例を示す図である。 図２は、第１の実施形態に係る差動出力回路の回路構成の一例を示す回路図である。 図３は、第２の実施形態に係る差動出力回路の回路構成の一例を示す回路図である。
以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第１の電位線が電源に接続され、第２の電位線が接地に接続され、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｎＭＯＳトランジスタである場合について説明する。
しかし、回路の極性が逆になる場合、すなわち、第１の電位線が接地に接続され、第２の電位線が電源に接続され、第１導電型のＭＯＳトランジスタがｎＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｐＭＯＳトランジスタである場合も同様に説明される。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１０００の構成の一例を示す図である。また、図２は、第１の実施形態に係る差動出力回路の回路構成の一例を示す回路図である。
図１に示すように、半導体装置（半導体チップ）１０００は、プロセッサ１０１、メモリ１０２、周辺回路１０３、ＩＰコア１０４、Ｉ／Ｏ回路１０５、および送信回路１０６を含むデータ処理システム１００を備える。
送信回路１０６は、ＩＰコア１０４が出力した信号を処理した送信信号ＴＸＰ、ＴＸＮを、第１、第２の出力端子Ｔｏｕｔ１、Ｔｏｕｔ２から出力するようになっている。
この送信回路１０６は、差動出力回路１と、プリドライバ２と、論理回路３と、を備える。
論理回路３は、ＩＰコア１０４が出力した信号を論理演算して出力するようになっている。
プリドライバ２は、論理回路３が出力した信号を増幅して出力するようになっている。このプリドライバ２が出力する信号には、後述のように、選択信号Ｓｓ、参照電圧Ｖｒｅｆ、固定電圧Ｖｇ、第１ないし第４のデータ信号ＳＤ１、ＳＤ２、ＳＤ１Ｂ、ＳＤ２Ｂが含まれる。
差動出力回路１は、プリドライバ２が出力した信号をＣＭＬ方式またはＬＶＤＳ方式の何れか一方で、第１、第２の出力端子Ｔｏｕｔ１、Ｔｏｕｔ２を介して、送信するようになっている。
ここで、図２に示すように、差動出力回路１は、選択端子ＴＳと、参照電圧端子Ｔｒｅｆと、第１のデータ端子ＴＤ１と、第２のデータ端子ＴＤ２と、第３のデータ端子ＴＤ３と、第４のデータ端子ＴＤ４と、第１の可変電流源ＩＳ１と、第２の可変電流源ＩＳ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ３と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ４と、第１の抵抗Ｒ1と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、電流制御回路ＣＯＮ１と、データ信号制御回路ＣＯＮ２と、を備える。
選択端子ＴＳは、データ送信時において、プリドライバ２から出力された選択信号Ｓｓが入力されるようになっている。
参照電圧端子Ｔｒｅｆは、データ送信時において、プリドライバ２から出力された参照電圧Ｖｒｅｆが印加される
第１のデータ端子ＴＤ１は、データ送信時において、プリドライバ２から出力された第１のデータ信号ＳＤ１が入力されるようになっている。
第２のデータ端子ＴＤ２は、データ送信時において、プリドライバ２から出力された第２のデータ信号ＳＤ２が入力されるようになっている。
第３のデータ端子ＴＤ３は、データ送信時において、プリドライバ２から出力され且つ第１のデータ信号ＳＤ１に対して論理が反転している第３のデータ信号ＳＤ１Ｂが、入力されるようになっている。
第４のデータ端子ＴＤ４は、データ送信時において、プリドライバ２から出力され且つ第２のデータ信号ＳＤ２に対して論理が反転している第４のデータ信号ＳＤ２Ｂが、入力されるようになっている。
なお、データ送信時において、第１のデータ信号ＳＤ１は、例えば、第２のデータ信号ＳＤ２と等価である。この場合、第３のデータ信号ＳＤ１Ｂは、第４のデータ信号ＳＤ２Ｂと等価となる。
第１の可変電流源ＩＳ１は、第１の電位線ＶＤＤに一端が接続されている。
この第１の可変電流源ＩＳ１は、例えば、図２に示すように、第１導電型の第５のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ５である。この第５のＭＯＳトランジスタＭ５は、第１の電位線ＶＤＤに一端（ソース）が接続され、第１のＭＯＳトランジスタＭ１の一端（ソース）に他端（ドレイン）が接続され、ゲートにゲート制御信号ＳＧが入力されるようになっている。
第１のＭＯＳトランジスタＭ１は、第１の可変電流源ＩＳ１の他端と第１の出力端子Ｔｏｕｔ１との間に接続されている。
第１の抵抗Ｒ1は、第１の可変電流源ＩＳ１の他端と第１の出力端子Ｔｏｕｔ１との間で、第１のＭＯＳトランジスタＭ１と直列に接続されている。
なお、第１の出力端子Ｔｏｕｔ１に対する第１のＭＯＳトランジスタＭ１の寄生容量の影響を考慮した場合、図２に示すように、第１の抵抗Ｒ1の一端は、第１の出力端子Ｔｏｕｔ１に接続され、第１のＭＯＳトランジスタＭ１は、第１の可変電流源ＩＳ１の他端と第１の抵抗Ｒ1の他端との間に接続される。
また、第２のＭＯＳトランジスタＭ２は、第１の出力端子Ｔｏｕｔ１に一端（ドレイン）が接続されている。
第２の可変電流源ＩＳ２は、第２のＭＯＳトランジスタＭ２の他端（ソース）に一端が接続され、第２の電位線ＶＳＳに他端が接続されている。
この第２の可変電流源ＩＳ２は、例えば、第２導電型の第６のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ６である。この第６のＭＯＳトランジスタＭ６は、第２のＭＯＳトランジスタＭ２の他端（ソース）に一端（ドレイン）が接続され、第２の電位線ＶＳＳに他端（ソース）が接続され、ゲート（ゲート端子Ｔｇ）に固定電圧Ｖｇが印加されている。
また、第３のＭＯＳトランジスタＭ３は、第１の可変電流源ＩＳ１の他端と第２の出力端子Ｔｏｕｔ２との間に接続されている。
第２の抵抗Ｒ２は、第１の可変電流源ＩＳ１の他端と第２の出力端子Ｔｏｕｔ２との間で、第３のＭＯＳトランジスタＭ３と直列に接続されている。
なお、第２の出力端子Ｔｏｕｔ２に対する第２のＭＯＳトランジスタＭ２の寄生容量の影響を考慮した場合、図２に示すように、第２の抵抗Ｒ２の一端は、第２の出力端子Ｔｏｕｔ２に接続され、第２のＭＯＳトランジスタＭ２は、第１の可変電流源ＩＳ１の他端と第２の抵抗Ｒ２の他端との間に接続される。
第４のＭＯＳトランジスタＭ４は、第２の出力端子Ｔｏｕｔ２に一端（ドレイン）が接続され、第２の可変電流源ＩＳ２の一端に一端が（ソース）接続されている。
第３の抵抗Ｒ３は、第１の出力端子Ｔｏｕｔ１とモニタノードＴＭとの間に接続されている。
第１のスイッチ素子ＳＷ１は、第１の出力端子Ｔｏｕｔ１とモニタノードＴＭとの間で、第３の抵抗Ｒ３と直列に接続されている。この第１のスイッチ素子ＳＷ２は、例えば、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。この第１のスイッチ素子ＳＷ１は、選択信号ＳｓがＣＭＬ方式を選択すること規定する第１の設定（ＣＭＬモード）（すなわち、選択信号Ｓｓが“Ｈｉｇｈ”レベル）の場合にはオフし、選択信号ＳｓがＬＶＤＳ方式を選択すること規定する第２の設定（ＬＶＤＳモード）の場合（すなわち、選択信号Ｓｓが“Ｌｏｗ”レベル）にはオンするようになっている。
なお、第１の出力端子Ｔｏｕｔ１に対する第１のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ１の寄生容量の影響を考慮した場合、図２に示すように、第３の抵抗Ｒ３の一端は、第１の出力端子Ｔｏｕｔ１に接続され、第１のスイッチ素子ＳＷ１は、第３の抵抗Ｒ３の他端とモニタノードＴＭとの間に接続される。
第４の抵抗Ｒ４は、第２の出力端子Ｔｏｕｔ２とモニタノードＴＭとの間に接続されている。
第２のスイッチ素子ＳＷ２は、第２の出力端子Ｔｏｕｔ２とモニタノードＴＭとの間で、第４の抵抗Ｒ４と直列に接続されている。この第２のスイッチ素子ＳＷ２は、例えば、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）である。この第２のスイッチ素子ＳＷ２は、第１の設定（ＣＭＬモード）の場合にはオフし、第２の設定（ＬＶＤＳモード）の場合にはオンするようになっている。
なお、第２の出力端子Ｔｏｕｔ２に対する第２のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ２の寄生容量の影響を考慮した場合、図２に示すように、第４の抵抗Ｒ４の一端は、第２の出力端子Ｔｏｕｔ２に接続され、第２のスイッチ素子ＳＷ２は、第４の抵抗Ｒ４の他端とモニタノードＴＭとの間に接続される。
電流制御回路ＣＯＮ１は、第１の設定（ＣＭＬモード）の場合には、第１の可変電流源ＩＳ１のインピーダンスを或る値（低インピーダンス）に固定して（すなわち、第５のＭＯＳトランジスタＭ５をオン状態にして）所定の電流が流れるように制御するようになっている。
一方、電流制御回路ＣＯＮ１は、第２の設定（ＬＶＤＳモード）の場合には、モニタノードＴＭのモニタ電圧ＶＭと、参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第１の可変電流源ＩＳ１に流れる電流を制御するようになっている。
この電流制御回路ＣＯＮ１は、例えば、図２に示すように、アンプ回路（コモンモードフィードバックアンプ）ＡＭＰと、第３のスイッチ素子ＳＷ３と、を有する。
アンプ回路ＡＭＰは、モニタ電圧ＶＭと参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第５のＭＯＳトランジスタＭ５にゲート制御信号ＳＧを出力するようになっている。アンプ回路ＡＭＰは、例えば、モニタ電圧ＶＭが参照電圧Ｖｒｅｆより高い場合は、第５のＭＯＳトランジスタＭ５に流れる電流を制限し、一方、モニタ電圧ＶＭが参照電圧Ｖｒｅｆより低い場合は、第５のＭＯＳトランジスタＭ５に流れる電流が増加するようにする。
第３のスイッチ素子ＳＷ３は、第５のＭＯＳトランジスタＭ５のゲートと第２の電位線ＶＳＳとの間に接続され、選択信号Ｓｓによりオン／オフが制御されるようになっている。この第３のスイッチ素子ＳＷ３は、例えば、ゲートに選択信号Ｓｓが入力されるｎＭＯＳトランジスタである。
例えば、第３のスイッチ素子ＳＷ３は、第１の設定（ＣＭＬモード）の場合（すなわち、選択信号Ｓｓが“Ｈｉｇｈ”レベル）には、オンし、一方、第２の設定（ＬＶＤＳモード）（すなわち、選択信号Ｓｓが“Ｌｏｗ”レベル）の場合には、オフする。
また、データ信号制御回路ＣＯＮ２は、第１の設定（ＣＭＬモード）の場合には、第１、第３のＭＯＳトランジスタＭ１、Ｍ３をオンさせた状態で、第２のデータ信号ＳＤ２に応じて第２のＭＯＳトランジスタＭ２のオン／オフを制御し、且つ第４のデータ信号ＳＤ４に応じて第４のＭＯＳトランジスタＭ４のオン／オフを制御するようになっている。
一方、データ信号制御回路ＣＯＮ２は、第２の設定（ＬＶＤＳモード）の場合には、第１のデータ信号ＳＤ１に応じて第１のＭＯＳトランジスタＭ１のオン／オフを制御し、第２のデータ信号ＳＤ２に応じて第２のＭＯＳトランジスタＭ２のオン／オフを制御し、第３のデータ信号ＳＤ１Ｂに応じて第３のＭＯＳトランジスタＭ３のオン／オフを制御し、且つ第４のデータ信号ＳＤ２Ｂに応じて第４のＭＯＳトランジスタＭ４のオン／オフを制御するようになっている。
このデータ信号制御回路ＣＯＮ２は、例えば、第１のプリドライバＰＤ１と、第２のプリドライバＰＤ２と、第３のプリドライバＰＤ３と、第４のプリドライバＰＤ４と、を有する。
第１のプリドライバＰＤ１は、選択信号Ｓｓおよび第１のデータ信号ＳＤ１に応じて、第１のＭＯＳトランジスタＭ１のゲート電圧を制御するようになっている。
この第１のプリドライバＰＤ１は、例えば、図２に示すように、選択端子Ｔｓに入力が接続された第１のインバータＩＮ１と、第１のデータ端子ＴＤ１および第１のインバータＩＮ１の出力に入力が接続され、第１のＭＯＳトランジスタＭ１のゲートに出力が接続された第１のＡＮＤ回路Ａ１と、を有する。
また、第２のプリドライバＰＤ２は、第２のデータ信号ＳＤ２に応じて、第２のＭＯＳトランジスタＭ２のゲート電圧を制御するようになっている。
この第２のプリドライバＰＤ２は、例えば、図２に示すように、第２のデータ端子ＴＤ２に２つの入力が接続され、第２のＭＯＳトランジスタＭ２のゲートに出力が接続された第２のＡＮＤ回路Ａ２を有する。
また、第３のプリドライバＰＤ３は、選択信号Ｓｓおよび第３のデータ信号ＳＤ１Ｂに応じて、第３のＭＯＳトランジスタＭ３のゲート電圧を制御するようになっている。
この第３のプリドライバＰＤ３は、例えば、図２に示すように、選択端子Ｔｓに入力が接続された第２のインバータＩＮ２と、第３のデータ端子ＴＤ３および第２のインバータの出力に入力が接続され、第３のＭＯＳトランジスタＭ３のゲートに出力が接続された第３のＡＮＤ回路Ａ３と、を有する。
また、第４のプリドライバＰＤ４は、第４のデータ信号ＳＤ２Ｂに応じて、第４のＭＯＳトランジスタＭ４のゲート電圧を制御するようになっている。
この第４のプリドライバＰＤ４は、例えば、図２に示すように、第４のデータ端子ＴＤ４に２つの入力が接続され、第４のＭＯＳトランジスタＭ４のゲートに出力が接続された第４のＡＮＤ回路Ａ４を有する。
次に、以上のような構成を有する差動出力回路１の動作の一例について説明する。
一般的に、通信の際には、通信中にＬＶＤＳ方式から突然ＣＭＬ方式に切り替わるような事はなく、受信側の通信規格に従って送信側の出力方式を決めることになる。
既述のように、差動出力回路１は、選択信号Ｓｓに応じて、ＬＶＤＳ方式とＣＭＬ方式の切り替えを実行する。
先ず、選択信号ＳｓがＣＭＬ方式を選択すること規定する第１の設定（ＣＭＬモード）（すなわち、選択信号Ｓｓが“Ｈｉｇｈ”レベル）の場合について説明する。
この第１の設定（ＣＭＬモード）の場合、第３のスイッチ素子ＳＷ３は、オンする。選択信号Ｓｓにより、アンプ回路ＡＭＰの出力は無効化され、同時に第３のスイッチ素子ＳＷ３によって、第５のＭＯＳトランジスタＭ５のゲート電圧を“Ｌｏｗ”レベルにし、第５のＭＯＳトランジスタＭ５をフルにオンさせる。
すなわち、電流制御回路ＣＯＮ１は、第１の可変電流源ＩＳ１のインピーダンスを或る値（低インピーダンス）に固定して（すなわち、第５のＭＯＳトランジスタＭ５をオン状態にして）所定の電流が流れるように制御する。
さらに、この第１の設定（ＣＭＬモード）の場合、第１、第２のスイッチ素子ＳＷ１、ＳＷ２は、オフする。これにより、第３、第４の抵抗Ｒ３、Ｒ４には、電流が流れず、第２の出力端子Ｔｏｕｔ２と第１の出力端子Ｔｏｕｔ１との間の経路は、開放となる。
さらに、この第１の設定（ＣＭＬモード）の場合、データ信号制御回路ＣＯＮ２は、第１、第３のＭＯＳトランジスタＭ１、Ｍ３のゲートに常に“Ｌｏｗ”レベルの信号を印加し、第２、第４のＭＯＳトランジスタＭ２、Ｍ４のゲートに第２、第４のデータ信号ＳＤ２、ＳＤ２Ｂに応じた信号を印加する。
すなわち、この第１の設定（ＣＭＬモード）の場合、データ信号制御回路ＣＯＮ２は、第１、第３のＭＯＳトランジスタＭ１、Ｍ３をオンさせた状態で、第２のデータ信号ＳＤ２に応じて第２のＭＯＳトランジスタＭ２のオン／オフを制御し、且つ第４のデータ信号ＳＤ２Ｂに応じて第４のＭＯＳトランジスタＭ４のオン／オフを制御する。
このように、第１、第３、第５のＭＯＳトランジスタＭ１、Ｍ３、Ｍ５がフルにオン、つまりオン抵抗が低い状態で、第１、第２の抵抗Ｒ１、Ｒ２が存在する形となり、差動出力回路１は、ＣＭＬ方式としての動作が可能となる。
この時の第１の出力端子Ｔｏｕｔ１に係るプルアップ抵抗値としては、第５のＭＯＳＴトランジスタＭ５のオン抵抗と、第１のＭＯＳトランジスタＭ１のオン抵抗と、第１の抵抗Ｒ１の抵抗値との総和となる。
また、第２の出力端子Ｔｏｕｔ２に係るプルアップ抵抗値としては、第５のＭＯＳＴトランジスタＭ５のオン抵抗と、第３のＭＯＳトランジスタＭ３のオン抵抗と、第２の抵抗Ｒ２の抵抗値との総和となる。
この第１の設定（ＣＭＬモード）における動作時の出力信号の振幅は、このプルアップ抵抗値の総和と、第６のＭＯＳトランジスタＭ６に流れるドレイン―ソース間電流の値から決定される。この第６のＭＯＳトランジスタＭ６は、既述のように、固定電圧Ｖｇによって出力電流を制御することができる。
次に、選択信号ＳｓがＬＶＤＳ方式を選択すること規定する第２の設定（ＬＶＤＳモード）の場合（すなわち、選択信号Ｓｓが“Ｌｏｗ”レベル）について説明する。
この第２の設定（ＬＶＤＳモード）の場合、第３のスイッチ素子ＳＷ３は、オフする。選択信号Ｓｓにより、アンプ回路ＡＭＰの出力は有効化される。アンプ回路ＡＭＰは、モニタ電圧ＶＭと参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第５のＭＯＳトランジスタＭ５にゲート制御信号ＳＧを出力する。アンプ回路ＡＭＰは、例えば、モニタ電圧ＶＭが参照電圧Ｖｒｅｆより高い場合は、第５のＭＯＳトランジスタＭ５に流れる電流を制限し、一方、モニタ電圧ＶＭが参照電圧Ｖｒｅｆより低い場合は、第５のＭＯＳトランジスタＭ５に流れる電流が増加するようにする。
このように、電流制御回路ＣＯＮ１は、第２の設定（ＬＶＤＳモード）の場合には、モニタノードＴＭのモニタ電圧ＶＭと、参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第１の可変電流源ＩＳ１に流れる電流を制御する。
さらに、この第２の設定（ＬＶＤＳモード）の場合、第１、第２のスイッチ素子ＳＷ１、ＳＷ２は、オンする。これにより、第２の出力端子Ｔｏｕｔ２と第１の出力端子Ｔｏｕｔ１との間に挿入された第３、第４の抵抗Ｒ３、Ｒ４を経由して、動作時に第２の出力端子Ｔｏｕｔ２と第１の出力端子Ｔｏｕｔ１に対するモニタ電圧（コモンモード電圧）ＶＭとしてアンプ回路ＡＭＰの入力まで引き出すことができる。
さらに、第２の設定（ＬＶＤＳモード）の場合、データ信号制御回路ＣＯＮ２は、第１のデータ信号ＳＤ１に応じて第１のＭＯＳトランジスタＭ１のオン／オフを制御し、第２のデータ信号ＳＤ２に応じて第２のＭＯＳトランジスタＭ２のオン／オフを制御し、第３のデータ信号ＳＤ１Ｂに応じて第３のＭＯＳトランジスタＭ３のオン／オフを制御し、且つ第４のデータ信号ＳＤ２Ｂに応じて第４のＭＯＳトランジスタＭ４のオン／オフを制御する。
すなわち、差動出力回路１は、ＬＶＤＳ方式としての動作が可能となる。
このように、差動出力回路１は、転送速度として低速域から高速域までの広い範囲で適応可能である。
また、差動出力回路１は、２つの方式に対して回路としてデバイスを共有化するために、集積回路の面積の増加を最小限に留めることができる。
すなわち、本実施形態に係る差動出力回路は、回路面積の増大を抑制しつつ、ＬＶＤＳ方式とＣＭＬ方式との何れにも適用することができる。
第２の実施形態
本第２の実施形態においては、差動出力回路の他の構成例について、説明する。この第２の実施形態に係る差動出力回路も第１の実施形態に係る差動出力回路と同様に、図１に示す半導体装置に適用される。
ここで、図３は、第２の実施形態に係る差動出力回路の回路構成の一例を示す回路図である。なお、図３において、図２の符号と同じ符号は、第１の実施形態と同様の構成を示す。
図３に示すように、差動出力回路１ａは、選択端子ＴＳと、参照電圧端子Ｔｒｅｆと、第１のデータ端子ＴＤ１と、第２のデータ端子ＴＤ２と、第３のデータ端子ＴＤ３と、第４のデータ端子ＴＤ４と、第１の可変電流源ＩＳ１と、第２の可変電流源ＩＳ２と、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ３と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ４と、第１の抵抗Ｒ1と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、電流制御回路ＣＯＮ１ａと、データ信号制御回路ＣＯＮ２と、を備える。
ここで、第１の実施形態と異なり、第１の可変電流源ＩＳ１である第５のＭＯＳトランジスタＭ５は、ゲート（ゲート端子Ｔｇ）に固定電圧Ｖｇが印加されている。また、第２の可変電流源ＩＳ２である第６のＭＯＳトランジスタＭ６は、ゲートにゲート制御信号ＳＧが入力されるようになっている。
そして、電流制御回路ＣＯＮ１ａは、第１の設定（ＣＭＬモード）の場合には、第２の可変電流源ＩＳ２のインピーダンスを或る値（低インピーダンス）に固定して（すなわち、第６のＭＯＳトランジスタＭ６をオン状態にして）電流が流れるように制御するようになっている。
一方、電流制御回路ＣＯＮ１ａは、第２の設定（ＬＶＤＳモード）の場合には、モニタノードＴＭのモニタ電圧ＶＭと、参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第２の可変電流源ＩＳ２に流れる電流を制御するようになっている。
この電流制御回路ＣＯＮ１ａは、第３のインバータＩＮ３と、アンプ回路ＡＭＰａと、第３のスイッチ素子ＳＷ３ａと、を有する。
第３のインバータＩＮ３は、選択端子Ｔに入力が接続されている。
第３のスイッチ素子ＳＷ３ａは、第６のＭＯＳトランジスタのゲートと第１の電位線ＶＤＤとの間に接続され、第３のインバータＩＮ３の出力がゲートに接続されている。そして、この第３のスイッチ素子ＳＷ３は、第１の設定（ＣＭＬモード）の場合には、オンし、一方、第２の設定（ＬＶＤＳモード）の場合には、オフするようになっている。
第２の設定（ＣＭＬモード）の場合、アンプ回路ＡＭＰａは、モニタ電圧ＶＭと参照電圧Ｖｒｅｆとを比較し、モニタ電圧ＶＭが参照電圧Ｖｒｅｆと等しくなるように、第６のＭＯＳトランジスタＭ６にゲート制御信号ＳＧを出力するようになっている。
このように、差動出力回路１ａは、第２の可変電流源ＩＳ２を電流制御回路ＣＯＮ１ａが制御する点で、第１の実施形態と異なる。
なお、差動出力回路１ａのその他の構成・機能は、第１の実施形態の差動出力回路１と同様である。
すなわち、差動出力回路１ａは、第１の実施形態と同様に、転送速度として低速域から高速域までの広い範囲で適応可能である。
また、差動出力回路１は、２つの方式に対して回路としてデバイスを共有化するために、集積回路の面積の増加を最小限に留めることができる。
以上のように、本実施形態に係る差動出力回路によれば、第１の実施形態と同様に、回路面積の増大を抑制しつつ、ＬＶＤＳ方式とＣＭＬ方式との何れにも適用することができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
１００ データ処理システム
１０１ プロセッサ
１０２ メモリ
１０３ 周辺回路
１０４ ＩＰコア
１０５ Ｉ／Ｏ回路
１０６ 送信回路
１０００ 半導体装置（半導体チップ）
１、１ａ 差動出力回路
Ｔｓ 選択端子
Ｔｒｅｆ 参照電圧端子
ＴＤ１〜ＴＤ４ 第１〜第４のデータ端子
ＩＳ１、ＩＳ２ 第１、第２の可変電流源
Ｍ１〜Ｍ４ 第１〜第４のＭＯＳトランジスタ
Ｒ１〜Ｒ４ 第１〜第４の抵抗
ＳＷ１、ＳＷ２ 第１、第２のスイッチ素子
ＣＯＮ１ 電流制御回路
ＣＯＮ２ データ信号制御回路

Claims (5)

  1. 第１のデータ信号が入力される第１のデータ端子と、
    第２のデータ信号が入力される第２のデータ端子と、
    前記第１のデータ信号に対して論理が反転している第３のデータ信号が入力される第３のデータ端子と、
    前記第２のデータ信号に対して論理が反転している第４のデータ信号が入力される第４のデータ端子と、
    第１の電位線に一端が接続された第１の可変電流源と、
    前記第１の可変電流源の他端と第１の出力端子との間に接続された第１導電型の第１のＭＯＳトランジスタと、
    前記第１の可変電流源の他端と前記第１の出力端子との間で、前記第１のＭＯＳトランジスタと直列に接続された第１の抵抗と、
    前記第１の出力端子に一端が接続された第２導電型の第２のＭＯＳトランジスタと、
    前記第２のＭＯＳトランジスタの他端に一端が接続され、第２の電位線に他端が接続された第２の可変電流源と、
    前記第１の可変電流源の他端と第２の出力端子との間に接続された第１導電型の第３のＭＯＳトランジスタと、
    前記第１の可変電流源の他端と前記第２の出力端子との間で、前記第３のＭＯＳトランジスタと直列に接続された第２の抵抗と、
    前記第２の出力端子に一端が接続され、前記第２の可変電流源の一端に他端が接続された第２導電型の第４のＭＯＳトランジスタと、
    前記第１の出力端子とモニタノードとの間に接続された第３の抵抗と、
    前記第１の出力端子と前記モニタノードとの間で、前記第３の抵抗と直列に接続され、選択端子を介して入力された選択信号が第１の設定の場合にはオフし、前記選択信号が第２の設定の場合にはオンする第１のスイッチ素子と、
    前記第２の出力端子と前記モニタノードとの間に接続された第４の抵抗と、
    前記第２の出力端子と前記モニタノードとの間で、前記第４の抵抗と直列に接続され、前記第１の設定の場合にはオフし、前記第２の設定の場合にはオンする第２のスイッチ素子と、
    前記第１の設定の場合には、前記第１の可変電流源のインピーダンスを或る値に固定して電流が流れるように制御し、一方、前記第２の設定の場合には、前記モニタノードのモニタ電圧と、参照電圧とを比較し、前記モニタ電圧が前記参照電圧と等しくなるように、前記第１の可変電流源に流れる電流を制御する電流制御回路と、
    前記第１の設定の場合には、前記第１および第３のＭＯＳトランジスタをオンさせた状態で、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御し、一方、前記第２の設定の場合には、前記第１のデータ信号に応じて前記第１のＭＯＳトランジスタのオン／オフを制御し、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、前記第３のデータ信号に応じて前記第３のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御するデータ信号制御回路と、を備える
    ことを特徴とする差動出力回路。
  2. 前記第１の可変電流源は、前記第１の電位線に一端が接続され、前記第１のＭＯＳトランジスタの一端に他端が接続された第１導電型の第５のＭＯＳトランジスタであり、
    前記電流制御回路は、
    前記モニタ電圧と前記参照電圧とを比較し、前記モニタ電圧が前記参照電圧と等しくなるように、前記第５のＭＯＳトランジスタにゲート制御信号を出力するアンプ回路と、
    前記第５のＭＯＳトランジスタのゲートと前記第２の電位線との間に接続され、前記第１の設定の場合には、オンし、一方、前記第２の設定の場合には、オフする第３のスイッチ素子と、を有する
    ことを特徴とする請求項１に記載の差動出力回路。
  3. 第１のデータ信号が入力される第１のデータ端子と、
    第２のデータ信号が入力される第２のデータ端子と、
    前記第１のデータ信号に対して論理が反転している第３のデータ信号が入力される第３のデータ端子と、
    前記第２のデータ信号に対して論理が反転している第４のデータ信号が入力される第４のデータ端子と、
    第１の電位線に一端が接続された第１の可変電流源と、
    前記第１の可変電流源の他端と第１の出力端子との間に接続された第１導電型の第１のＭＯＳトランジスタと、
    前記第１の可変電流源の他端と前記第１の出力端子との間で、前記第１のＭＯＳトランジスタと直列に接続された第１の抵抗と、
    前記第１の出力端子に一端が接続された第２導電型の第２のＭＯＳトランジスタと、
    前記第２のＭＯＳトランジスタの他端に一端が接続され、第２の電位線に他端が接続された第２の可変電流源と、
    前記第１の可変電流源の他端と第２の出力端子との間に接続された第１導電型の第３のＭＯＳトランジスタと、
    前記第１の可変電流源の他端と前記第２の出力端子との間で、前記第３のＭＯＳトランジスタと直列に接続された第２の抵抗と、
    前記第２の出力端子に一端が接続され、前記第２の可変電流源の一端に他端が接続された第２導電型の第４のＭＯＳトランジスタと、
    前記第１の出力端子とモニタノードとの間に接続された第３の抵抗と、
    前記第１の出力端子と前記モニタノードとの間で、前記第３の抵抗と直列に接続され、選択端子を介して入力された選択信号が第１の設定の場合にはオフし、前記選択信号が第２の設定の場合にはオンする第１のスイッチ素子と、
    前記第２の出力端子と前記モニタノードとの間に接続された第４の抵抗と、
    前記第２の出力端子と前記モニタノードとの間で、前記第４の抵抗と直列に接続され、前記第１の設定の場合にはオフし、前記第２の設定の場合にはオンする第２のスイッチ素子と、
    前記第１の設定の場合には、前記第２の可変電流源のインピーダンスを或る値に固定して電流が流れるように制御し、一方、前記第２の設定の場合には、前記モニタノードのモニタ電圧と、参照電圧とを比較し、前記モニタ電圧が前記参照電圧と等しくなるように、前記第２の可変電流源に流れる電流を制御する電流制御回路と、
    前記第１の設定の場合には、前記第１および第３のＭＯＳトランジスタをオンさせた状態で、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御し、一方、前記第２の設定の場合には、前記第１のデータ信号に応じて前記第１のＭＯＳトランジスタのオン／オフを制御し、前記第２のデータ信号に応じて前記第２のＭＯＳトランジスタのオン／オフを制御し、前記第３のデータ信号に応じて前記第３のＭＯＳトランジスタのオン／オフを制御し、且つ前記第４のデータ信号に応じて前記第４のＭＯＳトランジスタのオン／オフを制御するデータ信号制御回路と、を備える
    ことを特徴とする差動出力回路。
  4. 前記第２の可変電流源は、前記第２のＭＯＳトランジスタの他端に一端が接続され、前記第２の電位線に他端が接続された第２導電型の第６のＭＯＳトランジスタであり、
    前記電流制御回路は、
    前記モニタ電圧と前記参照電圧とを比較し、前記モニタ電圧が前記参照電圧と等しくなるように、前記第６のＭＯＳトランジスタにゲート制御信号を出力するアンプ回路と、
    前記第６のＭＯＳトランジスタのゲートと前記第１の電位線との間に接続され、前記第１の設定の場合には、オンし、一方、前記第２の設定の場合には、オフする第３のスイッチ素子と、を有する
    ことを特徴とする請求項３に記載の差動出力回路。
  5. 前記第１の設定はＣＭＬ方式を規定し、前記第２の設定はＬＶＤＳ方式を規定することを特徴とする請求項１乃至４に記載の差動出力回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017510093A (ja) * 2013-12-20 2017-04-06 インテル・コーポレーション 構成可能なトランシーバ回路アーキテクチャ

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10073806B2 (en) 2015-05-13 2018-09-11 Qualcomm Incorporated Apparatus and methods for providing a reconfigurable bidirectional front-end interface
WO2021058630A1 (en) * 2019-09-24 2021-04-01 Analog Devices International Unlimited Company Stabilizing common mode of differential switching output stage
EP3843098A1 (en) * 2019-12-23 2021-06-30 IMEC vzw Sign switching circuitry
US11435426B2 (en) * 2020-01-09 2022-09-06 International Business Machines Corporation Current measurement in power-gated microprocessors
CN113810042A (zh) * 2020-06-16 2021-12-17 恩智浦美国有限公司 低压差分信号驱动器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847232B2 (en) 2001-11-08 2005-01-25 Texas Instruments Incorporated Interchangeable CML/LVDS data transmission circuit
JP2004112453A (ja) 2002-09-19 2004-04-08 Ricoh Co Ltd 信号伝送装置
TWI280498B (en) 2003-10-28 2007-05-01 Via Tech Inc Combined output driver
US7236018B1 (en) * 2004-09-08 2007-06-26 Altera Corporation Programmable low-voltage differential signaling output driver
US7598779B1 (en) 2004-10-08 2009-10-06 Altera Corporation Dual-mode LVDS/CML transmitter methods and apparatus
JP2010087545A (ja) 2008-09-29 2010-04-15 Fujitsu Microelectronics Ltd 差動出力回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017510093A (ja) * 2013-12-20 2017-04-06 インテル・コーポレーション 構成可能なトランシーバ回路アーキテクチャ

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