JP2010087545A - 差動出力回路 - Google Patents

Abstract

【課題】複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供する。
【解決手段】差動出力回路は、直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、制御信号が第１の値の場合に第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とし、制御信号が第２の値の場合に第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより、第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路とを含む。
【選択図】図３

Description

本願の開示は、一般に電子回路に関し、詳しくは差動信号を出力する差動出力回路に関する。

カメラセンサや、プラズマディスプレイパネル、液晶ディスプレイ等においては、画像の高解像度化に伴い、大量のデータを高速に伝送する必要がある。そのためには、小振幅信号を用いた高速な信号伝送方式が求められる。ＣＭＯＳインターフェイスに代わり採用されているＬＶＤＳ（Low Voltage Differential Signal）やＣＭＬ（Current Mode Logic）といった差動小振幅インターフェイス規格においては、タイミングやノイズ等の問題点が克服され、また低消費電力化が図られている。また更には、ＲＳＤＳ（Reduced swing Differential Signaling）、ｍｉｎｉ−ＬＶＤＳ、ｓｕｂＬＶＤＳといった差動小振幅インターフェイス規格も用いられている。

上記のような種々の規格のうちで、信号伝送の用途に適した規格が採用され、それぞれの規格に従うそれぞれ別のインターフェイス回路が使用される。しかしインターフェイスの違いとしては、受信端の構成や出力信号の電気特性が異なるのみであり、出力回路の変更により複数の異なる規格に対応できる場合がある。そのような場合、複数の異なる規格にそれぞれ対応した複数の出力回路を実装し、それらの出力を結線しておき、採用する規格に応じて使用する出力回路を切り替えるようにすればよい（例えば特許文献１参照）。しかしそのように複数の異なる規格にそれぞれ対応する複数の出力回路を実装した構成とした場合、チップ面積が増大すると共にリーク電流が増加するという問題がある。
特表２００７−５０９５２２号公報 特開２００３−３１６３３８号公報 特開２００４−１１２４５３号公報

以上を鑑みると、複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路が望まれる。

差動出力回路は、直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、制御信号が第１の値の場合に前記第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ前記第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより前記第１及び第２の出力駆動回路から一対の差動信号を出力させ、前記制御信号が第２の値の場合に前記第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ前記第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより前記第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路とを含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、差動出力回路は、制御信号が第１の値の場合にはＬＶＤＳ規格に対応した動作モードとなり、制御信号が第２の値の場合にはＣＭＬ規格に対応した動作モードとなる。また、第１及び第２のＮＭＯＳトランジスタを、ＬＶＤＳ規格の動作モードとＣＭＬ規格の動作モードとで共用している。従って、複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、ＬＶＤＳ規格に従った信号伝送システムの構成の一例を示す図である。なおｓｕｂＬＶＤＳ規格、ｍｉｎｉ−ＬＶＤＳ規格、及びＲＳＤＳ規格についても、ＬＶＤＳ規格と比較して電流・電圧条件が異なるだけであり、図１に示す入出力回路構成を用いることができる。

図１に示す信号伝送システムは、マルチプレクサ等の内部ロジック１、一対の差動信号を出力する差動出力回路２Ａ、及び差動信号を受信する差動入力回路３Ａを含む。差動出力回路２Ａは、出力駆動回路１０、出力駆動回路１１、電流源回路１２、電流源回路１３、バッファ１４、及びバッファ１５を含む。出力駆動回路１０は、直列接続されたＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７とを含む。出力駆動回路１１は、直列接続されたＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９とを含む。出力駆動回路１１は、出力駆動回路１０に並列に接続される。電流源回路１２及び１３の各々は、出力駆動回路１０及び出力駆動回路１１に直列に接続される。内部ロジック１は、互いに逆相の第１の信号と第２の信号とを出力する。内部ロジック１からの第１の信号が、バッファ１４を介して、出力駆動回路１０のトランジスタ１６及び１７のゲートに印加される。また内部ロジック１からの第２の信号が、バッファ１５を介して、出力駆動回路１１のトランジスタ１８及び１９のゲートに印加される。これにより、出力駆動回路１０及び１１は一対の差動信号を信号線Ｓ１及びＳ２に出力する。

差動入力回路３Ａは、信号線Ｓ１及び信号線Ｓ２の間を抵抗素子２０により終端する。これにより、電流源回路１２から、信号線Ｓ１又はＳ２、抵抗素子２０、信号線Ｓ２又はＳ１、及び電流源回路１３を介してグランドに電流が流れ、信号線Ｓ１及びＳ２の受信端に所定の信号電圧が生成される。差動入力回路３は、この信号電圧を検出する。抵抗素子２０の抵抗値は１００Ωである。

ＬＶＤＳ規格の場合は、抵抗素子２０に３．５ｍＡの電流が流れ、３５０ｍＶの差動信号振幅電圧が受信端で検出される。ｓｕｂＬＶＤＳ規格の場合は、抵抗素子２０に１．５ｍＡの電流が流れ、１５０ｍＶの差動信号振幅電圧が受信端で検出される。ｍｉｎｉ−ＬＶＤＳ規格の場合は、抵抗素子２０に４．０ｍＡの電流が流れ、４００ｍＶの差動信号振幅電圧が受信端で検出される。またＲＳＤＳ規格の場合は、抵抗素子２０に２．０ｍＡの電流が流れ、２００ｍＶの差動信号振幅電圧が受信端で検出される。

図２は、ＣＭＬ規格に従った信号伝送システムの構成の一例を示す図である。図２に示す信号伝送システムは、マルチプレクサ等の内部ロジック１、一対の差動信号を出力する差動出力回路２Ｂ、及び差動信号を受信する差動入力回路３Ｂを含む。差動出力回路２Ｂは、ＮＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、電流源回路２３、バッファ２４、及びバッファ２５を含む。電流源回路２３は、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２に直列に接続される。内部ロジック１は、互いに逆相の第１の信号と第２の信号とを出力する。内部ロジック１からの第１の信号が、バッファ２４を介して、ＮＭＯＳトランジスタ２１のゲートに印加される。また内部ロジック１からの第２の信号が、バッファ２５を介して、ＮＭＯＳトランジスタ２２のゲートに印加される。これにより、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２は一対の差動信号を信号線Ｓ１及びＳ２に出力する。

差動入力回路３Ｂは、信号線Ｓ１を抵抗素子２６により電源電圧に終端するとともに、信号線Ｓ２を抵抗素子２７により電源電圧に終端する。これにより、抵抗素子２６又は２７から、信号線Ｓ１又はＳ２、及び電流源回路２３を介してグランドに電流が流れ、信号線Ｓ１及びＳ２の受信端に所定の信号電圧が生成される。差動入力回路３は、この信号電圧を検出する。抵抗素子２６及び２７の抵抗値は５０Ωである。

ＣＭＬ規格の場合は、抵抗素子２６又は２７に８．０ｍＡの電流が流れ、４００ｍＶの差動信号振幅電圧が受信端で検出される。なお電源電圧は通常３．３Ｖである。

図３は、複数の異なる差動小振幅インターフェイス規格に対応可能な差動出力回路の第１の実施例の構成を示す図である。図３に示す差動出力回路２Ｃは、ＬＶＤＳ規格、ｓｕｂＬＶＤＳ規格、ｍｉｎｉ−ＬＶＤＳ規格、ＲＳＤＳ規格、及びＣＭＬ規格に対応することができる。

差動出力回路２Ｃは、出力駆動回路３０、出力駆動回路３１、電流源回路３２、電流源回路３３、インバータ３４、インバータ３５、ＮＡＮＤ回路４０、ＮＡＮＤ回路４１、インバータ４２、及びインバータ４３を含む。出力駆動回路３０は、直列接続されたＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３７とを含む。出力駆動回路３１は、直列接続されたＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ３９とを含む。出力駆動回路３１は、出力駆動回路３０に並列に接続される。電流源回路３２及び３３の各々は、出力駆動回路３０及び出力駆動回路３１に直列に接続される。

内部ロジック１は、互いに逆相（即ち互いに逆の論理値）の第１の信号と第２の信号とを出力する。内部ロジック１からの第１の信号が、インバータ３４を介して、ＮＡＮＤ回路４０の第１の入力に印加される。ＮＡＮＤ回路４０の第２の入力には、制御信号ＣＮＴＬが印加される。ＮＡＮＤ回路４０の出力は、出力駆動回路３０のＰＭＯＳトランジスタ３６のゲートに印加される。また内部ロジック１からの第１の信号は更に、インバータ３４及び４２を介して、出力駆動回路３０のＮＭＯＳトランジスタ３７のゲートに印加される。

同様に、内部ロジック１からの第２の信号が、インバータ３５を介して、ＮＡＮＤ回路４１の第１の入力に印加される。ＮＡＮＤ回路４１の第２の入力には、制御信号ＣＮＴＬが印加される。ＮＡＮＤ回路４１の出力は、出力駆動回路３１のＰＭＯＳトランジスタ３８のゲートに印加される。また内部ロジック１からの第２の信号は更に、インバータ３５及び４３を介して、出力駆動回路３１のＮＭＯＳトランジスタ３９のゲートに印加される。

以上の構成により、制御信号ＣＮＴＬが第１の値（ＨＩＧＨ）の場合に、ＰＭＯＳトランジスタ３６及び３８の一方を選択的に導通状態とし、他方を遮断状態とし、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とし、他方を遮断状態とする。導通状態となるトランジスタは、内部ロジック１からの信号に応じて選択される。これにより、出力駆動回路３０及び３１から出力端子ＯＵＴ１及びＯＵＴ２に一対の差動信号を出力させることができる。また制御信号ＣＮＴＬが第２の値（ＬＯＷ）の場合に、ＰＭＯＳトランジスタ３６及び３８の何れにも電流を流さず、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とし、他方を遮断状態とする。これにより、出力駆動回路３０及び３１から出力端子ＯＵＴ１及びＯＵＴ２に一対の差動信号を出力させることができる。このような制御信号ＣＮＴＬによる制御は、ＮＡＮＤ回路４０及び４１とインバータ４２及び４３とを含む制御回路により行なわれる。なお制御信号ＣＮＴＬは、内部ロジック１から供給すればよい。或いは内部ロジック１及び差動出力回路２Ｃを含む集積回路チップの外部から供給してもよい。

以上の制御動作により、制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には、図３の差動出力回路２Ｃが、図１の差動出力回路２Ａと等価な回路動作を実現する。また制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には、図３の差動出力回路２Ｃが、図１の差動出力回路２Ｂと等価な回路動作を実現する。即ち、制御信号ＣＮＴＬの値に応じて、ＬＶＤＳ規格及びＣＭＬ規格との両方に対応することができる。

なお、出力駆動回路３０及び３１に直列に接続される電流源回路３２又は３３を流れる電流の量を、制御信号ＣＮＴＬに応じて変化させることにより、差動出力信号の電流・電圧特性をそれぞれの規格に合わせることができる。これにより、図１又は図２の差動入力回路３Ａ又は３Ｂの何れを受信端に接続した場合であっても、図３の差動出力回路２Ｃを用いて対応することができる。

差動出力回路２Ｃは、ＮＭＯＳトランジスタ３７及び３９を、ＬＶＤＳモードとＣＭＬモードとで共用している。従って、差動出力回路２Ａと差動出力回路２Ｂとをそれぞれ別個に実装してそれらの出力を結線した構成と比較して、回路面積が大幅に削減される。制御動作のためにＮＡＮＤ回路４０及び４１とインバータ４２及び４３とが必要となるが、これらの論理回路に用いられるトランジスタのゲート幅は、出力駆動用のトランジスタ３６乃至３９のゲート幅の約１００分の１程度の大きさでしかない。このようにして、複数の異なる差動小振幅インターフェイス規格に対応しながらも回路面積の増大を抑えた差動出力回路を提供することができる。

図４は、電流源回路３３の構成の一例を示す図である。図４に示す電流源回路３３は、ＮＭＯＳトランジスタ５１乃至５４、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの並列接続からなるトランスミッションゲート５５、インバータ５６、抵抗素子５７を含む。

直列に接続されるＮＭＯＳトランジスタ５１と抵抗素子５７とは、電源電圧とグランド電圧との間を接続する。ＮＭＯＳトランジスタ５１と抵抗素子５７との結合点に現れる電圧が、ＮＭＯＳトランジスタ５１のゲートに印加される。これによりＮＭＯＳトランジスタ５１には、所定の固定量の電流が流れる。ＮＭＯＳトランジスタ５２のゲートにも、ＮＭＯＳトランジスタ５１のゲートに印加される電圧と同一の電圧が印加される。また制御信号ＣＮＴＬがＬＯＷの時にはトランスミッションゲート５５が導通し、ＮＭＯＳトランジスタ５３のゲートにも、ＮＭＯＳトランジスタ５１のゲートに印加される電圧と同一の電圧が印加される。ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、及びＮＭＯＳトランジスタ５３のゲート幅の比率は、例えば１：７：９に設定される。この場合、ＮＭＯＳトランジスタ５１に０．５ｍＡの電流が流れるように設定することにより、ＮＭＯＳトランジスタ５２には３．５ｍＡの電流が流れ、ＮＭＯＳトランジスタ５３には４．５ｍＡの電流が流れる。

以上の構成により、制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には、電流源回路３３を流れる電流の量は３．５ｍＡとなり、ＬＶＤＳ規格を実現することができる。また制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には、電流源回路３３を流れる電流の量は８．０ｍＡ（＝３．５ｍＡ＋４．５ｍＡ）となり、ＣＭＬ規格を実現することができる。

図５は、電流源回路３３の構成の別の一例を示す図である。図５に示す電流源回路３３は、図４に示す電流源回路３３のＮＭＯＳトランジスタ５２の代わりに、ＮＭＯＳトランジスタ５２Ａ、５２Ｂ、及び５２Ｃが設けられている。ＮＭＯＳトランジスタ５２Ａ乃至５２Ｃのゲートには、ＮＭＯＳトランジスタ５１のゲートに印加される電圧と同一の電圧が印加される。但し、差動出力回路２Ｃには２ビットの選択信号ＳＣ［１：０］が供給されており、このうちの一方のビットであるＳＣ［０］により、ＮＭＯＳトランジスタ５２Ｂのゲートへの電圧印加のＯＮ／ＯＦＦが制御される。またもう一方のビットであるＳＣ［１］により、ＮＭＯＳトランジスタ５２Ｃのゲートへの電圧印加のＯＮ／ＯＦＦが制御される。この電圧印加のＯＮ／ＯＦＦ制御は、図示のようなスイッチ回路により実現することができる。このスイッチ回路は、対応する選択信号が"１"の時に導通する回路であり、トランスミッションゲート５５と同様のトランスミッションゲートであってよい。またスイッチ回路が遮断されている状態において、対応するトランジスタのゲートをＬＯＷに接続する手段（例えばＮＭＯＳトランジスタ５４のような回路素子）を設けてよい。

ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２Ａ、ＮＭＯＳトランジスタ５２Ｂ、ＮＭＯＳトランジスタ５２Ｃ、及びＮＭＯＳトランジスタ５３のゲート幅の比率は、例えば１：３：１：４：８に設定される。この場合、ＮＭＯＳトランジスタ５１に０．５ｍＡの電流が流れるように設定することにより、ＮＭＯＳトランジスタ５２Ａ、５２Ｂ、５２Ｃにはそれぞれ１．５ｍＡ、０．５ｍＡ、２．０ｍＡの電流が流れ、ＮＭＯＳトランジスタ５３には４．０ｍＡの電流が流れる。

以上の構成により、電流源回路３３を流れる電流の量を、制御信号ＣＮＴＬに加え更に選択信号ＳＣ［１：０］に応じて変化させている。制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には、ＳＣ［１：０］が"００"なら電流源回路３３を流れる電流の量は１．５ｍＡとなり、ｓｕｂＬＶＤＳ規格を実現することができる。またＳＣ［１：０］が"０１"なら電流源回路３３を流れる電流の量は２．０ｍＡとなり、ＲＳＤＳ規格を実現することができる。またＳＣ［１：０］が"１０"なら電流源回路３３を流れる電流の量は３．５ｍＡとなり、ＬＶＤＳ規格を実現することができる。またＳＣ［１：０］が"１１"なら電流源回路３３を流れる電流の量は４．０ｍＡとなり、ｍｉｎｉ−ＬＶＤＳ規格を実現することができる。また制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には、ＳＣ［１：０］を"１１"に設定することにより、電流源回路３３を流れる電流の量を８．０ｍＡとして、ＣＭＬ規格を実現することができる。

図６は、電流源回路３２の構成の一例を示す図である。図６に示す電流源回路３２は、ＰＭＯＳトランジスタ６１乃至６３及び抵抗素子６４を含む。直列に接続されるＰＭＯＳトランジスタ６１と抵抗素子６４とは、電源電圧とグランド電圧との間を接続する。ＰＭＯＳトランジスタ６１と抵抗素子６４との結合点に現れる電圧が、ＰＭＯＳトランジスタ６１のゲートに印加される。これによりＰＭＯＳトランジスタ６１には、所定の固定量の電流が流れる。ＰＭＯＳトランジスタ６２のゲートにも、ＰＭＯＳトランジスタ６１のゲートに印加される電圧と同一の電圧が印加される。これによりＰＭＯＳトランジスタ６２には、所定の固定量の電流を流すことができる状態に設定される。具体的には、少なくともＣＭＬ規格に対応する８ｍＡを流せるように設定すればよい。ＰＭＯＳトランジスタ６２に実際に流れる電流の量は、図４又は５に示した電流源回路３３により制御される。

ＰＭＯＳトランジスタ６３のゲートには、制御信号ＣＮＴＬが印加される。制御信号ＣＮＴＬがＬＯＷの時にはＰＭＯＳトランジスタ６３が導通し、ＰＭＯＳトランジスタ６２のゲートの電圧がＨＩＧＨとなり、ＰＭＯＳトランジスタ６２に流れる電流はゼロとなる。即ち、制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には電流源回路３２に電流が流れ、制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には電流源回路３２に電流が流れないように制御される。この制御により、制御信号ＣＮＴＬがＬＯＷの場合にＰＭＯＳトランジスタ３６及び３８（図３参照）の何れにも電流を流さない状態を作り出すことができる。従ってこの場合、仮にＰＭＯＳトランジスタ３６及び３８のゲート電圧がＨＩＧＨに固定されていなくとも、ＰＭＯＳトランジスタ３６及び３８の何れにも電流が流れないことになる。

図７は、電流源回路３２の構成の別の一例を示す図である。この図７に示す電流源回路３２は、グランド電圧側ではなく電源電圧側において、ＬＶＤＳモードとＣＭＬモードとの電流量の切り替えを行なう構成において用いられる。なおこの構成を用いる場合、グランド電圧側の電流源回路３３としては、最大で８．０ｍＡの電流を流すことが可能なＮＭＯＳトランジスタを用いればよい。図７に示す電流源回路３２は、ＰＭＯＳトランジスタ７１乃至７３、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの並列接続からなるトランスミッションゲート７５、インバータ７６、抵抗素子７７を含む。

直列に接続されるＰＭＯＳトランジスタ７１と抵抗素子７７とは、電源電圧とグランド電圧との間を接続する。ＰＭＯＳトランジスタ７１と抵抗素子７７との結合点に現れる電圧が、ＰＭＯＳトランジスタ７１のゲートに印加される。これによりＰＭＯＳトランジスタ７１には、所定の固定量の電流が流れる。ＰＭＯＳトランジスタ７２のゲートにも、ＰＭＯＳトランジスタ７１のゲートに印加される電圧と同一の電圧が印加される。また制御信号ＣＮＴＬがＬＯＷの時にはトランスミッションゲート７５が導通し、ＰＭＯＳトランジスタ７３のゲートにも、ＰＭＯＳトランジスタ７１のゲートに印加される電圧と同一の電圧が印加される。ＰＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２、及びＰＭＯＳトランジスタ７３のゲート幅の比率は、例えば１：７：９に設定される。この場合、ＰＭＯＳトランジスタ７１に０．５ｍＡの電流が流れるように設定することにより、ＰＭＯＳトランジスタ７２には３．５ｍＡの電流が流れ、ＰＭＯＳトランジスタ７３には４．５ｍＡの電流が流れる。

以上の構成により、制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には、電流源回路３２を流れる電流の量は３．５ｍＡとなり、ＬＶＤＳ規格を実現することができる。また制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には、電流源回路３２を流れる電流の量は８．０ｍＡ（＝３．５ｍＡ＋４．５ｍＡ）となり、ＣＭＬ規格を実現することができる。

図８は、電流源回路３２の構成の更に別の一例を示す図である。図８に示す電流源回路３２は、図７に示す電流源回路３２のＰＭＯＳトランジスタ７２の代わりに、ＰＭＯＳトランジスタ７２Ａ、７２Ｂ、及び７２Ｃが設けられている。ＰＭＯＳトランジスタ７２Ａ乃至７２Ｃのゲートには、ＰＭＯＳトランジスタ７１のゲートに印加される電圧と同一の電圧が印加される。但し、差動出力回路２Ｃには２ビットの選択信号ＳＣ［１：０］が供給されており、このうちの一方のビットであるＳＣ［０］により、ＰＭＯＳトランジスタ７２Ｂのゲートへの電圧印加のＯＮ／ＯＦＦが制御される。またもう一方のビットであるＳＣ［１］により、ＰＭＯＳトランジスタ７２Ｃのゲートへの電圧印加のＯＮ／ＯＦＦが制御される。この電圧印加のＯＮ／ＯＦＦ制御は、図示のようなスイッチ回路により実現することができる。このスイッチ回路は、対応する選択信号が"１"の時に導通する回路であり、トランスミッションゲート７５と同様のトランスミッションゲートであってよい。また各スイッチ回路或いはトランスミッションゲートが遮断されている状態において、対応するトランジスタのゲートをＨＩＧＨに接続する手段を設けてよい。

ＰＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２Ａ、ＰＭＯＳトランジスタ７２Ｂ、ＰＭＯＳトランジスタ７２Ｃ、及びＰＭＯＳトランジスタ７３のゲート幅の比率は、例えば１：３：１：４：８に設定される。この場合、ＰＭＯＳトランジスタ７１に０．５ｍＡの電流が流れるように設定することにより、ＰＭＯＳトランジスタ７２Ａ、７２Ｂ、７２Ｃにはそれぞれ１．５ｍＡ、０．５ｍＡ、２．０ｍＡの電流が流れ、ＰＭＯＳトランジスタ７３には４．０ｍＡの電流が流れる。

以上の構成により、電流源回路３２を流れる電流の量を、制御信号ＣＮＴＬに加え更に選択信号ＳＣ［１：０］に応じて変化させている。制御信号ＣＮＴＬがＨＩＧＨであるＬＶＤＳモードの場合には、ＳＣ［１：０］が"００"なら電流源回路３２を流れる電流の量は１．５ｍＡとなり、ｓｕｂＬＶＤＳ規格を実現することができる。またＳＣ［１：０］が"０１"なら電流源回路３２を流れる電流の量は２．０ｍＡとなり、ＲＳＤＳ規格を実現することができる。またＳＣ［１：０］が"１０"なら電流源回路３２を流れる電流の量は３．５ｍＡとなり、ＬＶＤＳ規格を実現することができる。またＳＣ［１：０］が"１１"なら電流源回路３２を流れる電流の量は４．０ｍＡとなり、ｍｉｎｉ−ＬＶＤＳ規格を実現することができる。また制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードの場合には、ＳＣ［１：０］を"１１"に設定することにより、電流源回路３２を流れる電流の量を８．０ｍＡとして、ＣＭＬ規格を実現することができる。

図９は、差動出力回路の第２の実施例の構成を示す図である。図９において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図９に示す差動出力回路２Ｄは、図３に示す差動出力回路２Ｃの構成に加え、トランスミッションゲート８１及び８２、抵抗素子８３及び８４、増幅器８５、及びインバータ８６を含む。また電流源回路３２は、ＰＭＯＳトランジスタ３２Ａ及び３２Ｂを含む。トランスミッションゲート８１及び８２の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続により構成される。トランスミッションゲート８１及び８２のＮＭＯＳトランジスタのゲートには、制御信号ＣＮＴＬが印加される。またトランスミッションゲート８１及び８２のＰＭＯＳトランジスタのゲートには、インバータ８６が出力する制御信号ＣＮＴＬの反転信号ＣＮＴＬＸが印加される。

抵抗素子８３及び８４はそれぞれ１ＫΩ程度の大きな抵抗値を有し、トランスミッションゲート８１及び８２が導通状態の時に、差動出力信号間の中心電圧を検出する。増幅器８５は、中心電圧の検出値と所定の基準電圧ＶＲＥＦとの差に応じて電流源回路３２の電流の量を変化させるフィードバック回路として機能する。このコモンフィードバック制御により、差動出力のコモンモード信号（差動出力信号間の中心電圧）を基準電圧ＶＲＥＦに等しく設定することができる。なおトランスミッションゲート８１及び８２は、制御信号ＣＮＴＬがＬＯＷであるＣＭＬモードのときに遮断され、中心電圧検出動作が停止される回路構成となっている。

図１０は、差動出力回路の第２の実施例の変形例の構成を示す図である。図１０において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０に示す差動出力回路２Ｅは、図９に示す差動出力回路２Ｄの構成に加え、セレクタ８８を含む。セレクタ８８は、２つの入力電圧１．２５Ｖ及び０．９Ｖの何れか一方を選択して、選択した電圧（１．２５Ｖ又は０．９Ｖ）を増幅器８５に供給する。何れの入力電圧を選択するかは、外部から印加する選択信号等により決定すればよい。このようにして基準電圧ＶＲＥＦの値を変化させることにより、コモンモード信号（差動出力信号間の中心電圧）を異なる値に設定することができる。

図１１は、差動出力回路の第２の実施例の別の変形例の構成を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示す差動出力回路２Ｆは、図９に示す差動出力回路２Ｄの構成の増幅器８５の代わりに増幅器８５Ａが設けられている。また電流源回路３３は、ＮＭＯＳトランジスタ３３Ａ乃至３３Ｄ及び抵抗素子３３Ｅを含む。この構成では、図９のように電源電圧側の電流源回路３２の電流量を制御するのではなく、グランド電圧側の電流源回路３３の電流量を制御することにより、コモンモード信号（差動出力信号間の中心電圧）を基準電圧ＶＲＥＦに等しく設定することができる。なおコモンフィードバックによる電流量の制御は、ＮＭＯＳトランジスタ３３Ａのゲート電圧を制御することにより行なっている。

図１２は、差動出力回路の第３の実施例の構成を示す図である。図１２において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示す差動出力回路２Ｇは、図３に示す差動出力回路２Ｃの構成に加え、トランスミッションゲート９１及び９２、抵抗素子９３及び９４、比較回路９５、及びインバータ９６を含む。トランスミッションゲート９１及び９２の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続により構成される。トランスミッションゲート９１及び９２のＮＭＯＳトランジスタのゲートには、比較回路９５の出力である制御信号ＣＮＴＬ１が印加される。またトランスミッションゲート９１及び９２のＰＭＯＳトランジスタのゲートには、インバータ９６が出力する制御信号ＣＮＴＬ１の反転信号が印加される。

抵抗素子９３及び９４はそれぞれ１ＫΩ程度の大きな抵抗値を有し、トランスミッションゲート９１及び９２が導通状態の時に、差動出力信号間の中心電圧を検出する。比較回路９５は、中心電圧の検出値と所定の閾値電圧ＶＴＨとを比較し、比較の結果に応じて制御信号ＣＮＴＬ１の値を変化させる。この制御により、ＬＶＤＳモードとＣＭＬモードとを自動で切り替えることが可能となる。

ＬＶＤＳやＣＭＬ等のインターフェイス規格を用いるシステムでは、伝送方式を随時変える必要があるような用途はほとんど無く、使用開始時に規格を切替えて設定できればよい。図１２の構成では、使用開始時においては、制御信号ＣＮＴＬ１がＨＩＧＨになるＬＶＤＳモードにデフォルトで設定される。このとき、受信端に接続される差動入力回路がＬＶＤＳ用の差動入力回路３ＡであるのかＣＭＬ用の差動入力回路３Ｂであるのかに応じて、抵抗素子９３及び９４が検出する中心電圧値が異なる。

電源電圧３．３Ｖとすると、図１に示す差動入力回路３Ａが受信端に接続された場合、差動出力回路２ＧのＨＩＧＨ側の出力電圧とＬＯＷ側の出力電圧との間の中心電圧は１．６５Ｖ近辺となる。また図２に示す差動入力回路３Ｂが受信端に接続された場合、差動出力回路２ＧのＨＩＧＨ側の出力電圧は３．３Ｖとなり、またＬＯＷ側の出力電圧は３．１２５Ｖ（＝３．３Ｖ−５０Ω×３．５ｍＡ）程度となり、その結果中心電圧は３．２Ｖ近辺となる。従って、比較回路９５に入力される閾値電圧ＶＴＨを例えば２．０Ｖに設定し、中心電圧検出値と閾値電圧ＶＴＨとを比較すれば、その大小関係により、受信端に接続された回路が差動入力回路３Ａであるのか差動入力回路３Ｂであるのかを識別することができる。中心電圧が閾値電圧ＶＴＨ以上であれば、受信端は差動入力回路３Ｂであり、差動出力回路２ＧはＣＭＬモードで動作すべきであるので、比較回路９５は制御信号ＣＮＴＬ１をＬＯＷに設定する。また中心電圧が閾値電圧ＶＴＨ以下であれば、受信端は差動入力回路３Ａであり、差動出力回路２ＧはＬＶＤＳモードで動作すべきであるので、比較回路９５は制御信号ＣＮＴＬ１をＨＩＧＨに設定する。このようにして、自動的なＬＶＤＳモード及びＣＭＬモードの設定を実現することができる。

図１３は、差動出力回路の第３の実施例の変形例の構成を示す図である。図１３において、図９及び図１２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す差動出力回路２Ｈは、図９に示す増幅器８５によるコモンモードフィードバック制御と図１２に示す比較回路９５による自動モード設定とを両方共に組み込んだ回路となっている。この場合、中心電圧を検出する回路である抵抗素子８３及び８４は、コモンモードフィードバック制御と自動モード設定とで共用することができる。この差動出力回路２Ｈでは、出力中心電圧を求めるための抵抗素子８３及び８４が、出力信号線に固定的に接続されている。この構成により出力中心電圧を常時監視し、ＬＶＤＳモードかＣＭＬモードかを常時自動で検出し、必要に応じて動作モードを随時切り替えることができる。

図１４は、差動出力回路の第３の実施例の別の変形例の構成を示す図である。図１４において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示す差動出力回路２Ｉは、図９に示す差動出力回路２Ｇの比較回路９５を、比較回路９５Ａ及びレジスタ回路９５Ｂで置き換えた構成となっている。この構成では、比較回路９５Ａで中心電圧検出値と閾値電圧ＶＴＨとを比較した結果に応じて制御信号ＣＮＴＬ１を出力し、その制御信号ＣＮＴＬ１をレジスタ回路９５Ｂに格納する。差動出力回路２Ｉの動作モードの設定は、レジスタ回路９５Ｂが出力する制御信号ＣＮＴＬ１により行なわれる。例えば比較回路９５Ａの出力が同一の値を所定時間以上保持したときに始めてレジスタ回路９５Ｂに比較回路９５Ａの出力を格納する等の回路構成とすることにより、ノイズに影響されない安定した動作を実現することができる。

図１５は、差動出力回路の第３の実施例の更に別の変形例の構成を示す図である。図１５において、図１１及び図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５に示す差動出力回路２Ｊは、図１４に示す差動出力回路２Ｉの構成の増幅器８５の代わりに増幅器８５Ａが設けられている。また電流源回路３３は、ＮＭＯＳトランジスタ３３Ａ乃至３３Ｄ及び抵抗素子３３Ｅを含む。この構成では、図１４のように電源電圧側の電流源回路３２の電流量を制御するのではなく、グランド電圧側の電流源回路３３の電流量を制御することにより、コモンモード信号（差動出力信号間の中心電圧）を基準電圧ＶＲＥＦに等しく設定することができる。なおコモンフィードバックによる電流量の制御は、ＮＭＯＳトランジスタ３３Ａのゲート電圧を制御することにより行なっている。

図１６は、差動出力回路の第４の実施例の構成を示す図である。図１６において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。差動出力回路においては、制御信号ＣＮＴＬが第１の値（例えばＨＩＧＨ）の場合にＰＭＯＳトランジスタ３６及び３８の一方を選択的に導通状態とし、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とすればよい。また制御信号ＣＮＴＬが第２の値（例えばＬＯＷ）の場合にＰＭＯＳトランジスタ３６及び３８の何れにも電流を流さず、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とすればよい。このような制御を実現する回路構成は、図３に示す制御回路に限られるものではない。

図１６に示す差動出力回路２Ｋにおいては、制御回路が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続で構成されるトランスミッションゲート１０１乃至１０４と、ＰＭＯＳトランジスタ１０５乃至１０８と、インバータ１０９とを含む。トランスミッションゲート１０１及び１０２とＰＭＯＳトランジスタ１０６及び１０８とは、常時導通状態に設定される。トランスミッションゲート１０３及び１０４は、制御信号ＣＮＴＬがＨＩＧＨの時に導通しＬＯＷの時に遮断する。ＰＭＯＳトランジスタ１０６及び１０８は、制御信号ＣＮＴＬがＨＩＧＨの時に遮断しＬＯＷの時に導通する。なおトランスミッションゲート１０１及び１０２とＰＭＯＳトランジスタ１０６及び１０８とは、出力駆動回路のＰＭＯＳ側とＮＭＯＳ側とで入力信号に対する負荷を同等にするためのダミー回路として設けられている。

図１６に示す構成では、制御信号ＣＮＴＬがＨＩＧＨの場合に、ＰＭＯＳトランジスタ３６及び３８の一方を選択的に導通状態とし、他方を遮断状態とし、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とし、他方を遮断状態とする。この場合の導通状態となるトランジスタは、内部ロジックからの信号に応じて選択される。これにより、出力駆動回路３０及び３１から出力端子ＯＵＴ１及びＯＵＴ２に一対の差動信号を出力させることができる。また制御信号ＣＮＴＬがＬＯＷの場合に、ＰＭＯＳトランジスタ３６及び３８の何れにも電流を流さず、且つＮＭＯＳトランジスタ３７及び３９の一方を選択的に導通状態とし、他方を遮断状態とする。これにより、出力駆動回路３０及び３１から出力端子ＯＵＴ１及びＯＵＴ２に一対の差動信号を出力させることができる。

図１７は、差動出力回路の第５の実施例の構成を示す図である。図１７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示す差動出力回路２Ｌにおいては、図３の差動出力回路２Ｃのインバータ４２及び４３を、ＮＡＮＤ回路４２Ａ及び４３Ａで置き換えてある。これにより、出力駆動回路のＰＭＯＳ側とＮＭＯＳ側とで入力信号に対する負荷を同等にすることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

ＬＶＤＳ規格に従った信号伝送システムの構成の一例を示す図である。 ＣＭＬ規格に従った信号伝送システムの構成の一例を示す図である。 複数の異なる差動小振幅インターフェイス規格に対応可能な差動出力回路の第１の実施例の構成を示す図である。 電流源回路の構成の一例を示す図である。 電流源回路の構成の別の一例を示す図である。 電流源回路の構成の一例を示す図である。 電流源回路の構成の別の一例を示す図である。 電流源回路の構成の更に別の一例を示す図である。 差動出力回路の第２の実施例の構成を示す図である。 差動出力回路の第２の実施例の変形例の構成を示す図である。 差動出力回路の第２の実施例の別の変形例の構成を示す図である。 差動出力回路の第３の実施例の構成を示す図である。 差動出力回路の第３の実施例の変形例の構成を示す図である。 差動出力回路の第３の実施例の別の変形例の構成を示す図である。 差動出力回路の第３の実施例の更に別の変形例の構成を示す図である。 差動出力回路の第４の実施例の構成を示す図である。 差動出力回路の第５の実施例の構成を示す図である。

符号の説明

３０ 出力駆動回路
３１ 出力駆動回路
３２ 電流源回路
３３ 電流源回路
３４ インバータ
３５ インバータ
４０ ＮＡＮＤ回路
４１ ＮＡＮＤ回路
４２ インバータ
４３ インバータ

Claims (10)

1. 直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１の出力駆動回路と、
   直列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２の出力駆動回路と、
   制御信号が第１の値の場合に前記第１及び第２のＰＭＯＳトランジスタの一方を選択的に導通状態とし且つ前記第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより前記第１及び第２の出力駆動回路から一対の差動信号を出力させ、前記制御信号が第２の値の場合に前記第１及び第２のＰＭＯＳトランジスタの何れにも電流を流さず且つ前記第１及び第２のＮＭＯＳトランジスタの一方を選択的に導通状態とすることにより前記第１及び第２の出力駆動回路から一対の差動信号を出力させる制御回路と、
   を含むことを特徴とする差動出力回路。
2. 前記第１及び第２の出力駆動回路の両方に直列に接続される第１の電流源回路を更に含み、前記第１の電流源回路を流れる電流の量を前記制御信号に応じて変化させることを特徴とする請求項１記載の差動出力回路。
3. 前記第１及び第２の出力駆動回路から出力される前記一対の差動信号は、前記制御信号が前記第１の値の場合にＬＶＤＳ規格に従った差動信号出力であり、前記制御信号が前記第２の値の場合にＣＭＬ規格に従った差動信号出力であることを特徴とする請求項２記載の差動出力回路。
4. 前記第１の電流源回路を流れる電流の量を前記制御信号に加え更に選択信号に応じて変化させることを特徴とする請求項２又は３記載の差動出力回路。
5. 前記第１及び第２の出力駆動回路から出力される前記一対の差動信号は、前記制御信号が前記第１の値の場合に前記選択信号の値に応じて、ｓｕｂＬＶＤＳ規格、ＲＳＤＳ規格、及びｍｉｎｉ−ＬＶＤＳ規格のうちの少なくとも１つに従った差動信号出力に設定されることを特徴とする請求項４記載の差動出力回路。
6. 前記第１及び第２の出力駆動回路の両方に直列に接続される第２の電流源回路と、
   前記第１及び第２の出力駆動回路から出力される前記一対の差動信号間の中心電圧を検出する回路と、
   前記中心電圧と所定の基準電圧との差に応じて前記第２の電流源回路の電流の量を変化させるフィードバック回路と、
   を更に含むことを特徴とする請求項１乃至５いずれか一項記載の差動出力回路。
7. 前記基準電圧の値を変化させることにより前記中心電圧を異なる値に設定可能であることを特徴とする請求項６記載の差動出力回路。
8. 前記第１及び第２の出力駆動回路から出力される前記一対の差動信号間の中心電圧と所定の閾値電圧とを比較し、該比較の結果に応じて前記制御信号の値を変化させる比較回路を更に含むことを特徴とする請求項２乃至７いずれか一項記載の差動出力回路。
9. 前記第１の電流源回路は前記第１及び第２の出力駆動回路の電源電圧側に直列に接続され、前記第２の電流源回路は前記第１及び第２の出力駆動回路のグランド電圧側に直列に接続されることを特徴とする請求項６乃至８いずれか一項記載の差動出力回路。
10. 前記第１の電流源回路は前記第１及び第２の出力駆動回路のグランド電圧側に直列に接続され、前記第２の電流源回路は前記第１及び第２の出力駆動回路の電源電圧側に直列に接続されることを特徴とする請求項６乃至８いずれか一項記載の差動出力回路。

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