TWI842700B - 驅動電路及其操作方法 - Google Patents

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Abstract

一種驅動電路及其操作方法。在一些實施例中，所述驅動電路包括輸出級、第一電壓源及輸出阻抗調整電路。輸出級包括第一電晶體，所述第一電晶體連接到第一電壓源並連接到驅動電路的輸出。驅動電路被配置成以至少以下狀態中的一種狀態操作：第一狀態以及第二狀態。輸出阻抗調整電路被配置成減小驅動電路在以下狀態中的輸出阻抗之間的差異：第一狀態，在所述第一狀態中，第一電晶體接通且第一電壓源處於第一供電電壓；以及第二狀態，在所述第二狀態中，第一電晶體接通且第一電壓源處於與所述第一供電電壓不同的第二供電電壓。

Description

驅動電路及其操作方法
根據本揭露的實施例的一個或多個方面涉及時脈電路，且更具體來說涉及帶有幅值控制的阻抗匹配式時脈驅動器。
時脈驅動器電路可用於需要具有不同幅值的時脈信號的各種應用中。對不同的輸出幅值維持輸出阻抗匹配可具有挑戰性。
因此，需要一種對不同的輸出幅值水準而言具有良好的輸出阻抗匹配的時脈驅動器電路。
根據本揭露的實施例，提供一種驅動電路，所述驅動電路包括輸出級、第一電壓源以及輸出阻抗調整電路，所述輸出級包括第一臂以及第二臂，所述第一臂包括電晶體以及電阻器，所述電晶體具有連接到所述第一電壓源的源極及連接到所述電阻器的第一端子的汲極，所述電阻器的第二端子連接到所述驅動電路的輸出，所述驅動電路被配置成以至少以下狀態中的一種狀態操作：第一狀態以及第二狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的差異：所述第一狀態，在所述第一狀態中，所述電晶體接通且所述第一電壓源處於第一供電電壓；以及所述第二狀態，在所述第二狀態中，所述電晶體接通且所述第一電壓源處於與所述第一供電電壓不同的第二供電電壓。
在一些實施例中：所述電晶體具有體端子，且所述輸出阻抗調整電路被配置成：當所述第一電壓源處於所述第一供電電壓時，對所述體端子施加第一體電壓，以及當所述第一電壓源處於所述第二供電電壓時，對所述體端子施加與所述第一體電壓不同的第二體電壓。
在一些實施例中，所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓。
在一些實施例中，所述第二體電壓比所述第二供電電壓低所述電晶體的一倍閾值電壓。
在一些實施例中，所述驅動電路還包括控制輸入，所述控制輸入用於接收指示所述第一電壓源是否處於比第一限值大的電壓的控制信號。
在一些實施例中，所述輸出阻抗調整電路包括二極體接法的電晶體、旁路電晶體、電阻器以及下拉電晶體，所述二極體接法的電晶體連接在所述第一電壓源與所述體端子之間，所述旁路電晶體與所述二極體接法的電晶體並聯連接，所述電阻器連接在所述下拉電晶體的汲極與所述體端子之間，且所述下拉電晶體的源極連接到所述第二電壓源。
在一些實施例中：所述驅動電路的所述輸出在所述第一狀態中具有大於10分貝（dB）的回波損耗，且所述驅動電路的所述輸出在所述第二狀態中具有大於10 dB的回波損耗。
在一些實施例中，所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓的0.8倍。
在一些實施例中，所述驅動電路被配置成在任何時刻以至少以下狀態中的一種狀態操作：所述第一狀態、所述第二狀態以及第三狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的最大差異：所述第一狀態、所述第二狀態以及所述第三狀態，在所述第三狀態中，所述電晶體接通且所述第一電壓源處於與所述第一供電電壓及所述第二供電電壓中的每一者不同的第三供電電壓。
在一些實施例中，所述輸出阻抗調整電路包括與所述第一臂的所述電阻器並聯的可變電阻器。
根據本揭露的實施例，提供一種驅動電路，所述驅動電路包括輸出級、第一電壓源以及輸出阻抗調整電路，所述輸出級包括第一電晶體，所述第一電晶體連接到所述第一電壓源並連接到所述驅動電路的輸出，所述驅動電路被配置成以至少以下狀態中的一種狀態操作：第一狀態以及第二狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的差異：所述第一狀態，在所述第一狀態中，所述第一電晶體接通且所述第一電壓源處於第一供電電壓；以及所述第二狀態，在所述第二狀態中，所述第一電晶體接通且所述第一電壓源處於與所述第一供電電壓不同的第二供電電壓。
在一些實施例中，所述輸出阻抗調整電路包括連接到所述第一電晶體的可變電阻器。
在一些實施例中，所述驅動電路包括反相器，所述反相器具有：第一臂，包括串聯連接的第一電晶體與第一電阻器；以及第二臂，包括串聯連接的第二電晶體與第二電阻器。
在一些實施例中：所述第一電晶體具有體端子，且所述輸出阻抗調整電路被配置成：當所述第一電壓源處於所述第一供電電壓時，對所述體端子施加第一體電壓；以及當所述第一電壓源處於所述第二供電電壓時，對所述體端子施加與所述第一體電壓不同的第二體電壓。
在一些實施例中：所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，所述第二供電電壓比所述第一供電電壓低，且所述第二體電壓比所述第二供電電壓低所述第一電晶體的一倍閾值電壓。
在一些實施例中，所述驅動電路還包括控制輸入，所述控制輸入用於接收指示所述第一電壓源是否處於比第一限值大的電壓的控制信號。
在一些實施例中，所述輸出阻抗調整電路包括二極體接法的電晶體、旁路電晶體、電阻器以及下拉電晶體，所述二極體接法的電晶體連接在所述第一電壓源與所述體端子之間，所述旁路電晶體與所述二極體接法的電晶體並聯連接，所述電阻器連接在所述下拉電晶體的汲極與所述體端子之間，且所述下拉電晶體的源極連接到所述第二電壓源。
在一些實施例中：所述驅動電路的所述輸出在所述第一狀態中具有大於10 dB的回波損耗，且所述驅動電路的所述輸出在所述第二狀態中具有大於10 dB的回波損耗。
在一些實施例中，所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓的0.8倍。
根據本揭露的實施例，提供一種操作驅動電路的方法，所述驅動電路包括連接到第一電壓源的電晶體，所述方法包括：將所述第一電壓源設定為第一供電電壓，並向所述電晶體的體端子供應與所述第一供電電壓相等的電壓；將所述第一電壓源設定為比所述第一供電電壓低的第二供電電壓；以及向所述電晶體的所述體端子供應比所述第二供電電壓低一倍閾值電壓的電壓。
以下結合附圖闡述的詳細說明旨在作為對根據本揭露提供的帶有幅值控制的阻抗匹配式時脈驅動器的示例性實施例的說明，且並非旨在表示可用以構造或利用本揭露的唯一形式。所述說明結合所示出的實施例來闡述本揭露的特徵。然而應理解，不同的實施例也可實現相同或等效的功能及結構，這些不同的實施例也旨在囊括在本揭露的範圍內。如在本文中別處所表明，相同元件編號旨在指示相同元件或特徵。
在各種數位電路中，時脈信號可從電路的一部分傳輸到另一部分，例如，用於進行同步。參照圖1，舉例來說，第一積體電路105可包括時脈驅動器110，時脈驅動器110通過傳輸線115（其可為印刷電路板（printed circuit board，PCB）走線）將時脈信號傳輸到第二積體電路120。時脈驅動器110的輸出處的時脈信號的幅值是否足以使得能夠在第二積體電路120處可靠地接收到時脈信號可取決於各種因素，例如傳輸線的長度、或者除了第二積體電路120之外同樣接收所述時脈信號的其他積體電路的數目。
如果相對低幅值的時脈信號便足夠（例如，當只有一個積體電路接收信號並且傳輸線115短時），則例如對於減少可由時脈信號以及尤其是時脈信號的諧波（所述諧波的相對幅值在高的時脈信號幅值處可更大）生成的干擾（例如，射頻干擾）而言，將所傳輸的時脈信號的幅值減小到接近最小夠用幅值的值可為有利的。在一些電路中，可通過減小時脈驅動器的正供電電壓來實現輸出幅值的減小。然而，正供電電壓的這種改變可能會增大時脈驅動器110中的一個或多個輸出驅動電晶體的導通電阻（on-resistance）並增大時脈驅動器110的輸出阻抗，從而降低輸出回波損耗（即，增大S22 的量值）。
參照圖2，在一些實施例中，時脈驅動器電路（或“驅動電路”）可包括輸出級205，輸出級205包括具有兩個輸出串聯電阻器的反相器。所述反相器具有第一臂及第二臂，第一臂包括第一電晶體210（例如，P溝道金屬氧化物半導體場效應電晶體（metal oxide semiconductor field effect transistor，MOSFET），M2 ）以及與第一電晶體210串聯連接的第一電阻器215（R），所述串聯組合連接在（i）被配置成供應時脈驅動器的正供電電壓VDDP 的第一電壓源220與（ii）時脈驅動器的輸出225之間，以使得當第一電晶體210接通時，時脈驅動器的輸出225通過第一電阻器215被上拉。並且輸出225發送輸出時脈（CLK_out）到PCB走線。在這種狀態中，時脈驅動器的輸出阻抗可為第一電阻器215的電阻與第一電晶體210的導通電阻之和。
第二臂可包括第二電晶體230（例如，N溝道MOSFET）（M1 ）以及與第二電晶體230串聯連接的第二電阻器235，所述串聯組合連接在（i）時脈驅動器的負供電電壓240（例如，如圖中所示的地電位）與（ii）時脈驅動器的輸出225之間，以使得當第二電晶體230接通時，時脈驅動器的輸出225通過第二電阻器235被下拉。在這種狀態中，時脈驅動器的輸出阻抗可為第二電阻器235的電阻與第二電晶體230的導通電阻之和。第一電晶體210的閘極與第二電晶體230的閘極可都連接到驅動放大器245的輸出，以使得在任何時刻第一電晶體210及第二電晶體230中有一個且只有一個電晶體接通，第一電晶體210是在驅動放大器245的輸出為低時接通，且第二電晶體230是在驅動放大器245的輸出為高時接通。輸入時脈（CLK_in）進入驅動放大器245。
第一電壓源220可被配置成可調節的或可切換的，以使得可根據要產生的時脈信號幅值來選擇第一電壓源220的輸出電壓VDDP ，例如以便在較低幅值的時脈信號對於接收時脈信號的一個或多個電路而言便足夠時，生成較低幅值的時脈信號。第一電壓源220可例如包括圖中所示的單刀雙擲（single-pole double-throw，SPDT）開關，SPDT開關被連接成接收兩個不同的供電電壓，例如，第一供電電壓VDD 及比第一供電電壓低的第二供電電壓（其中，例如第二供電電壓等於VDD的α倍，其中α是小於1的正的常數）。SPDT開關可受發送到時脈驅動器的控制信號控制，以控制SPDT開關是以高幅值狀態還是以低幅值狀態操作。
由此，圖2所示時脈驅動器電路可能夠以至少兩種狀態操作，所述兩種狀態包括：（i）第一狀態，在第一狀態中第一電晶體210接通，且第一電壓源220處於第一供電電壓；以及（ii）第二狀態，在第二狀態中第一電晶體210接通，且第一電壓源220處於第二供電電壓。如上所述，當第一電壓源220處於第二供電電壓時，第一電晶體210的導通電阻可高於在第一電壓源220處於第一供電電壓時第一電晶體210的導通電阻，這是由於當第一電壓源220處於第二供電電壓時，第一電晶體210具有較低的源極-閘極電壓，這使第一電晶體210的導通電阻增大。因此，如果當第一電壓源220處於第一供電電壓時選擇第一電阻器215的電阻來獲得良好的（即，高的）回波損耗，則當第一電壓源220處於第二供電電壓時，回波損耗可為差的，除非採取措施來避免這種結果。
在一些實施例中，如圖2所示，包括輸出阻抗調整電路以減小在第一狀態中與第二狀態中時脈驅動器電路的輸出阻抗之間的差異，且從而避免不可接受的回波損耗的降低。輸出阻抗調整電路包括二極體接法的電晶體250（M5 ）、旁路電晶體255（M４ ）、電阻器260（Rbias ）及下拉電晶體265（M3 ）。二極體接法的電晶體250連接在第一電壓源220與第一電晶體210的體端子之間，旁路電晶體255與二極體接法的電晶體250並聯連接，電阻器260連接在下拉電晶體265的汲極與第一電晶體210的體端子之間，且下拉電晶體265的源極連接到第二電壓源（例如，如圖中所示的地電位）。
所述電路包括控制輸入270，控制輸入270用於接收指示第一電壓源220是處於第一供電電壓還是第二供電電壓的控制信號（在圖2及圖3中被標識為“B”；所述控制信號的反相信號被標識為帶有上劃線的“B”）（或者，更一般來說，如果第一電壓源220被配置成以多於兩個供電電壓（包括例如第三供電電壓）操作，則控制信號可指示第一電壓源220是否處於比第一限值大的電壓，第一限值例如等於或約等於當輸出阻抗調整電路生成輸出阻抗減小的狀態時使回波損耗較大的最大電壓，如以下進一步詳細論述）。當第一電壓源（220）處於第一供電電壓時，控制信號可為低的，而當第一電壓源（220）處於第二供電電壓時，控制信號可為高的。
在操作中，在第一狀態中，當第一電壓源220處於第一供電電壓時，控制信號為低的，從而接通旁路電晶體255，旁路電晶體255接著將第一電晶體210的體端子上拉到第一供電電壓。
在第二狀態中，當第一電壓源220處於第二供電電壓時，控制信號為高的，從而關斷旁路電晶體255且接通下拉電晶體265。在這種狀態中，下拉電晶體265將第一電晶體210的體端子下拉到比第二供電電壓低一倍閾值電壓的電壓（這是由於存在二極體接法的電晶體250）。這會使第一電晶體210中的體-源極結（body-source junction）局部地正向偏置，從而減小第一電晶體210的導通電阻且因此增大輸出回波損耗。第一電阻器215可被選擇成實現在第一狀態及第二狀態二者中均滿足要求（例如，超過10 dB）的回波損耗。第一電阻器215可被選擇成將第一狀態中的回波損耗或第二狀態中的回波損耗最大化，或者作為折衷，使回波損耗在第一狀態與第二狀態中大約相同。
由於體電壓（VE ）是由P溝道MOSFET裝置（二極體接法的電晶體250）產生的，因此體電壓跟蹤製程、電壓及溫度（process, voltage, and temperature，PVT）變化，且電路的性能會強健地耐受製程變化及溫度變化。在一些實施例中，在VDDP 為600 mV（α = 0.65、VDD = 0.9 V）時，當體偏壓被使能時（即，當在第二狀態中第一電晶體210的體端子連接到比第二供電電壓低一倍閾值電壓的電壓時），輸出回波損耗從-6.6 dB（如果第一電晶體210的體端子保持與第一電壓源220連接）改善到-11.6 dB。此外，由於輸出阻抗調整電路減小了第一電晶體210的導通電阻，因此輸出阻抗調整電路縮短了所傳輸的時脈信號的上升時間，這與改善的擺動一起也改善了相位雜訊性能。因此，當採用輸出阻抗調整電路時，在VDDP = 0.6 V時，時脈驅動器的輸出處的時脈信號中的相位雜訊在10 kHz偏移處可改善5 dB。
第一狀態與第二狀態可分別對應于高幅值狀態及低幅值狀態。在一些實施例中，時脈驅動器電路可以多於兩種狀態操作。更一般來說，時脈驅動器電路可以n種狀態（n是大於1的整數）操作，每一種狀態對應於不同的相應的輸出幅值。在這種情況中，輸出阻抗調整電路可操作以減小驅動電路在這n種狀態中的輸出阻抗之間的最大差異，即，輸出阻抗調整電路可操作以減小成對狀態輸出阻抗差異的最大值，其中每一成對狀態輸出阻抗差異是（i）這n種狀態中的一種狀態中的輸出阻抗與（ii）這n種狀態中的另一種狀態中的輸出阻抗之間的差的絕對值。
在一些實施例中，可採用圖3所示輸出阻抗調整電路來代替圖2所示輸出阻抗調整電路或者除了圖2所示輸出阻抗調整電路之外還可採用圖3所示輸出阻抗調整電路。圖3所示電路包括可變電阻器305，可變電阻器305可包括第一電阻器215。可變電阻器305連接在第一電晶體210（M2 ）與時脈驅動器的輸出225之間；可變電阻器305可包括與通過第一電阻器215的電流路徑並聯的一個或多個並聯電流路徑。第一電阻器215（其在圖3中未單獨示出）是可變電阻器305的一部分，且在可變電阻器305內連接在可變電阻器305的兩個端子之間。每一個這種並聯電流路徑本身均可為可變電阻器（固定的電阻器與可變電阻器的並聯組合是可變電阻器），且可包括例如串聯連接的電晶體與電阻器。在具有一個這樣的並聯電流路徑的實施例中，在第一狀態中，並聯電流路徑的電晶體關斷，以使得電流不流過並聯電流路徑。在第二狀態中，並聯電流路徑的電晶體接通，從而使得在第二狀態中得到比不存在輸出阻抗調整電路的情況（即，不存在並聯電流路徑的情況）低的輸出阻抗。可變電阻器305包括控制輸入270，控制輸入270用於接收指示第一電壓源（220）是處於第一供電電壓還是第二供電電壓的控制信號（或者，更一般來說，如上所述，控制信號可指示第一電壓源（220）是否處於比第一限值大的電壓）。在一些實施例中，對圖2所示特徵與圖3所示特徵進行組合，以使得在第二狀態中，輸出阻抗通過並聯電流路徑的存在以及通過對第一電晶體210中的體-源極結的局部正向偏置二者而得到減小。
本文中將一些實施例闡述為由場效應電晶體構成，但是應理解，在一些實施例中，可使用其他電晶體（例如，雙極性電晶體）作為替代，或者也可使用其他電晶體（例如，雙極性電晶體）來實現類似的效果。本文所述電晶體的兩個主要端子（例如，MOSFET的源極及汲極，或雙極性電晶體的集極及射極）可被稱為電晶體的“主”端子，且用於控制電晶體的端子（例如，MOSFET的閘極或雙極性電晶體的基極）可被稱為電晶體的“控制”端子。如本文中所述，當利用用於雙端子裝置的術語來闡述與電晶體的連接時，所述連接是與所闡述的電晶體的主端子的連接。舉例來說，“連接在”電路的兩個節點“之間”的電晶體是將電晶體的主端子中的第一個主端子連接到這兩個節點中的第一個節點且將電晶體的主端子中的第二個主端子連接到這兩個節點中的第二個節點。作為另一個實例，當兩個電晶體被稱為“串聯”連接時（如在CMOS反相器的情形中一樣），這兩個電晶體中的一個電晶體的主端子連接到這兩個電晶體中的另一個電晶體的主端子。本文中所用雙極性電晶體的“閘極”意指雙極性電晶體的基極，雙極性電晶體的“源極”意指雙極性電晶體的射極，且雙極性電晶體的“汲極”意指雙極性電晶體的集電極。
應理解，儘管本文中可能使用用語“第一（first）”、“第二（second）”、“第三（third）”等來闡述各種元件、元件、區、層和/或區段，然而這些元件、元件、區、層和/或區段不應受這些用語限制。這些用語僅用於區分一個元件、元件、區、層或區段與另一個元件、元件、區、層或區段。因此，在不背離本發明概念的精神及範圍的條件下，可將本文中所論述的第一元件、元件、區、層或區段稱為第二元件、元件、區、層或區段。
為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下面（below）”、“下部的（lower）”、“在…下方（under）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一元件或特徵的關係。應理解，這些空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。舉例來說，如果圖中所示裝置被翻轉，則被闡述為位於其他元件或特徵“下面”或“之下”或者“下方”的元件此時將被取向為位於所述其他元件或特徵“上方”。因此，示例性用語“在…下面”及“在…下方”可囊括“上方”及“下方”兩種取向。裝置可具有其他取向（例如，旋轉90度或處於其他取向）且本文中使用的空間相對性描述語應相應地進行解釋。另外，還應理解，當將一層稱為位於兩個層“之間”時，所述層可為所述兩個層之間的唯一層，或者也可存在一個或多個中間層。
本文所用術語僅用於闡述特定實施例，而並非旨在限制本發明概念。本文所用用語“實質上（substantially）”、“大約（about）”及類似用語用作近似用語、而並非作為程度用語，並且旨在考慮到所屬領域中的一般技術人員將知的測量值或計算值的固有偏差。
除非上下文中清楚地另外指明，否則本文所用單數形式“一（a及an）”旨在也包含複數形式。還應理解，當在本說明書中使用用語“包括（comprises和/或comprising）”時，是指明所陳述特徵、整數、步驟、操作、元件和/或元件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、元件和/或其群組的存在或添加。本文所用用語“和/或”包含相關列出項中的一個或多個項的任意及所有組合。當例如“...中的至少一者（at least one of）”等表達出現在一系列元件之後時是修飾整個系列的元件而並非修飾所述系列中的個別元件。另外，在闡述本發明概念的實施例時使用“可（may）”是指代“本揭露的一或多個實施例”。另外，用語“示例性（exemplary）”旨在指實例或例示。本文所用用語“使用（use）”、“正使用（using）”及“被使用（used）”可被視為分別與用語“利用（utilize）”、“正利用（utilizing）”及“被利用（utilized）”同義。
應理解，當稱一元件或層位於另一元件或層“上（on）”、“連接到（connected to）”、“耦合到（coupled to）”或“鄰近於（adjacent to）”另一元件或層時，所述元件或層可“直接位於另一元件或層上（directly on）”、“直接連接到（directly connected to）”、“直接耦合到（directly coupled to）”或“直接鄰近於（directly adjacent to）”另一元件或層，抑或可存在一個或多個中間元件或層。相比之下，當稱一元件或層“直接位於另一元件或層上”、“直接連接到”、“直接耦合到”、或“緊鄰於（immediately adjacent to）”另一元件或層時，則不存在中間元件或層。
本文所述任意數值範圍旨在包括歸入所述範圍內的相同數值精度的所有子範圍。舉例來說，“1.0到10.0”的範圍旨在包括所述最小值1.0與所述最大值10.0之間（且包含所述最小值1.0與所述最大值10.0在內）的所有子範圍，即，具有等於或大於1.0的最小值以及等於或小於10.0的最大值，例如（舉例來說）2.4到7.6。本文所述任意最大數值限制旨在包括歸入其中的所有更低的數值限制，並且本說明書中所述的任意最小數值限制旨在包括歸入其中的所有更高的數值限制。
儘管本文已具體闡述並示出了帶有幅值控制的阻抗匹配式時脈驅動器的示例性實施例，然而對於所屬領域中的技術人員來說許多潤飾及變化將顯而易見。因此，應理解，根據本揭露原理所構造而成的帶有幅值控制的阻抗匹配式時脈驅動器可採用除本文所具體闡述的方式之外的其他方式實施。在以上權利要求書及其等效範圍中也對本發明加以定義。
105‧‧‧第一積體電路 110‧‧‧時脈驅動器 115‧‧‧傳輸線 120‧‧‧第二積體電路 205‧‧‧輸出級 210、M2‧‧‧第一電晶體 215、R‧‧‧第一電阻器 220‧‧‧第一電壓源 225‧‧‧輸出 230、M1‧‧‧第二電晶體 235‧‧‧第二電阻器 240‧‧‧負供電電壓 245‧‧‧驅動放大器 250、M5‧‧‧二極體接法的電晶體 255、M４‧‧‧旁路電晶體 260、Rbias‧‧‧電阻器 265、M3‧‧‧下拉電晶體 270‧‧‧控制輸入 305‧‧‧可變電阻器 B‧‧‧控制信號‧‧‧控制信號的反相信號 CLK_in‧‧‧輸入時脈 CLK_out‧‧‧輸出時脈 VDD‧‧‧第一供電電壓 VDDP‧‧‧正供電電壓/輸出電壓 VE‧‧‧體電壓
參照說明書、權利要求書及附圖將會瞭解及理解本揭露的這些及其他特徵及優點，在附圖中： 圖1是示出根據本揭露實施例的積體電路之間的時脈信號傳輸的方塊圖。 圖2是根據本揭露實施例的時脈驅動器的示意圖。 圖3是根據本揭露實施例的時脈驅動器的示意圖。
205‧‧‧輸出級
210、M2‧‧‧第一電晶體
215、R‧‧‧第一電阻器
220‧‧‧第一電壓源
225‧‧‧輸出
230、M1‧‧‧第二電晶體
235‧‧‧第二電阻器
240‧‧‧負供電電壓
245‧‧‧驅動放大器
250、M5‧‧‧二極體接法的電晶體
255、M4‧‧‧旁路電晶體
260、Rbias‧‧‧電阻器
265、M3‧‧‧下拉電晶體
270‧‧‧控制輸入
B‧‧‧控制信號
Figure 108109602-A0304-11-0001-1
‧‧‧控制信號的反相信號
CLK_in‧‧‧輸入時脈
CLK_out‧‧‧輸出時脈
VDD‧‧‧第一供電電壓
VDDP‧‧‧正供電電壓/輸出電壓
VE‧‧‧體電壓

Claims (20)

  1. 一種驅動電路，包括：輸出級，第一電壓源，基於控制信號而處於第一供電電壓或不同於所述第一供電電壓的第二供電電壓，以及輸出阻抗調整電路，所述輸出級包括：第一臂，以及第二臂，所述第一臂包括：電晶體，以及電阻器，所述電晶體具有連接到所述第一電壓源的源極及連接到所述電阻器的第一端子的汲極，所述電阻器的第二端子連接到所述驅動電路的輸出，所述驅動電路被配置成以至少以下狀態中的一種狀態操作：第一狀態，以及第二狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的差異：所述第一狀態，在所述第一狀態中，所述電晶體接通且所述第一電壓源處於所述第一供電電壓，以及所述第二狀態，在所述第二狀態中，所述電晶體接通且所述第一電壓源處於所述第二供電電壓。
  2. 如申請專利範圍第1項所述的驅動電路，其中：所述電晶體具有體端子，且所述輸出阻抗調整電路被配置成：當所述第一電壓源處於所述第一供電電壓時，對所述體端子施加第一體電壓，以及當所述第一電壓源處於所述第二供電電壓時，對所述體端子施加與所述第一體電壓不同的第二體電壓。
  3. 如申請專利範圍第2項所述的驅動電路，其中所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓。
  4. 如申請專利範圍第3項所述的驅動電路，其中所述第二體電壓比所述第二供電電壓低所述電晶體的一倍閾值電壓。
  5. 如申請專利範圍第4項所述的驅動電路，更包括控制輸入，所述控制輸入用於接收指示所述第一電壓源是否處於比第一限值大的電壓的控制信號。
  6. 如申請專利範圍第5項所述的驅動電路，其中所述輸出阻抗調整電路包括：二極體接法的電晶體，旁路電晶體，電阻器，以及下拉電晶體，所述二極體接法的電晶體連接在所述第一電壓源與所述體端 子之間，所述旁路電晶體與所述二極體接法的電晶體並聯連接，所述輸出阻抗調整電路的所述電阻器連接在所述下拉電晶體的汲極與所述體端子之間，且所述下拉電晶體的源極連接到所述第二電壓源。
  7. 如申請專利範圍第2項所述的驅動電路，其中：所述驅動電路的所述輸出在所述第一狀態中具有大於10分貝的回波損耗，且所述驅動電路的所述輸出在所述第二狀態中具有大於10分貝的回波損耗。
  8. 如申請專利範圍第7項所述的驅動電路，其中所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓的0.8倍。
  9. 如申請專利範圍第1項所述的驅動電路，其中所述驅動電路被配置成在任何時刻以至少以下狀態中的一種狀態操作：所述第一狀態，所述第二狀態，以及第三狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的最大差異：所述第一狀態，所述第二狀態，以及 所述第三狀態，在所述第三狀態中，所述電晶體接通且所述第一電壓源處於與所述第一供電電壓及所述第二供電電壓中的每一者不同的第三供電電壓。
  10. 如申請專利範圍第1項所述的驅動電路，其中所述輸出阻抗調整電路包括與所述第一臂的所述電阻器並聯的可變電阻器。
  11. 一種驅動電路，包括：輸出級，第一電壓源，基於控制信號而處於第一供電電壓或不同於所述第一供電電壓的第二供電電壓，以及輸出阻抗調整電路，所述輸出級包括第一電晶體，所述第一電晶體連接到所述第一電壓源並連接到所述驅動電路的輸出，所述驅動電路被配置成以至少以下狀態中的一種狀態操作：第一狀態，以及第二狀態，所述輸出阻抗調整電路被配置成減小所述驅動電路在以下狀態中的輸出阻抗之間的差異：所述第一狀態，在所述第一狀態中，所述第一電晶體接通且所述第一電壓源處於所述第一供電電壓，以及所述第二狀態，在所述第二狀態中，所述第一電晶體接通且所述第一電壓源處於所述第二供電電壓。
  12. 如申請專利範圍第11項所述的驅動電路，其中所述輸出阻抗調整電路包括連接到所述第一電晶體的可變電阻器。
  13. 如申請專利範圍第11項所述的驅動電路，其中包括反相器，所述反相器具有：第一臂，包括串聯連接的所述第一電晶體與第一電阻器；以及第二臂，包括串聯連接的第二電晶體與第二電阻器。
  14. 如申請專利範圍第13項所述的驅動電路，其中：所述第一電晶體具有體端子，且所述輸出阻抗調整電路被配置成：當所述第一電壓源處於所述第一供電電壓時，對所述體端子施加第一體電壓，以及當所述第一電壓源處於所述第二供電電壓時，對所述體端子施加與所述第一體電壓不同的第二體電壓。
  15. 如申請專利範圍第14項所述的驅動電路，其中：所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電壓源具有比所述第二供電電壓低的第三供電電壓，所述第二供電電壓比所述第一供電電壓低，且所述第二體電壓比所述第二供電電壓低所述第一電晶體的一倍閾值電壓。
  16. 如申請專利範圍第15項所述的驅動電路，其中更包括控制輸入，所述控制輸入用於接收指示所述第一電壓源是否處於比第一限值大的電壓的控制信號。
  17. 如申請專利範圍第16項所述的驅動電路，其中所述輸出阻抗調整電路包括：二極體接法的電晶體，旁路電晶體，電阻器，以及下拉電晶體，所述二極體接法的電晶體連接在所述第一電壓源與所述體端子之間，所述旁路電晶體與所述二極體接法的電晶體並聯連接，所述電阻器連接在所述下拉電晶體的汲極與所述體端子之間，且所述下拉電晶體的源極連接到所述第二電壓源。
  18. 如申請專利範圍第13項所述的驅動電路，其中：所述驅動電路的所述輸出在所述第一狀態中具有大於10分貝的回波損耗，且所述驅動電路的所述輸出在所述第二狀態中具有大於10分貝的回波損耗。
  19. 如申請專利範圍第18項所述的驅動電路，其中所述第二臂連接在第二電壓源與所述驅動電路的輸出之間，所述第二電 壓源具有比所述第二供電電壓低的第三供電電壓，且所述第二供電電壓低於所述第一供電電壓的0.8倍。
  20. 一種操作驅動電路的方法，所述驅動電路包括連接到第一電壓源的電晶體，其中所述方法包括：基於控制信號將所述第一電壓源設定為第一供電電壓，並向所述電晶體的體端子供應與所述第一供電電壓相等的電壓；基於所述控制信號將所述第一電壓源設定為比所述第一供電電壓低的第二供電電壓；以及向所述電晶體的所述體端子供應比所述第二供電電壓低一倍閾值電壓的電壓。
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