JP2000022516A - ドライバ回路装置 - Google Patents
ドライバ回路装置Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 伝送線路を介して送信データをレシーバ側に
出力するとき、この伝送線路の特性インピーダンスとの
整合をとりながら、レシーバが受け取る入力信号の論理
レベルを適切に調整することができる。 【解決手段】 送信データが入力端子１Ａに加えられる
と、この送信データに応じた論理レベルの出力信号を、
抵抗２Ｂ，２Ｃを介して出力端子５Ａに出力するプッシ
ュプル回路２と、上記送信データを反転した逆相データ
が入力端子１Ｂに加えられると、この逆相データに応じ
た論理レベルの逆相出力信号を、抵抗３Ｂ，３Ｃを介し
て出力端子５Ｂに出力するプッシュプル回路３と、出力
端子５Ａと出力端子５Ｂとの間に接続されている抵抗４
とを備えてなる。
出力するとき、この伝送線路の特性インピーダンスとの
整合をとりながら、レシーバが受け取る入力信号の論理
レベルを適切に調整することができる。 【解決手段】 送信データが入力端子１Ａに加えられる
と、この送信データに応じた論理レベルの出力信号を、
抵抗２Ｂ，２Ｃを介して出力端子５Ａに出力するプッシ
ュプル回路２と、上記送信データを反転した逆相データ
が入力端子１Ｂに加えられると、この逆相データに応じ
た論理レベルの逆相出力信号を、抵抗３Ｂ，３Ｃを介し
て出力端子５Ｂに出力するプッシュプル回路３と、出力
端子５Ａと出力端子５Ｂとの間に接続されている抵抗４
とを備えてなる。
Description
【０００１】
【発明の属する技術分野】この発明は、ドライバ回路装
置に係り、詳しくは、データを伝送線路に出力するため
のドライバ回路装置に関する。
置に係り、詳しくは、データを伝送線路に出力するため
のドライバ回路装置に関する。
【０００２】
【従来の技術】ドライバ回路は、入力された送信データ
を、伝送線路を介して、レシーバに出力する。上記ドラ
イバ回路には、上記送信データである正相データと、こ
の正相データを反転させたデータである逆相データとを
入力信号とする。そして、上記ドライバ回路は、上記正
相データに対応する出力信号と、上記逆相データに対応
する逆相出力信号とをレシーバに出力するものがある。
すなわち、図４に示すように、ドライバ回路１０１に
は、上記送信データである正相データ２０１と、逆相デ
ータ２０２とが入力される。
を、伝送線路を介して、レシーバに出力する。上記ドラ
イバ回路には、上記送信データである正相データと、こ
の正相データを反転させたデータである逆相データとを
入力信号とする。そして、上記ドライバ回路は、上記正
相データに対応する出力信号と、上記逆相データに対応
する逆相出力信号とをレシーバに出力するものがある。
すなわち、図４に示すように、ドライバ回路１０１に
は、上記送信データである正相データ２０１と、逆相デ
ータ２０２とが入力される。
【０００３】正相データ２０１が、例えば、図５に示す
ように、ハイレベル（Ｈ）、ハイレベル、ロウレベル
（Ｌ）、ハイレベル、ロウレベル、ロウレベルと続くデ
ータであると、逆相データ２０２は、正相データ２０１
を反転させた論理レベルのデータ、すなわち、ロウレベ
ル、ロウレベル、ハイレベル、ロウレベル、ハイレベ
ル、ハイレベルと続くデータである。
ように、ハイレベル（Ｈ）、ハイレベル、ロウレベル
（Ｌ）、ハイレベル、ロウレベル、ロウレベルと続くデ
ータであると、逆相データ２０２は、正相データ２０１
を反転させた論理レベルのデータ、すなわち、ロウレベ
ル、ロウレベル、ハイレベル、ロウレベル、ハイレベ
ル、ハイレベルと続くデータである。
【０００４】ドライバ回路１０１は、正相データ２０１
及び逆相データ２０２を受け取ると、これら２つのデー
タ２０１，２０２によって、スイッチ１０１Ａ，１０１
Ｂを切り替える。すなわち、ドライバ回路１０１は、正
相データ２０１がハイレベルのときに、抵抗１０１Ｃを
電源（＋）に接続し、正相データ２０１がロウレベルの
ときに、抵抗１０１Ｃを接地する。また、ドライバ回路
１０１は、逆相データ２０２がロウレベルのときに抵抗
１０１Ｄを接地し、逆相データ２０２がハイレベルのと
きに、抵抗１０１Ｄに電源を接続する。
及び逆相データ２０２を受け取ると、これら２つのデー
タ２０１，２０２によって、スイッチ１０１Ａ，１０１
Ｂを切り替える。すなわち、ドライバ回路１０１は、正
相データ２０１がハイレベルのときに、抵抗１０１Ｃを
電源（＋）に接続し、正相データ２０１がロウレベルの
ときに、抵抗１０１Ｃを接地する。また、ドライバ回路
１０１は、逆相データ２０２がロウレベルのときに抵抗
１０１Ｄを接地し、逆相データ２０２がハイレベルのと
きに、抵抗１０１Ｄに電源を接続する。
【０００５】この結果、上記送信データがハイレベルで
あるときには、抵抗１０１Ｃが電源の電圧値ＶＤＤのレ
ベルになると共に、抵抗１０１Ｄがグランドのレベルに
なる。逆に、上記送信データがロウレベルであるときに
は、抵抗１０１Ｃがグランドのレベルになると共に、抵
抗１０１Ｄが電源の電圧値ＶＤＤのレベルになる。ドラ
イバ回路１０１の抵抗１０１Ｃ，１０１Ｄには、同軸ケ
ーブルの伝送線路１０２，１０３がそれぞれ接続されて
いる。ドライバ回路１０１は、スイッチ１０１Ａ，１０
１Ｂの切り替えによって、正相データ２０１と逆相デー
タ２０２とを、抵抗１０１Ｃ，１０１Ｄを介して伝送線
路１０２，１０３にそれぞれ送信する。このとき、ドラ
イバ回路１０１は、抵抗１０１Ｃ，１０１Ｄによってイ
ンピーダンスの整合をとりながら、正相データ２０１と
逆相データ２０２とを伝送線路１０２，１０３にそれぞ
れ送信する。
あるときには、抵抗１０１Ｃが電源の電圧値ＶＤＤのレ
ベルになると共に、抵抗１０１Ｄがグランドのレベルに
なる。逆に、上記送信データがロウレベルであるときに
は、抵抗１０１Ｃがグランドのレベルになると共に、抵
抗１０１Ｄが電源の電圧値ＶＤＤのレベルになる。ドラ
イバ回路１０１の抵抗１０１Ｃ，１０１Ｄには、同軸ケ
ーブルの伝送線路１０２，１０３がそれぞれ接続されて
いる。ドライバ回路１０１は、スイッチ１０１Ａ，１０
１Ｂの切り替えによって、正相データ２０１と逆相デー
タ２０２とを、抵抗１０１Ｃ，１０１Ｄを介して伝送線
路１０２，１０３にそれぞれ送信する。このとき、ドラ
イバ回路１０１は、抵抗１０１Ｃ，１０１Ｄによってイ
ンピーダンスの整合をとりながら、正相データ２０１と
逆相データ２０２とを伝送線路１０２，１０３にそれぞ
れ送信する。
【０００６】レシーバ１０４は、伝送線路１０２と伝送
線路１０３との間に発生する信号を、抵抗１０４Ａと抵
抗１０４Ｂとの直列回路で受信する。抵抗１０４Ａと抵
抗１０４Ｂとの接続点Ｎがコンデンサ１０４Ｃを介して
接地されている。レシーバ１０４では、上記送信データ
がハイレベルであるとき、上記直列回路には、矢印１０
４Ｅの方向に電流が流れ、逆に、上記送信データがロウ
レベルであるとき、上記直列回路には、矢印１０４Ｆの
方向に電流が流れる。この結果、抵抗１０４Ａと伝送線
路１０２との接続点Ｐに発生する入力信号２１１と、抵
抗１０４Ｂと伝送線路１０３との接続点Ｑに発生する入
力信号２１２とが差動演算部１０４Ｄに入力される。
線路１０３との間に発生する信号を、抵抗１０４Ａと抵
抗１０４Ｂとの直列回路で受信する。抵抗１０４Ａと抵
抗１０４Ｂとの接続点Ｎがコンデンサ１０４Ｃを介して
接地されている。レシーバ１０４では、上記送信データ
がハイレベルであるとき、上記直列回路には、矢印１０
４Ｅの方向に電流が流れ、逆に、上記送信データがロウ
レベルであるとき、上記直列回路には、矢印１０４Ｆの
方向に電流が流れる。この結果、抵抗１０４Ａと伝送線
路１０２との接続点Ｐに発生する入力信号２１１と、抵
抗１０４Ｂと伝送線路１０３との接続点Ｑに発生する入
力信号２１２とが差動演算部１０４Ｄに入力される。
【０００７】差動演算部１０４Ｄは、矢印１０４Ｅの方
向に流れる電流によって、ハイレベルの信号を出力す
る。また、差動演算部１０４Ｄは、矢印１０４Ｆの方向
に電流によって、ロウレベルの信号を出力する。この差
動演算部１０４Ｄを図６に示す。図６の差動演算部１０
４Ｄは、差動増幅器１１０とインバータ１２０とを備え
てなる、２段構成の回路である。差動増幅器１１０は、
図６に示すように、Ｐ（Positive）形のＭＯＳ（Metal
OxideSemiconductor）トランジスタ１１１，１１２，
１１３と、Ｎ（Negative）形のＭＯＳトランジスタ１１
４，１１５とを備えてなっている。また、インバータ１
２０は、Ｐ形のＭＯＳトランジスタ１２１とＮ形のＭＯ
Ｓトランジスタ１２２とを備えてなっている。
向に流れる電流によって、ハイレベルの信号を出力す
る。また、差動演算部１０４Ｄは、矢印１０４Ｆの方向
に電流によって、ロウレベルの信号を出力する。この差
動演算部１０４Ｄを図６に示す。図６の差動演算部１０
４Ｄは、差動増幅器１１０とインバータ１２０とを備え
てなる、２段構成の回路である。差動増幅器１１０は、
図６に示すように、Ｐ（Positive）形のＭＯＳ（Metal
OxideSemiconductor）トランジスタ１１１，１１２，
１１３と、Ｎ（Negative）形のＭＯＳトランジスタ１１
４，１１５とを備えてなっている。また、インバータ１
２０は、Ｐ形のＭＯＳトランジスタ１２１とＮ形のＭＯ
Ｓトランジスタ１２２とを備えてなっている。
【０００８】差動演算部１１０のＭＯＳトランジスタ１
１２，１１３は、ＭＯＳトランジスタ１１１が供給する
定電流で動作する。ＭＯＳトランジスタ１１２には、図
４の接続点Ｐに発生する入力信号２１１が入力端子１３
１を介して入力され、ＭＯＳトランジスタ１１３には、
図４の接続点Ｑに発生する入力信号２１２が入力端子１
３２を介して入力される。
１２，１１３は、ＭＯＳトランジスタ１１１が供給する
定電流で動作する。ＭＯＳトランジスタ１１２には、図
４の接続点Ｐに発生する入力信号２１１が入力端子１３
１を介して入力され、ＭＯＳトランジスタ１１３には、
図４の接続点Ｑに発生する入力信号２１２が入力端子１
３２を介して入力される。
【０００９】入力端子１３１に入力される入力信号２１
１のレベルが、入力端子１３２に入力される入力信号２
１２のレベルに比べて高い場合、すなわち、上記送信デ
ータがハイレベルである場合、ＭＯＳトランジスタ１１
２がオフになり、ＭＯＳトランジスタ１１３がオンにな
る。これによって、ＭＯＳトランジスタ１１１が発生す
る定電流が、ＭＯＳトランジスタ１１３を介して、抵抗
として動作するＭＯＳトランジスタ１１５に流れ、ＭＯ
Ｓトランジスタ１１３のドレインとＭＯＳトランジスタ
１１５のドレインとの接続点Ｒがハイレベルになる。接
続点Ｒがハイレベルになると、ＭＯＳトランジスタ１１
４がオンになり、ＭＯＳトランジスタ１１４のドレイン
とＭＯＳトランジスタ１１２とのドレインとの接続点Ｓ
がロウレベルになる。接続点Ｓがロウレベルになると、
ＭＯＳトランジスタ１２１がオンになると共に、ＭＯＳ
トランジスタ１２２がオフになる。この結果、ＭＯＳト
ランジスタ１２１のドレインとＭＯＳトランジスタ１２
２のドレインとの接続点である出力端子１３３がハイレ
ベルになる。
１のレベルが、入力端子１３２に入力される入力信号２
１２のレベルに比べて高い場合、すなわち、上記送信デ
ータがハイレベルである場合、ＭＯＳトランジスタ１１
２がオフになり、ＭＯＳトランジスタ１１３がオンにな
る。これによって、ＭＯＳトランジスタ１１１が発生す
る定電流が、ＭＯＳトランジスタ１１３を介して、抵抗
として動作するＭＯＳトランジスタ１１５に流れ、ＭＯ
Ｓトランジスタ１１３のドレインとＭＯＳトランジスタ
１１５のドレインとの接続点Ｒがハイレベルになる。接
続点Ｒがハイレベルになると、ＭＯＳトランジスタ１１
４がオンになり、ＭＯＳトランジスタ１１４のドレイン
とＭＯＳトランジスタ１１２とのドレインとの接続点Ｓ
がロウレベルになる。接続点Ｓがロウレベルになると、
ＭＯＳトランジスタ１２１がオンになると共に、ＭＯＳ
トランジスタ１２２がオフになる。この結果、ＭＯＳト
ランジスタ１２１のドレインとＭＯＳトランジスタ１２
２のドレインとの接続点である出力端子１３３がハイレ
ベルになる。
【００１０】また逆に、入力端子１３１に入力される入
力信号２１１のレベルが、入力端子１３２に入力される
入力信号２１２のレベルに比べて低い場合、すなわち、
上記送信データがロウレベルである場合、ＭＯＳトラン
ジスタ１１２がオンになり、ＭＯＳトランジスタ１１３
がオフになる。これによって、ＭＯＳトランジスタ１１
２がオンになると共に、ＭＯＳトランジスタ１１３がオ
フになる。この結果、接続点Ｒがロウレベルになり、Ｍ
ＯＳトランジスタ１１４がオフになるので、接続点Ｓが
ハイレベルになる。
力信号２１１のレベルが、入力端子１３２に入力される
入力信号２１２のレベルに比べて低い場合、すなわち、
上記送信データがロウレベルである場合、ＭＯＳトラン
ジスタ１１２がオンになり、ＭＯＳトランジスタ１１３
がオフになる。これによって、ＭＯＳトランジスタ１１
２がオンになると共に、ＭＯＳトランジスタ１１３がオ
フになる。この結果、接続点Ｒがロウレベルになり、Ｍ
ＯＳトランジスタ１１４がオフになるので、接続点Ｓが
ハイレベルになる。
【００１１】接続点Ｓがハイレベルになると、ＭＯＳト
ランジスタ１２１がオフになると共に、ＭＯＳトランジ
スタ１２２がオンになる。この結果、出力端子１３３が
ロウレベルになる。このようにして、差動演算部１０４
Ｄは、ドライバ回路１０１の上記送信データを再生して
出力する。
ランジスタ１２１がオフになると共に、ＭＯＳトランジ
スタ１２２がオンになる。この結果、出力端子１３３が
ロウレベルになる。このようにして、差動演算部１０４
Ｄは、ドライバ回路１０１の上記送信データを再生して
出力する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来技術には、次のような課題がある。すなわち、図４の
レシーバ１０４の差動演算部１０４Ｄに入力される入力
信号２１１，２１２は、ドライバ回路１０１が出力する
ハイレベルとロウレベルとの信号によって、レシーバ１
０４の接続点Ｐ，Ｑに発生する電圧である。この結果、
入力信号２１１，２１２のハイレベル、ロウレベルを表
す論理レベルが変化すると、次のような不都合が発生す
る。
来技術には、次のような課題がある。すなわち、図４の
レシーバ１０４の差動演算部１０４Ｄに入力される入力
信号２１１，２１２は、ドライバ回路１０１が出力する
ハイレベルとロウレベルとの信号によって、レシーバ１
０４の接続点Ｐ，Ｑに発生する電圧である。この結果、
入力信号２１１，２１２のハイレベル、ロウレベルを表
す論理レベルが変化すると、次のような不都合が発生す
る。
【００１３】例えば、入力信号２１１，２１２の論理レ
ベルが低い場合、図６のＭＯＳトランジスタ１１２，１
１３のゲート・ソース間の電圧が大きくなり、ＭＯＳト
ランジスタ１１２，１１３が線形領域で動作することに
なる。この結果、ＭＯＳトランジスタ１１２，１１３
は、飽和領域でのオン、オフ動作と異なり、入力信号２
１１の論理レベルに応じたレベルの信号、すなわち、通
常のオン、オフで発生するレベルの中間的な値を持つ信
号を接続点Ｓに発生する。このために、インバータ１２
０の状態変化に誤動作が発生することになり、レシーバ
１０４は、ドライバ回路１０１側の上記送信データに応
じた信号を出力しなくなる。
ベルが低い場合、図６のＭＯＳトランジスタ１１２，１
１３のゲート・ソース間の電圧が大きくなり、ＭＯＳト
ランジスタ１１２，１１３が線形領域で動作することに
なる。この結果、ＭＯＳトランジスタ１１２，１１３
は、飽和領域でのオン、オフ動作と異なり、入力信号２
１１の論理レベルに応じたレベルの信号、すなわち、通
常のオン、オフで発生するレベルの中間的な値を持つ信
号を接続点Ｓに発生する。このために、インバータ１２
０の状態変化に誤動作が発生することになり、レシーバ
１０４は、ドライバ回路１０１側の上記送信データに応
じた信号を出力しなくなる。
【００１４】逆に、入力信号２１１の論理レベルが高い
場合、ＭＯＳトランジスタ１１２，１１３のソース電圧
が高くなってしまう。この結果、ＭＯＳトランジスタ１
１１のドレイン・ソース間の電圧が小さくなり、ＭＯＳ
トランジスタ１１１が線形領域で動作することになる。
このために、ＭＯＳトランジスタ１１１が流す電流が減
少する。これによって、例えば、ＭＯＳトランジスタ１
１３がオンになって、本来、接続点Ｒの電圧が高くなる
場合でも、ＭＯＳトランジスタ１１１からの電流の減少
によって、接続点Ｒの電圧が低くなり、ＭＯＳトランジ
スタ１１４によるオン、オフが誤動作する。
場合、ＭＯＳトランジスタ１１２，１１３のソース電圧
が高くなってしまう。この結果、ＭＯＳトランジスタ１
１１のドレイン・ソース間の電圧が小さくなり、ＭＯＳ
トランジスタ１１１が線形領域で動作することになる。
このために、ＭＯＳトランジスタ１１１が流す電流が減
少する。これによって、例えば、ＭＯＳトランジスタ１
１３がオンになって、本来、接続点Ｒの電圧が高くなる
場合でも、ＭＯＳトランジスタ１１１からの電流の減少
によって、接続点Ｒの電圧が低くなり、ＭＯＳトランジ
スタ１１４によるオン、オフが誤動作する。
【００１５】この発明は、上述の事情に鑑みてなされた
もので、伝送線路を介して送信データをレシーバ側に出
力するとき、この伝送線路の特性インピーダンスとの整
合をとりながら、レシーバが受け取る入力信号の論理レ
ベルを適切に調整することができるドライバ回路装置を
提供することを目的としている。
もので、伝送線路を介して送信データをレシーバ側に出
力するとき、この伝送線路の特性インピーダンスとの整
合をとりながら、レシーバが受け取る入力信号の論理レ
ベルを適切に調整することができるドライバ回路装置を
提供することを目的としている。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１出力端子が第１伝送線
路を介して、第２出力端子が第２伝送線路を介してレシ
ーバにそれぞれ接続されるドライバ回路装置において、
送信データが第１入力端子に加えられると、該送信デー
タに応じた論理レベルの出力信号を、抵抗を介して前記
第１出力端子に出力する第１回路と、前記送信データを
反転した逆相データが第２入力端子に加えられると、該
逆相データに応じた論理レベルの逆相出力信号を、抵抗
を介して前記第２出力端子に出力する第２回路と、前記
第１出力端子と前記第２出力端子との間に接続されてい
る調整抵抗とを備えてなることを特徴としている。
に、請求項１記載の発明は、第１出力端子が第１伝送線
路を介して、第２出力端子が第２伝送線路を介してレシ
ーバにそれぞれ接続されるドライバ回路装置において、
送信データが第１入力端子に加えられると、該送信デー
タに応じた論理レベルの出力信号を、抵抗を介して前記
第１出力端子に出力する第１回路と、前記送信データを
反転した逆相データが第２入力端子に加えられると、該
逆相データに応じた論理レベルの逆相出力信号を、抵抗
を介して前記第２出力端子に出力する第２回路と、前記
第１出力端子と前記第２出力端子との間に接続されてい
る調整抵抗とを備えてなることを特徴としている。
【００１７】請求項２記載の発明は、請求項１記載のド
ライバ回路装置であって、前記第１回路は、前記送信デ
ータに応じてオン、オフすると共に、電源と前記第１出
力端子との間に接続されている第１スイッチ素子と、該
第１スイッチ素子と前記第１出力端子との間に介挿され
ている第１抵抗と、前記送信データによって、前記第１
スイッチ素子と逆にオン、オフすると共に、グランドと
前記第１出力端子との間に接続されている第２スイッチ
素子と、該第２スイッチ素子と前記第１出力端子との間
に介挿されている第２抵抗とを備えてなることを特徴と
している。
ライバ回路装置であって、前記第１回路は、前記送信デ
ータに応じてオン、オフすると共に、電源と前記第１出
力端子との間に接続されている第１スイッチ素子と、該
第１スイッチ素子と前記第１出力端子との間に介挿され
ている第１抵抗と、前記送信データによって、前記第１
スイッチ素子と逆にオン、オフすると共に、グランドと
前記第１出力端子との間に接続されている第２スイッチ
素子と、該第２スイッチ素子と前記第１出力端子との間
に介挿されている第２抵抗とを備えてなることを特徴と
している。
【００１８】請求項３記載の発明は、請求項２記載のド
ライバ回路装置であって、前記第１スイッチ素子及び前
記第２スイッチ素子は、絶縁ゲート型電界効果トランジ
スタであることを特徴としている。請求項４記載の発明
は、請求項３記載のドライバ回路装置であって、前記第
１スイッチ素子及び前記第２スイッチ素子のオン時の抵
抗値を、前記第１抵抗の値及び前記第２抵抗の値に比べ
てそれぞれ小さくしたことを特徴としている。
ライバ回路装置であって、前記第１スイッチ素子及び前
記第２スイッチ素子は、絶縁ゲート型電界効果トランジ
スタであることを特徴としている。請求項４記載の発明
は、請求項３記載のドライバ回路装置であって、前記第
１スイッチ素子及び前記第２スイッチ素子のオン時の抵
抗値を、前記第１抵抗の値及び前記第２抵抗の値に比べ
てそれぞれ小さくしたことを特徴としている。
【００１９】請求項５記載の発明は、請求項１、２、３
又は４記載のドライバ回路装置であって、前記第２回路
は、前記送信データに応じてオン、オフすると共に、電
源と前記第２出力端子との間に接続されている第３スイ
ッチ素子と、該第３スイッチ素子と前記第２出力端子と
の間に介挿されている第３抵抗と、前記送信データによ
って、前記第３スイッチ素子と逆にオン、オフすると共
に、グランドと前記第２出力端子との間に接続されてい
る第４スイッチ素子と、該第４スイッチ素子と前記第２
出力端子との間に介挿されている第４抵抗とを備えてな
ることを特徴としている。
又は４記載のドライバ回路装置であって、前記第２回路
は、前記送信データに応じてオン、オフすると共に、電
源と前記第２出力端子との間に接続されている第３スイ
ッチ素子と、該第３スイッチ素子と前記第２出力端子と
の間に介挿されている第３抵抗と、前記送信データによ
って、前記第３スイッチ素子と逆にオン、オフすると共
に、グランドと前記第２出力端子との間に接続されてい
る第４スイッチ素子と、該第４スイッチ素子と前記第２
出力端子との間に介挿されている第４抵抗とを備えてな
ることを特徴としている。
【００２０】請求項６記載の発明は、請求項１、２、
３、４又は５記載のドライバ回路装置であって、前記第
３スイッチ素子及び前記第４スイッチ素子は、絶縁ゲー
ト型電界効果トランジスタであることを特徴としてい
る。請求項７記載の発明は、請求項１、２、３、４又は
６記載のドライバ回路装置であって、前記第３スイッチ
素子及び前記第４スイッチ素子のオン時の抵抗値を、前
記第３抵抗の値及び前記第４抵抗の値に比べてそれぞれ
小さくしたことを特徴としている。
３、４又は５記載のドライバ回路装置であって、前記第
３スイッチ素子及び前記第４スイッチ素子は、絶縁ゲー
ト型電界効果トランジスタであることを特徴としてい
る。請求項７記載の発明は、請求項１、２、３、４又は
６記載のドライバ回路装置であって、前記第３スイッチ
素子及び前記第４スイッチ素子のオン時の抵抗値を、前
記第３抵抗の値及び前記第４抵抗の値に比べてそれぞれ
小さくしたことを特徴としている。
【００２１】請求項８記載の発明は、請求項１、２、
３、４、５、６又は７記載のドライバ回路装置であっ
て、前記各抵抗として、金属系の抵抗を用いたことを特
徴としている。請求項９記載の発明は、請求項１、２、
３、４、５、６又は７記載のドライバ回路装置であっ
て、前記各抵抗として、高融点シリサイドの抵抗を用い
たことを特徴としている。
３、４、５、６又は７記載のドライバ回路装置であっ
て、前記各抵抗として、金属系の抵抗を用いたことを特
徴としている。請求項９記載の発明は、請求項１、２、
３、４、５、６又は７記載のドライバ回路装置であっ
て、前記各抵抗として、高融点シリサイドの抵抗を用い
たことを特徴としている。
【００２２】
【作用】この発明の構成によれば、上記第１回路が、抵
抗を介して、上記出力信号を上記第１出力端子に出力す
ると共に、上記第２回路が上記逆相出力信号を抵抗を介
して上記第２出力端子に出力する。また、上記第１出力
端子と上記第２出力端子との間には、上記調整抵抗が接
続されている。これによって、上記第１伝送線路に対す
る出力インピーダンスを、上記第１回路の抵抗と上記調
整抵抗とによって決めることができ、上記第２伝送線路
に対する出力インピーダンスを、上記第２回路の抵抗と
上記調整抵抗とによって決めることができる。
抗を介して、上記出力信号を上記第１出力端子に出力す
ると共に、上記第２回路が上記逆相出力信号を抵抗を介
して上記第２出力端子に出力する。また、上記第１出力
端子と上記第２出力端子との間には、上記調整抵抗が接
続されている。これによって、上記第１伝送線路に対す
る出力インピーダンスを、上記第１回路の抵抗と上記調
整抵抗とによって決めることができ、上記第２伝送線路
に対する出力インピーダンスを、上記第２回路の抵抗と
上記調整抵抗とによって決めることができる。
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図１は、この発明の一
実施の形態であるドライバ回路装置の構成を示す回路
図、図２は、同ドライバ回路装置の等価的な回路を示す
回路図、図３は、同ドライバ回路装置の等価的な回路を
示す回路図である。
の実施の形態について説明する。図１は、この発明の一
実施の形態であるドライバ回路装置の構成を示す回路
図、図２は、同ドライバ回路装置の等価的な回路を示す
回路図、図３は、同ドライバ回路装置の等価的な回路を
示す回路図である。
【００２４】このドライバ回路装置は、図４のドライバ
回路１０１の代わりに用いられるものであり、図１に示
すように、入力端子１Ａ，１Ｂ、プッシュプル回路２，
３、抵抗４及び出力端子５Ａ，５Ｂを備えてなってい
る。入力端子１Ａには、図４の正相データ２０１が入力
され、入力端子１Ｂには、逆相データ２０２が入力され
る。
回路１０１の代わりに用いられるものであり、図１に示
すように、入力端子１Ａ，１Ｂ、プッシュプル回路２，
３、抵抗４及び出力端子５Ａ，５Ｂを備えてなってい
る。入力端子１Ａには、図４の正相データ２０１が入力
され、入力端子１Ｂには、逆相データ２０２が入力され
る。
【００２５】プッシュプル回路２は、図１に示すよう
に、ＭＯＳトランジスタ２Ａ，２Ｄと、抵抗２Ｂ，２Ｃ
とを備えてなっている。ＭＯＳトランジスタ２Ａは、Ｐ
形のエンハンスメント形ＭＯＳ・ＦＥＴ（Field Effec
t Transistor）である。ＭＯＳトランジスタ２Ａのソ
ース（Ｓ）が電源に接続され、ドレイン（Ｄ）が抵抗２
Ｂに接続されている。ＭＯＳトランジスタ２Ａのゲート
（Ｇ）が入力端子１Ａに接続されている。ＭＯＳトラン
ジスタ２Ｄは、Ｎ形のエンハンスメント形ＭＯＳ・ＦＥ
Ｔである。ＭＯＳトランジスタ２Ｄのソースが接地さ
れ、ドレインが抵抗２Ｃに接続されている。ＭＯＳトラ
ンジスタ２Ｄのゲートが入力端子１Ａに接続されてい
る。
に、ＭＯＳトランジスタ２Ａ，２Ｄと、抵抗２Ｂ，２Ｃ
とを備えてなっている。ＭＯＳトランジスタ２Ａは、Ｐ
形のエンハンスメント形ＭＯＳ・ＦＥＴ（Field Effec
t Transistor）である。ＭＯＳトランジスタ２Ａのソ
ース（Ｓ）が電源に接続され、ドレイン（Ｄ）が抵抗２
Ｂに接続されている。ＭＯＳトランジスタ２Ａのゲート
（Ｇ）が入力端子１Ａに接続されている。ＭＯＳトラン
ジスタ２Ｄは、Ｎ形のエンハンスメント形ＭＯＳ・ＦＥ
Ｔである。ＭＯＳトランジスタ２Ｄのソースが接地さ
れ、ドレインが抵抗２Ｃに接続されている。ＭＯＳトラ
ンジスタ２Ｄのゲートが入力端子１Ａに接続されてい
る。
【００２６】抵抗２Ｂの一端がＭＯＳトランジスタ２Ａ
のドレインに接続され、他端が抵抗２Ｃの一端に接続さ
れている。抵抗２Ｃの他端が、ＭＯＳトランジスタ２Ｄ
のドレインに接続されている。抵抗２Ｂが抵抗２Ｃに接
続されている点が接続点Ａである。また、抵抗２Ｂの値
がＲ１であり、抵抗２Ｃの値がＲ２である。プッシュプ
ル回路３は、図１に示すように、ＭＯＳトランジスタ３
Ａ，３Ｄと、抵抗３Ｂ，３Ｃとを備えてなっている。
のドレインに接続され、他端が抵抗２Ｃの一端に接続さ
れている。抵抗２Ｃの他端が、ＭＯＳトランジスタ２Ｄ
のドレインに接続されている。抵抗２Ｂが抵抗２Ｃに接
続されている点が接続点Ａである。また、抵抗２Ｂの値
がＲ１であり、抵抗２Ｃの値がＲ２である。プッシュプ
ル回路３は、図１に示すように、ＭＯＳトランジスタ３
Ａ，３Ｄと、抵抗３Ｂ，３Ｃとを備えてなっている。
【００２７】ＭＯＳトランジスタ３Ａは、Ｐ形のエンハ
ンスメント形ＭＯＳ・ＦＥＴである。ＭＯＳトランジス
タ３Ａのソースが電源に接続され、ドレインが抵抗３Ｂ
に接続されている。ＭＯＳトランジスタ３Ａのゲートが
入力端子１Ｂに接続されている。ＭＯＳトランジスタ３
Ｄは、Ｎ形のエンハンスメント形ＭＯＳ・ＦＥＴであ
る。ＭＯＳトランジスタ３Ｄのソースが接地され、ドレ
インが抵抗３Ｃに接続されている。ＭＯＳトランジスタ
３Ｄのゲートが入力端子１Ｂに接続されている。
ンスメント形ＭＯＳ・ＦＥＴである。ＭＯＳトランジス
タ３Ａのソースが電源に接続され、ドレインが抵抗３Ｂ
に接続されている。ＭＯＳトランジスタ３Ａのゲートが
入力端子１Ｂに接続されている。ＭＯＳトランジスタ３
Ｄは、Ｎ形のエンハンスメント形ＭＯＳ・ＦＥＴであ
る。ＭＯＳトランジスタ３Ｄのソースが接地され、ドレ
インが抵抗３Ｃに接続されている。ＭＯＳトランジスタ
３Ｄのゲートが入力端子１Ｂに接続されている。
【００２８】抵抗３Ｂの一端がＭＯＳトランジスタ３Ａ
のドレインに接続され、他端が抵抗３Ｃの一端に接続さ
れている。抵抗３Ｃの他端が、ＭＯＳトランジスタ３Ｄ
のドレインに接続されている。抵抗３Ｂが抵抗３Ｃに接
続されている点が接続点Ｂである。抵抗３Ｂの値がＲ３
であり、抵抗３Ｃの値がＲ４である。抵抗４の一端が接
続点Ａに接続され、他端が接続点Ｂに接続されている。
抵抗４の値がＲ５である。出力端子５Ａは、接続点Ａに
接続され、出力端子５Ｂは、接続点Ｂに接続されてい
る。
のドレインに接続され、他端が抵抗３Ｃの一端に接続さ
れている。抵抗３Ｃの他端が、ＭＯＳトランジスタ３Ｄ
のドレインに接続されている。抵抗３Ｂが抵抗３Ｃに接
続されている点が接続点Ｂである。抵抗３Ｂの値がＲ３
であり、抵抗３Ｃの値がＲ４である。抵抗４の一端が接
続点Ａに接続され、他端が接続点Ｂに接続されている。
抵抗４の値がＲ５である。出力端子５Ａは、接続点Ａに
接続され、出力端子５Ｂは、接続点Ｂに接続されてい
る。
【００２９】上記構成のドライバ回路装置では、ＭＯＳ
トランジスタ２Ａ，２Ｄ，３Ａ，３Ｄがオンしたときの
オン抵抗値ＲＭ１，ＲＭ２，ＲＭ３，ＲＭ４を小さく、
かつ、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃに対して、次ぎの
（１）式、（２）式、（３）式及び（４）式の関係を満
たすようにしてある。
トランジスタ２Ａ，２Ｄ，３Ａ，３Ｄがオンしたときの
オン抵抗値ＲＭ１，ＲＭ２，ＲＭ３，ＲＭ４を小さく、
かつ、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃに対して、次ぎの
（１）式、（２）式、（３）式及び（４）式の関係を満
たすようにしてある。
【００３０】
【数１】 また、ＭＯＳトランジスタ２Ａ，２Ｄ，３Ａ，３Ｄ及び
抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃ，４を集積回路のチップ上
に形成する。
抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃ，４を集積回路のチップ上
に形成する。
【００３１】次に、この実施の形態の動作について説明
する。入力端子１Ａにロウレベルの正相データ２０１が
加わり、入力端子１Ｂにハイレベルの逆相データ２０２
が加わったとき、プッシュプル回路２では、ＭＯＳトラ
ンジスタ２Ａがオンになり、ＭＯＳトランジスタ２Ｄが
オフになる。また、プッシュプル回路３では、ＭＯＳト
ランジスタ３Ａがオフになり、ＭＯＳトランジスタ３Ｄ
がオンになる。この結果、抵抗４には、矢印４１の方向
に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べ
て高くなる。オンになっているＭＯＳトランジスタ２
Ａ，３Ｄによって、図１の等価的な回路が図２に示すよ
うになる。図２によると、ＭＯＳトランジスタ２Ａと、
抵抗２Ｂと、抵抗４と、抵抗３Ｃと、ＭＯＳトランジス
タ３Ｄとが直列に接続された状態になる。
する。入力端子１Ａにロウレベルの正相データ２０１が
加わり、入力端子１Ｂにハイレベルの逆相データ２０２
が加わったとき、プッシュプル回路２では、ＭＯＳトラ
ンジスタ２Ａがオンになり、ＭＯＳトランジスタ２Ｄが
オフになる。また、プッシュプル回路３では、ＭＯＳト
ランジスタ３Ａがオフになり、ＭＯＳトランジスタ３Ｄ
がオンになる。この結果、抵抗４には、矢印４１の方向
に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べ
て高くなる。オンになっているＭＯＳトランジスタ２
Ａ，３Ｄによって、図１の等価的な回路が図２に示すよ
うになる。図２によると、ＭＯＳトランジスタ２Ａと、
抵抗２Ｂと、抵抗４と、抵抗３Ｃと、ＭＯＳトランジス
タ３Ｄとが直列に接続された状態になる。
【００３２】また、入力端子１Ａにハイレベルの正相デ
ータ２０１が加わり、入力端子１Ｂにロウレベルの逆相
データ２０２が加わったとき、プッシュプル回路２で
は、ＭＯＳトランジスタ２Ａがオフになり、ＭＯＳトラ
ンジスタ２Ｄがオフになる。また、プッシュプル回路３
では、ＭＯＳトランジスタ３Ａがオンになり、ＭＯＳト
ランジスタ３Ｄがオフになる。この結果、矢印４２の方
向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比
べて高くなる。オンになっているＭＯＳトランジスタ２
Ｄ，３Ａによって、図１の等価的な回路が図３に示すよ
うになる。図３によると、ＭＯＳトランジスタ３Ａと、
抵抗３Ｂと、抵抗４と、抵抗２Ｃと、ＭＯＳトランジス
タ２Ｄとが直列に接続された状態になる。
ータ２０１が加わり、入力端子１Ｂにロウレベルの逆相
データ２０２が加わったとき、プッシュプル回路２で
は、ＭＯＳトランジスタ２Ａがオフになり、ＭＯＳトラ
ンジスタ２Ｄがオフになる。また、プッシュプル回路３
では、ＭＯＳトランジスタ３Ａがオンになり、ＭＯＳト
ランジスタ３Ｄがオフになる。この結果、矢印４２の方
向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比
べて高くなる。オンになっているＭＯＳトランジスタ２
Ｄ，３Ａによって、図１の等価的な回路が図３に示すよ
うになる。図３によると、ＭＯＳトランジスタ３Ａと、
抵抗３Ｂと、抵抗４と、抵抗２Ｃと、ＭＯＳトランジス
タ２Ｄとが直列に接続された状態になる。
【００３３】ここで、図４の伝送線路１０３として伝送
線路１０２と同じものを用いた場合、式（５）が成立す
るように、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃを選択する。 Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ ………（５） これによって、電源電圧の値をＶＤＤとすると、図２及
び図３の電圧の分布から、抵抗４の２分割点Ｃの電圧値
がＶＤＤ／２となる。したがって、２分割点Ｃの電圧値
は、固定されることになる。この結果、図２の場合に
は、出力端子５Ａの出力インピーダンスＺ１は、式
（６）によって与えられる。
線路１０２と同じものを用いた場合、式（５）が成立す
るように、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃを選択する。 Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ ………（５） これによって、電源電圧の値をＶＤＤとすると、図２及
び図３の電圧の分布から、抵抗４の２分割点Ｃの電圧値
がＶＤＤ／２となる。したがって、２分割点Ｃの電圧値
は、固定されることになる。この結果、図２の場合に
は、出力端子５Ａの出力インピーダンスＺ１は、式
（６）によって与えられる。
【００３４】
【数２】
【００３５】一方、先に述べたように、式（１）を考慮
すれば、出力端子５Ａの出力インピーダンスＺ１は、次
ぎの式（７）によって与えられる。
すれば、出力端子５Ａの出力インピーダンスＺ１は、次
ぎの式（７）によって与えられる。
【００３６】
【数３】
【００３７】同様に、図２の場合には、出力端子５Ｂの
出力インピーダンスＺ２は、式（８）で表される。
出力インピーダンスＺ２は、式（８）で表される。
【００３８】
【数４】
【００３９】また、式（４）を考慮すれば、出力端子５
Ｂの出力インピーダンスＺ２は、式（９）のように表さ
れる。 Ｚ２＝Ｚ１ ………（９） また、図２の場合、式（１）と式（４）の関係があるの
で、出力端子５Ａ，５Ｂの論理レベルは、抵抗２Ｂ，３
Ｃの抵抗値Ｒ１，Ｒ４と抵抗４の抵抗値Ｒ５とで決ま
る。図３の場合には、出力端子５Ａの出力インピーダン
スＺ３は、式（１０）で与えられる。
Ｂの出力インピーダンスＺ２は、式（９）のように表さ
れる。 Ｚ２＝Ｚ１ ………（９） また、図２の場合、式（１）と式（４）の関係があるの
で、出力端子５Ａ，５Ｂの論理レベルは、抵抗２Ｂ，３
Ｃの抵抗値Ｒ１，Ｒ４と抵抗４の抵抗値Ｒ５とで決ま
る。図３の場合には、出力端子５Ａの出力インピーダン
スＺ３は、式（１０）で与えられる。
【００４０】
【数５】
【００４１】また、式（３）の関係があるので、出力端
子５Ａの出力インピーダンスＺ３は、式（１１）で表さ
れる。 Ｚ３＝Ｚ２＝Ｚ１………（１１） 同じようにして、図３の場合には、出力端子５Ｂの出力
インピーダンスＺ４は、式（１２）で与えられる。
子５Ａの出力インピーダンスＺ３は、式（１１）で表さ
れる。 Ｚ３＝Ｚ２＝Ｚ１………（１１） 同じようにして、図３の場合には、出力端子５Ｂの出力
インピーダンスＺ４は、式（１２）で与えられる。
【００４２】
【数６】
【００４３】また、式（２）を考慮すれば、出力端子５
Ｂの出力インピーダンスＺ４は、式（１３）で与えられ
る。 Ｚ４＝Ｚ３＝Ｚ２＝Ｚ１………（１３） また、図３の場合、式（２）と式（３）との関係がある
ので、出力端子５Ａ，５Ｂの論理レベルは、抵抗３Ｂ，
２Ｃの抵抗値Ｒ３，Ｒ２と抵抗４の抵抗値Ｒ５とで決ま
る。
Ｂの出力インピーダンスＺ４は、式（１３）で与えられ
る。 Ｚ４＝Ｚ３＝Ｚ２＝Ｚ１………（１３） また、図３の場合、式（２）と式（３）との関係がある
ので、出力端子５Ａ，５Ｂの論理レベルは、抵抗３Ｂ，
２Ｃの抵抗値Ｒ３，Ｒ２と抵抗４の抵抗値Ｒ５とで決ま
る。
【００４４】このように、この実施の形態によれば、出
力端子５Ａ，５Ｂの出力インピーダンスＺ１〜Ｚ４と、
出力端子５Ａ，５Ｂの論理レベルとを、抵抗２Ｂ，２
Ｃ，３Ｂ，３Ｃの抵抗値Ｒ１〜Ｒ４と抵抗４の抵抗値Ｒ
５とで決めることができる。すなわち、出力インピーダ
ンスＺ１〜Ｚ４と論理レベルとを、抵抗値Ｒと抵抗値Ｒ
５とによって、任意に設定することを可能にする。
力端子５Ａ，５Ｂの出力インピーダンスＺ１〜Ｚ４と、
出力端子５Ａ，５Ｂの論理レベルとを、抵抗２Ｂ，２
Ｃ，３Ｂ，３Ｃの抵抗値Ｒ１〜Ｒ４と抵抗４の抵抗値Ｒ
５とで決めることができる。すなわち、出力インピーダ
ンスＺ１〜Ｚ４と論理レベルとを、抵抗値Ｒと抵抗値Ｒ
５とによって、任意に設定することを可能にする。
【００４５】また、出力インピーダンスＺ１〜Ｚ４と論
理レベルとが、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃの抵抗値Ｒ
１，Ｒ２，Ｒ３，Ｒ４と抵抗４の抵抗値Ｒ５とによって
決まる。同時に、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４がＭＯ
Ｓトランジスタ２Ａ，２Ｄ，３Ａ，３Ｄのオン抵抗値Ｒ
Ｍ１，ＲＭ２，ＲＭ３，ＲＭ４に比べて１０倍程度大き
い。かつ、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４が式（１）、
式（２）、式（３）及び式（４）を満足している。これ
らの条件と、集積回路製造のプロセスでは、ＭＯＳトラ
ンジスタ２Ａ，２Ｄ，３Ａ，３Ｄのオン抵抗値ＲＭ１，
ＲＭ２，ＲＭ３，ＲＭ４のバラツキが大きくなるのに対
して、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃの値Ｒ１，Ｒ２，Ｒ
３，Ｒ４のバラツキが十分に小さくなるという条件とに
よって、出力インピーダンス及び論理レベルに対する、
電源電圧の変動等による影響やプロセス依存性を少なく
することができる。
理レベルとが、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃの抵抗値Ｒ
１，Ｒ２，Ｒ３，Ｒ４と抵抗４の抵抗値Ｒ５とによって
決まる。同時に、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４がＭＯ
Ｓトランジスタ２Ａ，２Ｄ，３Ａ，３Ｄのオン抵抗値Ｒ
Ｍ１，ＲＭ２，ＲＭ３，ＲＭ４に比べて１０倍程度大き
い。かつ、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４が式（１）、
式（２）、式（３）及び式（４）を満足している。これ
らの条件と、集積回路製造のプロセスでは、ＭＯＳトラ
ンジスタ２Ａ，２Ｄ，３Ａ，３Ｄのオン抵抗値ＲＭ１，
ＲＭ２，ＲＭ３，ＲＭ４のバラツキが大きくなるのに対
して、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃの値Ｒ１，Ｒ２，Ｒ
３，Ｒ４のバラツキが十分に小さくなるという条件とに
よって、出力インピーダンス及び論理レベルに対する、
電源電圧の変動等による影響やプロセス依存性を少なく
することができる。
【００４６】また、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃ，４と
して、金属又は高融点金属とシリコンとの化合物である
高融点金属シリサイド、例えば、タングステンシリサイ
ド、コバルトシリサイド、チタンシリサイド、モリブデ
ンシリサイドのメタル系の抵抗を用いると、抵抗２Ｂ，
２Ｃ，３Ｂ，３Ｃ，４の温度依存性がなくなるので、出
力インピーダンス及び論理レベルの温度による変動を押
さえることができる。かつ、高融点金属シリサイドが単
体の金属に比べて比抵抗が大きいために、抵抗２Ｂ，２
Ｃ，３Ｂ，３Ｃ，４がチップ上で占める占有面積を、金
属系の抵抗に比べて小さくすることができ、高融点金属
シリサイドによる抵抗を用いることは、金属系の抵抗を
用いる場合に比べて有利である。
して、金属又は高融点金属とシリコンとの化合物である
高融点金属シリサイド、例えば、タングステンシリサイ
ド、コバルトシリサイド、チタンシリサイド、モリブデ
ンシリサイドのメタル系の抵抗を用いると、抵抗２Ｂ，
２Ｃ，３Ｂ，３Ｃ，４の温度依存性がなくなるので、出
力インピーダンス及び論理レベルの温度による変動を押
さえることができる。かつ、高融点金属シリサイドが単
体の金属に比べて比抵抗が大きいために、抵抗２Ｂ，２
Ｃ，３Ｂ，３Ｃ，４がチップ上で占める占有面積を、金
属系の抵抗に比べて小さくすることができ、高融点金属
シリサイドによる抵抗を用いることは、金属系の抵抗を
用いる場合に比べて有利である。
【００４７】さらに、ＭＯＳトランジスタ２ＡとＭＯＳ
トランジスタ３Ｄがオンになると、抵抗２Ｂ，４，３Ｃ
がＭＯＳトランジスタ２ＡとＭＯＳトランジスタ３Ｄと
の間に介挿され、また、ＭＯＳトランジスタ３ＡとＭＯ
Ｓトランジスタ２Ｄがオンになると、抵抗３Ｂ，４，２
ＣがＭＯＳトランジスタ３ＡとＭＯＳトランジスタ２Ｄ
との間に介挿されるので、各ＭＯＳトランジスタのオン
のときに流れる貫通電流を小さくすることができる。
トランジスタ３Ｄがオンになると、抵抗２Ｂ，４，３Ｃ
がＭＯＳトランジスタ２ＡとＭＯＳトランジスタ３Ｄと
の間に介挿され、また、ＭＯＳトランジスタ３ＡとＭＯ
Ｓトランジスタ２Ｄがオンになると、抵抗３Ｂ，４，２
ＣがＭＯＳトランジスタ３ＡとＭＯＳトランジスタ２Ｄ
との間に介挿されるので、各ＭＯＳトランジスタのオン
のときに流れる貫通電流を小さくすることができる。
【００４８】以上、この発明の一実施の形態を図面によ
り詳述してきたが、具体的な構成は、上記実施の形態に
限られるものではなく、この発明の要旨を逸脱しない範
囲の設計変更等があっても、この発明に含まれる。例え
ば、ＭＯＳトランジスタ３Ａ〜３Ｄとして、エンハンス
メント形のものを用いたが、ディプレッション形のＭＯ
Ｓトランジスタを用いて、プッシュプル回路２，３を構
成してもよい。また、ドライバ回路装置を集積回路のチ
ップ上に形成したが、抵抗、スイッチ素子をプリント基
板に取り付けることによって、ドライバ回路装置を構成
してもよい。
り詳述してきたが、具体的な構成は、上記実施の形態に
限られるものではなく、この発明の要旨を逸脱しない範
囲の設計変更等があっても、この発明に含まれる。例え
ば、ＭＯＳトランジスタ３Ａ〜３Ｄとして、エンハンス
メント形のものを用いたが、ディプレッション形のＭＯ
Ｓトランジスタを用いて、プッシュプル回路２，３を構
成してもよい。また、ドライバ回路装置を集積回路のチ
ップ上に形成したが、抵抗、スイッチ素子をプリント基
板に取り付けることによって、ドライバ回路装置を構成
してもよい。
【００４９】
【発明の効果】以上、説明したように、この発明の構成
によれば、第１伝送線路に対する出力インピーダンス
を、第１回路の抵抗と調整抵抗とによって決めることを
可能にすると共に、第２伝送線路に対する出力インピー
ダンスを、第２回路の抵抗と調整抵抗とによって決める
ことを可能にする。また、上記第１伝送線路に対する出
力インピーダンスを、上記第１回路の抵抗と上記調整抵
抗とによって決め、また、上記第２伝送線路に対する出
力インピーダンスを、上記第２回路の抵抗と上記調整抵
抗とによって決めるので、電源の変動による影響やプロ
セス依存性を少なくすることができる。
によれば、第１伝送線路に対する出力インピーダンス
を、第１回路の抵抗と調整抵抗とによって決めることを
可能にすると共に、第２伝送線路に対する出力インピー
ダンスを、第２回路の抵抗と調整抵抗とによって決める
ことを可能にする。また、上記第１伝送線路に対する出
力インピーダンスを、上記第１回路の抵抗と上記調整抵
抗とによって決め、また、上記第２伝送線路に対する出
力インピーダンスを、上記第２回路の抵抗と上記調整抵
抗とによって決めるので、電源の変動による影響やプロ
セス依存性を少なくすることができる。
【図１】この発明の一実施の形態であるドライバ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図２】同ドライバ回路装置の等価的な回路を示す回路
図である。
図である。
【図３】同ドライバ回路装置の等価的な回路を示す回路
図である。
図である。
【図４】従来のドライバ回路を説明する説明図である。
【図５】同ドライバ回路に入力される送信データの波形
を示す波形図である。
を示す波形図である。
【図６】同ドライバ回路に接続される差動演算部の構成
を示す回路図である。
を示す回路図である。
１Ａ 入力端子（第１入力端子） １Ｂ 入力端子（第２入力端子） ２ プッシュプル回路（第１回路） ２Ａ ＭＯＳトランジスタ（第１スイッチ素子） ２Ｂ 抵抗（第１抵抗） ２Ｃ 抵抗（第２抵抗） ２Ｄ ＭＯＳトランジスタ（第２スイッチ素子） ３ プッシュプル回路（第２回路） ２Ａ ＭＯＳトランジスタ（第３スイッチ素子） ２Ｂ 抵抗（第３抵抗） ２Ｃ 抵抗（第４抵抗） ２Ｄ ＭＯＳトランジスタ（第４スイッチ素子） ４ 抵抗（調整抵抗） ５Ａ 出力端子（第１出力端子） ５Ｂ 出力端子（第２出力端子）
Claims (9)
- 【請求項１】 第１出力端子が第１伝送線路を介して、
第２出力端子が第２伝送線路を介してレシーバにそれぞ
れ接続されるドライバ回路装置において、 送信データが第１入力端子に加えられると、該送信デー
タに応じた論理レベルの出力信号を、抵抗を介して前記
第１出力端子に出力する第１回路と、 前記送信データを反転した逆相データが第２入力端子に
加えられると、該逆相データに応じた論理レベルの逆相
出力信号を、抵抗を介して前記第２出力端子に出力する
第２回路と、 前記第１出力端子と前記第２出力端子との間に接続され
ている調整抵抗とを備えてなることを特徴とするドライ
バ回路装置。 - 【請求項２】 前記第１回路は、前記送信データに応じ
てオン、オフすると共に、電源と前記第１出力端子との
間に接続されている第１スイッチ素子と、該第１スイッ
チ素子と前記第１出力端子との間に介挿されている第１
抵抗と、前記送信データによって、前記第１スイッチ素
子と逆にオン、オフすると共に、グランドと前記第１出
力端子との間に接続されている第２スイッチ素子と、該
第２スイッチ素子と前記第１出力端子との間に介挿され
ている第２抵抗とを備えてなることを特徴とする請求項
１記載のドライバ回路装置。 - 【請求項３】 前記第１スイッチ素子及び前記第２スイ
ッチ素子は、絶縁ゲート型電界効果トランジスタである
ことを特徴とする請求項２記載のドライバ回路装置。 - 【請求項４】 前記第１スイッチ素子及び前記第２スイ
ッチ素子のオン時の抵抗値を、前記第１抵抗の値及び前
記第２抵抗の値に比べてそれぞれ小さくしたことを特徴
とする請求項３記載のドライバ回路装置。 - 【請求項５】 前記第２回路は、前記送信データに応じ
てオン、オフすると共に、電源と前記第２出力端子との
間に接続されている第３スイッチ素子と、該第３スイッ
チ素子と前記第２出力端子との間に介挿されている第３
抵抗と、前記送信データによって、前記第３スイッチ素
子と逆にオン、オフすると共に、グランドと前記第２出
力端子との間に接続されている第４スイッチ素子と、該
第４スイッチ素子と前記第２出力端子との間に介挿され
ている第４抵抗とを備えてなることを特徴とする請求項
１、２、３又は４記載のドライバ回路装置。 - 【請求項６】 前記第３スイッチ素子及び前記第４スイ
ッチ素子は、絶縁ゲート型電界効果トランジスタである
ことを特徴とする請求項１、２、３、４又は５記載のド
ライバ回路装置。 - 【請求項７】 前記第３スイッチ素子及び前記第４スイ
ッチ素子のオン時の抵抗値を、前記第３抵抗の値及び前
記第４抵抗の値に比べてそれぞれ小さくしたことを特徴
とする請求項１、２、３、４又は６記載のドライバ回路
装置。 - 【請求項８】 前記各抵抗として、金属系の抵抗を用い
たことを特徴とする請求項１、２、３、４、５、６又は
７記載のドライバ回路装置。 - 【請求項９】 前記各抵抗として、高融点シリサイドの
抵抗を用いたことを特徴とする請求項１、２、３、４、
５、６又は７記載のドライバ回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185392A JP2000022516A (ja) | 1998-06-30 | 1998-06-30 | ドライバ回路装置 |
| EP99112399A EP0969633B1 (en) | 1998-06-30 | 1999-06-29 | Differential line driver |
| US09/342,137 US6204692B1 (en) | 1998-06-30 | 1999-06-29 | Driver circuit unit |
| DE69928868T DE69928868T2 (de) | 1998-06-30 | 1999-06-29 | Differenzieller Leitungstreiber |
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|---|---|---|---|
| JP10185392A JP2000022516A (ja) | 1998-06-30 | 1998-06-30 | ドライバ回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000022516A true JP2000022516A (ja) | 2000-01-21 |
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ID=16170017
Family Applications (1)
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0969633B1 (ja) |
| JP (1) | JP2000022516A (ja) |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
| KR100486301B1 (ko) * | 2003-01-27 | 2005-04-29 | 삼성전자주식회사 | 전력 소비를 감소시키는 종단 회로. |
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| US7659747B2 (en) | 2007-07-31 | 2010-02-09 | Fujitsu Microelectronics Limited | Transmission device |
| JP2014530561A (ja) * | 2011-09-23 | 2014-11-17 | インテル コーポレイション | プッシュプルソース直列終端送信装置、方法、及びシステム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529036B1 (en) * | 2000-12-20 | 2003-03-04 | Cypress Semiconductor Corp. | Low noise, reduced swing differential output buffer design |
| DE10164971B4 (de) * | 2001-07-19 | 2008-04-30 | Infineon Technologies Ag | Pseudo-differentieller Leitungstreiber zur Verstärkung eines differentiellen Eingangsstroms |
| US6744275B2 (en) | 2002-02-01 | 2004-06-01 | Intel Corporation | Termination pair for a differential driver-differential receiver input output circuit |
| US6771097B1 (en) * | 2003-04-22 | 2004-08-03 | Broadcom Corporation | Series terminated CMOS output driver with impedance calibration |
| US7221196B2 (en) * | 2003-12-05 | 2007-05-22 | Aquantia Corporation | Low-power low-voltage multi-level variable-resistor line driver |
| DE102004004488A1 (de) * | 2004-01-26 | 2005-08-18 | Siemens Ag | Lokales Netz mit übertragerloser Signalübertragung |
| US7411415B2 (en) * | 2004-02-25 | 2008-08-12 | Ashfaq Shaikh | Bus termination scheme having concurrently powered-on transistors |
| KR100549869B1 (ko) * | 2004-10-18 | 2006-02-06 | 삼성전자주식회사 | 의사 차동 출력 버퍼, 이를 이용한 메모리 칩 및 메모리시스템 |
| US7528629B2 (en) * | 2004-11-18 | 2009-05-05 | Aquantia Corporation | Low-power low-voltage multi-level variable-resistor line driver |
| US7532048B1 (en) | 2004-11-18 | 2009-05-12 | Aquantia Corporation | Multi-level variable-resistor line driver |
| DE102006061494B4 (de) * | 2006-12-23 | 2008-09-04 | Semikron Elektronik Gmbh & Co. Kg | Einrichtung zur Übertragung von Daten innerhalb eines leistungselektronischen Systems und Verfahren zu deren Betrieb |
| US9330971B2 (en) * | 2014-03-04 | 2016-05-03 | GlobalFoundries, Inc. | Method for fabricating integrated circuits including contacts for metal resistors |
| JP7051694B2 (ja) * | 2016-10-12 | 2022-04-11 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路およびその制御方法、並びに、送受信システム |
| EP3373526B1 (en) * | 2017-03-07 | 2020-01-08 | Nxp B.V. | Transmitter with independently adjustable voltage and impedance |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8912461D0 (en) * | 1989-05-31 | 1989-07-19 | Lucas Ind Plc | Line driver |
| JP2902016B2 (ja) * | 1989-11-21 | 1999-06-07 | 株式会社日立製作所 | 信号伝送方法および回路 |
| US5486777A (en) * | 1994-09-07 | 1996-01-23 | National Semiconductor Corporation | Low power differential receiver input circuit |
-
1998
- 1998-06-30 JP JP10185392A patent/JP2000022516A/ja active Pending
-
1999
- 1999-06-29 DE DE69928868T patent/DE69928868T2/de not_active Expired - Lifetime
- 1999-06-29 US US09/342,137 patent/US6204692B1/en not_active Expired - Lifetime
- 1999-06-29 EP EP99112399A patent/EP0969633B1/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
| US6697286B2 (en) | 2001-09-07 | 2004-02-24 | Nec Electronics Corporation | Driver circuit |
| JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| USRE41838E1 (en) | 2002-11-28 | 2010-10-19 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| KR100486301B1 (ko) * | 2003-01-27 | 2005-04-29 | 삼성전자주식회사 | 전력 소비를 감소시키는 종단 회로. |
| US7659747B2 (en) | 2007-07-31 | 2010-02-09 | Fujitsu Microelectronics Limited | Transmission device |
| JP2014530561A (ja) * | 2011-09-23 | 2014-11-17 | インテル コーポレイション | プッシュプルソース直列終端送信装置、方法、及びシステム |
| US9210011B2 (en) | 2011-09-23 | 2015-12-08 | Intel Corporation | Push-pull source-series terminated transmitter apparatus and method |
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|---|---|
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