JP4029738B2 - ドライバ回路 - Google Patents
ドライバ回路 Download PDFInfo
- Publication number
- JP4029738B2 JP4029738B2 JP2003027842A JP2003027842A JP4029738B2 JP 4029738 B2 JP4029738 B2 JP 4029738B2 JP 2003027842 A JP2003027842 A JP 2003027842A JP 2003027842 A JP2003027842 A JP 2003027842A JP 4029738 B2 JP4029738 B2 JP 4029738B2
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- output terminal
- circuit
- resistor
- driver circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ドライバ回路に関わり、特に、送信データを伝送線路に出力するためのドライバ回路に関する。
【０００２】
【従来の技術】
この種のドライバ回路は、入力された送信データを、伝送回路を介してレシーバ回路に出力するものである。
【０００３】
図７は、従来のドライバ回路と、レシーバ回路の構成例を示すものである。図７に示すように、ドライバ回路１０１には、送信データである正相データと、この正相データを反転させた逆相データとが入力信号され、上記正相データに対応する出力信号と上記逆相データに対応する出力信号が伝送回路１０２，１０３を介してレシーバ回路１０４に出力されるようになっている。
【０００４】
しかしながら、このようなドライバ回路１０１では、レシーバ回路１０４に出力される出力信号の論理レベルが変化する場合があり、この場合、レシーバ回路１０４がドライバ回路１０１の上記送信データに応じた信号を出力しなくなるという不都合があった。
【特許文献１】
特開２０００−２２５１６号公報
そこで、特許文献１に開示されたドライバ回路では、伝送回路を介して送信データをレシーバ回路に出力するとき、この伝送回路の特性インピーダンスとの整合をとりながら、レシーバ回路が受け取る入力信号の論理レベルを適切に調整することを可能とし、上記不都合の解消を図っている。
【０００５】
図８は、特許文献１に開示されたドライバ回路の構成例を示す図であり、図９（Ａ）は、図８の入力端子２０１Ａにロウレベルの正相データが、入力端子２０１Ｂにハイレベルの逆相データが入力されたときのドライバ回路２０１の等価回路を示す図である。図９（Ｂ）は、図８の入力端子２０１Ａにハイレベルの正相データが、入力端子２０１Ｂにロウレベルの逆相データが入力されたときのドライバ回路２０１の等価回路を示す図である。
【０００６】
図８及び図９に示す回路の詳細説明は、特許文献１に委ねるものとするが、ドライバ回路２０１が伝送回路の特性インピーダンスとの整合をとりながら、レシーバ回路が受け取る入力信号の論理レベルを適切に調整するためには、Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4を満たす必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、これによって、出力端子２０５Ａ，２０５Ｂの論理レベルは一意に決まり、電源電圧の値をＶＤＤとすると、図９（Ａ），（Ｂ）に示す抵抗２０４の２分割点Ｃの電圧値がＶＤＤ／２となる。従って、２分割点Ｃの電圧値は固定されることになる。
【０００８】
よって、実際には出力端子２０５Ａ，２０５Ｂの出力インピーダンスと、出力端子の論理レベルとを任意に調整することは出来ない。
【０００９】
本発明は、上記課題を解決するためのものであり、ドライバ回路の出力インピーダンスと、出力端子の論理レベルとを任意に調整することができるドライバ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、送信データである正相データが入力される第１入力端子及び、第１伝送線路を介してレシーバ回路に接続される第１出力端子を有し、入力された正相データに応じた論理レベルの出力信号を出力する第１回路と、前記送信データを反転した逆相データが入力される第２入力端子及び、第２伝送線路を介して前記レシーバ回路に接続される第２出力端子を有し、入力された逆相データに応じた論理レベルの出力信号を出力する第２回路と、前記第１出力端子と前記第２出力端子との間に接続されている調整抵抗と、を備えるドライバ回路において、前記第１回路は、前記正相データによりオンオフ動作を行う第１スイッチ素子と、前記正相データにより第１スイッチ素子とは反対のオンオフ動作を行う第２スイッチ素子と、前記第１スイッチ素子若しくは前記第２スイッチ素子に並列に接続され前記第１出力端子の出力インピーダンスの調整を行う第１調整回路と、を備え、前記第２回路は、前記逆相データによりオンオフ動作を行う第３スイッチ素子と、前記逆相データにより第３スイッチ素子とは反対のオンオフ動作を行う第４スイッチ素子と、前記第３スイッチ素子若しくは前記第４スイッチ素子に並列に接続され前記第２出力端子の出力インピーダンスの調整を行う第２調整回路と、を備え、前記第１調整回路及び前記第２調整回路は、１種類の電源電圧の供給を受けることを特徴とする。
【００１１】
請求項１に記載の発明によれば、第１及び第２調整回路によって第１及び第２出力端子の出力インピーダンス調整を任意に行い、出力端子の論理レベルを任意に調整することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のドライバ回路において、前記第１回路の前記第１スイッチ素子は、電源と前記第１出力端子との間に接続され、さらに、当該第１スイッチ素子と前記第１出力端子との間には、第１抵抗が介挿されており、前記第１回路の前記第２スイッチ素子は、グランドと前記第１出力端子との間に接続され、さらに、当該第２スイッチ素子と前記第１出力端子との間には、第２抵抗が介挿されており、前記第２回路の前記第３スイッチ素子は、電源と前記第２出力端子との間に接続され、さらに、当該第３スイッチ素子と前記第２出力端子との間には、第３抵抗が介挿されており、前記第２回路の前記第４スイッチ素子は、グランドと前記第２出力端子との間に接続され、さらに、当該第４スイッチ素子と前記第２出力端子との間には、第４抵抗が介挿されていることを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１または２に記載のドライバ回路において、前記第１調整回路は、電源と前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、前記第２調整回路は、電源と前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とする。
【００１４】
請求項４に記載の発明は、請求項１または２に記載のドライバ回路において、前記第１調整回路は、グランドと前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、前記第２調整回路は、グランドと前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とする。
【００１５】
請求項５に記載の発明は、請求項３または４に記載のドライバ回路において、前記第１乃至第６スイッチ素子は、絶縁ゲート型電界効果トランジスタ（例えば、ＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（Field Effect Transistor））であることを特徴とする。
【００１６】
請求項６に記載の発明は、請求項５記載のドライバ回路において、前記第１乃至第６スイッチ素子のオン動作時の抵抗値は、前記第１乃至第６抵抗の抵抗値に比べてそれぞれ小さいことを特徴とする。
【００１７】
請求項７に記載の発明は、請求項５記載のドライバ回路において、それぞれの前記第５及び第６スイッチ素子のゲートへの印加電圧が調整されることによりそれらのオン動作時の抵抗値が調整されることを特徴とする。
【００１８】
請求項８に記載の発明は、請求項５記載のドライバ回路において、前記第１乃至第６スイッチ素子のオン動作時の抵抗値がそれぞれのゲートへの印加電圧により調整されることで、前記第１乃至第６抵抗の抵抗値が調整されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２０】
（第１実施形態）
先ず、本発明の第１実施形態におけるドライバ回路の構成について、図１を参照して説明する。
【００２１】
図１は、第１実施形態におけるドライバ回路の構成例を示す図である。図１に示すように、ドライバ回路Ｄ１は、入力端子１Ａ，１Ｂ、プッシュプル回路２，３、抵抗４及び、出力端子５Ａ，５Ｂを備えて構成されている。
【００２２】
入力端子１Ａには送信データである正相データが入力され、入力端子１Ｂには上記正相データとは極性が反転した逆相データが入力されるようになっている。
【００２３】
プッシュプル回路２は、図１に示すように、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２Ａ，２Ｄ，２Ｅ及び、抵抗２Ｂ，２Ｃ，２Ｆを備えている。ＭＯＳトランジスタ２Ａ，２Ｅは、Ｐ（Positive）型のエンハンスメント型ＭＯＳ・ＦＥＴ（Field Effect Transistor）である。一方、ＭＯＳトランジスタ２Ｄは、Ｎ（Negative）型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００２４】
ＭＯＳトランジスタ２Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗２Ｂに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。ＭＯＳトランジスタ２Ｅのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗２Ｆに接続され、ゲート（Ｇ）は接地（ＧＮＤ：グランドに接続）されている。ＭＯＳトランジスタ２Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗２Ｃに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。
【００２５】
また、抵抗２Ｂの一端はＭＯＳトランジスタ２Ａのドレインに接続され、他端は抵抗２Ｃの一端に接続されている。抵抗２Ｆの一端はＭＯＳトランジスタ２Ｅのドレインに接続され、他端は抵抗２Ｃの一端に接続されている。抵抗２Ｃの他端はＭＯＳトランジスタ２Ｄのドレインに接続されている。こうして、抵抗２Ｂ，２Ｆの他端及び、抵抗２Ｃの一端が、接続点Ａで互いに接続されるようになっている。
【００２６】
このようなプッシュプル回路２の構成において、ＭＯＳトランジスタ２Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ２Ｄは、上記正相データによりＭＯＳトランジスタ２Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ２Ａに並列に接続されたＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路は、出力端子５Ａの出力インピーダンスの調整を行う第１調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ａの出力インピーダンスの調整を行う。なお、図１の例では、ＭＯＳトランジスタ２Ｅのゲートは接地されており、オン動作になっているが、ＭＯＳトランジスタ２Ｅのゲートへの電圧（印加電圧）を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００２７】
ここで、抵抗２Ｂの抵抗値はＲ1、抵抗２Ｃの抵抗値はＲ2、抵抗２Ｆの抵抗値はＲ6であるとする。
【００２８】
プッシュプル回路３は、図１に示すように、ＭＯＳトランジスタ３Ａ，３Ｄ，３Ｅ及び、抵抗３Ｂ，３Ｃ，３Ｆを備えている。ＭＯＳトランジスタ３Ａ，３Ｅは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ３Ｄは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００２９】
ＭＯＳトランジスタ３Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗３Ｂに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。ＭＯＳトランジスタ３Ｅのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗３Ｆに接続され、ゲート（Ｇ）は接地（ＧＮＤ）されている。ＭＯＳトランジスタ３Ｄのソース（Ｓ）は接地（ＧＮＤ）され、ドレイン（Ｄ）は抵抗３Ｃに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。
【００３０】
また、抵抗３Ｂの一端はＭＯＳトランジスタ３Ａのドレインに接続され、他端は抵抗３Ｃの一端に接続されている。抵抗３Ｆの一端はＭＯＳトランジスタ３Ｅのドレインに接続され、他端は抵抗３Ｃの一端に接続されている。抵抗３Ｃの他端がＭＯＳトランジスタ３Ｄのドレインに接続されている。こうして、抵抗３Ｂ，３Ｆの他端及び、抵抗３Ｃの一端が、接続点Ｂで互いに接続されるようになっている。
【００３１】
このようなプッシュプル回路３の構成において、ＭＯＳトランジスタ３Ａは、上記逆相データによりオンオフ動作を行い、ＭＯＳトランジスタ３Ｄは、上記逆相データによりＭＯＳトランジスタ３Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ３Ａに並列に接続されたＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路は、出力端子５Ｂの出力インピーダンスの調整を行う第２調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ｂの出力インピーダンスの調整を行う。なお、図１の例では、ＭＯＳトランジスタ３Ｅのゲートは接地されており、オン動作になっているが、ＭＯＳトランジスタ３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００３２】
ここで、抵抗３Ｂの抵抗値はＲ3、抵抗３Ｃの抵抗値はＲ4、抵抗３Ｆの抵抗値はＲ7であるとする。
【００３３】
また、抵抗４の一端は接続点Ａに接続され、他端は接続点Ｂに接続されている。ここで、抵抗４の抵抗値はＲ5であるとする。
【００３４】
また、出力端子５Ａは、接続点Ａに接続され、出力端子５Ｂは接続点Ｂに接続されている。また、出力端子５Ａ，５Ｂは、それぞれ、伝送回路を介してレシーバ回路（図示せず）に接続されることになる。
【００３５】
上記構成のドライバ回路Ｄ１において、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅがオンしたときのオン抵抗値は、それぞれ、ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7であるとする。これらのオン抵抗値ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7は、抵抗２Ｂの抵抗値Ｒ1，抵抗２Ｃの抵抗値Ｒ2，抵抗２Ｆの抵抗値Ｒ6，抵抗３Ｂの抵抗値Ｒ3，抵抗２Ｃの抵抗値Ｒ4，抵抗３Ｆ抵抗値はＲ7に比べて十分小さく、以下の（１）〜（６）式の関係を満たすようにする。
【００３６】
ＲM1＜＜Ｒ1 ・・・（１）
ＲM2＜＜Ｒ2 ・・・（２）
ＲM3＜＜Ｒ3 ・・・（３）
ＲM4＜＜Ｒ4 ・・・（４）
ＲM6＜＜Ｒ6 ・・・（５）
ＲM7＜＜Ｒ7 ・・・（６）
なお、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅ及び、抵抗２Ｂ，２Ｃ，２Ｆ，３Ｂ，３Ｃ，３Ｆは、例えば、集積回路のチップ上に形成される。
【００３７】
次に、第１実施形態におけるドライバ回路Ｄ１の動作について、図１乃至図３を参照して説明する。図２は、入力端子１Ａにロウレベルの正相データが、入力端子１Ｂにハイレベルの逆相データが入力されたときのドライバ回路Ｄ１の等価回路を示す図である。図３は、入力端子１Ａにハイレベルの正相データが、入力端子１Ｂにロウレベルの逆相データが入力されたときのドライバ回路Ｄ１の等価回路を示す図である。
【００３８】
図１において、入力端子１Ａにロウレベルの正相データが加わり、入力端子１Ｂにハイレベルの逆相データが加わったとき、プッシュプル回路２ではＭＯＳトランジスタ２Ａがオンになり、ＭＯＳトランジスタ２Ｄがオフになる。一方、プッシュプル回路３ではＭＯＳトランジスタ３Ａがオフになり、ＭＯＳトランジスタ３Ｄがオンになる。一方、ＭＯＳトランジスタ２Ｅ及び、ＭＯＳトランジスタ３Ｅはオンになっている。
【００３９】
この結果、抵抗４には矢印４１の方向に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べて高くなる。
【００４０】
こうして、ドライバ回路Ｄ１は、図２の等価回路に示すように、ＭＯＳトランジスタ２Ａと抵抗２Ｂの直列回路と、ＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗３ＣとＭＯＳトランジスタ３Ｄの直列回路が直列に接続された状態になる。
【００４１】
一方、入力端子１Ａにハイレベルの正相データが加わり、入力端子１Ｂにロウレベルの逆相データが加わったとき、プッシュプル回路２ではＭＯＳトランジスタ２Ａがオフになり、ＭＯＳトランジスタ２Ｄがオンになる。一方、プッシュプル回路３ではＭＯＳトランジスタ３Ａがオンになり、ＭＯＳトランジスタ３Ｄがオフになる。この場合も、ＭＯＳトランジスタ２Ｅ及び、ＭＯＳトランジスタ３Ｅはオンになっている。
【００４２】
この結果、抵抗４には矢印４２の方向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比べて高くなる。
【００４３】
こうして、ドライバ回路Ｄ１は、図３の等価回路に示すように、ＭＯＳトランジスタ３Ａと抵抗３Ｂの直列回路と、ＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗２ＣとＭＯＳトランジスタ２Ｄの直列回路が直列に接続された状態になる。
【００４４】
そして、図２の等価回路の場合、出力端子５Ａの出力インピーダンスＺ1は、式（７）で与えられる。
【００４５】
【数１】
ここで記号//は、その左右の項の並列抵抗を表し、例えば、式（８）のようになる。
【００４６】
【数２】
また、式（１）〜（６）を考慮すれば、出力端子５Ａの出力インピーダンスＺ1は、式（９）で与えられる。
【００４７】
【数３】
同様に、図２の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ2は、式（１０）で与えられる。
【００４８】
【数４】
また、式（１）〜（６）を考慮すれば、出力端子５Ｂの出力インピーダンスＺ2は、式（１１）で与えられる。
【００４９】
【数５】
ここで、Ｚ1＝Ｚ2でなければならないので、式（１２）及び式（１３）の関係を満たす必要がある。
【００５０】
Ｒ1＝Ｒ4 ・・・・・・（１２）
Ｒ6＝Ｒ7 ・・・・・・（１３）
また、図２の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗２Ｂ，２Ｆ，３Ｃ，３Ｆの抵抗値Ｒ1，Ｒ6，Ｒ4，Ｒ7と、抵抗４の抵抗値Ｒ5とで式（１５），式（１４）のように決まる。
【００５１】
【数６】
【００５２】
【数７】
ここで、ＺV1は式（１６）であるとする。
【００５３】
【数８】
一方、図３の等価回路の場合、出力端子５Ａの出力インピーダンスＺ3は、式（１７）で与えられる。
【００５４】
【数９】
また、式（１）〜（６）を考慮すれば、出力端子５Ａの出力インピーダンスＺ3は、式（１８）で与えられる。
【００５５】
【数１０】
同様に、図３の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ4は、式（１９）で与えられる。
【００５６】
【数１１】
また、式（１）〜（６）を考慮すれば、出力端子５Ｂの出力インピーダンスＺ4は、式（２０）で与えられる。
【００５７】
【数１２】
ここで、Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２１）の関係を満たす必要がある。
【００５８】
Ｒ2＝Ｒ3 ・・・・・・（２１）
さらに、図２及び図３ともに考慮すると、Ｚ1＝Ｚ2＝Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２２）の関係を満たす必要がある。
【００５９】
Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4・・・・・・（２２）
また、図３の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ、５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗３Ｂ，３Ｆ，２Ｃ，２Ｆの抵抗値Ｒ3，Ｒ7，Ｒ2，Ｒ6と抵抗４の抵抗値Ｒ5とで式（２３），式（２４）のように決まる。
【００６０】
【数１３】
【００６１】
【数１４】
ここで、ＺV2は式（２５）であるとする。
【００６２】
【数１５】
以上説明したように第１実施形態によれば、出力端子５Ａ，５Ｂの出力インピーダンスＺ1〜Ｚ4と出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bとを、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃ，２Ｆ，３Ｆの抵抗値Ｒ1〜Ｒ4，Ｒ6，Ｒ7と抵抗４の抵抗値Ｒ5とで決定することができる。即ち、式（２２）の関係を満たす必要がある場合であっても、抵抗２Ｆ，３Ｆによって出力端子５Ａ，５Ｂの出力インピーダンス調整を任意に行い、出力端子５Ａ，５Ｂの論理レベルを任意に調整することが可能となる。
【００６３】
なお、ＭＯＳトランジスタ２Ｅ，３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値ＲM6，ＲM7を調整すれば、より一層、出力端子５Ａ，５Ｂの出力インピーダンス及び論理レベルを任意に調整することができる。
【００６４】
また、上記第１実施形態の変形例１として、電源とＭＯＳトランジスタ２Ａ等の間にＰ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを電源に接続し、ドレインをＭＯＳトランジスタ２Ａ，２Ｅ，３Ａ，３Ｅのソースに接続し、ゲートを接地することでドライバ回路Ｄ１に流れる総電流量を調整しても良い。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としてもよい。
【００６５】
さらに、上記第１実施形態の変形例２として、接地とＭＯＳトランジスタ２Ｃ等の間にＮ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを接地し、ドレインをＭＯＳトランジスタ２Ｃ，３Ｃのソースに接続し、ゲートを接地することでドライバ回路に流れる総電流量を調整してもよい。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としても良い。
【００６６】
（第２実施形態）
次に、本発明の第２実施形態におけるドライバ回路の構成について、図４を参照して説明する。
【００６７】
図４は、第２実施形態におけるドライバ回路の構成例を示す図である。図４に示すように、ドライバ回路Ｄ２は、入力端子１Ａ，１Ｂ、プッシュプル回路６，７、抵抗４及び、出力端子５Ａ，５Ｂを備えて構成されている。なお、図１に示すドライバ回路Ｄ１と同様の構成部分については同一符号を付し、第１実施形態と重複する説明は省略する。
【００６８】
プッシュプル回路６は、図４に示すように、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ及び、抵抗６Ｂ，６Ｃ，６Ｆを備えている。ＭＯＳトランジスタ６Ａは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ６Ｄ，６Ｅは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００６９】
ＭＯＳトランジスタ６Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗６Ｂに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。ＭＯＳトランジスタ６Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗６Ｃに接続され、ゲートは入力端子１Ａに接続されている。ＭＯＳトランジスタ６Ｅのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗６Ｆに接続され、ゲートは電源（ＶＤＤ）に接続されている。
【００７０】
また、抵抗６Ｂの一端はＭＯＳトランジスタ６Ａのドレインに接続され、他端は抵抗６Ｃの一端に接続されている。抵抗６Ｆの一端はＭＯＳトランジスタ６Ｅのドレインに接続され、他端は抵抗６Ｃの一端に接続されている。抵抗６Ｃの他端がＭＯＳトランジスタ６Ｄのドレインに接続されている。こうして、抵抗６Ｂ，６Ｆの他端及び、抵抗６Ｃの一端が、接続点Ａで互いに接続されるようになっている。
【００７１】
このようなプッシュプル回路６の構成において、ＭＯＳトランジスタ６Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ６Ｄは、上記正相データによりＭＯＳトランジスタ６Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ６Ｄに並列に接続された抵抗６ＦとＭＯＳトランジスタ６Ｅの直列回路は、出力端子５Ａの出力インピーダンスの調整を行う第１調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ａの出力インピーダンスの調整を行う。なお、図４の例では、ＭＯＳトランジスタ６Ｅのゲートは電源に接続されており、オン動作になっているが、ＭＯＳトランジスタ６Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００７２】
ここで、抵抗６Ｂの抵抗値はＲ1、抵抗６Ｃの抵抗値はＲ2、抵抗６Ｆの抵抗値はＲ6であるとする。
【００７３】
プッシュプル回路７は、図４に示すように、ＭＯＳトランジスタ７Ａ，７Ｄ，７Ｅ及び、抵抗７Ｂ，７Ｃ，７Ｆを備えている。ＭＯＳトランジスタ７Ａは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ７Ｄ，７Ｅは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００７４】
ＭＯＳトランジスタ７Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗７Ｂに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。ＭＯＳトランジスタ７Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗７Ｃに接続され、ゲートは入力端子７Ａに接続されている。ＭＯＳトランジスタ７Ｅのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗７Ｆに接続され、ゲートは電源（ＶＤＤ）に接続されている。
【００７５】
また、抵抗７Ｂの一端はＭＯＳトランジスタ７Ａのドレインに接続され、他端は抵抗７Ｃの一端に接続されている。抵抗７Ｆの一端はＭＯＳトランジスタ７Ｅのドレインに接続され、他端は抵抗７Ｃの一端に接続されている。抵抗７Ｃの他端がＭＯＳトランジスタ７Ｄのドレインに接続されている。こうして、抵抗７Ｂ，７Ｆの他端及び、抵抗７Ｃの一端が、接続点Ｂで互いに接続されるようになっている。
【００７６】
このようなプッシュプル回路７の構成において、ＭＯＳトランジスタ７Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ７Ｄは、上記正相データによりＭＯＳトランジスタ７Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ７Ｄに並列に接続された抵抗７ＦとＭＯＳトランジスタ７Ｅの直列回路は、出力端子５Ｂの出力インピーダンスの調整を行う第２調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ｂの出力インピーダンスの調整を行う。なお、図４の例では、ＭＯＳトランジスタ７Ｅのゲートは電源に接続されており、オン動作になっているが、ＭＯＳトランジスタ７Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００７７】
上記構成のドライバ回路Ｄ２において、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅがオンしたときのオン抵抗値は、それぞれ、ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7であるとする。これらのオン抵抗値ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7は、抵抗６Ｂの抵抗値Ｒ1，抵抗６Ｃの抵抗値Ｒ2，抵抗６Ｆの抵抗値Ｒ6，抵抗７Ｂの抵抗値Ｒ3，抵抗７Ｃの抵抗値Ｒ4，抵抗７Ｆ抵抗値はＲ7に比べて十分小さく、第１実施形態と同様、（１）〜（６）式の関係を満たすようにする。
【００７８】
なお、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅ及び、抵抗６Ｂ，６Ｃ，６Ｆ，７Ｂ，７Ｃ，７Ｆは、例えば、集積回路のチップ上に形成される。
【００７９】
次に、第２実施形態におけるドライバ回路Ｄ２の動作について、図４乃至図６を参照して説明する。図５は、入力端子１Ａにロウレベルの正相データが、入力端子１Ｂにハイレベルの逆相データが入力されたときのドライバ回路Ｄ２の等価回路を示す図である。図６は、入力端子１Ａにハイレベルの正相データが、入力端子１Ｂにロウレベルの逆相データが入力されたときのドライバ回路Ｄ２の等価回路を示す図である。
【００８０】
図４において、入力端子１Ａにロウレベルの正相データが加わり、入力端子１Ｂにハイレベルの逆相データが加わったとき、プッシュプル回路６ではＭＯＳトランジスタ６Ａがオンになり、ＭＯＳトランジスタ６Ｄがオフになる。一方、プッシュプル回路７ではＭＯＳトランジスタ７Ａがオフになり、ＭＯＳトランジスタ７Ｄがオンになる。一方、ＭＯＳトランジスタ６Ｅ及び、ＭＯＳトランジスタ７Ｅはオンになっている。
【００８１】
この結果、抵抗４には矢印４１の方向に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べて高くなる。
【００８２】
こうして、ドライバ回路Ｄ２は、図５の等価回路に示すように、ＭＯＳトランジスタ７Ｄと抵抗７Ｃの直列回路と、ＭＯＳトランジスタ７Ｅと抵抗７Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ６Ｅと抵抗６Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗６ＢとＭＯＳトランジスタ６Ａの直列回路が直列に接続された状態になる。
【００８３】
一方、入力端子１Ａにハイレベルの正相データが加わり、入力端子１Ｂにロウレベルの逆相データが加わったとき、プッシュプル回路６ではＭＯＳトランジスタ６Ａがオフになり、ＭＯＳトランジスタ６Ｄがオンになる。一方、プッシュプル回路７ではＭＯＳトランジスタ７Ａがオンになり、ＭＯＳトランジスタ７Ｄがオフになる。この場合も、ＭＯＳトランジスタ６Ｅ及び、ＭＯＳトランジスタ７Ｅはオンになっている。
【００８４】
この結果、抵抗４には矢印４２の方向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比べて高くなる。
【００８５】
こうして、ドライバ回路Ｄ２は、図６の等価回路に示すように、ＭＯＳトランジスタ６Ｄと抵抗６Ｃの直列回路と、ＭＯＳトランジスタ６Ｅと抵抗６Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ７Ｅと抵抗７Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗７ＢとＭＯＳトランジスタ７Ａの直列回路が直列に接続された状態になる。
【００８６】
そして、図５の等価回路の場合、出力端子５Ａの出力インピーダンスＺ1は、第１実施形態と同様、式（７）で与えられ、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ1は、式（９）で与えられる。
【００８７】
同様に、図５の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ2は、式（１０）で与えられ、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ2は、式（１１）で与えられる。
【００８８】
ここで、Ｚ1＝Ｚ2でなければならないので、式（１２）及び式（１３）の関係を満たす必要がある。
【００８９】
また、図５の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗２Ｂ，２Ｆ，３Ｃ，３Ｆの抵抗値Ｒ1，Ｒ6，Ｒ4，Ｒ7と、抵抗４の抵抗値Ｒ5とで式（２６），式（２７）のように決まる。
【００９０】
【数１６】
【００９１】
【数１７】
ここで、ＺV3は式（２８）であるとする。
【００９２】
【数１８】
一方、図６の等価回路の場合、出力端子５Ａの出力インピーダンスＺ3は、第１実施形態と同様、式（１７）で与えられ、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ3は、式（１８）で与えられる。
【００９３】
同様に、図６の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ4は、式（１９）で与えられ、また、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ4は、式（２０）で与えられる。
【００９４】
ここで、Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２１）の関係を満たす必要がある。
【００９５】
さらに、図５及び図６ともに考慮すると、Ｚ1＝Ｚ2＝Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２２）の関係を満たす必要がある。
【００９６】
また、図６の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ、５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗３Ｂ，３Ｆ，２Ｃ，２Ｆの抵抗値Ｒ3，Ｒ7，Ｒ2，Ｒ6と抵抗４の抵抗値Ｒ5とで式（３０），式（２９）のように決まる。
【００９７】
【数１９】
【００９８】
【数２０】
ここで、ＺV4は式（３１）であるとする。
【００９９】
【数２１】
以上説明したように第２実施形態によれば、出力端子５Ａ，５Ｂの出力インピーダンスＺ1〜Ｚ4と出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bとを、抵抗２Ｂ，２Ｃ，３Ｂ，３Ｃ，２Ｆ，３Ｆの抵抗値Ｒ1〜Ｒ4，Ｒ6，Ｒ7と抵抗４の抵抗値Ｒ5とで決定することができる。即ち、式（２２）の関係を満たす必要がある場合であっても、抵抗２Ｆ，３Ｆによって出力端子５Ａ，５Ｂの出力インピーダンス調整を任意に行い、出力端子５Ａ，５Ｂの論理レベルを任意に調整することが可能となる。
【０１００】
なお、ＭＯＳトランジスタ２Ｅ，３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値ＲM6，ＲM7を調整すれば、より一層、出力端子５Ａ，５Ｂの出力インピーダンス及び論理レベルを任意に調整することができる。
【０１０１】
また、上記第２実施形態の変形例３として、電源とＭＯＳトランジスタ２Ａ等の間にＰ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを電源に接続し、ドレインをＭＯＳトランジスタ２Ａ，３Ａのソースに接続し、ゲートを接地することでドライバ回路Ｄ２に流れる総電流量を調整してもよい。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としても良い。
【０１０２】
さらに、上記第２実施形態の変形例４として、接地とＭＯＳトランジスタ２Ｃ等の間にＮ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを接地し、ドレインをＭＯＳトランジスタ２Ｃ，２Ｅ，３Ｃ，３Ｅのソースに接続し、ゲートを接地することでドライバ回路に流れる総電流量を調整しても良い。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としてもよい。
【０１０３】
以上、本発明の一実施形態を説明したが、本発明の具体的な構成は、上記第１及び第２実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても、本発明の範囲に含まれる。例えば、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅ，６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅとして、エンハンスメント形のものを用いたが、ディプレッション形のＭＯＳトランジスタを用いて、プッシュプル回路２，３，６，７を構成してもよい。また、ドライバ回路Ｄ１，Ｄ２を集積回路のチップ上に形成したが、抵抗、スイッチ素子をプリント基板に取り付けることによって、ドライバ回路を構成してもよい。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、ドライバ回路の出力インピーダンスと、出力端子の論理レベルとを任意に調整することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるドライバ回路の構成例を示す図である。
【図２】図１のドライバ回路の等価回路を示す図である。
【図３】図１のドライバ回路の等価回路を示す図である。
【図４】第２実施形態におけるドライバ回路の構成例を示す図である。
【図５】図４のドライバ回路の等価回路を示す図である。
【図６】図４のドライバ回路の等価回路を示す図である。
【図７】従来のドライバ回路と、レシーバ回路の構成例を示すものである。
【図８】従来のドライバ回路の構成例を示す図である。
【図９】図８のドライバ回路の等価回路を示す図である。
【符号の説明】
１Ａ 入力端子（第１入力端子）
１Ｂ 入力端子（第２入力端子）
２，６ プッシュプル回路（第１回路）
２Ａ，６Ａ ＭＯＳトランジスタ（第１スイッチ素子）
２Ｂ，６Ｂ 抵抗（第１抵抗）
２Ｃ，６Ｃ 抵抗（第２抵抗）
２Ｄ，６Ｄ ＭＯＳトランジスタ（第２スイッチ素子）
２Ｅ，６Ｅ ＭＯＳトランジスタ（第５スイッチ素子）
２Ｆ，６Ｆ 抵抗（第５抵抗）
３，７ プッシュプル回路（第２回路）
３Ａ，７Ａ ＭＯＳトランジスタ（第３スイッチ素子）
３Ｂ，７Ｂ 抵抗（第３抵抗）
３Ｃ，７Ｃ 抵抗（第４抵抗）
３Ｄ，７Ｄ ＭＯＳトランジスタ（第４スイッチ素子）
３Ｅ，７Ｅ ＭＯＳトランジスタ（第６スイッチ素子）
３Ｆ，７Ｆ 抵抗（第６抵抗）
４ 抵抗（調整抵抗）
５Ａ 出力端子（第１出力端子）
５Ｂ 出力端子（第２出力端子）
【発明の属する技術分野】
本発明は、ドライバ回路に関わり、特に、送信データを伝送線路に出力するためのドライバ回路に関する。
【０００２】
【従来の技術】
この種のドライバ回路は、入力された送信データを、伝送回路を介してレシーバ回路に出力するものである。
【０００３】
図７は、従来のドライバ回路と、レシーバ回路の構成例を示すものである。図７に示すように、ドライバ回路１０１には、送信データである正相データと、この正相データを反転させた逆相データとが入力信号され、上記正相データに対応する出力信号と上記逆相データに対応する出力信号が伝送回路１０２，１０３を介してレシーバ回路１０４に出力されるようになっている。
【０００４】
しかしながら、このようなドライバ回路１０１では、レシーバ回路１０４に出力される出力信号の論理レベルが変化する場合があり、この場合、レシーバ回路１０４がドライバ回路１０１の上記送信データに応じた信号を出力しなくなるという不都合があった。
【特許文献１】
特開２０００−２２５１６号公報
そこで、特許文献１に開示されたドライバ回路では、伝送回路を介して送信データをレシーバ回路に出力するとき、この伝送回路の特性インピーダンスとの整合をとりながら、レシーバ回路が受け取る入力信号の論理レベルを適切に調整することを可能とし、上記不都合の解消を図っている。
【０００５】
図８は、特許文献１に開示されたドライバ回路の構成例を示す図であり、図９（Ａ）は、図８の入力端子２０１Ａにロウレベルの正相データが、入力端子２０１Ｂにハイレベルの逆相データが入力されたときのドライバ回路２０１の等価回路を示す図である。図９（Ｂ）は、図８の入力端子２０１Ａにハイレベルの正相データが、入力端子２０１Ｂにロウレベルの逆相データが入力されたときのドライバ回路２０１の等価回路を示す図である。
【０００６】
図８及び図９に示す回路の詳細説明は、特許文献１に委ねるものとするが、ドライバ回路２０１が伝送回路の特性インピーダンスとの整合をとりながら、レシーバ回路が受け取る入力信号の論理レベルを適切に調整するためには、Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4を満たす必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、これによって、出力端子２０５Ａ，２０５Ｂの論理レベルは一意に決まり、電源電圧の値をＶＤＤとすると、図９（Ａ），（Ｂ）に示す抵抗２０４の２分割点Ｃの電圧値がＶＤＤ／２となる。従って、２分割点Ｃの電圧値は固定されることになる。
【０００８】
よって、実際には出力端子２０５Ａ，２０５Ｂの出力インピーダンスと、出力端子の論理レベルとを任意に調整することは出来ない。
【０００９】
本発明は、上記課題を解決するためのものであり、ドライバ回路の出力インピーダンスと、出力端子の論理レベルとを任意に調整することができるドライバ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、送信データである正相データが入力される第１入力端子及び、第１伝送線路を介してレシーバ回路に接続される第１出力端子を有し、入力された正相データに応じた論理レベルの出力信号を出力する第１回路と、前記送信データを反転した逆相データが入力される第２入力端子及び、第２伝送線路を介して前記レシーバ回路に接続される第２出力端子を有し、入力された逆相データに応じた論理レベルの出力信号を出力する第２回路と、前記第１出力端子と前記第２出力端子との間に接続されている調整抵抗と、を備えるドライバ回路において、前記第１回路は、前記正相データによりオンオフ動作を行う第１スイッチ素子と、前記正相データにより第１スイッチ素子とは反対のオンオフ動作を行う第２スイッチ素子と、前記第１スイッチ素子若しくは前記第２スイッチ素子に並列に接続され前記第１出力端子の出力インピーダンスの調整を行う第１調整回路と、を備え、前記第２回路は、前記逆相データによりオンオフ動作を行う第３スイッチ素子と、前記逆相データにより第３スイッチ素子とは反対のオンオフ動作を行う第４スイッチ素子と、前記第３スイッチ素子若しくは前記第４スイッチ素子に並列に接続され前記第２出力端子の出力インピーダンスの調整を行う第２調整回路と、を備え、前記第１調整回路及び前記第２調整回路は、１種類の電源電圧の供給を受けることを特徴とする。
【００１１】
請求項１に記載の発明によれば、第１及び第２調整回路によって第１及び第２出力端子の出力インピーダンス調整を任意に行い、出力端子の論理レベルを任意に調整することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のドライバ回路において、前記第１回路の前記第１スイッチ素子は、電源と前記第１出力端子との間に接続され、さらに、当該第１スイッチ素子と前記第１出力端子との間には、第１抵抗が介挿されており、前記第１回路の前記第２スイッチ素子は、グランドと前記第１出力端子との間に接続され、さらに、当該第２スイッチ素子と前記第１出力端子との間には、第２抵抗が介挿されており、前記第２回路の前記第３スイッチ素子は、電源と前記第２出力端子との間に接続され、さらに、当該第３スイッチ素子と前記第２出力端子との間には、第３抵抗が介挿されており、前記第２回路の前記第４スイッチ素子は、グランドと前記第２出力端子との間に接続され、さらに、当該第４スイッチ素子と前記第２出力端子との間には、第４抵抗が介挿されていることを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１または２に記載のドライバ回路において、前記第１調整回路は、電源と前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、前記第２調整回路は、電源と前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とする。
【００１４】
請求項４に記載の発明は、請求項１または２に記載のドライバ回路において、前記第１調整回路は、グランドと前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、前記第２調整回路は、グランドと前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とする。
【００１５】
請求項５に記載の発明は、請求項３または４に記載のドライバ回路において、前記第１乃至第６スイッチ素子は、絶縁ゲート型電界効果トランジスタ（例えば、ＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（Field Effect Transistor））であることを特徴とする。
【００１６】
請求項６に記載の発明は、請求項５記載のドライバ回路において、前記第１乃至第６スイッチ素子のオン動作時の抵抗値は、前記第１乃至第６抵抗の抵抗値に比べてそれぞれ小さいことを特徴とする。
【００１７】
請求項７に記載の発明は、請求項５記載のドライバ回路において、それぞれの前記第５及び第６スイッチ素子のゲートへの印加電圧が調整されることによりそれらのオン動作時の抵抗値が調整されることを特徴とする。
【００１８】
請求項８に記載の発明は、請求項５記載のドライバ回路において、前記第１乃至第６スイッチ素子のオン動作時の抵抗値がそれぞれのゲートへの印加電圧により調整されることで、前記第１乃至第６抵抗の抵抗値が調整されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２０】
（第１実施形態）
先ず、本発明の第１実施形態におけるドライバ回路の構成について、図１を参照して説明する。
【００２１】
図１は、第１実施形態におけるドライバ回路の構成例を示す図である。図１に示すように、ドライバ回路Ｄ１は、入力端子１Ａ，１Ｂ、プッシュプル回路２，３、抵抗４及び、出力端子５Ａ，５Ｂを備えて構成されている。
【００２２】
入力端子１Ａには送信データである正相データが入力され、入力端子１Ｂには上記正相データとは極性が反転した逆相データが入力されるようになっている。
【００２３】
プッシュプル回路２は、図１に示すように、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２Ａ，２Ｄ，２Ｅ及び、抵抗２Ｂ，２Ｃ，２Ｆを備えている。ＭＯＳトランジスタ２Ａ，２Ｅは、Ｐ（Positive）型のエンハンスメント型ＭＯＳ・ＦＥＴ（Field Effect Transistor）である。一方、ＭＯＳトランジスタ２Ｄは、Ｎ（Negative）型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００２４】
ＭＯＳトランジスタ２Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗２Ｂに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。ＭＯＳトランジスタ２Ｅのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗２Ｆに接続され、ゲート（Ｇ）は接地（ＧＮＤ：グランドに接続）されている。ＭＯＳトランジスタ２Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗２Ｃに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。
【００２５】
また、抵抗２Ｂの一端はＭＯＳトランジスタ２Ａのドレインに接続され、他端は抵抗２Ｃの一端に接続されている。抵抗２Ｆの一端はＭＯＳトランジスタ２Ｅのドレインに接続され、他端は抵抗２Ｃの一端に接続されている。抵抗２Ｃの他端はＭＯＳトランジスタ２Ｄのドレインに接続されている。こうして、抵抗２Ｂ，２Ｆの他端及び、抵抗２Ｃの一端が、接続点Ａで互いに接続されるようになっている。
【００２６】
このようなプッシュプル回路２の構成において、ＭＯＳトランジスタ２Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ２Ｄは、上記正相データによりＭＯＳトランジスタ２Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ２Ａに並列に接続されたＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路は、出力端子５Ａの出力インピーダンスの調整を行う第１調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ａの出力インピーダンスの調整を行う。なお、図１の例では、ＭＯＳトランジスタ２Ｅのゲートは接地されており、オン動作になっているが、ＭＯＳトランジスタ２Ｅのゲートへの電圧（印加電圧）を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００２７】
ここで、抵抗２Ｂの抵抗値はＲ1、抵抗２Ｃの抵抗値はＲ2、抵抗２Ｆの抵抗値はＲ6であるとする。
【００２８】
プッシュプル回路３は、図１に示すように、ＭＯＳトランジスタ３Ａ，３Ｄ，３Ｅ及び、抵抗３Ｂ，３Ｃ，３Ｆを備えている。ＭＯＳトランジスタ３Ａ，３Ｅは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ３Ｄは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００２９】
ＭＯＳトランジスタ３Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗３Ｂに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。ＭＯＳトランジスタ３Ｅのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗３Ｆに接続され、ゲート（Ｇ）は接地（ＧＮＤ）されている。ＭＯＳトランジスタ３Ｄのソース（Ｓ）は接地（ＧＮＤ）され、ドレイン（Ｄ）は抵抗３Ｃに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。
【００３０】
また、抵抗３Ｂの一端はＭＯＳトランジスタ３Ａのドレインに接続され、他端は抵抗３Ｃの一端に接続されている。抵抗３Ｆの一端はＭＯＳトランジスタ３Ｅのドレインに接続され、他端は抵抗３Ｃの一端に接続されている。抵抗３Ｃの他端がＭＯＳトランジスタ３Ｄのドレインに接続されている。こうして、抵抗３Ｂ，３Ｆの他端及び、抵抗３Ｃの一端が、接続点Ｂで互いに接続されるようになっている。
【００３１】
このようなプッシュプル回路３の構成において、ＭＯＳトランジスタ３Ａは、上記逆相データによりオンオフ動作を行い、ＭＯＳトランジスタ３Ｄは、上記逆相データによりＭＯＳトランジスタ３Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ３Ａに並列に接続されたＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路は、出力端子５Ｂの出力インピーダンスの調整を行う第２調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ｂの出力インピーダンスの調整を行う。なお、図１の例では、ＭＯＳトランジスタ３Ｅのゲートは接地されており、オン動作になっているが、ＭＯＳトランジスタ３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００３２】
ここで、抵抗３Ｂの抵抗値はＲ3、抵抗３Ｃの抵抗値はＲ4、抵抗３Ｆの抵抗値はＲ7であるとする。
【００３３】
また、抵抗４の一端は接続点Ａに接続され、他端は接続点Ｂに接続されている。ここで、抵抗４の抵抗値はＲ5であるとする。
【００３４】
また、出力端子５Ａは、接続点Ａに接続され、出力端子５Ｂは接続点Ｂに接続されている。また、出力端子５Ａ，５Ｂは、それぞれ、伝送回路を介してレシーバ回路（図示せず）に接続されることになる。
【００３５】
上記構成のドライバ回路Ｄ１において、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅがオンしたときのオン抵抗値は、それぞれ、ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7であるとする。これらのオン抵抗値ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7は、抵抗２Ｂの抵抗値Ｒ1，抵抗２Ｃの抵抗値Ｒ2，抵抗２Ｆの抵抗値Ｒ6，抵抗３Ｂの抵抗値Ｒ3，抵抗２Ｃの抵抗値Ｒ4，抵抗３Ｆ抵抗値はＲ7に比べて十分小さく、以下の（１）〜（６）式の関係を満たすようにする。
【００３６】
ＲM1＜＜Ｒ1 ・・・（１）
ＲM2＜＜Ｒ2 ・・・（２）
ＲM3＜＜Ｒ3 ・・・（３）
ＲM4＜＜Ｒ4 ・・・（４）
ＲM6＜＜Ｒ6 ・・・（５）
ＲM7＜＜Ｒ7 ・・・（６）
なお、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅ及び、抵抗２Ｂ，２Ｃ，２Ｆ，３Ｂ，３Ｃ，３Ｆは、例えば、集積回路のチップ上に形成される。
【００３７】
次に、第１実施形態におけるドライバ回路Ｄ１の動作について、図１乃至図３を参照して説明する。図２は、入力端子１Ａにロウレベルの正相データが、入力端子１Ｂにハイレベルの逆相データが入力されたときのドライバ回路Ｄ１の等価回路を示す図である。図３は、入力端子１Ａにハイレベルの正相データが、入力端子１Ｂにロウレベルの逆相データが入力されたときのドライバ回路Ｄ１の等価回路を示す図である。
【００３８】
図１において、入力端子１Ａにロウレベルの正相データが加わり、入力端子１Ｂにハイレベルの逆相データが加わったとき、プッシュプル回路２ではＭＯＳトランジスタ２Ａがオンになり、ＭＯＳトランジスタ２Ｄがオフになる。一方、プッシュプル回路３ではＭＯＳトランジスタ３Ａがオフになり、ＭＯＳトランジスタ３Ｄがオンになる。一方、ＭＯＳトランジスタ２Ｅ及び、ＭＯＳトランジスタ３Ｅはオンになっている。
【００３９】
この結果、抵抗４には矢印４１の方向に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べて高くなる。
【００４０】
こうして、ドライバ回路Ｄ１は、図２の等価回路に示すように、ＭＯＳトランジスタ２Ａと抵抗２Ｂの直列回路と、ＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗３ＣとＭＯＳトランジスタ３Ｄの直列回路が直列に接続された状態になる。
【００４１】
一方、入力端子１Ａにハイレベルの正相データが加わり、入力端子１Ｂにロウレベルの逆相データが加わったとき、プッシュプル回路２ではＭＯＳトランジスタ２Ａがオフになり、ＭＯＳトランジスタ２Ｄがオンになる。一方、プッシュプル回路３ではＭＯＳトランジスタ３Ａがオンになり、ＭＯＳトランジスタ３Ｄがオフになる。この場合も、ＭＯＳトランジスタ２Ｅ及び、ＭＯＳトランジスタ３Ｅはオンになっている。
【００４２】
この結果、抵抗４には矢印４２の方向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比べて高くなる。
【００４３】
こうして、ドライバ回路Ｄ１は、図３の等価回路に示すように、ＭＯＳトランジスタ３Ａと抵抗３Ｂの直列回路と、ＭＯＳトランジスタ３Ｅと抵抗３Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ２Ｅと抵抗２Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗２ＣとＭＯＳトランジスタ２Ｄの直列回路が直列に接続された状態になる。
【００４４】
そして、図２の等価回路の場合、出力端子５Ａの出力インピーダンスＺ1は、式（７）で与えられる。
【００４５】
【数１】
【００４６】
【数２】
【００４７】
【数３】
【００４８】
【数４】
【００４９】
【数５】
【００５０】
Ｒ1＝Ｒ4 ・・・・・・（１２）
Ｒ6＝Ｒ7 ・・・・・・（１３）
また、図２の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗２Ｂ，２Ｆ，３Ｃ，３Ｆの抵抗値Ｒ1，Ｒ6，Ｒ4，Ｒ7と、抵抗４の抵抗値Ｒ5とで式（１５），式（１４）のように決まる。
【００５１】
【数６】
【数７】
【００５３】
【数８】
【００５４】
【数９】
【００５５】
【数１０】
【００５６】
【数１１】
【００５７】
【数１２】
【００５８】
Ｒ2＝Ｒ3 ・・・・・・（２１）
さらに、図２及び図３ともに考慮すると、Ｚ1＝Ｚ2＝Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２２）の関係を満たす必要がある。
【００５９】
Ｒ1＝Ｒ2＝Ｒ3＝Ｒ4・・・・・・（２２）
また、図３の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ、５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗３Ｂ，３Ｆ，２Ｃ，２Ｆの抵抗値Ｒ3，Ｒ7，Ｒ2，Ｒ6と抵抗４の抵抗値Ｒ5とで式（２３），式（２４）のように決まる。
【００６０】
【数１３】
【数１４】
【００６２】
【数１５】
【００６３】
なお、ＭＯＳトランジスタ２Ｅ，３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値ＲM6，ＲM7を調整すれば、より一層、出力端子５Ａ，５Ｂの出力インピーダンス及び論理レベルを任意に調整することができる。
【００６４】
また、上記第１実施形態の変形例１として、電源とＭＯＳトランジスタ２Ａ等の間にＰ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを電源に接続し、ドレインをＭＯＳトランジスタ２Ａ，２Ｅ，３Ａ，３Ｅのソースに接続し、ゲートを接地することでドライバ回路Ｄ１に流れる総電流量を調整しても良い。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としてもよい。
【００６５】
さらに、上記第１実施形態の変形例２として、接地とＭＯＳトランジスタ２Ｃ等の間にＮ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを接地し、ドレインをＭＯＳトランジスタ２Ｃ，３Ｃのソースに接続し、ゲートを接地することでドライバ回路に流れる総電流量を調整してもよい。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としても良い。
【００６６】
（第２実施形態）
次に、本発明の第２実施形態におけるドライバ回路の構成について、図４を参照して説明する。
【００６７】
図４は、第２実施形態におけるドライバ回路の構成例を示す図である。図４に示すように、ドライバ回路Ｄ２は、入力端子１Ａ，１Ｂ、プッシュプル回路６，７、抵抗４及び、出力端子５Ａ，５Ｂを備えて構成されている。なお、図１に示すドライバ回路Ｄ１と同様の構成部分については同一符号を付し、第１実施形態と重複する説明は省略する。
【００６８】
プッシュプル回路６は、図４に示すように、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ及び、抵抗６Ｂ，６Ｃ，６Ｆを備えている。ＭＯＳトランジスタ６Ａは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ６Ｄ，６Ｅは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００６９】
ＭＯＳトランジスタ６Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗６Ｂに接続され、ゲート（Ｇ）は入力端子１Ａに接続されている。ＭＯＳトランジスタ６Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗６Ｃに接続され、ゲートは入力端子１Ａに接続されている。ＭＯＳトランジスタ６Ｅのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗６Ｆに接続され、ゲートは電源（ＶＤＤ）に接続されている。
【００７０】
また、抵抗６Ｂの一端はＭＯＳトランジスタ６Ａのドレインに接続され、他端は抵抗６Ｃの一端に接続されている。抵抗６Ｆの一端はＭＯＳトランジスタ６Ｅのドレインに接続され、他端は抵抗６Ｃの一端に接続されている。抵抗６Ｃの他端がＭＯＳトランジスタ６Ｄのドレインに接続されている。こうして、抵抗６Ｂ，６Ｆの他端及び、抵抗６Ｃの一端が、接続点Ａで互いに接続されるようになっている。
【００７１】
このようなプッシュプル回路６の構成において、ＭＯＳトランジスタ６Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ６Ｄは、上記正相データによりＭＯＳトランジスタ６Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ６Ｄに並列に接続された抵抗６ＦとＭＯＳトランジスタ６Ｅの直列回路は、出力端子５Ａの出力インピーダンスの調整を行う第１調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ａの出力インピーダンスの調整を行う。なお、図４の例では、ＭＯＳトランジスタ６Ｅのゲートは電源に接続されており、オン動作になっているが、ＭＯＳトランジスタ６Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００７２】
ここで、抵抗６Ｂの抵抗値はＲ1、抵抗６Ｃの抵抗値はＲ2、抵抗６Ｆの抵抗値はＲ6であるとする。
【００７３】
プッシュプル回路７は、図４に示すように、ＭＯＳトランジスタ７Ａ，７Ｄ，７Ｅ及び、抵抗７Ｂ，７Ｃ，７Ｆを備えている。ＭＯＳトランジスタ７Ａは、Ｐ型のエンハンスメント型ＭＯＳ・ＦＥＴである。一方、ＭＯＳトランジスタ７Ｄ，７Ｅは、Ｎ型のエンハンスメント型ＭＯＳ・ＦＥＴである。
【００７４】
ＭＯＳトランジスタ７Ａのソース（Ｓ）は電源（ＶＤＤ）に接続され、ドレイン（Ｄ）は抵抗７Ｂに接続され、ゲート（Ｇ）は入力端子１Ｂに接続されている。ＭＯＳトランジスタ７Ｄのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗７Ｃに接続され、ゲートは入力端子７Ａに接続されている。ＭＯＳトランジスタ７Ｅのソース（Ｓ）は接地され、ドレイン（Ｄ）は抵抗７Ｆに接続され、ゲートは電源（ＶＤＤ）に接続されている。
【００７５】
また、抵抗７Ｂの一端はＭＯＳトランジスタ７Ａのドレインに接続され、他端は抵抗７Ｃの一端に接続されている。抵抗７Ｆの一端はＭＯＳトランジスタ７Ｅのドレインに接続され、他端は抵抗７Ｃの一端に接続されている。抵抗７Ｃの他端がＭＯＳトランジスタ７Ｄのドレインに接続されている。こうして、抵抗７Ｂ，７Ｆの他端及び、抵抗７Ｃの一端が、接続点Ｂで互いに接続されるようになっている。
【００７６】
このようなプッシュプル回路７の構成において、ＭＯＳトランジスタ７Ａは、上記正相データによりオンオフ動作を行い、ＭＯＳトランジスタ７Ｄは、上記正相データによりＭＯＳトランジスタ７Ａとは反対のオンオフ動作を行うようになっている。また、ＭＯＳトランジスタ７Ｄに並列に接続された抵抗７ＦとＭＯＳトランジスタ７Ｅの直列回路は、出力端子５Ｂの出力インピーダンスの調整を行う第２調整回路として作用するようになっている。つまり、当該回路は、ここに流れる電流量を調整することによって、出力端子５Ｂの出力インピーダンスの調整を行う。なお、図４の例では、ＭＯＳトランジスタ７Ｅのゲートは電源に接続されており、オン動作になっているが、ＭＯＳトランジスタ７Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値を調整するように構成してもよい。
【００７７】
上記構成のドライバ回路Ｄ２において、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅがオンしたときのオン抵抗値は、それぞれ、ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7であるとする。これらのオン抵抗値ＲM1，ＲM2，ＲM6，ＲM3，ＲM4，ＲM7は、抵抗６Ｂの抵抗値Ｒ1，抵抗６Ｃの抵抗値Ｒ2，抵抗６Ｆの抵抗値Ｒ6，抵抗７Ｂの抵抗値Ｒ3，抵抗７Ｃの抵抗値Ｒ4，抵抗７Ｆ抵抗値はＲ7に比べて十分小さく、第１実施形態と同様、（１）〜（６）式の関係を満たすようにする。
【００７８】
なお、ＭＯＳトランジスタ６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅ及び、抵抗６Ｂ，６Ｃ，６Ｆ，７Ｂ，７Ｃ，７Ｆは、例えば、集積回路のチップ上に形成される。
【００７９】
次に、第２実施形態におけるドライバ回路Ｄ２の動作について、図４乃至図６を参照して説明する。図５は、入力端子１Ａにロウレベルの正相データが、入力端子１Ｂにハイレベルの逆相データが入力されたときのドライバ回路Ｄ２の等価回路を示す図である。図６は、入力端子１Ａにハイレベルの正相データが、入力端子１Ｂにロウレベルの逆相データが入力されたときのドライバ回路Ｄ２の等価回路を示す図である。
【００８０】
図４において、入力端子１Ａにロウレベルの正相データが加わり、入力端子１Ｂにハイレベルの逆相データが加わったとき、プッシュプル回路６ではＭＯＳトランジスタ６Ａがオンになり、ＭＯＳトランジスタ６Ｄがオフになる。一方、プッシュプル回路７ではＭＯＳトランジスタ７Ａがオフになり、ＭＯＳトランジスタ７Ｄがオンになる。一方、ＭＯＳトランジスタ６Ｅ及び、ＭＯＳトランジスタ７Ｅはオンになっている。
【００８１】
この結果、抵抗４には矢印４１の方向に電流が流れ、接続点Ａの電圧が接続点Ｂの電圧に比べて高くなる。
【００８２】
こうして、ドライバ回路Ｄ２は、図５の等価回路に示すように、ＭＯＳトランジスタ７Ｄと抵抗７Ｃの直列回路と、ＭＯＳトランジスタ７Ｅと抵抗７Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ６Ｅと抵抗６Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗６ＢとＭＯＳトランジスタ６Ａの直列回路が直列に接続された状態になる。
【００８３】
一方、入力端子１Ａにハイレベルの正相データが加わり、入力端子１Ｂにロウレベルの逆相データが加わったとき、プッシュプル回路６ではＭＯＳトランジスタ６Ａがオフになり、ＭＯＳトランジスタ６Ｄがオンになる。一方、プッシュプル回路７ではＭＯＳトランジスタ７Ａがオンになり、ＭＯＳトランジスタ７Ｄがオフになる。この場合も、ＭＯＳトランジスタ６Ｅ及び、ＭＯＳトランジスタ７Ｅはオンになっている。
【００８４】
この結果、抵抗４には矢印４２の方向に電流が流れ、接続点Ｂの電圧が接続点Ａの電圧に比べて高くなる。
【００８５】
こうして、ドライバ回路Ｄ２は、図６の等価回路に示すように、ＭＯＳトランジスタ６Ｄと抵抗６Ｃの直列回路と、ＭＯＳトランジスタ６Ｅと抵抗６Ｆの直列回路とが並列に接続され、これに抵抗４とＭＯＳトランジスタ７Ｅと抵抗７Ｆの直列回路が並列に接続され、さらに、抵抗４に、抵抗７ＢとＭＯＳトランジスタ７Ａの直列回路が直列に接続された状態になる。
【００８６】
そして、図５の等価回路の場合、出力端子５Ａの出力インピーダンスＺ1は、第１実施形態と同様、式（７）で与えられ、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ1は、式（９）で与えられる。
【００８７】
同様に、図５の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ2は、式（１０）で与えられ、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ2は、式（１１）で与えられる。
【００８８】
ここで、Ｚ1＝Ｚ2でなければならないので、式（１２）及び式（１３）の関係を満たす必要がある。
【００８９】
また、図５の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ，５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗２Ｂ，２Ｆ，３Ｃ，３Ｆの抵抗値Ｒ1，Ｒ6，Ｒ4，Ｒ7と、抵抗４の抵抗値Ｒ5とで式（２６），式（２７）のように決まる。
【００９０】
【数１６】
【数１７】
【００９２】
【数１８】
【００９３】
同様に、図６の等価回路の場合、出力端子５Ｂの出力インピーダンスＺ4は、式（１９）で与えられ、また、式（１）〜（６）を考慮すれば、当該出力インピーダンスＺ4は、式（２０）で与えられる。
【００９４】
ここで、Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２１）の関係を満たす必要がある。
【００９５】
さらに、図５及び図６ともに考慮すると、Ｚ1＝Ｚ2＝Ｚ3＝Ｚ4でなければならないので、式（１３）及び式（２２）の関係を満たす必要がある。
【００９６】
また、図６の等価回路の場合、式（１）〜式（６）の関係から、出力端子５Ａ、５Ｂの論理レベルＶ5A，Ｖ5Bは、抵抗３Ｂ，３Ｆ，２Ｃ，２Ｆの抵抗値Ｒ3，Ｒ7，Ｒ2，Ｒ6と抵抗４の抵抗値Ｒ5とで式（３０），式（２９）のように決まる。
【００９７】
【数１９】
【数２０】
【００９９】
【数２１】
【０１００】
なお、ＭＯＳトランジスタ２Ｅ，３Ｅのゲートの電圧を調整することによりオン動作時のオン抵抗値ＲM6，ＲM7を調整すれば、より一層、出力端子５Ａ，５Ｂの出力インピーダンス及び論理レベルを任意に調整することができる。
【０１０１】
また、上記第２実施形態の変形例３として、電源とＭＯＳトランジスタ２Ａ等の間にＰ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを電源に接続し、ドレインをＭＯＳトランジスタ２Ａ，３Ａのソースに接続し、ゲートを接地することでドライバ回路Ｄ２に流れる総電流量を調整してもよい。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としても良い。
【０１０２】
さらに、上記第２実施形態の変形例４として、接地とＭＯＳトランジスタ２Ｃ等の間にＮ型のエンハンスメント型ＭＯＳ・ＦＥＴを直列に挿入、すなわちソースを接地し、ドレインをＭＯＳトランジスタ２Ｃ，２Ｅ，３Ｃ，３Ｅのソースに接続し、ゲートを接地することでドライバ回路に流れる総電流量を調整しても良い。またこの際にゲートを接地せず、カレントミラー回路による定電流源による構成としてもよい。
【０１０３】
以上、本発明の一実施形態を説明したが、本発明の具体的な構成は、上記第１及び第２実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても、本発明の範囲に含まれる。例えば、ＭＯＳトランジスタ２Ａ，２Ｄ，２Ｅ，３Ａ，３Ｄ，３Ｅ，６Ａ，６Ｄ，６Ｅ，７Ａ，７Ｄ，７Ｅとして、エンハンスメント形のものを用いたが、ディプレッション形のＭＯＳトランジスタを用いて、プッシュプル回路２，３，６，７を構成してもよい。また、ドライバ回路Ｄ１，Ｄ２を集積回路のチップ上に形成したが、抵抗、スイッチ素子をプリント基板に取り付けることによって、ドライバ回路を構成してもよい。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、ドライバ回路の出力インピーダンスと、出力端子の論理レベルとを任意に調整することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるドライバ回路の構成例を示す図である。
【図２】図１のドライバ回路の等価回路を示す図である。
【図３】図１のドライバ回路の等価回路を示す図である。
【図４】第２実施形態におけるドライバ回路の構成例を示す図である。
【図５】図４のドライバ回路の等価回路を示す図である。
【図６】図４のドライバ回路の等価回路を示す図である。
【図７】従来のドライバ回路と、レシーバ回路の構成例を示すものである。
【図８】従来のドライバ回路の構成例を示す図である。
【図９】図８のドライバ回路の等価回路を示す図である。
【符号の説明】
１Ａ 入力端子（第１入力端子）
１Ｂ 入力端子（第２入力端子）
２，６ プッシュプル回路（第１回路）
２Ａ，６Ａ ＭＯＳトランジスタ（第１スイッチ素子）
２Ｂ，６Ｂ 抵抗（第１抵抗）
２Ｃ，６Ｃ 抵抗（第２抵抗）
２Ｄ，６Ｄ ＭＯＳトランジスタ（第２スイッチ素子）
２Ｅ，６Ｅ ＭＯＳトランジスタ（第５スイッチ素子）
２Ｆ，６Ｆ 抵抗（第５抵抗）
３，７ プッシュプル回路（第２回路）
３Ａ，７Ａ ＭＯＳトランジスタ（第３スイッチ素子）
３Ｂ，７Ｂ 抵抗（第３抵抗）
３Ｃ，７Ｃ 抵抗（第４抵抗）
３Ｄ，７Ｄ ＭＯＳトランジスタ（第４スイッチ素子）
３Ｅ，７Ｅ ＭＯＳトランジスタ（第６スイッチ素子）
３Ｆ，７Ｆ 抵抗（第６抵抗）
４ 抵抗（調整抵抗）
５Ａ 出力端子（第１出力端子）
５Ｂ 出力端子（第２出力端子）
Claims (8)
- 送信データである正相データが入力される第１入力端子及び、第１伝送線路を介してレシーバ回路に接続される第１出力端子を有し、入力された正相データに応じた論理レベルの出力信号を出力する第１回路と、前記送信データを反転した逆相データが入力される第２入力端子及び、第２伝送線路を介して前記レシーバ回路に接続される第２出力端子を有し、入力された逆相データに応じた論理レベルの出力信号を出力する第２回路と、前記第１出力端子と前記第２出力端子との間に接続されている調整抵抗と、を備えるドライバ回路において、
前記第１回路は、前記正相データによりオンオフ動作を行う第１スイッチ素子と、前記正相データにより第１スイッチ素子とは反対のオンオフ動作を行う第２スイッチ素子と、前記第１スイッチ素子若しくは前記第２スイッチ素子に並列に接続され前記第１出力端子の出力インピーダンスの調整を行う第１調整回路と、を備え、
前記第２回路は、前記逆相データによりオンオフ動作を行う第３スイッチ素子と、前記逆相データにより第３スイッチ素子とは反対のオンオフ動作を行う第４スイッチ素子と、前記第３スイッチ素子若しくは前記第４スイッチ素子に並列に接続され前記第２出力端子の出力インピーダンスの調整を行う第２調整回路と、を備え、
前記第１調整回路及び前記第２調整回路は、１種類の電源電圧の供給を受けることを特徴とするドライバ回路。 - 請求項１に記載のドライバ回路において、
前記第１回路の前記第１スイッチ素子は、電源と前記第１出力端子との間に接続され、さらに、当該第１スイッチ素子と前記第１出力端子との間には、第１抵抗が介挿されており、
前記第１回路の前記第２スイッチ素子は、グランドと前記第１出力端子との間に接続され、さらに、当該第２スイッチ素子と前記第１出力端子との間には、第２抵抗が介挿されており、
前記第２回路の前記第３スイッチ素子は、電源と前記第２出力端子との間に接続され、さらに、当該第３スイッチ素子と前記第２出力端子との間には、第３抵抗が介挿されており、
前記第２回路の前記第４スイッチ素子は、グランドと前記第２出力端子との間に接続され、さらに、当該第４スイッチ素子と前記第２出力端子との間には、第４抵抗が介挿されていることを特徴とするドライバ回路。 - 請求項１または２に記載のドライバ回路において、
前記第１調整回路は、電源と前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、
前記第２調整回路は、電源と前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とするドライバ回路。 - 請求項１または２に記載のドライバ回路において、
前記第１調整回路は、グランドと前記第１出力端子との間に接続された第５スイッチ素子と、当該第５スイッチ素子と前記第１出力端子との間に介挿された第５抵抗と、を備え、
前記第２調整回路は、グランドと前記第２出力端子との間に接続された第６スイッチ素子と、当該第６スイッチ素子と前記第２出力端子との間に介挿された第６抵抗と、を備えることを特徴とするドライバ回路。 - 請求項３または４に記載のドライバ回路において、
前記第１乃至第６スイッチ素子は、絶縁ゲート型電界効果トランジスタであることを特徴とするドライバ回路。 - 請求項５記載のドライバ回路において、
前記第１乃至第６スイッチ素子のオン動作時の抵抗値は、前記第１乃至第６抵抗の抵抗値に比べてそれぞれ小さいことを特徴とするドライバ回路。 - 請求項５記載のドライバ回路において、
それぞれの前記第５及び第６スイッチ素子のゲートへの印加電圧が調整されることによりそれらのオン動作時の抵抗値が調整されることを特徴とするドライバ回路。 - 請求項５記載のドライバ回路において、
前記第１乃至第６スイッチ素子のオン動作時の抵抗値がそれぞれのゲートへの印加電圧により調整されることで、前記第１乃至第６抵抗の抵抗値が調整されることを特徴とするドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003027842A JP4029738B2 (ja) | 2003-02-05 | 2003-02-05 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003027842A JP4029738B2 (ja) | 2003-02-05 | 2003-02-05 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004241955A JP2004241955A (ja) | 2004-08-26 |
| JP4029738B2 true JP4029738B2 (ja) | 2008-01-09 |
Family
ID=32955457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003027842A Expired - Fee Related JP4029738B2 (ja) | 2003-02-05 | 2003-02-05 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4029738B2 (ja) |
-
2003
- 2003-02-05 JP JP2003027842A patent/JP4029738B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004241955A (ja) | 2004-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3920236B2 (ja) | 差動増幅器 | |
| US7710149B1 (en) | Input buffer for multiple differential I/O standards | |
| JP4766769B2 (ja) | 半導体集積回路 | |
| EP1318601A2 (en) | Voltage mode differential driver and method | |
| JP2005006143A (ja) | 高周波スイッチ回路および半導体装置 | |
| US6611157B2 (en) | Differential signal output circuit | |
| JP3171175B2 (ja) | 差動トライステート発生方法及び差動トライステート回路 | |
| EP1239591B1 (en) | Input circuit for an integrated circuit | |
| JPH07297678A (ja) | Ｃｍｏｓ終端抵抗回路 | |
| US6204692B1 (en) | Driver circuit unit | |
| US20070182616A1 (en) | Capacitor-coupled level shifter with duty-cycle independence and supply referenced bias configuration | |
| JP3433707B2 (ja) | 差動入力回路 | |
| JP3948621B2 (ja) | インターフェース回路 | |
| JP2004253859A (ja) | 電流ドライバ回路 | |
| US7157931B2 (en) | Termination circuits having pull-down and pull-up circuits and related methods | |
| US20130328591A1 (en) | Voltage mode driver with current booster (vmdcb) | |
| JP4029738B2 (ja) | ドライバ回路 | |
| US6911871B1 (en) | Circuit with voltage clamping for bias transistor to allow power supply over-voltage | |
| US20010024137A1 (en) | Driver circuit | |
| US6909310B2 (en) | CMOS controlled-impedance transmission line driver | |
| US6798267B1 (en) | Buffer circuit with programmable switching thresholds | |
| KR100354672B1 (ko) | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 | |
| JP3119611B2 (ja) | 演算増幅器 | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071008 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |