JPH07297678A - Ｃｍｏｓ終端抵抗回路 - Google Patents
Ｃｍｏｓ終端抵抗回路Info
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- JPH07297678A JPH07297678A JP7082933A JP8293395A JPH07297678A JP H07297678 A JPH07297678 A JP H07297678A JP 7082933 A JP7082933 A JP 7082933A JP 8293395 A JP8293395 A JP 8293395A JP H07297678 A JPH07297678 A JP H07297678A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/28—Impedance matching networks
- H03H11/30—Automatic matching of source impedance to load impedance
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- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＣＭＯＳ技術で正確な終端抵抗を実現する。
【構成】 終端抵抗を構成するＣＭＯＳトランスミッシ
ョンゲートＴＧ１，ＴＧ２の制御電極が内部の基準トラ
ンスミッションゲートＴＧの制御電極へ接続されてい
る。基準トランスミッションゲートＴＧは、基準電流源
Ｊから給電されるカレントミラー回路のカレントミラト
ランジスタＳＡと共働して直列接続体を構成し、該直列
接続体は、所望の終端抵抗値に相応する抵抗値を有する
外部の基準抵抗Ｒと、もう１つのカレントミラトランジ
スタＳＢとから構成されるもう１つの直列接続体に並列
に終端電圧源Ｕに接続されており、差動増幅器ＤＶ１の
両方の入力側は前記の両方の直列接続体の接続点Ａ，Ｂ
と接続されている。
ョンゲートＴＧ１，ＴＧ２の制御電極が内部の基準トラ
ンスミッションゲートＴＧの制御電極へ接続されてい
る。基準トランスミッションゲートＴＧは、基準電流源
Ｊから給電されるカレントミラー回路のカレントミラト
ランジスタＳＡと共働して直列接続体を構成し、該直列
接続体は、所望の終端抵抗値に相応する抵抗値を有する
外部の基準抵抗Ｒと、もう１つのカレントミラトランジ
スタＳＢとから構成されるもう１つの直列接続体に並列
に終端電圧源Ｕに接続されており、差動増幅器ＤＶ１の
両方の入力側は前記の両方の直列接続体の接続点Ａ，Ｂ
と接続されている。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ終端抵抗ないし
終端インピーダンス回路に関する。
終端インピーダンス回路に関する。
【０００２】
【従来の技術】通信技術システムにおいて、およびコン
ピュータにおいて、集積化されたユニット間の著しく高
いデータ速度によるトランスミッションの目的で、所定
の波動インピーダンスを有する線路が用いられ、さらに
当該線路はそれの線路端部において、線路の波動インピ
ーダンスに相応するインピーダンスで終端される。この
ようにしないと反射したがって障害が生じ、この障害が
有効信号に重畳されて受信器にビットエラーを生ぜさせ
ることがある。
ピュータにおいて、集積化されたユニット間の著しく高
いデータ速度によるトランスミッションの目的で、所定
の波動インピーダンスを有する線路が用いられ、さらに
当該線路はそれの線路端部において、線路の波動インピ
ーダンスに相応するインピーダンスで終端される。この
ようにしないと反射したがって障害が生じ、この障害が
有効信号に重畳されて受信器にビットエラーを生ぜさせ
ることがある。
【０００３】約１００Ｍビット／Ｓ〜１Ｇ／Ｓビットの
範囲のデータ速度は初期のバイポーラ−またはガリウム
ひ素ユニットの集積回路において維持されていた；その
間に半導体技術の進歩によりＣＭＯＳユニットもこの速
度範囲に達した。そのためこのように高いデータ速度の
トランスミッションの場合、ＣＭＯＳユニットの入力側
でも終端インピーダンスが必要とされている。
範囲のデータ速度は初期のバイポーラ−またはガリウム
ひ素ユニットの集積回路において維持されていた；その
間に半導体技術の進歩によりＣＭＯＳユニットもこの速
度範囲に達した。そのためこのように高いデータ速度の
トランスミッションの場合、ＣＭＯＳユニットの入力側
でも終端インピーダンスが必要とされている。
【０００４】従来はＣＭＯＳユニットにおいて終端イン
ピーダンスは、プリント配線板上でユニットの外側に、
かつ相応の入力ピンの近傍に設けれる。交換装置のユニ
ットたとえばスイッチフレーム（スイッチ網）ユニッ
ト、またはコンピュータのユニットたとえばアドレス−
およびデータ線路を有するメモリは多数の入力側を有シ
得る。その結果、所属の終端抵抗のためにお大きい所要
スペースが必要とされ、そのため部品群の実装密度が低
減されてしまう。高い周波数の場合は次の状況が別の欠
点となる：即ち終端は受信ユニットの入力段において直
接的には行なえない；そうではなくて終端インピーダン
スと入力段との間にさらにユニットのケーシングと静電
的な帯電からの保護部材が設けられる。これらはＣＭＯ
Ｓユニットの場合に必要とされる。電気的に見るとこの
ケーシングは実質的に線路インダクタンスと線路キャパ
シタンスたとえばピン−およびボンドインダクタンスと
寄生的な負荷キャパシタンスから成る；さらにピンの間
の結合インダクタンスと結合キャパシタンスが加わる。
外部の終端インピーダンスから入力段への経路は、終端
されていない線路と見なすことができる。この線路は反
射を生ぜさせてしまい、そのため高い周波数のトランス
ミッションは困難となる。
ピーダンスは、プリント配線板上でユニットの外側に、
かつ相応の入力ピンの近傍に設けれる。交換装置のユニ
ットたとえばスイッチフレーム（スイッチ網）ユニッ
ト、またはコンピュータのユニットたとえばアドレス−
およびデータ線路を有するメモリは多数の入力側を有シ
得る。その結果、所属の終端抵抗のためにお大きい所要
スペースが必要とされ、そのため部品群の実装密度が低
減されてしまう。高い周波数の場合は次の状況が別の欠
点となる：即ち終端は受信ユニットの入力段において直
接的には行なえない；そうではなくて終端インピーダン
スと入力段との間にさらにユニットのケーシングと静電
的な帯電からの保護部材が設けられる。これらはＣＭＯ
Ｓユニットの場合に必要とされる。電気的に見るとこの
ケーシングは実質的に線路インダクタンスと線路キャパ
シタンスたとえばピン−およびボンドインダクタンスと
寄生的な負荷キャパシタンスから成る；さらにピンの間
の結合インダクタンスと結合キャパシタンスが加わる。
外部の終端インピーダンスから入力段への経路は、終端
されていない線路と見なすことができる。この線路は反
射を生ぜさせてしまい、そのため高い周波数のトランス
ミッションは困難となる。
【０００５】ＩＣユニットにおける終端インピーダンス
は、例えばＳａｆｆｅｒｔｈａｌ：“Ｔｅｒｍｉｎｉｅ
ｒｅｎ ｖｏｎ Ｓｉｇｎａｌｌｅｉｔｕｎｇｅｎ”，
Ｅｌｅｋｔｒｏｎｉｋ２２／１９９０、２３６．．．２
５４頁に示されている。
は、例えばＳａｆｆｅｒｔｈａｌ：“Ｔｅｒｍｉｎｉｅ
ｒｅｎ ｖｏｎ Ｓｉｇｎａｌｌｅｉｔｕｎｇｅｎ”，
Ｅｌｅｋｔｒｏｎｉｋ２２／１９９０、２３６．．．２
５４頁に示されている。
【０００６】前述の欠点のため、チップ上の線路を直
接、入力段において終端させることが所望されるかもし
れない。しかし現行のＣＭＯＳ技術においては十分には
正確な抵抗ないしインピーダンス層が得られない；ポリ
シリコン−または金属導体路およびウエル状の抵抗は大
きすぎる製造誤差と大きすぎる温度係数を有し、そのた
め抵抗値が±５０％も変動する。この種の変動の場合に
不所望の反射を生ぜさせ、送信器が電流源として動作す
る−実際にそうである場合が多い−時は入力レベルにお
ける大きい変動が生ずる。
接、入力段において終端させることが所望されるかもし
れない。しかし現行のＣＭＯＳ技術においては十分には
正確な抵抗ないしインピーダンス層が得られない；ポリ
シリコン−または金属導体路およびウエル状の抵抗は大
きすぎる製造誤差と大きすぎる温度係数を有し、そのた
め抵抗値が±５０％も変動する。この種の変動の場合に
不所望の反射を生ぜさせ、送信器が電流源として動作す
る−実際にそうである場合が多い−時は入力レベルにお
ける大きい変動が生ずる。
【０００７】ＭＯＳ技術における精密抵抗はその所属の
制御回路と共に米国特許第Ａ−２２４８１４３号に示さ
れている。
制御回路と共に米国特許第Ａ−２２４８１４３号に示さ
れている。
【０００８】
【発明の解決すべき課題】本発明の課題は、ＣＭＯＳ技
術で正確な終端抵抗を実現することである。
術で正確な終端抵抗を実現することである。
【０００９】
【課題を解決するための手段】この課題は本発明により
次のようにして解決されている。即ちＣＭＯＳ終端抵抗
回路において、終端抵抗がＣＭＯＳトランスミッション
ゲートにより構成されており、該ＣＭＯＳトランスミッ
ションゲートはその制御電極が内部の基準トランスミッ
ションゲートの制御電極へ接続されており、該基準トラ
ンスミッションゲートの一方の制御電極は差動増幅器と
して接続されている第１の演算増幅器の出力側と接続さ
れており、該基準トランスミッションゲートの他方の制
御電極は、その反転入力側を介して差動増幅器に後置接
続されている反転増幅器として接続されている第２の演
算増幅器の出力側と接続されており、前記の基準トラン
スミッションゲートは、基準電流源から給電されるカレ
ントミラー回路のカレントミラートランジスタと共働し
て直列接続体を構成し、該直列接体は、所望の終端抵抗
値に相応する抵抗値を有する外部に基準抵抗ともう１つ
のカレントミラートランジスタとが構成されるもう１つ
の直列接続体に並列に終端電圧源に接続されており、前
記の作動増幅器の両方の入力側は前記の両方の直列接続
体の接続点と接続されている。この場合、カレントミラ
ー回路のトランジスタがそれぞれ等しいチャンネル長さ
ないし幅を有する。
次のようにして解決されている。即ちＣＭＯＳ終端抵抗
回路において、終端抵抗がＣＭＯＳトランスミッション
ゲートにより構成されており、該ＣＭＯＳトランスミッ
ションゲートはその制御電極が内部の基準トランスミッ
ションゲートの制御電極へ接続されており、該基準トラ
ンスミッションゲートの一方の制御電極は差動増幅器と
して接続されている第１の演算増幅器の出力側と接続さ
れており、該基準トランスミッションゲートの他方の制
御電極は、その反転入力側を介して差動増幅器に後置接
続されている反転増幅器として接続されている第２の演
算増幅器の出力側と接続されており、前記の基準トラン
スミッションゲートは、基準電流源から給電されるカレ
ントミラー回路のカレントミラートランジスタと共働し
て直列接続体を構成し、該直列接体は、所望の終端抵抗
値に相応する抵抗値を有する外部に基準抵抗ともう１つ
のカレントミラートランジスタとが構成されるもう１つ
の直列接続体に並列に終端電圧源に接続されており、前
記の作動増幅器の両方の入力側は前記の両方の直列接続
体の接続点と接続されている。この場合、カレントミラ
ー回路のトランジスタがそれぞれ等しいチャンネル長さ
ないし幅を有する。
【００１０】
【発明の効果】本発明により、正確な内部終端インピー
ダンスがＣＭＯＳ技術で実現可能となり、そのため外部
の終端インピーダンスが省略可能となり所望スペースが
低減され、部品群の一層高い集積化が達せられる。同時
に高い周波数特性が改善されそのため一層高いビット速
度が可能となる。
ダンスがＣＭＯＳ技術で実現可能となり、そのため外部
の終端インピーダンスが省略可能となり所望スペースが
低減され、部品群の一層高い集積化が達せられる。同時
に高い周波数特性が改善されそのため一層高いビット速
度が可能となる。
【００１１】本発明の実施例によれば、外部の基準抵抗
に直列に設けられているカレントミラートランジスタ
に、基準電圧源を有する、比較器の入力回路が並列に接
続されており、該比較器の出力側は直接および反転段を
介して、相異なるチャンネル形の２つのＣＭＯＳトラン
ジスタの制御入力側へ導びかれており、一方のトランジ
スタはその主電極が、アースと一方の作動増幅器の出力
線路の間に設けられており、他方のＣＭＯＳトランジス
タはその主電極が給電電位源と、他方の作動増幅器の出
力線路との間に設けられている。この構成により、内部
の終端と外部の終端との間の融通性のある交換が可能と
なり、そのため複数個のユニットにおける信号分布が容
易化できる。
に直列に設けられているカレントミラートランジスタ
に、基準電圧源を有する、比較器の入力回路が並列に接
続されており、該比較器の出力側は直接および反転段を
介して、相異なるチャンネル形の２つのＣＭＯＳトラン
ジスタの制御入力側へ導びかれており、一方のトランジ
スタはその主電極が、アースと一方の作動増幅器の出力
線路の間に設けられており、他方のＣＭＯＳトランジス
タはその主電極が給電電位源と、他方の作動増幅器の出
力線路との間に設けられている。この構成により、内部
の終端と外部の終端との間の融通性のある交換が可能と
なり、そのため複数個のユニットにおける信号分布が容
易化できる。
【００１２】次に本発明の実施例を図面を用いて説明す
る。
る。
【００１３】
【実施例】図１に示されているＣＭＯＳ終端抵抗回路に
おいて、終端抵抗は本発明によりいわゆるトランスミッ
ションゲートにより実現されている。トランスミッショ
ンゲートは基本的にＰチャンネルトランジスタとこれに
並列に接続されているｎチャンネルトランジスタから成
る。抵抗としてのトランスミッションゲートの使用はＣ
ＭＯＳ技術そのものにおいて公知である。この場合、こ
れらのトランジスタはそれらの特性曲線の抵抗領域にお
いて作動される、即ち十分に小さいドレイン・ソース電
圧の場合にＭＯＳトランジスタはドレイン端子・ソース
端子間で線形のオーム抵抗のように動作する。この場
合、抵抗値はゲート・ソース電圧に依存するため設定調
整が可能である。トランスミッションゲートＴＧ（図
１）を所定の抵抗値たとえば５０Ωへ設定する目的で、
外部抵抗Ｒ（ユニットの外部）が基準素子として用いら
れる。この基準素子の抵抗値は所望の終端抵抗値に相応
する。トランスミッションゲートＴＧは、基準電流源Ｊ
から給電されるカレントミラー回路ＴＤ，ＳＡ，ＳＢの
カレントミラートランジスタＳＡと共に、直列接続体Ｔ
Ｇ−ＳＡを構成する。この直列接続体は、外部の基準抵
抗Ｒと別のカレントミラートランジスタＳＢから成る別
の直列接続体Ｒ−ＳＢに並列に、それらの電圧が所望の
終端電位に相応する終端電位源Ｕに接続される。トラン
スミッションゲートＴＧの一方の制御電極は、差動増幅
器として接続構成された第１の演算増幅器ＤＶ１の出力
側と接続されている；トランスミッションゲートの他方
の制御電極は、その反転入力側を介して差動増幅器ＤＶ
１に後置接続されている、反転増幅器として接続されて
いる第２の演算増幅器ＤＶ２の出力側と接続されてい
る。ＤＶ２の前置抵抗Ｒ１と帰還結合抵抗Ｒ２は好適に
同じ抵抗値を有し、そのため増幅度は１に等しい。差動
増幅器ＤＶ１の両方の入力側は、図１に示されている様
に、両方の直列接続体ＴＧ−ＳＡ，Ｒ−ＳＢの両方の内
部の接続点Ａ，Ｂに接続されている、即ち転送ゲートＴ
ＧとカレントミラートランジスタＳＡとの接続点Ａに、
および基準抵抗ＲとカレントミラートランジスタＳＢと
の接続点Ｂに接続されている。カレントミラー回路のト
ランジスタＴＤ，ＳＡ，ＳＢは好適にそれぞれ同じチャ
ンネル長さないし−チャンネル幅を有する；そのためカ
レントミラートランジスタＳＡ，ＳＢを流れる電流はそ
れぞれダイオードトランジスタＴＤを流れる電流とちょ
うど同じ大きさである、即ち基準電流Ｊはダイオードト
ランジスタＴＤによりカレントミラートランジスタＳＡ
およびＳＢへ鏡像的に生成される。基準電流の生成は刊
行物（例えば Ｐａｕｌ Ｒ． Ｇｒａｙ，Ｒｏｂｅｒ
ｔ Ｇ． Ｍｅｙｅｒ，“Ａｎａｌｙｓｉｓａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ”，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓ
ｏｎｓ，Ｎｅｗ Ｙｏｒｋ，１９８４）にしばしば示さ
れているため説明する必要はない。
おいて、終端抵抗は本発明によりいわゆるトランスミッ
ションゲートにより実現されている。トランスミッショ
ンゲートは基本的にＰチャンネルトランジスタとこれに
並列に接続されているｎチャンネルトランジスタから成
る。抵抗としてのトランスミッションゲートの使用はＣ
ＭＯＳ技術そのものにおいて公知である。この場合、こ
れらのトランジスタはそれらの特性曲線の抵抗領域にお
いて作動される、即ち十分に小さいドレイン・ソース電
圧の場合にＭＯＳトランジスタはドレイン端子・ソース
端子間で線形のオーム抵抗のように動作する。この場
合、抵抗値はゲート・ソース電圧に依存するため設定調
整が可能である。トランスミッションゲートＴＧ（図
１）を所定の抵抗値たとえば５０Ωへ設定する目的で、
外部抵抗Ｒ（ユニットの外部）が基準素子として用いら
れる。この基準素子の抵抗値は所望の終端抵抗値に相応
する。トランスミッションゲートＴＧは、基準電流源Ｊ
から給電されるカレントミラー回路ＴＤ，ＳＡ，ＳＢの
カレントミラートランジスタＳＡと共に、直列接続体Ｔ
Ｇ−ＳＡを構成する。この直列接続体は、外部の基準抵
抗Ｒと別のカレントミラートランジスタＳＢから成る別
の直列接続体Ｒ−ＳＢに並列に、それらの電圧が所望の
終端電位に相応する終端電位源Ｕに接続される。トラン
スミッションゲートＴＧの一方の制御電極は、差動増幅
器として接続構成された第１の演算増幅器ＤＶ１の出力
側と接続されている；トランスミッションゲートの他方
の制御電極は、その反転入力側を介して差動増幅器ＤＶ
１に後置接続されている、反転増幅器として接続されて
いる第２の演算増幅器ＤＶ２の出力側と接続されてい
る。ＤＶ２の前置抵抗Ｒ１と帰還結合抵抗Ｒ２は好適に
同じ抵抗値を有し、そのため増幅度は１に等しい。差動
増幅器ＤＶ１の両方の入力側は、図１に示されている様
に、両方の直列接続体ＴＧ−ＳＡ，Ｒ−ＳＢの両方の内
部の接続点Ａ，Ｂに接続されている、即ち転送ゲートＴ
ＧとカレントミラートランジスタＳＡとの接続点Ａに、
および基準抵抗ＲとカレントミラートランジスタＳＢと
の接続点Ｂに接続されている。カレントミラー回路のト
ランジスタＴＤ，ＳＡ，ＳＢは好適にそれぞれ同じチャ
ンネル長さないし−チャンネル幅を有する；そのためカ
レントミラートランジスタＳＡ，ＳＢを流れる電流はそ
れぞれダイオードトランジスタＴＤを流れる電流とちょ
うど同じ大きさである、即ち基準電流Ｊはダイオードト
ランジスタＴＤによりカレントミラートランジスタＳＡ
およびＳＢへ鏡像的に生成される。基準電流の生成は刊
行物（例えば Ｐａｕｌ Ｒ． Ｇｒａｙ，Ｒｏｂｅｒ
ｔ Ｇ． Ｍｅｙｅｒ，“Ａｎａｌｙｓｉｓａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ”，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓ
ｏｎｓ，Ｎｅｗ Ｙｏｒｋ，１９８４）にしばしば示さ
れているため説明する必要はない。
【００１４】カレントミラートランジスタＳＡおよびＳ
Ｂの中を等しい電流が流れると、外部の基準抵抗Ｒおよ
び内部のトランスミッションゲートＴＧの中も等しい電
流が流れる。差動増幅器ＤＶ１は点Ａにおける電圧と点
Ｂにおける電圧とを比較して出力電圧ＵGNを発生する。
この出力電圧はトランスミッションゲートＴＧの相応の
制御入力側を介して、トランスミッションゲートにおけ
るｎチャンネルトランジスタの抵抗を制御する。同様に
反転増幅器ＤＶ２はその出力電圧ＵGPによりトランスミ
ッションゲートにおけるＰチャンネルトランジスタの抵
抗を制御する。反転増幅器ＤＶ２の抵抗Ｒ１とＲ２はＣ
ＭＯＳ技術でウエル形抵抗として実現できる。何故なら
ば増幅度設定のために抵抗値の比だけが用いられ、絶対
値は用いられないからである。反転増幅器ＤＶ２の出力
側に出力電圧として差電圧ＵGP＝２・Ｕ−ＵGNが生ず
る。終端電圧Ｕを基準として、トランスミッションゲー
トＴＧのＰチャンネルトランジスタとｎチャンネルトラ
ンジスタに、値の等しい大きさのゲートソース電圧が、
反転された極性で加わる；そのため両方のトランジスタ
は多かれ少なかれ同方向に導通する。図１に示された回
路装置において回路点Ｂにおける電位が回路点Ａにおけ
る電位よりも正になると、このことは、トランスミッシ
ョンゲートＴＧの抵抗値が基準抵抗Ｒのそれよりも大き
いことを意味する。何故ならば両方の抵抗の中を同じ電
流が流れるからである。その結果、制御電圧ＵGNが上昇
し、制御電圧ＵGPが低下する。その結果、トランスミッ
ションゲートＴＧがさらに導通制御されそのためその抵
抗値が減少する、しかもトランスミッションゲートＴＧ
の抵抗値と基準抵抗Ｒの抵抗値が等しくなり回路点Ａと
Ｂが同じ電位に置かれるまで、前述の状態が続く。
Ｂの中を等しい電流が流れると、外部の基準抵抗Ｒおよ
び内部のトランスミッションゲートＴＧの中も等しい電
流が流れる。差動増幅器ＤＶ１は点Ａにおける電圧と点
Ｂにおける電圧とを比較して出力電圧ＵGNを発生する。
この出力電圧はトランスミッションゲートＴＧの相応の
制御入力側を介して、トランスミッションゲートにおけ
るｎチャンネルトランジスタの抵抗を制御する。同様に
反転増幅器ＤＶ２はその出力電圧ＵGPによりトランスミ
ッションゲートにおけるＰチャンネルトランジスタの抵
抗を制御する。反転増幅器ＤＶ２の抵抗Ｒ１とＲ２はＣ
ＭＯＳ技術でウエル形抵抗として実現できる。何故なら
ば増幅度設定のために抵抗値の比だけが用いられ、絶対
値は用いられないからである。反転増幅器ＤＶ２の出力
側に出力電圧として差電圧ＵGP＝２・Ｕ−ＵGNが生ず
る。終端電圧Ｕを基準として、トランスミッションゲー
トＴＧのＰチャンネルトランジスタとｎチャンネルトラ
ンジスタに、値の等しい大きさのゲートソース電圧が、
反転された極性で加わる；そのため両方のトランジスタ
は多かれ少なかれ同方向に導通する。図１に示された回
路装置において回路点Ｂにおける電位が回路点Ａにおけ
る電位よりも正になると、このことは、トランスミッシ
ョンゲートＴＧの抵抗値が基準抵抗Ｒのそれよりも大き
いことを意味する。何故ならば両方の抵抗の中を同じ電
流が流れるからである。その結果、制御電圧ＵGNが上昇
し、制御電圧ＵGPが低下する。その結果、トランスミッ
ションゲートＴＧがさらに導通制御されそのためその抵
抗値が減少する、しかもトランスミッションゲートＴＧ
の抵抗値と基準抵抗Ｒの抵抗値が等しくなり回路点Ａと
Ｂが同じ電位に置かれるまで、前述の状態が続く。
【００１５】このようにして内部の即ち集積化されたト
ランスミッションゲートＴＧの抵抗値が、自動的に外部
抵抗Ｒの値へ制御される。制御電圧ＵGNとＵGPは本来の
終端抵抗の制御のために使用できる。図１に実施例とし
て、２つのトランスミッションゲートＴＧ１とＴＧ２を
有する差動入力側が、２つの入力端子ｅ１，ｅ２の終端
として示されている。トランスミッションゲートＴＧ１
とＴＧ２はトランスミッションゲートＴＧと同様に値が
選定され、ＴＧの近傍に置かれる。そのためＴＧ１とＴ
Ｇ２はトランスミッションゲートＴＧと同一であり、Ｔ
Ｇ１とＴＧ２へ制御電圧ＵGNとＵGPにより同じ抵抗値が
設定される。
ランスミッションゲートＴＧの抵抗値が、自動的に外部
抵抗Ｒの値へ制御される。制御電圧ＵGNとＵGPは本来の
終端抵抗の制御のために使用できる。図１に実施例とし
て、２つのトランスミッションゲートＴＧ１とＴＧ２を
有する差動入力側が、２つの入力端子ｅ１，ｅ２の終端
として示されている。トランスミッションゲートＴＧ１
とＴＧ２はトランスミッションゲートＴＧと同様に値が
選定され、ＴＧの近傍に置かれる。そのためＴＧ１とＴ
Ｇ２はトランスミッションゲートＴＧと同一であり、Ｔ
Ｇ１とＴＧ２へ制御電圧ＵGNとＵGPにより同じ抵抗値が
設定される。
【００１６】損失電力を低減する目的で外部抵抗Ｒの抵
抗値は増加可能であり、他方これを流れる電流の大きさ
は相応に減少される。抵抗Ｒが例えば所望の終端抵抗の
１０倍の値を有すると、カレントミラートランジスタＳ
Ｂを流れる電流の値は基準電流Ｊの値の１０分の１にな
る必要がある。その目的は接続点ＡとＢに再び等しい電
位を得るためである。このことは、カレントミラートラ
ンジスタＳＢの幅を、カレントミラートランジスタＳＡ
の幅の１０分の１に選定することにより、簡単に実現で
きる。
抗値は増加可能であり、他方これを流れる電流の大きさ
は相応に減少される。抵抗Ｒが例えば所望の終端抵抗の
１０倍の値を有すると、カレントミラートランジスタＳ
Ｂを流れる電流の値は基準電流Ｊの値の１０分の１にな
る必要がある。その目的は接続点ＡとＢに再び等しい電
位を得るためである。このことは、カレントミラートラ
ンジスタＳＢの幅を、カレントミラートランジスタＳＡ
の幅の１０分の１に選定することにより、簡単に実現で
きる。
【００１７】差動形式の信号トランスミッションによる
所定の使用の場合に必要とされることは、入力端子を夫
々それだけで終端電位Ｕに対して終端するのではなく、
終端抵抗を両方の入力端子の間に設けることである。こ
のことは図３に示されている様に、(ＩＥＥＥにより標
準化された)いわゆる、ＳＣＩ−ＬＶＤＳ−Ｉｎｔｅｒｆ
ａｃｅ（Ｄｒａｆｔ Ｓｔａｎｄａｒｄ ｆｏｒ ＳＣ
Ｉ ＬＶＤＳ，ＬｏｗＶｏｌｔａｇｅ ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｓｉｇｎａｌｓ，ＩＥＥＥ−Ｓｔａｎｄａ
ｒｄ Ｐ１５９６．３，９．９．１９９３）に示されて
いる：トランスミッションは差動形式で行なわれる；受
信器入力側は、信号線路ａ，ｂの間の抵抗ＲAEで終端さ
れる。この場合、終端抵抗の値は信号線路の波動き抵抗
の２倍の値を有する必要がある。
所定の使用の場合に必要とされることは、入力端子を夫
々それだけで終端電位Ｕに対して終端するのではなく、
終端抵抗を両方の入力端子の間に設けることである。こ
のことは図３に示されている様に、(ＩＥＥＥにより標
準化された)いわゆる、ＳＣＩ−ＬＶＤＳ−Ｉｎｔｅｒｆ
ａｃｅ（Ｄｒａｆｔ Ｓｔａｎｄａｒｄ ｆｏｒ ＳＣ
Ｉ ＬＶＤＳ，ＬｏｗＶｏｌｔａｇｅ ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｓｉｇｎａｌｓ，ＩＥＥＥ−Ｓｔａｎｄａ
ｒｄ Ｐ１５９６．３，９．９．１９９３）に示されて
いる：トランスミッションは差動形式で行なわれる；受
信器入力側は、信号線路ａ，ｂの間の抵抗ＲAEで終端さ
れる。この場合、終端抵抗の値は信号線路の波動き抵抗
の２倍の値を有する必要がある。
【００１８】この種の浮動（フローティング）終端抵抗
（ＲAE，図３）はトランスミッションゲート（ＴＧAE，
以下で図２で説明される）を用いて実現できる。このト
ランスミッションゲートは図１を用いて説明された様
に、差動増幅器ＤＶ１とこれに後置接続される反転増幅
器ＤＶ２の出力電圧ＵGNとＵGPにより制御される。この
場合、差動増幅器ＤＶ１は、その一方の入力端子が基準
トランスミッションゲートＴＧとカレントミラートラン
ジスタＳＡとの直列接続体の接続点と接続され、その他
方の入力端子が基準抵抗Ｒとカレントミラートランジス
タＳＢと直列接続体の接続点と接続されている。
（ＲAE，図３）はトランスミッションゲート（ＴＧAE，
以下で図２で説明される）を用いて実現できる。このト
ランスミッションゲートは図１を用いて説明された様
に、差動増幅器ＤＶ１とこれに後置接続される反転増幅
器ＤＶ２の出力電圧ＵGNとＵGPにより制御される。この
場合、差動増幅器ＤＶ１は、その一方の入力端子が基準
トランスミッションゲートＴＧとカレントミラートラン
ジスタＳＡとの直列接続体の接続点と接続され、その他
方の入力端子が基準抵抗Ｒとカレントミラートランジス
タＳＢと直列接続体の接続点と接続されている。
【００１９】基準抵抗Ｒへの最適の設定は、直列接続体
ＴＧ−ＳＡ，Ｒ−ＳＢへ加わる電圧が入力信号の高レベ
ルと低レベルとのほぼ中間へ置かれる時に、達せられ
る。入力信号の直流成分が未知の時または変動し得る時
は、電圧Ｕは好適に給電電圧の半分に等しい様に選定さ
れる。入力信号の同相成分が値Ｕから外れれば外れるほ
ど、終端されるべき入力側に加わるトランスミッション
ゲートの抵抗値は、基準抵抗Ｒの抵抗値からそれだけ益
々多く偏差する。この場合その間に補償効果が生ずる：
例えば同相成分がアース電位（大地）に近づくと、トラ
ンスミッションゲートのＰチャンネルトランジスタの抵
抗が増加する。しかし同時にｎチャンネルトランジスタ
のゲート・ソース電圧が上昇し、そのためｎチャンネル
トランジスタの抵抗が減少する。このようにしてＰチャ
ンネルトランジスタの抵抗の増加が大部分補償される。
同相成分が給電電圧ＵDDに近づくと、同じ補償効果がＰ
チャンネルトランジスタに現われる。
ＴＧ−ＳＡ，Ｒ−ＳＢへ加わる電圧が入力信号の高レベ
ルと低レベルとのほぼ中間へ置かれる時に、達せられ
る。入力信号の直流成分が未知の時または変動し得る時
は、電圧Ｕは好適に給電電圧の半分に等しい様に選定さ
れる。入力信号の同相成分が値Ｕから外れれば外れるほ
ど、終端されるべき入力側に加わるトランスミッション
ゲートの抵抗値は、基準抵抗Ｒの抵抗値からそれだけ益
々多く偏差する。この場合その間に補償効果が生ずる：
例えば同相成分がアース電位（大地）に近づくと、トラ
ンスミッションゲートのＰチャンネルトランジスタの抵
抗が増加する。しかし同時にｎチャンネルトランジスタ
のゲート・ソース電圧が上昇し、そのためｎチャンネル
トランジスタの抵抗が減少する。このようにしてＰチャ
ンネルトランジスタの抵抗の増加が大部分補償される。
同相成分が給電電圧ＵDDに近づくと、同じ補償効果がＰ
チャンネルトランジスタに現われる。
【００２０】シミュレーションにより示されたことは、
現行の０．５μＣＭＯＳ技術において給電電圧３．３Ｖ
により、電圧Ｕが給電電圧の約半分である時に良好な補
償が達成されることである。この場合、入力側における
同相成分は実質的に給電電圧の全体の範囲において変化
可能となる。この場合、前述の補償効果により、この範
囲の境界においてもなお受けいれられる終端化が達せら
れる。
現行の０．５μＣＭＯＳ技術において給電電圧３．３Ｖ
により、電圧Ｕが給電電圧の約半分である時に良好な補
償が達成されることである。この場合、入力側における
同相成分は実質的に給電電圧の全体の範囲において変化
可能となる。この場合、前述の補償効果により、この範
囲の境界においてもなお受けいれられる終端化が達せら
れる。
【００２１】前述のＳＣＩ−ＬＶＤＳインターフェース
の場合は、高レベル信号と低レベル信号との間に中間レ
ベル１．２Ｖ（送信器のアース電位を基準として）が終
端電圧１．２Ｖが所望値であると推定される時に定めら
れている。しかし図１の回路のための動作範囲はほとん
ど狭いと思はれるため、終端電圧Ｕは前述の様に給電電
圧の半分に等しく選定できる。しかし場合により、ｎチ
ャンネルトランジスタによるのではなくＰチャンネルト
ランジスタによりカシュトミラーを実現して給電電位源
ＵDDへ結合することが一層有利である：この場合、基準
電流源は極性が反転される。この場合、電圧はＵDDへ関
係づけられ、そのため調整回路のためにより大きい電圧
範囲が使用できる。浮動終端抵抗ＴＧAEのためのこの種
のＣＭＯＳ終端抵抗回路が図２に示されている。さらに
この終端抵抗回路の機能は基本的に図１の終端抵抗回路
のそれと同じであるため、これ以上の説明は必要とされ
ない。
の場合は、高レベル信号と低レベル信号との間に中間レ
ベル１．２Ｖ（送信器のアース電位を基準として）が終
端電圧１．２Ｖが所望値であると推定される時に定めら
れている。しかし図１の回路のための動作範囲はほとん
ど狭いと思はれるため、終端電圧Ｕは前述の様に給電電
圧の半分に等しく選定できる。しかし場合により、ｎチ
ャンネルトランジスタによるのではなくＰチャンネルト
ランジスタによりカシュトミラーを実現して給電電位源
ＵDDへ結合することが一層有利である：この場合、基準
電流源は極性が反転される。この場合、電圧はＵDDへ関
係づけられ、そのため調整回路のためにより大きい電圧
範囲が使用できる。浮動終端抵抗ＴＧAEのためのこの種
のＣＭＯＳ終端抵抗回路が図２に示されている。さらに
この終端抵抗回路の機能は基本的に図１の終端抵抗回路
のそれと同じであるため、これ以上の説明は必要とされ
ない。
【００２２】図３に示されているＳＣＩ−ＬＶＤＳイン
ターフェースの特別な構成は、送信ユニットの出力側の
ためにも所定の内部抵抗を必要とする。その目的は非対
称または障害により帰還波が発生することがあっても、
出力側に反射が生じないようにするためである。この場
合、送信器の出力段は、定量化された電流を線路へ送出
する電流源として動作する。そのため出力側は高いオー
ムになり、出力線路の間にも終端抵抗ＲASを集積化する
必要がある。この目的のためにも有利に、図２を用いて
示された、調整されるトランスミッションゲートが用い
られる。
ターフェースの特別な構成は、送信ユニットの出力側の
ためにも所定の内部抵抗を必要とする。その目的は非対
称または障害により帰還波が発生することがあっても、
出力側に反射が生じないようにするためである。この場
合、送信器の出力段は、定量化された電流を線路へ送出
する電流源として動作する。そのため出力側は高いオー
ムになり、出力線路の間にも終端抵抗ＲASを集積化する
必要がある。この目的のためにも有利に、図２を用いて
示された、調整されるトランスミッションゲートが用い
られる。
【００２３】例えば交換装置の場合、そのスイッチフレ
ームにおいてしばしば送信ユニットからの信号またはク
ロックパルスが、唯１つのＣＭＯＳ受信ユニットへトラ
ンスミッションされないだけでなく、信号またはクロッ
クパルスを案内する同一の線路へ接続されている多数の
ＣＭＯＳ受信ユニットへトランスミッションされないこ
とがある。この場合、線路は最終段のユニットにおいて
はじめて終端抵抗により終端される。この種の構成は図
５に示されている；ここではＣＭＯＳユニットはＩＣ
１，ＩＣ２，．．．，ＩＣｌで示されている。最後のユ
ニットＩＣｌにおける線路終端は本発明によるＣＭＯＳ
終端抵抗回路を用いて実施できる。他方、これ以外のユ
ニットの入力側は高オームにする必要がある。
ームにおいてしばしば送信ユニットからの信号またはク
ロックパルスが、唯１つのＣＭＯＳ受信ユニットへトラ
ンスミッションされないだけでなく、信号またはクロッ
クパルスを案内する同一の線路へ接続されている多数の
ＣＭＯＳ受信ユニットへトランスミッションされないこ
とがある。この場合、線路は最終段のユニットにおいて
はじめて終端抵抗により終端される。この種の構成は図
５に示されている；ここではＣＭＯＳユニットはＩＣ
１，ＩＣ２，．．．，ＩＣｌで示されている。最後のユ
ニットＩＣｌにおける線路終端は本発明によるＣＭＯＳ
終端抵抗回路を用いて実施できる。他方、これ以外のユ
ニットの入力側は高オームにする必要がある。
【００２４】選択的にユニット入力側において所定の終
端抵抗または無負荷抵抗を作動させて、これにより一体
的なＣＭＯＳユニットを使用可能にするために、図４に
示されているように本発明の別の実施例においては、個
々の終端抵抗回路において、外部の基準抵抗Ｒに直列に
設けられているカレントミラートランジスタＳＢに、基
準電圧源Ｕrefを有する、比較器ＤＶ３の入力回路を並
列に接続できる。比較器ＤＶ３の出力側は直接および反
転段Ｉを介して、相異なるチャンネル形の２つのＣＭＯ
Ｓトランジスタの制御入力側へ導びかれる。一方のＭＯ
Ｓトランジスタはその主電極がアースと一方の差動増幅
器ＤＶ１の出力線路との間に接続されている。他方のＭ
ＯＳトランジスタはその主電極が給電電圧源ＵDDと他方
の差動増幅器ＤＶ２の出力線路との間に接続されてい
る。図４において左側にさらに外部抵抗Ｒ、カレントミ
ラートランジスタＳＢ、他の終端抵抗回路の差動増幅器
ＤＶ１が示されている。これらの素子は図１における実
施例において回路技術的に詳細に示されている。比較器
ＤＶ３として図４に示されている様に付加的な差動増幅
器が設けられており、その非反転入力側は基準電圧源Ｕ
refと接続されている。この基準電圧は、調整の差動中
に接続点Ｂに現われる電圧よりも小さくする必要があ
る。そのため比較器の出力側は低電位状態に即ちアース
電位の近傍におかれ、直接後続するｎチャンネルトラン
ジスタＴＮと、反転段Ｉを介して後続するＰチャンネル
トランジスタＴＰは導通せず、そのため制御電圧線路Ｕ
GN，ＵGN（図４および図１）は終端抵抗値の調整へ何の
影響も与えない。基準電圧は例えば給電電圧からウエル
形抵抗を用いての分圧により導出される。このことは説
明の必要はない。
端抵抗または無負荷抵抗を作動させて、これにより一体
的なＣＭＯＳユニットを使用可能にするために、図４に
示されているように本発明の別の実施例においては、個
々の終端抵抗回路において、外部の基準抵抗Ｒに直列に
設けられているカレントミラートランジスタＳＢに、基
準電圧源Ｕrefを有する、比較器ＤＶ３の入力回路を並
列に接続できる。比較器ＤＶ３の出力側は直接および反
転段Ｉを介して、相異なるチャンネル形の２つのＣＭＯ
Ｓトランジスタの制御入力側へ導びかれる。一方のＭＯ
Ｓトランジスタはその主電極がアースと一方の差動増幅
器ＤＶ１の出力線路との間に接続されている。他方のＭ
ＯＳトランジスタはその主電極が給電電圧源ＵDDと他方
の差動増幅器ＤＶ２の出力線路との間に接続されてい
る。図４において左側にさらに外部抵抗Ｒ、カレントミ
ラートランジスタＳＢ、他の終端抵抗回路の差動増幅器
ＤＶ１が示されている。これらの素子は図１における実
施例において回路技術的に詳細に示されている。比較器
ＤＶ３として図４に示されている様に付加的な差動増幅
器が設けられており、その非反転入力側は基準電圧源Ｕ
refと接続されている。この基準電圧は、調整の差動中
に接続点Ｂに現われる電圧よりも小さくする必要があ
る。そのため比較器の出力側は低電位状態に即ちアース
電位の近傍におかれ、直接後続するｎチャンネルトラン
ジスタＴＮと、反転段Ｉを介して後続するＰチャンネル
トランジスタＴＰは導通せず、そのため制御電圧線路Ｕ
GN，ＵGN（図４および図１）は終端抵抗値の調整へ何の
影響も与えない。基準電圧は例えば給電電圧からウエル
形抵抗を用いての分圧により導出される。このことは説
明の必要はない。
【００２５】図４における構成とは異なり外部の基準抵
抗Ｒを省略（Ｒ→∞）すると、カレントミラートランジ
スタＳＢは接続点Ｂをアース電位へ引寄せ、比較器ＤＶ
３の出力側は高電位状態へ移行し、両方のトランジスタ
ＴＮとＴＰは導通制御される。両方のトランジスタＴＮ
とＴＰは、値選定にもとづいて、両方の差動増幅器ＤＶ
１とＤＶ２の出力トランジスタよりも大きくする必要が
ある。そのため出力線路ＵGNはアース電位へ達し、出力
線路ＵGPは給電電位ＵDDへ達する。その結果、トランス
ミッションゲート（調整回路におけるＴＧおよび入力側
におけるＴＧ１，ＴＧ２（またはＴＧAE）は高い抵抗値
を取る；そのため内部の終端抵抗は遮断される。
抗Ｒを省略（Ｒ→∞）すると、カレントミラートランジ
スタＳＢは接続点Ｂをアース電位へ引寄せ、比較器ＤＶ
３の出力側は高電位状態へ移行し、両方のトランジスタ
ＴＮとＴＰは導通制御される。両方のトランジスタＴＮ
とＴＰは、値選定にもとづいて、両方の差動増幅器ＤＶ
１とＤＶ２の出力トランジスタよりも大きくする必要が
ある。そのため出力線路ＵGNはアース電位へ達し、出力
線路ＵGPは給電電位ＵDDへ達する。その結果、トランス
ミッションゲート（調整回路におけるＴＧおよび入力側
におけるＴＧ１，ＴＧ２（またはＴＧAE）は高い抵抗値
を取る；そのため内部の終端抵抗は遮断される。
【００２６】図５に示されている適用例において、最終
段のＣＭＯＳユニットを除いて全部のＣＭＯＳユニット
ＩＣ１，．．．において外部の基準抵抗（図４における
Ｒ）は省略され、最終段のＣＭＯＳユニットＩＣ１にお
いてだけこの外部の基準抵抗が設けられる。その結果、
ＣＭＯＳユニットＩＣ１，．．．ＩＣｌへ導びかれる線
路はそれらの端部においてＣＭＯＳユニットＩＣｌにお
いて正しく終端される。
段のＣＭＯＳユニットを除いて全部のＣＭＯＳユニット
ＩＣ１，．．．において外部の基準抵抗（図４における
Ｒ）は省略され、最終段のＣＭＯＳユニットＩＣ１にお
いてだけこの外部の基準抵抗が設けられる。その結果、
ＣＭＯＳユニットＩＣ１，．．．ＩＣｌへ導びかれる線
路はそれらの端部においてＣＭＯＳユニットＩＣｌにお
いて正しく終端される。
【図１】本発明によるＣＭＯＳ終端抵抗回路の実施例の
ブロック図である。
ブロック図である。
【図２】この種のＣＭＯＳ終端抵抗回路の別の実施例の
ブロック図である。
ブロック図である。
【図３】その適用例である。
【図４】本発明によるＣＭＯＳ終端抵抗回路の別の実施
例のブロック図である。
例のブロック図である。
【図５】その適用例である。
Ｒ 外部抵抗 ＴＧ トランスミッションゲート Ｊ 基準電流源 ＴＤ，ＳＡ，ＳＢ カレントミラー回路 Ｕ 終端電位源 ＴＤ ダイオードトランジスタ
Claims (6)
- 【請求項１】 ＣＭＯＳ終端抵抗回路において、終端抵
抗ＣＭＯＳはトランスミッションゲート（ＴＧ１，ＴＧ
２；ＴＧAE）により構成されており、該ＣＭＯＳトラン
スミッションゲートはその制御電極が内部の基準トラン
スミッションゲート（ＴＧ）の制御電極へ接続されてお
り、該基準トランスミッションゲートの一方の制御電極
は差動増幅器として接続されている第１の演算増幅器
（ＤＶ１）の出力側と接続されており、該基準トランス
ミッションゲートの他方の制御電極は、その反転入力側
を介して差動増幅器（ＤＶ１）に後置接続構成されてい
る、反転増幅器として接続されている第２の演算増幅器
（ＤＶ２）の出力側と接続されており、前記の基準トラ
ンスミッションゲートは、基準電流源（Ｊ）から給電さ
れるカレントミラー回路（ＴＤ，ＳＡ，ＳＢ）のカレン
トミラートランジスタ（ＳＡ）と共に直列接続体（ＴＧ
−ＳＡ）を構成し、該直列接続体は、所望の終端抵抗値
に相応する抵抗値を有する外部の基準抵抗（Ｒ）ともう
１つのカレントミラートランジスタ（ＳＢ）とから構成
されるもう１つの直列接続体（Ｒ−ＳＢ）に並列に終端
電圧源（Ｕ）に接続されており、前記の差動増幅器（Ｄ
Ｖ１）の両方の入力側は前記の両方の直列接続体（ＴＧ
−ＳＡ；Ｒ−ＳＢ）の接続点（Ａ；Ｂ）と接続されてい
ることを特徴とする、ＣＭＯＳ終端抵抗回路。 - 【請求項２】 外部の基準抵抗（Ｒ）の抵抗値を所望の
終端抵抗値に等しくした、請求項１記載の終端抵抗回
路。 - 【請求項３】 カレントミラー回路のトランジスタ（Ｔ
Ｄ，ＳＡ，ＳＢ）がそれぞれ等しいチャンネル長さない
し幅を有する、請求項１又は２記載の終端抵抗回路。 - 【請求項４】 カレントミラー回路（ＴＤ，ＳＡ，Ｓ
Ｂ）のトランジスタの１つ（ＳＢ）が他のトランジスタ
（ＴＤ，ＳＡ）とは別のチャンネル幅またはチャンネル
長さを有する、請求項１又は２記載の終端抵抗回路。 - 【請求項５】 前置抵抗（Ｒ１）の抵抗値と反転増幅器
（ＤＶ２）の帰還結合抵抗（Ｒ２２）の抵抗値が等し
い、請求項１から４までのいずれか１項記載の終端抵抗
回路。 - 【請求項６】 外部の基準抵抗（Ｒ）に直列のに設けら
れているカレントミラートランジスタ（ＳＢ）に、基準
電圧源（Ｕref）を有する、比較器（ＤＶ３）の入力回
路が並列に接続されており、該比較器の出力側は直接お
よび反転段（Ｉ）を介して、相異なるチャンネル形の２
つのＣＭＯＳトランジスタ（ＴＮ，ＴＰ）の制御入力側
へ導びかれており、一方のトランジスタ（ＴＮ）はその
各主電極が、アースと一方の差動増幅器（ＤＶ１）の出
力線路（ＵGN）の間に設けられており、他方のＣＭＯＳ
トランジスタ（ＴＰ）はその主電極が給電電位源
（ＵDD）と、他方の差動増幅器（ＤＶ２）と出力線路
（ＵGP）との間に設けられている、請求項１から５まで
のいずれか１項記載の終端抵抗回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4412055A DE4412055C1 (de) | 1994-04-07 | 1994-04-07 | CMOS-Abschlußwiderstandsschaltung |
| DE4412055.9 | 1994-04-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297678A true JPH07297678A (ja) | 1995-11-10 |
Family
ID=6514866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7082933A Withdrawn JPH07297678A (ja) | 1994-04-07 | 1995-04-07 | Ｃｍｏｓ終端抵抗回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5559448A (ja) |
| EP (1) | EP0680143A3 (ja) |
| JP (1) | JPH07297678A (ja) |
| DE (1) | DE4412055C1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008145253A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 半導体集積回路およびこの半導体集積回路の終端抵抗の測定方法 |
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| US8264252B2 (en) | 2008-03-31 | 2012-09-11 | Fujitsu Limited | Termination circuit, semiconductor device, and electronic device |
Families Citing this family (30)
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