JP2005006143A - 高周波スイッチ回路および半導体装置 - Google Patents
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Abstract
【解決手段】高周波信号を入出力する複数個の入出力端子501〜505間に4組のFET101〜104,105〜108,109〜112,113〜116の直列回路からなる4個のスイッチ回路部を設ける。スイッチ回路部は、それぞれ4個のFET101〜104,105〜108,109〜112,113〜116のゲート端子に個別にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらにスイッチ回路部は、FET101〜104,105〜108,109〜112,113〜116のドレイン端子もしくはソース端子に個別にドレイン制御電圧が印加され、ゲート制御電圧およびドレイン制御電圧として、4個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、移動体通信機等において信号の増幅、切り替え等を行う高周波スイッチ回路および、この高周波スイッチ回路を半導体基板上に集積化した半導体装置に関するものである。
【0002】
【従来の技術】
従来の高周波スイッチ回路は、図10に示すように、FET101〜104,109〜112、抵抗素子201〜204,209〜212,250〜252,256〜259、第1〜第3の信号入出力端子501〜503、第1および第2の制御端子610,620で構成されている。
【0003】
この高周波スイッチ回路は、第1の制御端子610を第3の入出力端子503に接続し、第2の制御端子620を第2の入出力端子502に接続することにより、FET101〜104、FET109〜112にバイアス電圧を印加している(例えば特許文献1参照)。
【0004】
この構成では、入力される信号レベルが20dBm程度と比較的小さい場合には十分な高周波特性を得ることができる。
【0005】
【特許文献1】
特開2002−232278号公報(第13頁、第6図)
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、入力される信号レベルが大きくなるにつれ、第1および第2の制御端子610,620の電圧を高くする必要がある。ところが、オフ状態のFETのゲート−ソース間、およびゲート−ドレイン間に過大な逆バイアスが長時間印加されるので、オフ状態からオン状態になるまでに時間がかかる。その結果、出力波形の立ち上がりがなまるという問題点を有していた。
【0007】
図11に、図10の高周波スイッチ回路の信号のタイミングと電圧の関係を示す。
【0008】
図11(a)は第2の入出力端子502に入力される電力であり、時分割多重方式(TDMA)の通信方式を想定している。例えばGSM(Global System for Mobile Communication)方式の場合、8スロットに区切られたタイムスロットのうち、端末機には送信と受信が各1スロットずつ割り当てられており、各スロットのスパンは577μsecである。図11の例では、時刻t2から時刻t3の間で送信した後、時刻t3から時刻t6の間のいずれかのスロットで受信を行い、再度時刻t6から時刻t7の間に送信を行う様子を表している。
【0009】
図11(b)は、第1の制御端子610の電圧(第1の制御信号)のタイミングを表しており、送信が行われるより前(時刻t1)に送信用のFET101〜104をオンにし、送信が終わった後(時刻t4)に送信用のFET101〜104をオフにする様子を表している。
【0010】
図11(c)は、第2の制御端子620の電圧を表しており、図11(b)と逆相の制御信号が印加されていることが分かる。図11(b)に示すように、図10のFET101〜104のドレイン−ソースバイアスとして、送信時に5Vを、送信時以外に0Vをそれぞれ印加することにより、図11(d)に示すように、FET101〜104のドレイン−ゲート間およびソース−ゲート間電圧は、送信時以外は−5Vが印加されている。このように、オフ状態を実現するために強い逆バイアス状態を維持することにより、次にオン状態に切り替わる際に完全にFETがオンするまでに時間がかかるという問題が生じ、その結果、送信波形の立ち上がりがなまるという現象が生じる。
【0011】
図11(e)は、第1の入出力端子501から出力される電力を示し、出力波形になまりがあることが示されている。
【0012】
図11(d)において、斜線部はFET101〜104のバイアス電圧と時間の積(バイアス電圧・時間積)を表わしており、この面積が小さいほど波形なまりを起こりにくくすることができる。なお、図11(a)のP1は入力電力を表し、図11(e)のP2は出力電力を表わしており、P1−P2が高周波スイッチ回路の挿入損失に相当する。
【0013】
本発明の目的は、出力波形になまりのない、優れた高周波スイッチ回路および半導体装置を提供することである。
【0014】
【課題を解決するための手段】
本発明は、上記従来の構成の課題を解決するものであり、スイッチ回路部を構成する直列接続された複数個のFETのゲートにゲート制御電圧を印加する他、各FETのドレイン端子もしくはソース端子にドレイン制御電圧を印加する構成とし、ゲート制御電圧とドレイン制御電圧として、スイッチ回路部に入力される高周波信号の電力値に応じた電圧を与えることにより、波形なまりの起こらない高周波スイッチ回路を提供するものである。ドレイン制御電圧とゲート制御電圧は、各FETに個別に印加されることが好ましい。
【0015】
第1の発明の高周波スイッチ回路は、高周波信号を入出力する複数個の入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタが直列接続されて構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらにスイッチ回路部は、複数個の電界効果トランジスタのドレイン端子もしくはソース端子にドレイン制御電圧が印加され、ゲート制御電圧およびドレイン制御電圧として、複数個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられる。
【0016】
ここで、ドレイン制御電圧としては、ゲート制御電圧が用いられることが好ましい。
【0017】
また、ドレイン制御電圧としては、ゲート制御電圧のうち最も高い電圧、もしくはゲート制御電圧の論理和となる電圧が与えられることが好ましい。
【0018】
また、ドレイン制御電圧として、ゲート制御電圧と外部から与えられた基準電圧とのうち最も高い電圧、もしくはゲート制御電圧と外部から与えられた基準電圧との論理和となる電圧が与えられることが好ましい。
【0019】
また、複数個のスイッチ回路部は、高周波信号の送受信の切り替えを行う回路であり、ドレイン制御電圧が、高周波信号の送受信に同期して与えられることが好ましい。
【0020】
第2の発明の高周波スイッチ回路は、高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する1つもしくは複数個の入出力端子と、送信端子と入出力端子間、および受信端子と入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらに、スイッチ回路部は、複数個の送信端子のうちの第k(kは1≦k≦nの整数、nは正の整数)の送信端子と入出力端子間にある第kのスイッチ回路部のドレイン端子もしくはソース端子に、第kの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加され、複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加される。
【0021】
第3の発明の高周波スイッチ回路は、高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する1つもしくは複数個の入出力端子と、送信端子と入出力端子間、および受信端子と入出力端子間に配置された複数個のスイッチ回路部を備え、スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現される。さらに、スイッチ回路部は、複数個の送信端子のうちの第k(kは1≦k≦nの整数、nは正の整数)の送信端子と入出力端子間にある第kのスイッチ回路部のドレイン端子もしくはソース端子に、第kの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加され、複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加される。
【0022】
上記の第1ないし第3の発明の構成において、複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧をダイオードを介して印加することが好ましい。
【0023】
また、上記第1の発明の構成においては、複数個の入出力端子の少なくとも一つにシャント用スイッチ回路部が備えられることが好ましく、さらに複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることが好ましい。
【0024】
また、上記第2または第3の発明の構成においては、複数個の送信端子および複数個の受信端子にシャント用スイッチ回路部が備えられることが好ましく、さらに複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることが好ましい。
【0025】
また、上記の第1ないし第3の発明の構成においては、ドレイン制御電圧を発生する回路が、複数のダイオードからなる論理和回路からなることが好ましい。
【0026】
本発明の半導体装置は、第1ないし第3のいずれかの高周波スイッチ回路を半導体基板上に集積化したものである。
【0027】
【発明の実施の形態】
(実施の形態1)
図1は本発明の実施の形態1の高周波スイッチ回路の構成を示すものである。図1において、101から116は4個のスイッチ回路部を構成するデプレション型電界効果トランジスタ(以後FETと記す)、201から216は抵抗素子、250から261は抵抗素子、281は抵抗素子、501は例えばアンテナに接続される第1の入出力端子、502は例えば第1の送信回路部に接続される第2の入出力端子、503は例えば第2の送信回路部に接続される第3の入出力端子、504は例えば第1の受信回路部に接続される第4の入出力端子、505は例えば第2の受信回路部に接続される第5の入出力端子、602は第1の入出力制御端子、603は第2の入出力制御端子、604は第3の入出力制御端子、605は第4の入出力制御端子、660は第1のバイアス端子、661は第2のバイアス端子、401,402は論理和回路を構成するダイオード、701は接地、801は論理和回路である。
【0028】
上記図1のように構成された高周波スイッチ回路について、以下その動作を説明する。
【0029】
まず、扱う信号レベルが20dBm以下程度と比較的小さい場合、第2の入出力端子502から入力された信号を第1の入出力端子501に出力するには、第1の入出力制御端子602にハイレベル電圧として3Vを、第2から第4の入出力制御端子603〜605にローレベルの電圧として0Vを印加する。このとき第1のバイアス端子660には一般的な電源電圧である3Vが印加されており、第2のバイアス端子661には0Vが印加されている。
【0030】
抵抗素子281の抵抗値が極端に大きい場合のA点の電位は3Vであるが、抵抗素子281の抵抗値を調整することにより、A点の電位を任意の値に変化させることができる。本実施の形態では、抵抗素子281の抵抗値を200kΩとすることにより、A点の出力電圧を2.8Vに設定している。
【0031】
FET101〜116には、しきい値が−0.6V程度のデプレション型FETを使用しているため、上記電圧条件において、ハイレベルの電圧が印加されるFET101〜104はオン状態になり、ローレベルの電圧が印加されるFET105〜116はオフ状態になる。
【0032】
オン状態のFET101〜104により、第2の入出力端子502と第1の入出力端子501とが低抵抗で接続され、第2の入出力端子502に入力された信号がオン状態のFET101〜104を通って第1の入出力端子501へと出力される。このとき、FET101〜116の各ドレインおよび各ソースには抵抗素子250〜261を介してA点の出力電圧である2.8Vが印加されていて、電圧が固定されているため、低歪の信号伝送が実現される。
【0033】
もし、抵抗250〜261を介して電圧を与える構成ではない場合、オフすべきFET105〜108、109〜112、113〜116におけるFET接続点の電位が定まらず、いずれかのFETがオンしてしまうことがある。その結果、波形が歪み、高調波成分が発生する。この場合、小信号動作であるので、固定する電圧は2.8Vで十分である。
【0034】
同様にして、信号レベルが小さい場合、第1の入出力端子501から入力された信号を、第3の入出力端子504で受信する場合、第3の入出力制御端子604にハイレベル電圧3Vを、第1、第2、第4の入出力制御端子602,603,605にローレベル電圧として0Vを印加する。このとき、第1のバイアス端子660には一般的な電源電圧である3Vが印加されており、第2のバイアス端子661には0Vが印加されている。したがって、論理回路801の出力であるA点の電位は上記と同様にして2.8Vである。
【0035】
これにより、FET109〜112がオン状態に、かつFET101〜108,113〜116がオフ状態になる。そのため、第1の入出力端子501に入力された信号がFET109〜112を通って第3の入出力端子504へと出力される。このとき、FET101〜116の各ドレインおよび各ソースには抵抗素子250〜261を介してA点の出力である2.8Vが印加されているため、上記と同様に、信号伝送が実現される。
【0036】
次に、扱う信号レベルが20dBm以上と大きい場合、第2の入出力端子502から入力された信号を第1の入出力端子501に出力するには、第1の入出力制御端子602にハイレベル電圧として5Vを、第2から第4の入出力制御端子603〜605にローレベルの電圧として0Vを印加する。
【0037】
このとき、第1のバイアス端子660には電源電圧である3Vが印加されているが、第2のバイアス端子661に5Vを印加することにより、論理回路801の出力であるA点の電位は4.8Vとなる。これにより、FET101〜116の各ドレインおよび各ソースには抵抗素子250〜261を介してA点の出力電圧である4.8Vが印加され、大信号入力時にも低歪の信号伝送が実現される。
【0038】
この場合、大信号動作であるので、2.8Vの電圧では、オフすべきFET105〜108、109〜112、113〜116のいずれかのFETがオンしてしまう可能性があり不十分である。いずれかのFETがオンすると波形が歪み、高調波成分が発生する。そこで、4.8Vの電圧を与えている。
【0039】
このように、第2のバイアス端子661の電圧に、第2の入出力端子502への入力電力と相関を持たせることにより、上記電圧条件を実現している。
【0040】
同様にして、信号レベルが大きい場合、第1の入出力端子501から入力された信号を、第4の入出力端子504で受信するには、第3の入出力制御端子604にハイレベル電圧5Vを、第1、第2、第4の入出力制御端子602,603,605にローレベル電圧として0Vを印加する。
【0041】
このとき、第1のバイアス端子660には電源電圧3Vが印加されているが、第2のバイアス端子661に5Vを印加することにより、論理回路801の出力であるA点の電位は4.8Vとなる。
【0042】
これにより、FET109〜112がオン状態に、かつFET101〜108,113〜116がオフ状態になる。そのため、第1の入出力端子501に入力された信号がFET109〜112を通して第3の入出力端子504へと出力される。このとき、FET101〜116の各ドレインおよび各ソースには抵抗素子250〜261を介してA点の出力である4.8Vが印加されている。そのため、低歪の信号伝送が実現される。この場合も第2のバイアス端子661の電圧に、第1の入出力端子501への入力電力と相関を持たせることにより、上記電圧条件を実現している。
【0043】
なお、抵抗素子281は電荷を逃がすためにも有効であり、これによりA点の電圧が4.8Vから2.8Vへ変化する場合にも迅速に切り替えることができる。
【0044】
また、FET101〜116は、ゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【0045】
(実施の形態2:請求項2,3,4,5,11に対応)
図2は本発明の実施の形態2の高周波スイッチ回路の構成を示すものである。図2において、101〜116は4個のスイッチ回路部を構成するFET、201〜216は抵抗素子、250〜261は抵抗素子、282は抵抗素子、403〜405は論理和回路を構成するダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、660は基準電圧端子、701は接地、802は論理和回路である。上記図2のように構成された高周波スイッチ回路について、以下その動作を説明する。
【0046】
第1の送信端子510から入力された信号を入出力端子501に出力する場合、第1の送信用制御端子610にハイレベル電圧として5Vを、第2の送信用制御端子611および第1、第2の受信用制御端子620,621にローレベル電圧として0Vを印加する。
【0047】
図2において、FET101〜116には、しきい値が−0.6V程度のデプレション型FETを使用しているため、上記電圧条件において、ハイレベル電圧が印加されるFET101〜104はオン状態になり、ローレベル電圧が印加されるFET105〜116はオフ状態になる。オン状態のFET101〜104により、第1の送信端子510と入出力端子501とが低抵抗で接続される結果、送信信号が第1の送信端子510からFET101〜104を通り入出力端子501へと出力される。
【0048】
また、入出力端子501から入力された信号を、第1の受信端子520で受信する場合、第1の受信用制御端子620にハイレベル電圧3Vを、第1、第2の送信用制御端子610,611および第2の受信用制御端子621にローレベル電圧0Vを印加することにより、FET109〜112がオン状態に、かつ他のFET101〜108,113〜116がオフ状態になるため、信号が入出力端子501からFET109〜112を通り第1の受信端子520を経て受信される。
【0049】
論理和回路802の入力は、2つの制御端子610,611と基準電圧端子660の3種類の電圧であり、論理和回路802の出力にあたるB点には、2つの制御端子610,611、基準電圧端子660の各端子電圧の論理和に相当する電圧が出力される。本実施の形態においては、基準電圧として一般的な電源電圧である3Vを使用している。このときの入力電圧と出力電圧の関係を表1に示す。
【0050】
【表1】
表1において、状態1は第1の受信端子520から信号を出力する第1の受信時に相当し、状態2は第2の受信端子521から信号を出力する第2の受信時に相当し、状態3は第1の送信端子510から送信信号を入力する第1の送信時に相当し、状態4は第2の送信端子511から送信信号を入力する第2の送信時に相当する。
【0051】
なお、受信用のFETにも4.8Vの電圧を印加しないと送信時にオフできない。受信用FETがオンした時にFETを通過する電力は極めて小さく、送信用FETのように波形なまりが発生することはない。波形なまりは電力が大きい時にのみ起こる(約20dBm以上)。
【0052】
このように、本実施の形態においては、FET101〜116のドレイン−ソース端子には、第1、第2の送信用制御端子610,611の電圧と基準電圧端子660の電圧との論理和に相当する電圧が印加されており、送信時には5Vが、受信時には3Vが印加されるようになっている。これにより、送信用FET101〜108のゲート−ドレイン間、およびゲート−ソース間に印加される電圧は、送信時には−4.8Vであるが、送信時以外は−2.8Vに低減され、その結果、送信用FET101〜104,105〜108がオンしにくくなる現象を回避することができる。
【0053】
また、受信用FET109〜116には、送信信号が入力される際には5Vのバイアス電圧が印加され、優れた歪特性を実現することができる。その理由は以下の通りである。すなわち、オフすべきFET105〜108、109〜112、113〜116のいずれかのFETがオンすると信号波形が歪み、高調波成分が発生する。これを防止するため、大電力信号が入力される際にはバイアス電圧を高くする必要がある。
【0054】
また、送信時に受信用FETに4.8Vの電圧が加わっても、受信時の波形の立ち上がりに問題は生じない。その理由は、受信用FETがオンした時にFETを通過する電力は極めて小さく、送信用FETのように波形なまりが発生することはないからである。波形なまりは電力が大きい時にのみ起こる(約20dBm以上)。
【0055】
なお、抵抗素子282は電荷を逃がすためにも有効であり、これによりB点の電位を送信時の4.8Vから受信時の2.8Vへと迅速に切り替えることができる。
【0056】
なお、FET101〜116はゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【0057】
図3に、図2の高周波スイッチ回路における信号のタイミングと電圧の関係を示す。
【0058】
図3において、(a)は第1の送信端子510に入力される電力であり、時分割多重方式(TDMA)の通信方式を想定している。例えばGSM方式の場合、8スロットに区切られたタイムスロットのうち、端末機には送信と受信が各1スロットずつ割り当てられており、各スロットのスパンは577μsecである。図3の例では、時刻t2から時刻t3の間で送信した後、時刻t3から時刻t6までのいずれかのスロットで受信を行い、再度時刻t6から時刻t7の間に送信を行う様子を表している。
【0059】
図3(b)は、第1の送信用制御端子610の電圧(第1の送信制御信号)のタイミングを表しており、送信が行われるより前(時刻t1)に送信用FET101〜104をオンにし、送信が終わった後(時刻t4)に送信用FET101〜104をオフにする様子を表している。
【0060】
図3(c)は基準電圧端子660の電圧を表している。
【0061】
図3(d)は、図3(b)に示す第1の送信用制御端子610の電圧と、図3(c)に示す基準電圧端子660の電圧の論理和(OR)電圧を表す。図3(d)に示すように、図2の第1の送信用FET101〜104のドレイン−ソースバイアスとして、送信時のみ5Vを、それ以外には3Vを印加することにより、図3(e)に示すように、FET101〜104のドレイン−ゲート間およびソース−ゲート間電圧を低減することができる。図3(e)において、斜線部はFET101〜104のバイアス電圧と時間の積(バイアス電圧・時間積)を表わしており、この面積が小さいほど波形なまりを起こりにくくすることができる。本実施の形態のバイアス電圧・時間積は、従来の例の5分の3に低減されており、優れた効果を発揮することができる。
【0062】
図3(f)は入出力端子501から出力される電力を示している。
【0063】
なお、図3(a)のP1は入力電力を表し、図3(f)のP2は出力電力を表わしており、P1−P2が高周波スイッチ回路の挿入損失に相当する。
【0064】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0065】
(実施の形態3)
図4は本発明の実施の形態3の高周波スイッチ回路の構成を示すものである。図4において、101〜116は4個のスイッチ回路部を構成するFET、201〜216は抵抗素子、250〜261は抵抗素子、290は抵抗素子、406,407は論理和回路を構成するダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、660は基準電圧端子、803は論理和回路である。
【0066】
上記図4のように構成された高周波スイッチ回路の動作は実施の形態2とほぼ同様であり、以下の点が異なる。すなわち、実施の形態2では、基準電圧を与えるためにダイオード403を使用しているのに対し、実施の形態3では基準電圧を与えるために抵抗素子290を使用している点が異なる。この構成により、送信制御端子610,611や基準電圧端子660から抵抗素子281を介して接地へと流れていた電流を削減することができ、低消費電流で同等の効果が得られる高周波スイッチ回路を実現することができる。
【0067】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0068】
(実施の形態4)
図5は本発明の実施の形態4の高周波スイッチ回路の構成を示すものである。図5において、101〜116は4個のスイッチ回路部を構成するFET、201〜216は抵抗素子、250〜261は抵抗素子、283〜285は抵抗素子、408〜414は論理和回路を構成するダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、660は基準電圧端子、701は接地、804〜806は論理和回路である。
【0069】
上記図5のように構成された高周波スイッチ回路について、以下その動作を説明する。
【0070】
基本的な送信動作、受信動作は実施の形態2と同様であり、以下の点が実施の形態2とは異なる。すなわち、論理回路802,803,804とバイアス電圧の与え方が実施の形態2とは異なる。
【0071】
論理和回路804の入力は、第2の送信用制御端子611と基準電圧端子660の電圧であり、論理和回路804の出力にあたるC点には、第2の送信用制御端子611、基準電圧端子660の各端子電圧の論理和に相当する電圧が出力される。論理回路804の入力電圧と出力電圧の関係を表2に示す。
【0072】
【表2】
論理和回路805の入力は、第1の送信用制御端子610と基準電圧端子660の電圧であり、論理和回路の出力にあたるD点には、第1の送信用制御端子610、基準電圧端子660の各端子電圧の論理和に相当する電圧が出力される。論理回路805の入力電圧と出力電圧の関係を表3に示す。
【0073】
【表3】
論理和回路806の入力は、第1、第2の送信用制御端子610、611と基準電圧端子660の電圧であり、論理和回路806の出力にあたるE点には、第1、第2の送信用制御端子611、610、基準電圧端子660の各端子電圧の論理和に相当する電圧が出力される。論理回路806の入力電圧と出力電圧の関係を表4に示す。
【0074】
【表4】
表2から表4において、状態1は第1の受信端子520から信号を出力する第1の受信時に相当し、状態2は第2の受信端子521から信号を出力する第2の受信時に相当し、状態3は第1の送信端子から送信信号を入力する第1の送信時に相当し、状態4は第2の送信端子から送信信号を入力する第2の送信時に相当する。なお、本実施の形態においては、基準電圧として一般的な電源電圧を使用している。
【0075】
例えば送信端子510から送信する場合、状態2におけるFET101〜104のゲート−ソース間電圧が+0.5V程度になるよう、抵抗素子201〜204の抵抗値と抵抗素子250〜252、および抵抗素子282の抵抗値の比を決定する。これにより、FET101〜104を最適な順バイアス条件に設定することができる。
【0076】
本実施の形態では、順バイアス電圧を+0.5Vに設定し、その結果、FETのオン抵抗が低下し、さらなる低挿入損失化を図ることができる。送信端子511から送信する場合も同様にして低挿入損失化を図ることができる。
【0077】
なお、受信用FET109〜116のバイアスについては実施の形態2と同様であり、送信信号が入力される際には5Vのバイアス電圧が印加され、優れた歪特性を実現することができる。
【0078】
このように、本実施の形態では、消費電流をほとんど増大させることなく、送信時に送信用FETを順バイアスにすることができるため、低挿入損失かつ低消費電流の高周波スイッチ回路を実現することができる。
【0079】
なお、抵抗素子283〜285は電荷を逃がすためにも有効であり、これによりC点からE点の電位を、送信時の4.8Vから受信時の2.8Vへと迅速に切り替えることができる。
【0080】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0081】
(実施の形態5)
図6は本発明の実施の形態5の高周波スイッチ回路の構成を示すものである。図6において、101〜116は4個のスイッチ回路部を構成するFET、201〜216は抵抗素子、250〜261は抵抗素子、291〜293は抵抗素子、409,411,413,414は論理和回路を構成するダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、660は基準電圧端子、807〜809は論理和回路である。
【0082】
上記図6のように構成された高周波スイッチ回路の動作および効果は、実施の形態4と同様であるが、実施の形態4では基準電圧を与えるためにダイオード408,410,412を使用しているのに対し、実施の形態5では基準電圧を与えるために抵抗素子291,292,293を使用している点が異なる。
【0083】
この構成により、送信制御端子610,611や基準電圧端子660から抵抗素子283〜285を介して接地へと流れていた電流を削減することができ、低消費電流の高周波スイッチ回路を実現することができる。
【0084】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0085】
(実施の形態6)
図7は本発明の実施の形態6の高周波スイッチ回路の構成を示すものである。図7において、101〜124は6個のスイッチ回路部を構成するFET、201〜224は抵抗素子、250〜267は抵抗素子、286〜289は抵抗素子、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、512は第3の送信回路部に接続される第3の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、522は第3の受信回路部に接続される第3の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、612は第3の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、622は第3の受信用制御端子、660は基準電圧端子、415〜427は論理和回路を構成するダイオード、701は接地である。図7の構成の高周波スイッチ回路の基本的な送信動作、受信動作は実施の形態4と同様であるが、図7は3系統の送信端子と受信端子を備えたシステムにも対応するものである。
【0086】
この実施の形態の効果は実施の形態4と同様である。
【0087】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0088】
(実施の形態7)
図8は本発明の実施の形態7の高周波スイッチ回路の構成を示すものである。図8において、101〜116は4個のスイッチ回路部を構成するFET、150〜165は4個のシャント用スイッチ回路部を構成するFET、201〜232は抵抗素子、250〜273は抵抗素子、283,284は抵抗素子、301〜304はコンデンサ、408〜411は論理和回路を構成するダイオード、430〜432,434〜436はダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、630,631はシャント制御端子、640,641はシャント制御端子、660は基準電圧端子、701は接地、814,815は論理和回路である。
【0089】
上記図8のように構成された高周波スイッチ回路について、以下その動作を説明する。
【0090】
図8の高周波スイッチ回路の基本的な動作は実施の形態1と同様であるが、各送信端子と各受信端子に、シャント回路と呼ばれる回路を設けた点が異なる。シャント回路は、この例では、各々4個の直列接続されたFET150〜153,154〜157,158〜161,162〜165からなる。それらの一端は、第1の送信端子510、第2の送信端子511、第1の受信端子520、第2の受信端子521にそれぞれ接続され、他端はコンデンサ301〜304を介して接地されている。そして、第1の送信端子510、第2の送信端子511、第1の受信端子520、第2の受信端子521と入出力端子501と間にそれぞれ接続されているスイッチ回路部と逆の動作を行わせることにより、入出力に寄与していない送信端子または受信端子のアイソレーションが改善される。
【0091】
第1の送信端子510から入力された信号を、入出力端子501に出力する場合、第1の送信用制御端子610、シャント制御端子631,640,641にハイレベル電圧として5Vを印加し、第2の送信用制御端子611および第1、第2の受信用制御端子620、621、シャント制御端子630にローレベル電圧として0Vを印加する。その結果、FET101〜104がオンすることにより、送信端子510と入出力端子501が低抵抗で接続され、送信信号が第1の送信端子510から入出力端子501へと出力され、シャントFET154〜165がオンとなることにより高いアイソレーションが得られる。
【0092】
FET101〜104のドレイン−ソースバイアスには、基準電圧端子660からの基準電圧と、第2の送信用制御端子611からの制御電圧の論理和に相当する電圧が印加され、この場合、第2の送信端子511から送信する場合のみ4.8Vのバイアスが印加され、それ以外の場合には2.8Vの電圧が印加されている。
【0093】
また、シャント用FET150〜165のソース−ドレインには、ダイオード430〜432,434を介してゲート電圧とは逆相の電圧が印加されており、オン時にはより低挿入損失で高いアイソレーションを得ると同時に、オフ時には優れた歪特性を実現している。
【0094】
同様にして、第2の送信端子511から入力された信号を入出力端子501に出力する場合、第2の送信用制御端子611、シャント制御端子630,640,641にハイレベル電圧として5Vを印加し、第1の送信用制御端子610、および第1、第2の受信用制御端子620、621、シャント制御端子631にローレベル電圧として0Vを印加する。FET105〜109がオンすることにより、送信端子511と入出力端子501が低抵抗で接続され、送信信号が第2の送信端子511から入出力端子501へと出力され、FET150〜153,158〜165がオンとなることにより高いアイソレーションが得られる。
【0095】
FET105〜109のドレイン−ソースバイアスには、基準電圧端子660からの基準電圧と、第1の送信用制御端子610からの制御電圧の論理和に相当する電圧が印加され、この場合、第1の送信端子510から送信する場合のみ4.8Vのバイアスが印加され、それ以外の場合には2.8Vの電圧が印加されている。
【0096】
また、入出力端子501から入力された信号を、第1の受信端子520で受信する場合、第1の受信用制御端子620にハイレベル電圧5Vを、第1、第2の送信用制御端子610、611、および第2の受信用制御端子621にローレベル電圧0Vを印加することにより、FET109〜112がオン状態に、かつ他のFETがオフ状態になるため、信号が入出力端子501から第1の受信端子520を経て受信される。
【0097】
受信用FET109〜116、シャント用FET150〜165のソース−ドレインにはバイアス用の抵抗素子256〜273を介してダイオード430〜432,434〜436のカソードが接続されており、ダイオード430〜432,434〜435のアノードが第1の送信制御端子610、第2の送信制御端子611、第1の受信制御端子620、第2の受信制御端子621、シャント制御端子640,641に接続されている。
【0098】
これにより各FET109〜116,150〜165が順バイアスとなったときの順方向電流を削減することができる。その理由は以下の通りである。すなわち、この実施の形態の回路の消費電流は、FET109からFET116、およびFET150からFET165の順方向電流により決定されるが、順方向電流が流れる経路に逆方向に接続されたダイオード430〜432,434〜435が挿入されているため、順方向電流を抑制することができる。
【0099】
このように本実施の形態においては、送信用FET101〜108のゲート−ドレイン間、およびゲート−ソース間に印加される電圧は、送信時には−5Vであるが、送信時以外は−3Vに低減され、その結果、送信用FETがオンしにくくなる現象を回避することができるとともに、オンとなるFETの順方向電流を低減することができる。
【0100】
なお、抵抗素子283,284は電荷を逃がすためにも有効であり、これによりFET101〜108のドレイン−ソース端子に印加される電圧が、送信時の5Vから受信時の3Vへと迅速に切り替えることができる。
なお、FET101〜116はゲートーソース間、およびゲートードレイン間が対称な構造であり、ドレインとソースの接続を変更しても同一の特性が得られる。
【0101】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0102】
(実施の形態8)
図9は本発明の実施の形態8の高周波スイッチ回路の構成を示すものである。図9において、101〜116は4個のスイッチ回路部を構成するFET、150〜165は4個のシャント用スイッチ回路部を構成するFET、201〜216は抵抗素子、250〜273は抵抗素子、294〜295は抵抗素子、301〜304はコンデンサ、409、410は論理和回路を構成するダイオード、430〜432,434〜436はダイオード、501は例えばアンテナに接続される入出力端子、510は第1の送信回路部に接続される第1の送信端子、511は第2の送信回路部に接続される第2の送信端子、520は第1の受信回路部に接続される第1の受信端子、521は第2の受信回路部に接続される第2の受信端子、610は第1の送信用制御端子、611は第2の送信用制御端子、620は第1の受信用制御端子、621は第2の受信用制御端子、660は基準電圧端子、816,817は論理和回路である。
【0103】
上記図9のように構成された高周波スイッチ回路の動作および効果は、実施の形態7と同様であるが、実施の形態7では基準電圧を与えるためにダイオード408,411を使用しているのに対し、実施の形態8では基準電圧を与えるために抵抗素子294,295を使用している点が異なる。
【0104】
この構成により、第1および第2の送信用制御端子610,611や基準電圧端子660から抵抗素子283,284を介して接地へと流れていた電流を削減することができ、低消費電流の高周波スイッチ回路を実現することができる。
【0105】
上記第8および第9の実施の形態は、第1および第2の実施の形態の回路にシャント回路を追加したものであったが、第3ないし第7の実施の形態についても、上記と同様にシャント回路を追加することが可能であり、上記シャント回路による効果は第8、第9の実施の形態と同様である。
【0106】
以上に説明した各実施の形態の高周波スイッチ回路を半導体基板上に集積化したものが、本発明の半導体装置であり、各々各実施の形態の高周波スイッチ回路と同様の効果を奏する。
【0107】
上記の実施の形態においては、論理和回路に基準電圧を入力していたが、基準電圧の入力については、省くことも可能である。
【0108】
なお、第2から第9の実施の形態では、例えばアンテナに接続される入出力端子501は、1個のみ設けていたが、複数個設けてもよい。この場合、複数個の入出力端子と1または複数個の送信端子および1または複数個の受信端子との間に各々スイッチ回路部が設けられることになる。シャント回路部について同様である。
【0109】
以上に述べた実施の形態では、送信用FETのバイアス電圧として、送信時のみ高い電圧を印加し、それ以外の場合には低い電圧を印加することにより、波形なまりのない、優れた高周波スイッチ回路、および半導体装置を提供することができるものである。
【0110】
【発明の効果】
以上述べた通り、本発明によれば、FETのドレイン端子もしくはソース端子に、個別にドレイン制御電圧を印加し、ゲート制御電圧とドレイン制御電圧として、スイッチ回路部に入力される高周波信号の電力値に応じた電圧を与えることにより、波形なまりを起こさない優れた高周波スイッチ回路および半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の高周波スイッチの等価回路を表す回路図である。
【図2】本発明の実施の形態2の高周波スイッチの等価回路を表す回路図である。
【図3】本発明の実施の形態2の高周波スイッチの信号タイミングを表すタイミング図である。
【図4】本発明の実施の形態3の高周波スイッチの等価回路を表す回路図である。
【図5】本発明の実施の形態4の高周波スイッチの等価回路を表す回路図である。
【図6】本発明の実施の形態5の高周波スイッチの等価回路を表す回路図である。
【図7】本発明の実施の形態6の高周波スイッチの等価回路を表す回路図である。
【図8】本発明の実施の形態7の高周波スイッチの等価回路を表す回路図である。
【図9】本発明の実施の形態8の高周波スイッチの等価回路を表す回路図である。
【図10】従来の高周波スイッチの等価回路を表す回路図である。
【図11】従来の高周波スイッチの信号タイミングを表すタイミング図である。
【符号の説明】
101〜116,150〜165 デプレション型FET
201〜273,280〜284,290〜294 抵抗素子
301〜304 コンデンサ
401〜436 ダイオード
501〜505 高周波信号入出力端子
510〜512 高周波信号送信端子
520〜522 高周波信号受信端子
610〜612 送信制御端子
620〜622 受信制御端子
630,631 シャント制御端子
640,641 シャント制御端子
660,661 バイアス印加端子
701 接地
801〜817 論理和回路
Claims (12)
- 高周波信号を入出力する複数個の入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタが直列接続されて構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の電界効果トランジスタのドレイン端子もしくはソース端子にドレイン制御電圧が印加され、前記ゲート制御電圧および前記ドレイン制御電圧として、前記複数個のスイッチ回路部に入力される高周波信号の電力値に応じた電圧が与えられることを特徴とする高周波スイッチ回路。 - 前記ドレイン制御電圧として、前記ゲート制御電圧が用いられることを特徴とする請求項1記載の高周波スイッチ回路。
- 前記ドレイン制御電圧として、前記ゲート制御電圧のうち最も高い電圧、もしくは前記ゲート制御電圧の論理和となる電圧が与えられることを特徴とする請求項1記載の高周波スイッチ回路。
- 前記ドレイン制御電圧として、前記ゲート制御電圧と外部から与えられた基準電圧とのうち最も高い電圧、もしくは前記ゲート制御電圧と前記外部から与えられた基準電圧との論理和となる電圧が与えられることを特徴とする請求項1記載の高周波スイッチ回路。
- 複数個のスイッチ回路部は高周波信号の送受信の切り替えを行う回路であり、前記ドレイン制御電圧が、前記高周波信号の送受信に同期して与えられることを特徴とする請求項1〜4のいずれかに記載の高周波スイッチ回路。
- 高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する1つもしくは複数個の入出力端子と、前記送信端子と前記入出力端子間、および前記受信端子と前記入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の送信端子のうちの第k(kは1≦k≦nの整数、nは正の整数)の送信端子と前記入出力端子間にある第kのスイッチ回路部のドレイン端子もしくはソース端子に、前記第kの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加され、
前記複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、前記複数個の送信端子につながるスイッチ回路部のゲート制御電圧の論理和となる電圧が印加されることを特徴とする高周波スイッチ回路。 - 高周波信号を入力する複数個の送信端子と、高周波信号を出力する複数個の受信端子と、高周波信号を入出力する1つもしくは複数個の入出力端子と、前記送信端子と前記入出力端子間、および前記受信端子と前記入出力端子間に配置された複数個のスイッチ回路部を備え、
前記スイッチ回路部は、複数個の電界効果トランジスタを直列接続して構成され、前記複数個の電界効果トランジスタのゲート端子にゲート制御電圧が印加されることによりオン状態とオフ状態とが実現され、
さらに前記スイッチ回路部は、前記複数個の送信端子のうちの第k(kは1≦k≦nの整数、nは正の整数)の送信端子と前記入出力端子間にある第kのスイッチ回路部のドレイン端子もしくはソース端子に、に、前記第kの送信端子以外の複数個の送信端子につながるスイッチ回路部のゲート制御電圧と基準となる電圧との論理和となる電圧が印加され、
前記複数個の受信端子につながるスイッチ回路部の電界効果トランジスタのドレイン端子もしくはソース端子に、前記複数個の送信端子につながるスイッチ回路部のゲート制御電圧と前記基準となる電圧との論理和となる電圧が印加されることを特徴とする高周波スイッチ回路。 - 前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧をダイオードを介して印加することを特徴とする請求項1から7のいずれかに記載の高周波スイッチ回路。
- 複数個の入出力端子の少なくとも一つにシャント用スイッチ回路部が備えられ、前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ前記電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることを特徴とする請求項1から5のいずれかに記載の高周波スイッチ回路。
- 複数個の送信端子および複数個の受信端子にシャント用スイッチ回路部が備えられ、前記複数個のスイッチ回路部のうちドレイン制御電圧が与えられないスイッチ回路部を構成する電界効果トランジスタのドレインもしくはソース端子に、前記電界効果トランジスタのゲート制御電圧と逆相の電圧がダイオードを介して印加され、かつ前記電界効果トランジスタのゲート制御電圧と逆相の電圧としてシャント用スイッチ回路部の制御電圧が用いられることを特徴とする請求項6または7のいずれかに記載の高周波スイッチ回路。
- ドレイン制御電圧を発生する回路が、複数のダイオードからなる論理和回路からなることを特徴とする請求項1から10のいずれかに記載の高周波スイッチ回路。
- 請求項1から11のいずれかに高周波スイッチ回路を半導体基板上に集積化したことを特徴とする半導体装置。
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