JP2004096441A

JP2004096441A - スイッチング回路、スイッチングモジュール及びその制御方法

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Publication number: JP2004096441A
Application number: JP2002255057A
Authority: JP
Inventors: Sachiyuki Kitazawa; 北澤　幸行; Naoyuki Miyazawa; 宮澤　直行
Original assignee: Fujitsu Quantum Devices Ltd
Current assignee: Fujitsu Quantum Devices Ltd
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25
Also published as: US20040051394A1; CN1316739C; CN1489291A; US20080136494A1; US7352086B2; US7626443B2; CN101064504A

Abstract

【課題】全てのスイッチングトランジスタが非選択状態にある際に、これらを確実にカットオフできるスイッチング回路、スイッチングモジュール及びその制御方法を提供する。
【解決手段】入力端子Ｔｉｎに対して共通に接続された複数のスイッチングトランジスタＴｒ１，Ｔｒ２を有するスイッチング回路１において、全てのスイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態にある際に，選択的にこれらをカットオフ状態とするための制御バイアスを制御バイアス供給回路１０から供給する。尚、制御バイアス供給回路１０は、外部から入力された電圧信号Ｖ１０に基づいて制御バイアスを生成し、これをスイッチング回路１における全てのスイッチングトランジスタＴｒ１，Ｔｒ２で共通な接続点Ｐｓへ供給する。これにより、非動作状態にあるスイッチングトランジスタＴｒ１，Ｔｒ２のゲート・ソース間が逆バイアスとなり、これらが確実にカットオフされる。
【選択図】　　　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング回路、スイッチングモジュール及びその制御方法に関する。
【０００２】
【従来の技術】
従来技術による半導体スイッチ１００の回路構成を図１に示す。図１に示すように、従来の半導体スイッチ１００は、入力端子Ｔ_ｉｎに入力された高周波信号である入力信号を、複数の出力端子（Ｔ_ｏｕｔ１，Ｔ_ｏｕｔ２）の何れかから選択的に出力する構成を有する。尚、図１ではＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）の半導体スイッチ１００の構成を示す。
【０００３】
このような半導体スイッチ１００は、例えばアンテナを送信回路と受信回路とで共用する構成において、一方の回路がアンテナを使用中に、他方の回路がアンテナと接続されることをカットオフするために使用される。
【０００４】
ここで、非選択状態にあるスイッチングトランジスタ（Ｔｒ１／Ｔｒ２）のソース電圧Ｖｓが、選択状態にあるスイッチングトランジスタ（Ｔｒ２／Ｔｒ１）のゲートからソースを介して供給される電位によって決定されるため、非選択状態のスイッチングトランジスタ（Ｔｒ１／Ｔｒ２）では、ゲート・ソース間でバイアスの電位差が生じ、これが遮断状態（ＯＦＦ状態）となる。
【０００５】
しかしながら、上記の構成において全ての出力端子（Ｔ_ｏｕｔ１，Ｔ_ｏｕｔ２）をカットオフする場合、選択状態にあるスイッチングトランジスタが存在しないため、ソース電圧Ｖｓを所定のレベルとすることができない。このため、各スイッチングトランジスタを十分にカットオフすることができないという問題が存在する。
【０００６】
尚、従来技術において、スイッチングトランジスタ（Ｔｒ１，Ｔｒ２）のゲート・ソース間電位差を所定のレベルとするために、固定的にバイアス電圧Ｖｂａを供給する構成を有するスイッチ回路２００が存在する。このスイッチ回路２００の構成を図２に示す。また、同様の目的を達成する技術が、例えば以下に示す特許文献１に開示されている。
【０００７】
【特許文献１】
特開２０００−２２３９０２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、これらの従来技術は、何れかのスイッチングトランジスタが選択状態にある際に、非選択状態にあるスイッチングトランジスタのソース電圧Ｖｓを所定のレベルにするための技術である。このため、スイッチングトランジスタが全て非選択状態にある際にカットオフできないという問題を解決することが不可能である。
【０００９】
そこで本発明は、全てのスイッチングトランジスタが非選択状態にある際に、これらを確実にカットオフできるスイッチング回路、スイッチングモジュール及びその制御方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、入力端子又は出力端子の何れかに対して共通に接続された複数のスイッチングトランジスタを有するスイッチング回路において、全ての前記スイッチングトランジスタが非選択状態である場合に、該全てのスイッチングトランジスタをカットオフ状態にするための制御バイアスを供給する制御バイアス供給回路を有する。これにより、全てのスイッチングトランジスタが非選択状態にある際に、これらを確実にカットオフできるスイッチング回路が実現される。
【００１１】
また、上記のスイッチング回路は、好ましくは請求項２記載のように、前記制御バイアス供給回路が前記複数のスイッチングトランジスタに共通な接続点に前記制御バイアスを供給する構成を有する。これにより、スイッチング回路の配線構成を簡略化できる。
【００１２】
また、上記のスイッチング回路は、例えば請求項３記載のように、前記制御バイアス供給回路が外部から印加された電圧信号に基づいて前記制御バイアスを供給するように構成することもできる。これにより、スイッチング回路の構成が簡略化される。
【００１３】
また、上記のスイッチング回路は、例えば請求項４記載のように、前記制御バイアス供給回路が前記電圧信号に対して順方向に接続されたダイオードを有するように構成することもできる。これにより、何れかのスイッチングトランジスタが選択状態にあるときに、選択状態にないスイッチングトランジスタのゲートからの電位が制御バイアス供給回路へ逆流することを防止できる。
【００１４】
また、別の例として、上記のスイッチング回路は、例えば請求項５記載のように、前記制御バイアス供給回路がＭＥＳ型電界効果トランジスタを含んで構成されたバイアストランジスタを有し、前記制御バイアスが前記バイアストランジスタのゲートに印加された電圧信号に基づいて供給されるように構成することもできる。
【００１５】
また、上記のスイッチング回路は、好ましくは請求項６記載のように、前記バイアストランジスタのソース又はドレインのうち何れか一方が前記複数のスイッチングトランジスタに共通な接続点に接続され、他の一方が容量素子を介して接地電位に接続される構成を有する。これにより、入力側と出力側とのアイソレーションが高められ、スイッチングトランジスタのカットオフが確実となる。
【００１６】
また、上記のスイッチング回路における前記制御バイアス供給回路は、例えば請求項７記載のように、前記制御バイアスの電圧値を可変とするように構成されてもよい。これにより、所定の事象に応じて所望の制御バイアスを印加することができるため、スイッチング回路の制御性が向上される。
【００１７】
また、別の例として、上記のスイッチング回路は、例えば請求項８記載のように、前記制御バイアス供給回路が複数の制御バイアスのうち何れか１つを選択的に供給するように構成することもできる。
【００１８】
また、別の例として、上記のスイッチング回路は、例えば請求項９記載のように、前記制御バイアス供給回路が前記複数のスイッチングトランジスタの全てが非選択状態にある場合に前記制御バイアスの電圧値を可変するように構成することもできる。
【００１９】
また、別の例として、上記のスイッチング回路は、例えば請求項１０記載のように、前記制御バイアス供給回路が、前記複数のスイッチングトランジスタの少なくとも一つが選択状態である場合と、該複数のスイッチングトランジスタの全てが非選択である場合とで異なる電圧値の前記制御バイアスを供給するように構成することもできる。
【００２０】
また、上記のスイッチング回路は、例えば請求項１１記載のように、前記入力端子又は前記出力端子に共通に接続される前記スイッチングトランジスタを少なくとも３つ有する場合にも適用することが可能である。
【００２１】
また、上記のスイッチング回路は、好ましくは請求項１２記載のように、前記スイッチングトランジスタのソースに接続されたシャントトランジスタを有し、前記シャントトランジスタのゲートに、該シャントトランジスタと対応しない前記スイッチングトランジスタのゲートに印加される電圧信号が印加されるように構成することもできる。これにより、入力側と出力側との間を十分にアイソレーションでき、非選択状態にあるスイッチングトランジスタを確実にカットオフ状態とすることが可能となる。
【００２２】
また、上記のスイッチング回路は、好ましくは請求項１３記載のように、前記スイッチングトランジスタがＭＥＳ型電界効果トランジスタで形成される。
【００２３】
また、上記のスイッチングトランジスタは、好ましくは請求項１４記載のように、前記複数のスイッチングトランジスタに共通な接続点が、抵抗を介して接地される構成を有する。これにより、入力側に印加された信号の高周波成分を減衰することができる。
【００２４】
また、上記のスイッチング回路は、好ましくは請求項１５記載のように、前記スイッチングトランジスタのソース・ドレイン間が、バラスト抵抗を介して接続された構成を有する。
【００２５】
また、本発明によるスイッチングモジュールは、請求項１６記載のように、上記のスイッチング回路と、外部から入力されたデータ信号をデコードし、前記スイッチング回路を動作させるための電圧信号及び／又は選択制御信号を生成するデコード回路とを有する。これにより、全てのスイッチングトランジスタが非選択状態にある際に、これらを確実にカットオフできるスイッチング回路が実装されたスイッチングモジュールを提供できる。
【００２６】
また、上記のスイッチングモジュールは、好ましくは請求項１７記載のように、前記スイッチング回路と前記デコーダとが単一のチップで形成された構成を有する。これにより、スイッチング動作を１チップで完結して実現できるスイッチングモジュールを提供できる。
【００２７】
また、本発明は、請求項１８記載のように、入力端子又は出力端子の何れかに対して共通に接続された複数のスイッチングトランジスタを有するスイッチング回路の制御方法において、前記複数のスイッチングトランジスタの全てが非選択状態である場合に全てのスイッチングトランジスタをカットオフ状態にするための制御バイアスを供給する。これにより、全てのスイッチングトランジスタが非選択状態にある際に、非選択状態にある全てのスイッチングトランジスタを確実にカットオフできる。
【００２８】
また、上記のスイッチング回路の制御方法は、例えば請求項１９記載のように、ＭＥＳ型電界効果トランジスタを含んで構成されたバイアストランジスタのゲートに印加された電圧信号に基づいて、前記制御バイアスを供給する。
【００２９】
また、上記のスイッチング回路の制御方法は、例えば請求項２０記載のように、前記制御バイアスの電圧値を可変に供給する。これにより、所定の事象に応じて所望の制御バイアスを印加することができるため、スイッチング回路の制御性が向上される。
【００３０】
また、別の例として、上記のスイッチング回路の制御方法は、例えば請求項２１記載のように、前記複数のスイッチングトランジスタの全てが非選択状態である場合に前記制御バイアスの電圧値を可変する。
【００３１】
また、別の例として、上記のスイッチング回路の制御方法は、例えば請求項２２記載のように、前記複数のスイッチングトランジスタの少なくとも一つが選択状態である場合と、該複数のスイッチングトランジスタの全てが非選択状態である場合とで異なる電圧値の前記制御バイアスを供給する。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
〔第１の実施形態〕
まず、本発明の第１の実施形態について説明する。本実施形態の基本概念は、入力端子又は出力端子の何れかに対して共通に接続された複数のスイッチングトランジスタを有するスイッチング回路において、全てのスイッチングトランジスタが非選択状態にある際に選択的に、これらをカットオフ状態とするための制御バイアスを供給するものである。これにより、本実施形態では、非選択状態にあるスイッチングトランジスタを十分且つ確実に遮断状態（ＯＦＦ状態）とすることができる。尚、何れかのスイッチングトランジスタが選択状態にある際は、この選択されているスイッチングトランジスタを介して他の非選択状態にあるスイッチングトランジスタのソースに電位が供給されるため、制御バイアスを供給しない。これは、消費電力を低減する点で有効である。
【００３４】
以下、本実施形態の構成及び動作を図面と共に詳細に説明する。図３は本実施形態によるスイッチング回路１の構成を示す回路図である。
【００３５】
図３に示すように、スイッチング回路１は、２つのスイッチングトランジスタＴｒ１，Ｔｒ２を有した１入力２出力であるＳＰＤＴスイッチの構成を有している。尚、スイッチングトランジスタＴｒ１，Ｔｒ２は例えばガリウム・ヒ素（ＧａＡｓ）で形成されたＭＥＳ型電界効果トランジスタ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）で構成される。但し、これをＨＥＭＴ型電界効果トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴＦＥＴ）で構成しても良い。
【００３６】
このような構成において、スイッチングトランジスタＴｒ１は、ゲートに入力端子Ｔｉｎから伝播された高周波信号を減衰するための抵抗Ｒ１を介して選択制御信号Ｖ１が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ１を介して出力端子Ｔｏｕｔ１に接続され、ソースが高周波信号の直流成分ＤＣを遮断するためのコンデンサＣ３を介して入力端子Ｓｉｎに接続されている。また、スイッチングトランジスタＴｒ２も同様に、ゲートに入力端子Ｔｉｎから伝播された高周波信号の直流成分ＤＣを遮断するための抵抗Ｒ２を介して選択制御信号Ｖ２が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ２を介して出力端子Ｔｏｕｔ２に接続され、ソースが高周波信号を遮断するためのコンデンサＣ３を介して入力端子Ｔｉｎに接続されている。尚、入力端子Ｔｉｎには例えばアンテナで受信された高周波信号が入力される。また、アンテナから入力された高周波信号の直流成分ＤＣを遮断するためのコンデンサＣ１，Ｃ２，Ｃ３は、スイッチング回路１の内部構成に含ませても、他の構成に含ませてもよい。以下の説明では、他の構成に含ませた場合を例に挙げる。
【００３７】
スイッチングトランジスタＴｒ１，Ｔｒ２のソース・ドレイン間はバラスト抵抗Ｒ３，Ｒ４によりそれぞれ接続されている。このバラスト抵抗は、スイッチングトランジスタのソース・ドレイン間の電位を共通にする（電位差を実質的になくす）ために設けられている。尚、本実施形態ではバラスト抵抗Ｒ３，Ｒ４に１０ｋΩ程度の抵抗を用いる。
【００３８】
上記構成において、各スイッチングトランジスタＴｒ１，Ｔｒ２のソースは共通な接続点Ｐｓを介して上記のコンデンサＣ３に接続される。また、この接続点Ｐｓは抵抗Ｒｓを介して接地される。更に、この接続点Ｐｓは、制御バイアス供給回路１０に接続されており、これを介してスイッチングトランジスタＴｒ１，Ｔｒ２のソースに制御バイアスが供給される。
【００３９】
ここで、本実施形態による制御バイアス供給回路１０の構成を説明する。制御バイアス供給回路１０は、図３に示すように、２つの抵抗Ｒ１１，Ｒ１２の間にダイオードＤ１１が直列に設けられた構成を有しており、これに制御バイアスを発生させるための電圧信号Ｖ１０が印加される。尚、ダイオードＤ１１は、電圧信号Ｖ１０の印加方向に対して順方向を導通するように接続されている。
【００４０】
このように全てのスイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態である際に選択的に制御バイアスを供給する制御バイアス供給回路１０に、バイアス方向に対して順方向に接続されたダイオードＤ１１を介在させることで、何れかの出力（スイッチングトランジスタ）が選択状態にあるときに、選択状態にないスイッチングトランジスタのゲートからの電位が制御バイアス供給回路１０側へ逆流することを防止できる。
【００４１】
尚、制御バイアス供給回路１０に印加される電圧信号Ｖ１０は、外部のＣＰＵ等から入力されたデータ信号をスイッチング回路１外部に設けたデコーダ（図４参照）１１でデコードして生成される。ここで、データ信号は、例えば２ビット（但し、ＳＰＤＴスイッチの場合）で構成されるデータであり、何れかのスイッチングトランジスタＴｒ１，Ｔｒ２を選択状態とする（＝何れの出力を得る）、若しくは全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする（＝制御バイアスを供給する）ことを示すデータが含まれた信号である。即ち、データ信号に全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする（＝制御バイアスを供給する）ことが示されていた場合、デコーダ１１はこれをデコードして所定の電圧値の電圧信号Ｖ１０し、これを制御バイアス供給回路１０に印加する。制御バイアス供給回路１０は印加された電圧信号Ｖ１０を抵抗Ｒ１１，Ｒ１２及びダイオードＤ１１において制御バイアスに変換し、これを接続点Ｐｓへ供給する。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２のゲート・ソース間が逆バイアスとなり、スイッチングトランジスタＴｒ１，Ｔｒ２が完全にカットオフ状態とされる。
【００４２】
また、以上のように構成されたスイッチング回路１は、例えば図４に示すように、集積化して１チップとして提供することも可能である。更に、この１チップ化されたスイッチング回路１は、他の回路（デコーダ１１等）と組み合わされて、１つのスイッチングモジュール１Ａとして提供することも可能である。尚、コンデンサＣ１，Ｃ２，Ｃ３は、図４に示すように、このスイッチングモジュール１Ａ内部に設ける構成としても良いが、これに限定されず、図中の入力端子Ｔｉｎや出力端子Ｔｏｕ１，Ｔｏｕｔ２の外側（スイッチング回路１を反対側）に設ける構成としても良い。
【００４３】
また、上記したスイッチング回路１のチップ内に、上記のデコーダ１１が含まれるように構成しても良い。これにより、本実施形態によるスイッチング動作を１チップで完結して実現できる。
【００４４】
尚、以上では、１入力２出力であるＳＰＤＴスイッチを例に挙げて説明したが、本発明ではこれに限定されず、例えば１入力１出力、又は２入力３出力若しくはこれ以上等、目的に応じて種々変形することが可能である。
【００４５】
〔第２の実施形態〕
次に、本発明の第２の実施形態について図面を用いて詳細に説明する。本実施形態では、制御バイアス供給回路の他の実施例を示す。
【００４６】
図５は本実施形態による制御バイアス供給回路２０を有して構成されたスイッチング回路２の構成を示す回路図である。
【００４７】
図５を参照すると明らかなように、本実施形態による制御バイアス供給回路２０は、バイアストランジスタＴｒ２１を有して構成され、このバイアストランジスタＴｒ２１のソースが接続点Ｐｓに接続されている。また、バイアストランジスタＴｒ２１は、ゲートに入力端子Ｔｉｎから伝播された高周波信号を減衰するための抵抗Ｒ２１を介して電圧信号Ｖ１０が印加される。尚、このバイアストランジスタＴｒ２１は、ＭＥＳ型電界効果トランジスタで構成される。
【００４８】
従って、全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする際に、電圧信号Ｖ１０をバイアストランジスタＴｒ２１のゲートに印加することで、バイアストランジスタＴｒ２１で発生された制御バイアス（＝ゲート・ソース間電位差）が接続点Ｐｓを介してスイッチングトランジスタＴｒ１，Ｔｒ２のソースに供給される。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２のゲート・ソース間が逆バイアスとなり、スイッチングトランジスタＴｒ１，Ｔｒ２が完全にカットオフ状態とされる。
【００４９】
また、図５に示すように、バイアストランジスタＴｒ２１のドレインを容量素子であるコンデンサＣ２１を介して接地することで、入力端子Ｔｉｎと出力端子Ｔｏｕｔ１，Ｔｏｕｔ２とのアイソレーションを高め、より確実なカットオフがなされるように構成することも可能である。即ち、バイアストランジスタＴｒ２１のドレインを、高周波信号の直流成分ＤＣを遮断するためのコンデンサＣ２１を介して接地することで、全てのスイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態にある際に、これが高周波信号に対するシャントトランジスタとして作用する。このため、上記のように、入力端子Ｔｉｎと出力端子Ｔｏｕｔ１，Ｔｏｕｔ２とのアイソレーションが高められ、非選択状態にあるスイッチングトランジスタのカットオフをより確実にすることができる。また、他の構成は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００５０】
〔第３の実施形態〕
次に、本発明の第３の実施形態について図面を用いて詳細に説明する。本実施形態は制御バイアスの電圧値を可変に供給する構成とした場合である。
【００５１】
図６は本実施形態による制御バイアス供給回路３１，３２を有して構成されたスイッチング回路３の構成を示す回路図である。尚、本実施形態は、第１の実施形態によるスイッチング回路１において、制御バイアスが可変に供給されるように変形した例である。
【００５２】
図６を参照すると明らかなように、本実施形態によるスイッチング回路３は、複数（図面では２つ）の制御バイアス供給回路３１，３２を有する。従って、本実施形態では、外部から入力するデータ信号で何れの制御バイアス供給回路３１，３２を使用するかを設定することで、適宜にスイッチングトランジスタＴｒ１，Ｔｒ２のソースに供給される制御バイアスを切り替えることが可能となる。尚、この設定は、例えばデータ信号に１ビットのフラグを付加することで実現することができる。
【００５３】
また、本実施形態によるスイッチング回路３を１チップ化した際の構成を図７に示す。図７に示すスイッチングモジュール３Ａは、第１の実施形態によるスイッチングモジュール１Ａと同様な構成において、全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする場合に、デコーダ３３がデータ信号に基づいて電圧信号Ｖ３１又はＶ３２を出力する構成を有する。これにより、電圧信号（３１／３２）が印加された制御バイアス供給回路（３１／３２）は、個々に固定された制御バイアスを接続点Ｐｓを介してスイッチングトランジスタＴｒ１，Ｔｒ２のソースに供給する。また、他の構成は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００５４】
尚、本実施形態では、制御バイアス供給回路が２つ設けられたスイッチング回路について図面を用いて例示したが、本発明ではこれに限定されず、例えば３つ以上等の複数であって良い。但し、このように複数の制御バイアス供給回路を設けた場合、データ信号におけるこれらを選択するためにデータ信号に付加するビット数は、制御バイアス供給回路の数に依存して決定される。
【００５５】
また、上記の説明では、全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする場合に供給する制御バイアスを切り替えるとしたが、本発明ではこれに限定されず、種々の状況及び目的に応じて、何れかのスイッチングトランジスタを選択状態とした場合でも、供給する制御バイアスを切り替えるように構成することも可能である。また、この他、全てのスイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態である場合と、何れかのスイッチングトランジスタ（Ｔｒ１，Ｔｒ２）が選択状態にある場合とで、供給する制御バイアスを切り替えるように構成することも可能である。これにより、本実施形態では、所定の事象に応じて所望の制御バイアスを印加することができるため、回路の制御性が向上される。
【００５６】
〔第４の実施形態〕
次に、本発明の第４の実施形態について図面を用いて詳細に説明する。本実施形態は、シャント回路付きのスイッチングトランジスタを用いてスイッチング回路を構成した場合の例である。
【００５７】
図８は、本実施形態によるスイッチング回路４の構成を示す回路図である。図８に示すように、本実施形態によるスイッチング回路４におけるスイッチングトランジスタＴｒ１，Ｔｒ２のソースには、それぞれシャントトランジスタＴｒ４１，Ｔｒ４２が接続されている。
【００５８】
シャントトランジスタＴｒ４１は、ゲートに高周波信号を減衰するための抵抗Ｒ４１及び抵抗Ｒ２を介して選択制御信号Ｖ２が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ４１を介して接地されている。また、シャントトランジスタＴｒ４２も同様に、ゲートに高周波信号を減衰するための抵抗Ｒ４２及び抵抗Ｒ１を介して選択制御信号Ｖ１が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ４２を介して接地されている。
【００５９】
従って、シャントトランジスタＴｒ４１は、スイッチングトランジスタＴｒ２が選択状態とされた際に、非選択状態のスイッチングトランジスタＴｒ１のソースを短絡する。また、シャントトランジスタＴｒ４２は、スイッチングトランジスタＴｒ１が選択状態とされた際に、非選択状態のスイッチングトランジスタＴｒ２のソースを短絡する。これにより、入力端子Ｔｉｎと出力端子Ｔｏｕｔ１，Ｔｏｕｔ２との間を十分にアイソレーションでき、非選択状態にあるスイッチングトランジスタを確実にカットオフ状態とすることが可能となる。また、他の構成は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００６０】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、全てのスイッチングトランジスタが非選択状態にある際に、これらを確実にカットオフできるスイッチング回路が実現される。また、本発明は、何れかのスイッチングトランジスタが選択状態にあるときに、選択状態にないスイッチングトランジスタのゲートからの電位が制御バイアス供給回路へ逆流することを防止する。また、本発明は、所定の事象に応じて所望の制御バイアスを印加することで、スイッチング回路の制御性を向上する。更に、このスイッチング回路が搭載されたスイッチングモジュール及び、スイッチング回路の制御方法が提供される。
【図面の簡単な説明】
【図１】従来技術によるスイッチング回路１００の構成を示す回路図である。
【図２】従来技術によるスイッチング回路２００の構成を示す回路図である。
【図３】本発明の第１の実施形態によるスイッチング回路１の構成を示す回路図である。
【図４】図３に示すスイッチング回路１が組み込まれたスイッチングモジュール１Ａの構成を示すブロック図である。
【図５】本発明の第２の実施形態によるスイッチング回路２の構成を示す回路図である。
【図６】本発明の第３の実施形態によるスイッチング回路３の構成を示す回路図である。
【図７】図５に示すスイッチング回路３が組み込まれたスイッチングモジュール３Ａの構成を示すブロック図である。
【図８】本発明の第４の実施形態によるスイッチング回路４の構成を示す回路図である。
【符号の説明】
１、２、３、４　スイッチング回路
１Ａ、３Ａ　スイッチングモジュール
１０、２０、３１、３２　制御バイアス供給回路
１１、３３　デコーダ
Ｃ２１、Ｃ４１、Ｃ４２　コンデンサ
Ｄ１１　ダイオード
Ｒ３、Ｒ４　バラスト抵抗
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２　抵抗
Ｔｒ２１　バイアストランジスタ
Ｔｒ４１、Ｔｒ４２　シャントトランジスタ
Ｖ１０、Ｖ３１、Ｖ３２　電圧信号

Claims

入力端子又は出力端子の何れかに対して共通に接続された複数のスイッチングトランジスタを有するスイッチング回路において、
全ての前記スイッチングトランジスタが非選択状態である場合に、該全てのスイッチングトランジスタをカットオフ状態にするための制御バイアスを供給する制御バイアス供給回路を有することを特徴とするスイッチング回路。
前記制御バイアス供給回路は前記複数のスイッチングトランジスタに共通な接続点に前記制御バイアスを供給することを特徴とする請求項１記載のスイッチング回路。
前記制御バイアス供給回路は外部から印加された電圧信号に基づいて前記制御バイアスを供給することを特徴とする請求項１記載のスイッチング回路。
前記制御バイアス供給回路は前記電圧信号に対して順方向に接続されたダイオードを有することを特徴とする請求項３記載のスイッチング回路。
前記制御バイアス供給回路はＭＥＳ型電界効果トランジスタを含んで構成されたバイアストランジスタを有し、
前記制御バイアスは前記バイアストランジスタのゲートに印加された電圧信号に基づいて供給されることを特徴とする請求項１記載のスイッチング回路。
前記バイアストランジスタのソース又はドレインのうち何れか一方は前記複数のスイッチングトランジスタに共通な接続点に接続され、他の一方は容量素子を介して接地電位に接続されることを特徴とする請求項５記載のスイッチング回路。
前記制御バイアス供給回路は前記制御バイアスの電圧値が可変であることを特徴とする請求項１記載のスイッチング回路。
前記制御バイアス供給回路は複数の制御バイアスのうち何れか１つを選択的に供給することを特徴とする請求項１記載のスイッチング回路。
前記制御バイアス供給回路は前記複数のスイッチングトランジスタの全てが非選択状態にある場合に前記制御バイアスの電圧値を可変することを特徴とする請求項１記載のスイッチング回路。
前記制御バイアス供給回路は、前記複数のスイッチングトランジスタの少なくとも一つが選択状態である場合と、該複数のスイッチングトランジスタの全てが非選択である場合とで異なる電圧値の前記制御バイアスを供給することを特徴とする請求項１記載のスイッチング回路。
前記入力端子又は前記出力端子に共通に接続される前記スイッチングトランジスタを少なくとも３つ有することを特徴とする請求項１記載のスイッチング回路。
前記スイッチングトランジスタのソースに接続されたシャントトランジスタを有し、
前記シャントトランジスタのゲートに、該シャントトランジスタと対応しない前記スイッチングトランジスタのゲートに印加される電圧信号が印加されることを特徴とする請求項１記載のスイッチング回路。
前記スイッチングトランジスタは、ＭＥＳ型電界効果トランジスタであることを特徴とする請求項１記載のスイッチング回路。
前記複数のスイッチングトランジスタに共通な接続点は、抵抗を介して接地されることを特徴とする請求項２記載のスイッチング回路。
前記スイッチングトランジスタのソース・ドレイン間は、バラスト抵抗を介して接続されていることを特徴とする請求項１記載のスイッチング回路。
請求項１から１５の何れか１項に記載の前記スイッチング回路と、
外部から入力されたデータ信号をデコードし、前記スイッチング回路を動作させるための電圧信号及び／又は選択制御信号を生成するデコード回路と
を有することを特徴とするスイッチングモジュール。
前記スイッチング回路と前記デコーダとが単一のチップで形成されていることを特徴とする請求項１６記載のスイッチングモジュール。
入力端子又は出力端子の何れかに対して共通に接続された複数のスイッチングトランジスタを有するスイッチング回路の制御方法において、
前記複数のスイッチングトランジスタの全てが非選択状態である場合に全てのスイッチングトランジスタをカットオフ状態にするための制御バイアスを供給することを特徴とするスイッチング回路の制御方法。
ＭＥＳ型電界効果トランジスタを含んで構成されたバイアストランジスタのゲートに印加された電圧信号に基づいて、前記制御バイアスを供給することを特徴とする請求項１８記載のスイッチング回路の制御方法。
前記制御バイアスの電圧値を可変に供給することを特徴とする請求項１８記載のスイッチング回路の制御方法。
前記複数のスイッチングトランジスタの全てが非選択状態である場合に前記制御バイアスの電圧値を可変することを特徴とする請求項１８記載のスイッチング回路の制御方法。
前記複数のスイッチングトランジスタの少なくとも一つが選択状態である場合と、該複数のスイッチングトランジスタの全てが非選択状態である場合とで異なる電圧値の前記制御バイアスを供給することを特徴とする請求項１８記載のスイッチング回路の制御方法。