JP4029169B2 - 高周波スイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、ICチップ内に組み込まれる半導体スイッチ、特に高周波信号に使用される半導体スイッチに関するものである。
【0002】
【従来の技術】
高周波信号をスイッチングする素子として各種の半導体スイッチが用いられており、その一つとして電界効果型トランジスタ(以下、単に「FET」という。)が多く利用されている。
【0003】
FETをスイッチ素子として利用する場合、通常、ドレイン端子−ソース端子をスイッチ端子として、ゲート端子に印加する信号を制御することで、前記2端子間の導通、遮断を切り換える。すなわち、ドレイン端子−ソース端子間のチャンネルを生成させるに要する閾値電圧Vthを超える制御電圧をゲート端子に印加することで、ドレイン端子−ソース端子間を導通させてスイッチをオン(短絡)状態にする。また、前記制御電圧を前記閾値電圧Vthを下回る電圧値にしてゲート端子に印加することでドレイン端子−ソース端子間を開放(遮断)してスイッチをオフ(開放)状態にするものである。
【0004】
このようなFETをIC内に設ける場合、外部からゲート端子に前記制御電圧を印加しなければならないため、ICチップ表面に電極パッドを形成し、IC内に電極パッドとFETのゲート端子とを接続する配線パターンを形成する。
【0005】
ところで、FETをスイッチ素子として利用する場合、ドレイン端子およびソース端子には、FETのオン・オフ状態に関わらず、常に高周波信号が印加され続ける。そして、高周波信号であることにより、該高周波信号を直接印加していないゲート端子にその高周波信号が誘導されてしまうという現象が生じる。この現象は、高周波信号のレベルが高くなるほど顕著になる。
【0006】
ゲート端子に高周波信号が誘導されると、配線パターン、および電極パッドを介して、ゲート端子に制御電圧を供給する電圧源(信号源)に高周波信号が伝送されてしまう。そして、電圧源に高周波信号が伝送されると、該電圧源からの供給電圧で駆動する他の素子や回路が悪影響を受けることとなる。
【0007】
このような課題を解決するFETを用いた従来の高周波スイッチ回路として、図4に示した高周波スイッチ回路が提案されている。
図4(a)は従来のSPDT(Single Pole Dual Throw) 型の高周波スイッチ回路の概略構成図であり、図4(b)はその等価回路図である。
図4において、1a〜1dはFET、2a,2bは制御電圧印加用電極パッド、3a〜3dはゲート配線パターン、4a,4bはソース入出力電極、5a,5bはドレイン入出力電極、11a〜11dは抵抗器である。また、GはFETのゲート端子、DはFETのドレイン端子、SはFETのソース端子である。このような回路は、例えば、ソース入出力電極4bを接地し、ソース入出力電極4aとドレイン入出力電極5aまたはドレイン入出力電極5bとを入出力端子とすることで、SPDTスイッチとして動作する。また、このような回路では、FET1a〜1dの各ゲート端子G付近の配線パターンに抵抗器11a〜11dがそれぞれ形成されている。
【0008】
このような構造とすることで、抵抗器11a〜11dの各ゲート端子Gに誘導される不必要な高周波信号を減衰させて、電極パッド2a,2bを介して電圧源に高周波信号が伝送されることを抑制している(例えば、特許文献1参照。)。
【0009】
【特許文献1】
特許第3284015号公報
【0010】
【発明が解決しようとする課題】
ところで、ICの高集積化に伴い、IC内に形成されるFETの数が増加すると、設計上ゲート端子と電極パッドとの間の距離が長くなることがある。すなわち、ゲート端子−電極パッド間の配線パターン(以下、「ゲート配線パターン」という。)が長くなる。このようにゲート配線パターンが長くなれば、それに従い、ゲート配線パターンが外部からの高周波信号の影響を受けやすくなる。すなわち、本来、伝送すべきでない他の回路の高周波信号がゲート配線パターンに誘導されてしまう。特に、高集積化に伴い、IC内の各回路素子が近接するように配置されると、ゲート配線パターンの近傍に、他のFETのソース端子やドレイン端子が配置されたり(図4のA部、B部)、ソース端子やドレイン端子に接続する配線パターンが配置されることがある。このような場合、前述のような高周波信号のゲート配線パターンへの誘導が起こりやすくなる。
【0011】
このような場合、前述の従来の高周波スイッチ回路のように、ゲート配線パターンのゲート端子付近に抵抗器を設けても、抵抗器と電極パッドとの間のゲート配線パターンに高周波信号が誘導されて伝搬されるので、電極パッドに接続する電圧源および該電圧源から電圧供給されて駆動する素子および回路に及ぼす悪影響を防止することができない。また、逆に前記抵抗器をゲート配線パターンの電極パッド近傍に直列接続した場合、ゲート配線パターンに誘導された高周波信号が、減衰されることなくゲート端子に印加されて、FETの動作が不安定となる。
【0012】
さらに、ゲート配線パターンに高周波信号が誘導されることにより、FETのゲート端子に印加される制御電圧信号に高周波信号が重畳し、ゲート端子の近傍に直列接続された抵抗器では高周波信号による制御電圧信号の変化分を抑制できなくなる。このため、FETの挿入損失やアイソレーションの周波数特性に悪影響が生じる。図5は図4に示した高周波スイッチ回路の挿入損失の周波数特性図である。図5に示すように、従来の高周波スイッチ回路では、特定周波数帯域でリップル(図中の矢印参照。)が発生する。すなわち、特定の周波数における挿入損失およびアイソレーションが劣化してしまう。この周波数はICの実装基板設計に依存しており、実装基板の設計内容によってはリップルの発生する周波数とスイッチ回路が使用する周波数とが一致してしまう可能性がある。
【0013】
この発明の目的は、ゲート配線パターンに誘導される高周波信号による悪影響を抑制することができるFETを用いた高周波スイッチ回路を提供することにある。
【0014】
【課題を解決するための手段】
この発明は、半導体基板上に少なくとも1つの電界効果型トランジスタと、該電界効果型トランジスタのゲート端子に制御電圧を印加するための電極パッドと、該電極パッドと前記ゲート端子とを接続するゲート配線パターンとを備え、該ゲート配線パターンが前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を通って配置されている高周波スイッチ回路において、前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を間にして、前記電界効果型トランジスタの前記ゲート端子の近傍に直列接続された第1の抵抗器と、前記電極パッドの近傍に直列接続された第2の抵抗器とを前記ゲート配線パターンにそれぞれ配置したことを特徴としている。
【0015】
この構成では、電界効果型トランジスタ(FET)のゲート端子と電極パッドとを接続するゲート配線パターンにおいて、FETのゲート端子近傍と電極パッド近傍とにそれぞれ抵抗器を直列接続させることで、ゲート配線パターンに誘導される高周波信号がFETおよび電極パッドに伝送せずに、抵抗器で減衰される。これにより、FET、電極パッドに接続する電圧源、および該電圧源からの電圧供給により駆動する素子および回路への高周波信号による影響を抑制することができる。
【0016】
また、この発明は、半導体基板上に複数の電界効果型トランジスタと、該電界効果型トランジスタの各ゲート端子に制御電圧を印加するための電極パッドと、該電極パッドから延び、途中から複数に分岐して前記各ゲート端子に接続されるゲート配線パターンとを備え、該ゲート配線パターンの一部が前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を通って配置されている高周波スイッチ回路において、前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を間にして、前記複数の電界効果型トランジスタのうち所定の電界効果型トランジスタの前記ゲート端子の近傍に直列接続された第1の抵抗器と、前記電極パッドの近傍に直列接続された第2の抵抗器とを前記ゲート配線パターンにそれぞれ配置したことを特徴としている。
【0017】
この構成では、複数の電界効果型トランジスタ(FET)が一つの電極パッドに対してゲート配線パターンで並列接続された回路において、各FETのゲート端子と電極パッドとを接続するゲート配線パターンの各FETのゲート端子近傍と電極パッド近傍とに、それぞれ抵抗器を直列接続させることで、ゲート配線パターンに誘導される高周波信号が各FETおよび電極パッドに伝送されずに、それぞれの抵抗器で減衰される。これにより、各FET、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制することができる。
【0018】
また、この発明は、電極パッドの対する第2の抵抗器の接続位置を電極パッドから200μm以下としたことを特徴としている。
【0019】
この構成では、電極パッド近傍に直列接続する抵抗器が電極パッドから200μm以下であるので、抵抗器と電極パッドとの間が極短くなり、高周波信号が電極パッドに伝送することをさらに確実に抑制する。
【0020】
【発明の実施の形態】
本発明の第1の実施形態に係る高周波スイッチ回路について図1、図2を参照して説明する。
図1(a)は本実施形態に係るSPDT(Single Pole Dual Throw) 型の高周波スイッチ回路の概略構成図であり、図1(b)はその等価回路図である。
図1に示すように、高周波スイッチ回路は、半導体基板上にFET1a〜1dと、制御電圧信号印加用電極パッド2a,2bと、FET1a〜1dの各ゲート端子Gと電極パッド2a,2bとを接続するゲート配線パターン3a〜3dとを備える。これらゲート配線パターン3a〜3dには、それぞれ抵抗器11a,12a,抵抗器11b,12b、抵抗器11c,12c、および抵抗器11d、12dが接続されている。また、高周波スイッチ回路1は、FET1a,1bのソース端子Sに接続するソース入出力電極4aおよびFET1c,1dのソース端子Sに接続するソース入出力端子4bと、FET1a,1cのドレイン端子Dに接続するドレイン入出力電極5aおよびFET1b,1dのドレイン端子Dに接続するドレイン入出力端子5bとを備える。
【0021】
FET1aのゲート端子Gと電極パッド2aとは、ゲート配線パターン3aを介して接続されており、ゲート配線パターン3aのゲート端子G付近には抵抗器11aが直列接続されている。また、ゲート配線パターン3aの電極パッド2a付近には抵抗器12aが直列接続されている。この抵抗器12aの接続位置は、例えば、抵抗器12aの電極パッド2a側の端部と電極パッド2aの接続端部との間の距離が200μm以下になる位置にする。
【0022】
また、FET1bのゲート端子Gと電極パッド2bとはゲート配線パターン3bを介して接続されており、ゲート配線パターン3bのゲート端子G付近には抵抗器11bが直列接続されている。また、ゲート配線パターン3bの電極パッド2b付近には抵抗器12bが直列接続されている。
【0023】
また、FET1cのゲート端子Gと電極パッド2bとはゲート配線パターン3cを介して接続されており、ゲート配線パターン3cのゲート端子G付近には抵抗器11cが直列接続されている。また、ゲート配線パターン3cの電極パッド2b付近には抵抗器12cが直列接続されている。
【0024】
また、FET1dのゲート端子Gと電極パッド2aとは、ゲート配線パターン3dを介して接続されており、ゲート配線パターン3dのゲート端子G付近には抵抗器11dが直列接続されている。また、ゲート配線パターン3dの電極パッド2a付近には抵抗器12dが直列接続されている。
【0025】
電極パッド2a,2bは、図示していない電圧供給源に接続しており、電圧供給源で生成された制御電圧信号は、電極パッド2a,2bおよびゲート配線パターン3a〜3dを介してFET1a〜1dのそれぞれのゲート端子Gに供給される。
【0026】
FET1a〜1dは、ゲート端子Gに所定の閾値電圧Vth以上の制御電圧信号が印加されると、ソース端子S−ドレイン端子D間が導通し、ソース端子S−ドレイン端子D間に信号を伝送させることができる。すなわち、ソース入出力電極4a,4bとドレイン入出力電極5a,5bとの間に高周波信号が伝送する。一方、ゲート端子Gに印加される制御電圧信号が前記閾値電圧Vthよりも小さくなれば、ソース端子S−ドレイン端子D間が開放(遮断)され、ドレイン端子D−ソース端子S間に信号は伝送されない。すなわち、ソース入出力電極4a,4bとドレイン入出力電極5a,5bとの間に高周波信号が伝送しない。
【0027】
このように、FET1a〜1dのゲート端子Gに印加する制御電圧信号の電圧値により、FET1a〜1dをそれぞれスイッチ素子として機能させることができる。
【0028】
抵抗器11a〜11dおよび抵抗器12a〜12dは、ゲート配線パターン3a〜3dのそれぞれに他の回路から誘導される高周波信号を十分減衰させ得る大きさの抵抗値に設定されている。なお、抵抗器11a〜11dおよび抵抗器12a〜12dは、ゲート配線パターン3a〜3dの線幅を調整して所定の抵抗値に設定したり、配線パターンの構成材料を異ならせて設定してもよい。さらに、集中定数抵抗素子を直列に挿入してもよい。
そして、前記抵抗値に設定することで、ゲート配線パターン3a〜3dに誘導された高周波信号が電極パッド2a,2bを介して電圧供給源に伝送することを抑制することができる。これにより、電圧供給源から供給される制御電圧信号を駆動源とする他の回路素子への高周波信号の影響を抑制することができる。
また、ゲート端子Gに印加される制御電圧信号に高周波信号が重畳されても、これら抵抗器11a〜11d,12a〜12dにより高周波信号による制御電圧信号の振幅の変化を抑制することができる。これにより、ゲート端子Gに印加される制御電圧が安定して、FET1a〜1dのスイッチング動作を安定化する。
【0029】
図2は本実施形態に係る高周波スイッチ回路の挿入損失特性を表した図である。高周波信号が制御電圧信号に重畳することによる影響が抑制されるため、図2に示すように、FETからなるスイッチ回路の挿入損失の周波数特性が安定し、図5に示した従来回路の特性のようなリップルの発生が抑制される。
【0030】
これにより、安定した挿入損失特性を有する高周波スイッチ回路を実現することができる。なお、図2では挿入損失特性を示したが、アイソレーション特性についても同様に安定化させることができる。
【0031】
次に、第2の実施形態に係る高周波スイッチ回路について図3を参照して説明する。
図3(a)は本実施形態に係る高周波スイッチ回路の概略構成図であり、図3(b)はその等価回路図である。
図3に示すように、高周波スイッチ回路は、半導体基板上にFET1a〜1dと、制御電圧信号印加用電極パッド2a,2bと、FET1a〜1dの各ゲート端子Gと電極パッド2a,2bとを接続するゲート配線パターン3a〜3fとを備える。ゲート配線パターン3a〜3dには、それぞれ抵抗器11a〜11dが接続されている。また、ゲート配線パターン3a,3dとの接続点と電極パッド2aとの間のゲート配線パターン3eと、ゲート配線パターン3b,3cとの接続点と電極パッド2bとの間のゲート配線パターン3fとには、それぞれ抵抗器12a、12bが接続されている。また、高周波スイッチ回路1は、FET1a,1bのソース端子Sに接続するソース入出力電極4aおよびFET1c,1dのソース端子Sに接続するソース入出力端子4bと、FET1a,1cのドレイン端子Dに接続するドレイン入出力電極5aおよびFET1b,1dのドレイン端子Dに接続するドレイン入出力端子5bとを備える。
【0032】
FET1a,1dのゲート端子Gと電極パッド2aとは、ゲート配線パターン3a,3d,3eを介して接続されており、ゲート配線パターン3a,3dにおける各FET1a,1dのゲート端子G付近には抵抗器11a,11dがそれぞれ接続されている。また、ゲート配線パターン3a,3d同士の接続点と電極パッド2aとの間のゲート配線パターン3eの電極パッド2a付近には抵抗器12aが直列接続されている。
【0033】
また、FET1b,1cのゲート端子Gと電極パッド2bとは、ゲート配線パターン3b,3c,3fを介して接続されており、ゲート配線パターン3b,3cにおける各FET1b,1cのゲート端子G付近には抵抗器11b,11cがそれぞれ接続されている。また、ゲート配線パターン3b,3c同士の接続点と電極パッド2bとの間のゲート電極パターン3fの電極パッド2b付近には抵抗器12bが直列接続されている。
【0034】
電極パッド2a,2bは、図示していない電圧供給源に接続しており、電圧供給源で生成された制御電圧信号は、電極パッド2a,2bおよびゲート配線パターン3a〜3fを介してFET1a〜1dのゲート端子Gに同時に供給される。
【0035】
各FET1a〜1dは第1の実施形態に示したFET1a〜1dと同じ動作をし、電圧供給源から電極パッド2a,2bを介して供給される制御電圧信号によりスイッチ素子として機能する。
【0036】
抵抗器11a〜11dおよび抵抗器12a,12bは、ゲート配線パターン3a〜3fに他の回路から誘導される高周波信号を十分減衰させ得る大きさの抵抗値に設定されている。これにより、抵抗器12a,12bは、ゲート配線パターン3a〜3fに誘導された高周波信号が電極パッド2a,2bに伝送されることを抑制する。また、抵抗器11a〜11dは、ゲート配線パターン3a〜3fに誘導された高周波信号がFET1a〜1dのゲート端子Gに印加されることを抑制する。また、高周波信号が制御電圧信号に重畳しても、これらの抵抗器11a〜11d,12a,12bでこの重畳分の振幅変化を抑制することで、FET1a〜1dのそれぞれをスイッチ素子として安定に動作させることができる。
【0037】
また、ゲート配線パターン3a,3dを接続してゲート配線パターン3eに接続し、ゲート配線パターン3b,3cを接続してゲート配線パターン3fに接続することで、抵抗器12a,12bがそれぞれ2つのFETに対して共通となる。このため、電極パッド近傍に設置する抵抗器をFET毎に設ける必要がなくなり、スイッチ回路の構成要素を減らすことができる。これにより、このスイッチ回路を内蔵するICのチップ形状を小型化できるとともに、コスト削減することができる。
【0038】
なお、本実施形態では、抵抗器を、それぞれゲート配線パターンの接続点と電極パッドとの間の配線パターンの所定位置に直列接続した構成を示したが、前記接続点と電極パッドとの間の配線パターンを全て抵抗器で形成してもよい。
【0039】
また、前述の各実施形態では、4つのFETを用いた高周波スイッチ回路を示したが、1つ以上のFETを用いた高周波スイッチ回路であれば前述の構成を適用することができる。
【0040】
また、前述の実施形態ではSPDT(Single Pole Dual Throw) スイッチについて示したが、DPDT(Dual Pole Dual Throw) スイッチ等の、半導体を用いた他の形式のスイッチ回路にも前述の構成を適用することができる。
【0041】
【発明の効果】
この発明によれば、ゲート配線パターンに誘導される高周波信号がゲート配線パターンのゲート端子側および電極パッド側に直列接続された抵抗器で減衰されて、FETおよび電極パッドに伝送されないので、FET、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制して、安定した特性を有する高周波スイッチ回路を構成することができる。
【0042】
また、この発明によれば、複数の電界効果型トランジスタ(FET)のゲート端子が一つの電極パッドに対して並列接続された回路においても、前述の場合と同様に、各FET、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制して、安定した特性を有する高周波スイッチ回路を構成することができる。
【0043】
また、この発明によれば、第2の抵抗器の接続位置を電極パッドから200μm以下とすることで、抵抗器と電極パッドとの間が極短くなり、高周波信号が電極パッドに伝送することをさらに確実に抑制することができる。
【図面の簡単な説明】
【図1】第1の実施形態に係る高周波スイッチ回路の概略構成図および等価回路図
【図2】図1に示した高周波スイッチ回路の挿入損失の周波数特性を表した図
【図3】第2の実施形態に係る高周波スイッチ回路の概略構成図および等価回路図
【図4】従来の高周波スイッチ回路の概略構成図および等価回路図
【図5】図4に示した高周波スイッチ回路の挿入損失の周波数特性を表した図
【符号の説明】
1a〜1d−FET
G−FETのゲート端子
S−FETのソース端子
D−FETのドレイン端子
2a,2b−制御電圧用電極パッド
3a〜3f−ゲート配線パターン
4a,4b−ソース入出力端子
5a,5b−ドレイン入出力端子
11a〜11d,12a〜12d−抵抗器
Claims (3)
- 半導体基板上に少なくとも1つの電界効果型トランジスタと、該電界効果型トランジスタのゲート端子に制御電圧を印加するための電極パッドと、該電極パッドと前記ゲート端子とを接続するゲート配線パターンとを備え、該ゲート配線パターンが前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を通って配置されている高周波スイッチ回路において、
前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を間にして、前記電界効果型トランジスタの前記ゲート端子の近傍に直列接続された第1の抵抗器と、前記電極パッドの近傍に直列接続された第2の抵抗器とを前記ゲート配線パターンにそれぞれ配置したことを特徴とする高周波スイッチ回路。 - 半導体基板上に複数の電界効果型トランジスタと、該電界効果型トランジスタの各ゲート端子に制御電圧を印加するための電極パッドと、該電極パッドから延び、途中から複数に分岐して前記各ゲート端子に接続されるゲート配線パターンとを備え、該ゲート配線パターンの一部が前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を通って配置されている高周波スイッチ回路において、
前記電界効果型トランジスタのソースまたはドレインの入出力端子の近傍を間にして、前記複数の電界効果型トランジスタのうち所定の電界効果型トランジスタの前記ゲート端子の近傍に直列接続された第1の抵抗器と、前記電極パッドの近傍に直列接続された第2の抵抗器とを前記ゲート配線パターンにそれぞれ配置したことを特徴とする高周波スイッチ回路。 - 前記電極パッドに対する前記第2の抵抗器の接続位置が前記電極パッドから200μm以下の位置である請求項1または請求項2に記載の高周波スイッチ回路。
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