JP4146367B2

JP4146367B2 - スイッチ回路

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Publication number: JP4146367B2
Application number: JP2004042316A
Authority: JP
Inventors: 秀樹上綱; 正弘村口
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2008-09-10
Anticipated expiration: 2024-02-19
Also published as: JP2005236594A

Description

本発明は、入力端子から出力端子に至る信号を電界効果トランジスタ（以下ＦＥＴと記す）を用いてオン／オフするスイッチ回路に関わる。

ＦＥＴを用いたＳｉｎｇ１ｅ−Ｐｏ１ｅｎ−Ｔｈｒｏｗ（ＳＰｎＴ）スイッチや、ｎ−Ｐｏ１ｅｎ−Ｔｈｒｏｗ（ｎＰｎＴ）スイッチは、広帯域、低消費電力および高切替速度という特徴から、無線通信用携帯端末の送受信切替スイッチや、スイッチマトリックスなどに広く利用されている。

これらのスイッチの特性で重要なのは、ｏｎ経路の挿入損失とｏｆｆ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのｏｎ抵抗に依存し、アイソレーションは主にＦＥＴのｏｆｆ容量に依存する。

このため、高周波スイッチ用デバイスとしては、ｏｎ抵抗とｏｆｆ容量を低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。

しかしながら、一般的にＭＥＳＦＥＴやＨＥＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、０ＶバイアスではＦＥＴは常時ｏｎ状態にあり、ＦＥＴをｏｆｆ状態にするにはＶｔｈ以下の負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。

このＦＥＴスイッチの正電源動作を実現した従来例として、下記非特許文献１において報告されたＳＰＤＴ（単極双投）スイッチを図８に示す。このＳＰＤＴスイッチは、シリーズＦＥＴ１_１、１_２に加えて、シャントＦＥＴ１_３、１_４を用いたシリーズ・シャント構成であり、スイッチの高周波化／広帯域化に適した構成となっている。

ここで、グランドとシャントＦＥＴ１_３、１_４間にキャパシタ１３_４を適用することにより、これらＦＥＴのソースまたはドレインの電位を持ち上げることができるため、ディプレッション（ノーマリーオン）型ＦＥＴを用いても正電源動作が可能な構成となっている。このようなＦＥＴスイッチの特徴は、例えば下記非特許文献２に詳細に記されいる。

しかしながら、図８に示すようにＦＥＴ１_３、１_４のソースまたはドレインのバイアス供給線路４_４と、ゲートバイアス用パッド１０_２から抵抗６_４を介してＦＥＴ１_４のゲートに接続されているゲートバイアス供給線路および出力伝送線路３_２とがそれぞれバイアス供給線路との交差部１１_３、１１_４で交差しており、これに起因する容量を介して信号が漏洩することにより、アイソレーション特性が劣化し、動作帯域が減少するという問題点がある。

この問題を解決するため、下記特許文献１において開示されている従来例を図９に示す。この従来例では、図８の抵抗５_２を抵抗５_２、５_３に分割し、出力伝送線路３_２を挟んで配置しているため、バイアス供給線路との交差部１１_４における信号漏洩の影響を低減できる構成となっている。しかしながら、依然として、ゲートバイアス供給線路との交差部１１_３における信号漏洩の影響が残る上に、バイアス供給線路４_２との交差部１１_４における信号漏洩の影響を完全には除去できないため、アイソレーション特性の劣化を招き、動作帯域が減少してしまう。なお、図８、図９における容量１３_１、１３_２、１３_３は直流遮断用で、高周波の狭帯域用スイッチの場合には使用されるが、ベースバンド用スイッチには図１０のようにこれらの容量は使用されない。

図１０はシリーズＦＥＴ１_１、１_２のみで構成したシリーズＦＥＴ構成のＳＰＤＴスイッチの従来例である。このシリーズＦＥＴ構成は、図８、図９に示したシリーズ・シャント構成と比較すると高周波特性は劣るものの、信号線をＤＣ的にもＲＦ的にもグランドに接続していないため、任意の直流ロジックレベルを有するべースバンド信号を劣化なく通過することができる特徴がある。

しかしながら、図８に示したシリーズ・シャントＦＥＴスイッチと同様に、ＦＥＴ１_１、１_２のソースまたはドレインへのバイアス供給線路４_５と抵抗６_２を含むゲートバイアス供給線路および出力用伝送線路３_２とがそれぞれバイアス供給線路との交差部１１_１、１１_２で交差しており、これに起因する容量を介して信号が漏洩することにより、アイソレーション特性が劣化し、動作帯域が減少するという問題点がある。以上の従来技術の問題点は、ソースまたはドレインのバイアス供給線路をスイッチ回路内で引き回していることにより、伝送線路およびゲートバイアス供給線路との間で交差部が存在するということに起因している。これは入出力端子数が増加すればする程より一層大きな問題となる。

特許第２９９６９０６号１９９３年電子情報通信学会秋季大会Ｃ−５４ M. Schindler et al., "DC-40 GHz and 20-40 GHzMMIC SPDT Switches", IEEE Trans. Electron Devices, vol.34, no.12, pp.2595-2602, Dec. 1987

本発明の目的は上記従来の問題点を解決し、ソースまたはドレインのバイアス供給線路と伝送線路等との交差数を低減し、アイソレーション特性の劣化を抑え入出力端子数の増大を容易に実現できる広帯域なスイッチ回路を提供することにある。

上記目的を達成するために、請求項１のスイッチ回路は、１つ以上のｎ個の入力端子と、１つ以上のｍ個の出力端子と、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続されたｎ×ｍ個の第１のＦＥＴと、ｎ＋ｍ個のバイアス抵抗と、ｎ＋ｍ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる１本以上の第２のバイアス供給線路とを備えたスイッチ回路において、前記入力端子は回路端部に配置された信号入力パッドを含み、前記出力端子は回路端部に配置された信号出力パッドを含み、前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記ｎ＋ｍ個のバイアス抵抗の一端と前記入力端子および前記出力端子とを前記第１のｎ＋ｍ本のバイアス供給線路でそれぞれ接続し、前記ｎ＋ｍ個のバイアス抵抗の他端を前記第２のバイアス供給線路に接続し、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子の布線と前記第２のバイアス供給線路が交差することなく配置し、前記バイアス抵抗を、前記入力端子、前記出力端子の入力伝送線路、出力伝送線路の長手方向と平行に配置した構成とした。

請求項２記載のスイッチ回路は、１つ以上のｎ個の入力端子と、１つ以上のｍ個の出力端子と、一端がグランドに接続された１つ以上のキャパシタと、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続されたｎ×ｍ個の第１のＦＥＴと、前記第１のＦＥＴのソースまたはドレインに、ソースまたはドレインの何れか一方が接続され、他方が前記キャパシタの他端に接続されたｎ×ｍ個の第２のＦＥＴと、ｎ個の第１のバイアス抵抗と、ｎ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる１本以上の第２のバイアス供給線路と、１個以上の第２のバイアス抵抗と、前記第１および第２のバイアス供給線路とは異なる１本以上の第３のバイアス供給線路とを備えたスイッチ回路において、前記入力端子は回路端部に配置された信号入力パッドを含み、前記出力端子は回路端部に配置された信号出力パッドを含み、前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記第１のバイアス抵抗の一端と前記ｎ個の入力端子とを前記第１のｎ本のバイアス供給線路で接続し、前記第２のバイアス抵抗の一端と前記キャパシタの他端とを前記第３のバイアス供給線路で接続し、前記第１のｎ個のバイアス抵抗の他端および前記第２のバイアス抵抗の他端とをそれぞれ前記第２のバイアス供給線路で接続し、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子と前記第２のバイアス供給線路とが交差することなく配置し、前記バイアス抵抗を、前記入力端子、前記出力端子の入力伝送線路、出力伝送線路の長手方向と平行に配置した構成とした。

請求項３記載のスイッチ回路は、請求項１または請求項２記載のスイッチ回路において、１つ以上のバイアス用パッドを備え、前記バイアス用パッドと前記第２のバイアス供給線路とを接続した構成とした。

請求項４記載のスイッチ回路は、請求項１乃至請求項３の何れかに記載のスイッチ回路において、１つ以上のゲートバイアス用端子を備え、前記ゲートバイアス用端子は回路端部に配置されたゲートバイアス用パッドを含み、前記ゲートバイアス用パッドと、回路が構成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記ゲートバイアス用端子の布線と前記第２のバイアス供給線路とが交差することなく配置した構成としている。

本発明に係わるスイッチ回路は、信号入力パッド、信号出力パッドおよびゲートバイアス用パッドをチップ境界線から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路を通していることに最も主要な特徴がある。このため、制御電圧極性および信号直流ロジックレベル無依存なスイッチの広帯域化、入出力ポート数の増大を容易に図ることができる。したがって、正電源動作化やスイッチマトリックスの大規模化を通して、無線通信端末やイーサネット(登録商標)用スイッチの小型高性能化に資するところが大である。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わるスイッチ回路を示す図である。
本スイッチ回路は、ＦＥＴ１_１、１_２のソースまたはドレインを共通の入力伝送線路２に、およびドレインまたはソースを出力伝送線路３_１、３_２にそれぞれ接続したシリーズＦＥＴ構成のＳＰＤＴスイッチを示しており、図１０に例示した従来の実施の形態の問題点を解決できるものである。
入力伝送線路２には信号入力パッド７を介して信号が入力され、信号出力パッド８_１、８_２に対してはそれぞれ出力伝送線路３_１、３_２を介して信号が出力される。入力伝送線路２にはＦＥＴ１_１および１_２のソースまたはドレインのバイアス供給線路４_１を介してソースまたはドレインのバイアス抵抗５_１が、出力伝送線路３_１にはＦＥＴ１_１のドレインまたはソースのバイアス供給線路４_２を介してドレインまたはソースのバイアス抵抗５_２が、出力伝送線路３_２にはＦＥＴ１_２のドレインまたはソースのバイアス供給線路４_３を介してドレインまたはソースのバイアス抵抗５_３がそれぞれ接続されている。

これらＦＥＴへのソースまたはドレインのバイアス電圧は、ソースまたはドレインのバイアス用パッド９に印加された電圧を、ソースまたはドレインのバイアス供給線路４_４、４_５を介して各ＦＥＴのソースまたはドレインのバイアス抵抗５_１、５_２、５_３に供給することにより実現する。
ここで、これらＦＥＴの入力側となるソースまたはドレインのバイアス抵抗５_１とソースまたはドレインのバイアス供給線路４_４とは入力側のソースまたはドレインのバイアス供給線路接続点１４_１で、これらＦＥＴの出力側となるドレインまたはソースのバイアス抵抗５_２および５_３とドレインまたはソースのバイアス供給線路４_５とはこれら出力側のドレインまたはソースのバイアス供給線路接続点１４_２および１４_３で、それぞれ接続されている。したがって、ソースまたはドレインのバイアス抵抗５_１、５_２および５_３の抵抗値を同一にした場合、ソースまたはドレインのバイアス用パッド９から全てのＦＥＴ（１_１，１_２）のソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴ（１_１，１_２）のソースおよびドレインの電位を同一にすることができる。

また、ＦＥＴ１_１、１_２へのゲートバイアス電圧は、それぞれゲートバイアス用パッド１０_１および１０_２へ印加されたバイアス電圧をゲートバイアス抵抗６_１および６_２を介して供給することにより実現する。
なお、以上全ての抵抗は、高周波特性への影響はほとんどないように入力伝送線路２および出力伝送線路３_１、３_２の特性インピーダンスと比較して十分大きな抵抗値に設定している。

このＳＰＤＴスイッチの動作は以下の通りである。なお、以下の動作は、ディプレッション（ノーマリーオン）型ＦＥＴを使用したケースを記しているが、エンハンスメント（ノーマリーオフ）型ＦＥＴを使用する場合には「（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧」を「（Ｖｔｈ＋Ｖｒｅｆ）以上の電圧」と置き換えることにより同一の動作を実現できる。

まず、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）をソースまたはドレインのバイアス用パッド９に印加する。この状態で、ゲートバイアス用パッド１０_１へはバイアス電圧Ｖｒｅｆを、ゲートバイアス用パッド１０_２へは（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を印加するか、またはゲートバイアス用パッド１０_１へは（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を、ゲートバイアス用パッド１０_２へはバイアス電圧Ｖｒｅｆを制御電圧として相補的に印加する。ここでゲートバイアス電圧にＶｒｅｆが印加されたＦＥＴはｏｎ状態に、ゲートバイアスに（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧が印加されたＦＥＴはｏｆｆ状態になるため、信号入力パッド７に入力された信号を信号出力パッド８_１または８_２のいずれかに切替えて出力することができる。

これらのバイアス電圧の極性は、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）を任意の値に設定できるため、ＦＥＴがディプレッションまたはエンハンスメントのどちらのタイプにも拘わらず正、負、（正および負）いずれの極性の組み合せでも動作させることが出来る。

ここで、図１に示した本発明の実施の形態では、信号出力パッド８_２およびゲートバイアス用パッド１０_２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_５を通していることに最も主要な特徴がある。このため、図１０に示した従来の実施の形態と比較して、ソースまたはドレインのバイアス供給線路４_５とゲートバイアス供給線路および出力伝送線路の交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、制御電圧極性無依存なスイッチの広帯域化を実現できる。また、入力伝送線路２および出力伝送線路３_１および３_２の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。

図２は図１に示した実施の形態の変型例である。図１の実施の形態との相違は、入力伝送線路２および出力伝送線路３_１、３_２を基板表面のグランドを用いたコプレーナ線路としたことである。具体的には、入力伝送線路２は、グランド導体１５_１（Ｇ）と１５_２（Ｇ）に挟まれた中心導体２（Ｓ）で形成されるＧ−Ｓ−Ｇ型コプレーナ線路で構成され、出力伝送線路は、グランド導体１５_３（Ｇ）と１５_４（Ｇ）に挟まれた一方の出力伝送路を形成している中心導体３_１（Ｓ）および、グランド導体１５_４（Ｇ）と１５_５（Ｇ）に挟まれた他方の出力伝送路を形成している中心導体３_２（Ｓ）とで形成されるＧ−Ｓ−Ｇ−Ｓ−Ｇ型コプレーナ線路で構成されている。ソースまたはドレインのバイアス抵抗５_１，５_２および５_３は、グランド（Ｇ）および中心導体（Ｓ）に接触しないようにグランドと中心導体のほぼ中間に長手方向に平行に配置されている。また、グランド用パッド１６_２、１６_４および１６_５もチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_４および４_５を通していることにより、ソースまたはドレインのバイアス供給線路４_５とグランドの交差をも完全に避けることが可能になる。

なお、図１、図２に例示した実施の形態に限定されることなく、入出力端子を入替えた構成でも構わない。また、ＳＰＤＴに限定されることなく、ＳＰ３ＴやＳＰ４Ｔ等のｎが３以上のＳＰｎＴスイッチであっても構わない。

〔第２の実施の形態］
図３は、本発明の第２の実施の形態に係わるスイッチ回路を示す図である。本スイッチ回路は、シリーズＦＥＴを形成しているＦＥＴ１_１、１_２のソースまたはドレインを共通の入力伝送線路２に、およびドレインまたはソースを出力伝送線路３_１、３_２にそれぞれ接続し、さらにＦＥＴ１_３、１_４のソースまたはドレインの一端をＦＥＴ１_１、１_２のドレインまたはソースにそれぞれ接続し、他端を共通のキャパシタ１３_４を介してグランドに接地したシリーズ・シャントＦＥＴ構成のＳＰＤＴスイッチを示しており、図８、図９に例示した従来の実施の形態の問題点を解決できるものである。

入力伝送線路２には信号入力パッド７を介して信号が入力され、信号出力パッド８_１、８_２からはそれぞれ出力伝送線路３_１、３_２を介して信号が出力される。入力伝送線路２にはソースまたはドレインのバイアス供給線路４_１を介してソースまたはドレインのバイアス抵抗５_１が、またシャントＦＥＴ１_３、１_４のソース（またはドレイン）端子には、ソースまたはドレインのバイアス供給線路４_２を介してソースまたはドレインのバイアス抵抗５_２がそれぞれ接続されている。これらＦＥＴへのソースまたはドレインのバイアスは、ソースまたはドレインのバイアス用パッド９に印加された電圧を、ソースまたはドレインのバイアス供給線路４_３、４_４を介して各ソースまたはドレインのバイアス抵抗５_１、５_２に供給することにより実現する。

ここで、ソースまたはドレインのバイアス抵抗５_１とソースまたはドレインのバイアス供給線路４_３は、ソースまたはドレインのバイアス供給線路接続点１４_１で、ソースまたはドレインのバイアス抵抗５_２とソースまたはドレインのバイアス供給線路４_４は、ソースまたはドレインのバイアス供給線路接続点１４_２でそれぞれ接続されている。ソースまたはドレインのバイアス供給線路４_２はキャパシタ１３_４を介して接地されており、また信号入力パッド７と入力伝送線路２との間、および出力伝送線路３_１、３_２と信号出力パッド８_１、８_２の間に直流遮断用としてキャパシタ１３_１、１３_２、１３_３を配置しているため、任意の値の直流バイアスを印加することが可能になっている。したがって、ＦＥＴ１_１、１_３ペアおよびＦＥＴ１_２、１_４ペアのそれぞれの両端の電位は、任意の値かつ同一に設定することができる。
また、ＦＥＴ１_１、１_２、１_３、１_４へのゲートバイアスは、それぞれゲートバイアス用パッド１０_１および１０_２へ印加されたバイアス電圧をゲートバイアス用抵抗６_１、６_２、６_３、６_４を介して供給することにより実現する。

ここで、ＳＰＤＴスイッチの動作は、信号入力パッド７から信号出力パッド８_１への経路をｏｎ、信号入力パッド７から信号出力パッド８_２への経路をｏｆｆとするためには、ＦＥＴ１_１と１_４をｏｎ状態、ＦＥＴ１_２と１_３をｏｆｆ状態とすればよく、その逆に信号入力パッド７から信号出力パッド８_２への経路をｏｎ、信号入力パッド７から信号出力パッド８_１への経路をｏｆｆとするためには、ＦＥＴ１_１と１_４をｏｆｆ状態、ＦＥＴ１_２と１_３をｏｎ状態とすればよい。したがって、ＦＥＴ１_１と１_４のゲートバイアス制御をゲートバイアス用パッド１０_２で共通に行い、ＦＥＴ１_２と１_３のゲートバイアス制御をゲートバイアス用パッド１０_１で共通に行う構成としている。

以上の動作により、ＦＥＴ１_１、１_３ペアの一方および、ＦＥＴ１_２、１_４ペアの一方はｏｎ状態となり、その中点の電位もｏｎ状態のＦＥＴ経由で与えられるため、ソースまたはドレインのバイアス用パッド９に印加された電圧と同一になる。つまり、全てのＦＥＴ（１_１、１_２、１_３、１_４）のソースおよびドレインの電位は同一に設定される。
なお、以上全ての抵抗は、高周波特性への影響はほとんどないように入力伝送線路２および出力伝送線路３_１、３_２の特性インピーダンスと比較して十分大きな抵抗値に設定している。

このＳＰＤＴスイッチの動作は以下の通りである。なお、以下の動作は、ディプレッション（ノーマリーオン）型ＦＥＴを使用したケースを記している。
まず、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）をソースまたはドレインのバイアス用パッド９に印加する。この状態で、ゲートバイアス用パッド１０_１にバイアス電圧（Ｖｒｅｆ）を、ゲートバイアス用パッド１０_２へ（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を印加するか、またはゲートバイアス用パッド１０_１へ（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を、ゲートバイアス用パッド１０_２へバイアス電圧（Ｖｒｅｆ）の制御電圧をそれぞれ相補的に印加する。ここでゲートバイアス電圧にＶｒｅｆが印加されたＦＥＴはｏｎ状態に、ゲートバイアス電圧に（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧が印加されたＦＥＴはｏｆｆ状態になるため、信号入力パッド７に入力された信号を出力パッド８_１または８_２の何れかに切替えて出力することができる。これらのバイアス電圧の極性は、バイアス電圧Ｖｒｅｆを任意の値に設定できるため、例えば、（Ｖｔｈ＋Ｖｒｅｆ）＞０Ｖの値にすれば正電源動作が可能になる。

ここで、図３に示した本発明の実施の形態では、信号出力パッド８_２とゲートバイアス用パッド１０_２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_４を通していることに最も主要な特徴がある。このため、図８、図９に示した従来の実施の形態と比較して、ソースまたはドレインのバイアス供給線路４_４とＦＥＴ１_４のゲートバイアス供給線路および出力伝送線路の交差を避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、正電源動作可能なスイッチの広帯域化を実現できる。なお、図３に例示した実施の形態に限定されることなく、入力端子と出力端子とを入替えた構成でも構わない。また、ＳＰＤＴに限定されることなく、ＳＰ３ＴやＳＰ４Ｔ等のｎが３以上のＳＰｎＴスイッチであっても構わない。

［第３の実施の形態］
図４は、本発明の第３の実施の形態に係わるスイッチ回路を示す図である。

本実施の形態は、ＦＥＴ１_１、１_２で構成される第１のＳＰＤＴスイッチとＦＥＴ１_３、１_４で構成される第２のＳＰＤＴスイッチと４本のインタコネクション用伝送線路１７_１〜１７_４で構成されたＤＰＤＴスイッチを示している。

ここで、図４に示した本発明の実施の形態では、信号入力パッド７_２と信号出力パッド８_２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_５、４_６を通していることに最も主要な特徴がある。このため、これら各ＦＥＴのソースまたはドレインのバイアス供給線路４_５、４_６とゲートバイアス供給線路、入力伝送線路および出力伝送線路との交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができる。したがって、図４に例示したシリーズＦＥＴ構成のスイッチでは、制御電圧極性無依存なスイッチの広帯域化を図ることができる。

また、入力伝送線路および出力伝送線路の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。ここで、各ＦＥＴのソースまたはドレインのバイアス抵抗５_１、５_２とこれらＦＥＴのソースまたはドレインのバイアス供給線路４_５は、これら各ＦＥＴのソースまたはドレインのバイアス供給線路接続点１４_１、１４_２で、ドレインまたはソースのバイアス抵抗５_３、５_４とドレインまたはソースのバイアス供給線路４_６は、バイアス供給線路接続点１４_３、１４_４でそれぞれ接続されている。したがって、各ＦＥＴのソースまたはドレインのバイアス抵抗５_１〜５_４の抵抗値を同一にした場合、これらソースまたはドレインのバイアス用パッド９から全てのＦＥＴ（１_１〜１_４）のソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴ（１_１〜１_４）のソースおよびドレインの電位を同一にすることができる。

図５〜図７は、さらに入力端子数、出力端子数をそれぞれｎ個づつに増加させた場合のスイッチ回路の実施の形態を示す。図５、図６は各ＳＰｎＴスイッチにシリーズＦＥＴを、図７はシリーズ・シャントＦＥＴを適用した実施の形態を示している。
図５、図６に示した実施の形態では、信号入力パッド７_２〜７_ｎ、信号出力パッド８_２〜８_ｎおよびゲートバイアス用パッド１０_１〜１０ｎ²をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_２ｎ＋１、４_２ｎ＋２を通していることに最も主要な特徴がある。また、図６に示した実施の形態では、パッドを含む入力線路および出力線路にコプレーナ線路を使用しており、グランド用パッド１６_２〜１６_ｎ＋１および１６_ｎ＋３〜１６_２ｎ＋３をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_２ｎ＋１、４_２ｎ＋２を通している。このため、ソースまたはドレインのバイアス供給線路４_２ｎ＋１、４_２ｎ＋２とゲートバイアス供給線路、入力伝送線路、出力伝送線路（およびグランド）との交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができる。したがって、制御電圧極性無依存なスイッチの広帯域化を図ることができる。

また、入力伝送線路および出力伝送線路の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。ここで、信号入力側となるソースまたはドレインのバイアス抵抗５_１〜５_ｎとソースまたはドレインのバイアス供給線路４_２ｎ＋１は、ソースまたはドレインのバイアス供給線路接続点１４_１〜１４_ｎで接続され、信号出力側となるドレインまたはソースのバイアス抵抗５_ｎ＋１〜５_２ｎと、ドレインまたはソースのバイアス供給線路４_２ｎ＋２は、ドレインまたはソースのバイアス供給線路接続点１４_ｎ＋１〜１４_２ｎでそれぞれ接続されている。したがって、入力側および出力側のソースまたはドレインのバイアス抵抗５_１〜５_２ｎの抵抗値を全て同一にした場合、ソースまたはドレインのバイアス用パッド９から全てのＳＰｎＴ（１９_１〜１９_ｎ）中のＦＥＴのソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴのソースおよびドレインの電位を同一にすることができる。

図７に示した実施の形態では、信号入力パッド７_２〜７_ｎ、出力パッド８_ｎおよびゲートバイアス用パッド１０_１〜１０ｎ²をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４_ｎ＋２、４_ｎ＋３を通していることに最も主要な特徴がある。なお、図３に示した実施の形態と同様に、シャントＦＥＴに接続されたソースまたはドレインのバイアス供給線路４_ｎ＋１は、キャパシタを介して接地されている（図示せず）。したがって、ソースまたはドレインのバイアス供給線路４_ｎ＋２、４_ｎ＋３とゲートバイアス供給線路と入力伝送線路および出力伝送線路との交差を避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、ディプレッション（ノーマリーオン）型ＦＥＴを用いた正電源動作可能なスイッチの広帯域化を実現できる。なお、図４〜図７に例示した実施の形態に限定されることなく、入力端子および出力端子を入替えた構成でも構わない。

第１の実施の形態を示す回路構成図。第１の実施の形態の変形を示す回路構成図。第２の実施の形態を示す回路構成図。第３の実施の形態を示す回路構成図。第３の実施の形態の第１の変形を示す回路構成図。第３の実施の形態の第２の変形を示す回路構成図。第３の実施の形態の第３の変形を示す回路構成図。従来用いられてきたスイッチ回路の第１の例を示す回路構成図。従来用いられてきたスイッチ回路の第２の例を示す回路構成図。従来用いられてきたスイッチ回路の第３の例を示す回路構成図。

符号の説明

１_１〜１_４：ＦＥＴ
２、２_１〜２_ｎ：入力伝送線路
３_１〜３_ｎ：出力伝送線路
４_１〜４_２ｎ：ソースまたはドレインのバイアス供給線路
５_１〜５_２ｎ：ソースまたはドレインのバイアス抵抗
６_１〜６_ｎ：ゲートバイアス抵抗
７：信号入力パッド
８：信号出力パッド
９：ソースまたはドレインのバイアス用パッド
１０：ゲートバイアス用パッド
１１：バイアス供給線路との交差部
１２：チップ境界線
１３：キャパシタ
１４：ソースまたはドレインのバイアス供給線路接続点
１５：グランド
１６：グランド用パッド
１７：インタコネクション用伝送線路
１８：伝送線路交差部
１９：ＳＰｎＴスイッチ

Claims

１つ以上のｎ個の入力端子と、１つ以上のｍ個の出力端子と、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続されたｎ×ｍ個の第１のＦＥＴと、ｎ＋ｍ個のバイアス抵抗と、ｎ＋ｍ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる１本以上の第２のバイアス供給線路とを備えたスイッチ回路において、
前記入力端子は回路端部に配置された信号入力パッドを含み、
前記出力端子は回路端部に配置された信号出力パッドを含み、
前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、
前記ｎ＋ｍ個のバイアス抵抗の一端と前記入力端子および前記出力端子とを前記第１のｎ＋ｍ本のバイアス供給線路でそれぞれ接続し、
前記ｎ＋ｍ個のバイアス抵抗の他端を前記第２のバイアス供給線路に接続し、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子の布線と前記第２のバイアス供給線路が交差することなく配置し、前記バイアス抵抗を、前記入力端子、前記出力端子の入力伝送線路、出力伝送線路の長手方向と平行に配置したことを特徴とするスイッチ回路。
１つ以上のｎ個の入力端子と、１つ以上のｍ個の出力端子と、一端がグランドに接続された１つ以上のキャパシタと、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続されたｎ×ｍ個の第１のＦＥＴと、前記第１のＦＥＴのソースまたはドレインに、ソースまたはドレインの何れか一方が接続され、他方が前記キャパシタの他端に接続されたｎ×ｍ個の第２のＦＥＴと、ｎ個の第１のバイアス抵抗と、ｎ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる１本以上の第２のバイアス供給線路と、１個以上の第２のバイアス抵抗と、前記第１および第２のバイアス供給線路とは異なる１本以上の第３のバイアス供給線路とを備えたスイッチ回路において、
前記入力端子は回路端部に配置された信号入力パッドを含み、
前記出力端子は回路端部に配置された信号出力パッドを含み、
前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、
前記第１のバイアス抵抗の一端と前記ｎ個の入力端子とを前記第１のｎ本のバイアス供給線路で接続し、
前記第２のバイアス抵抗の一端と前記キャパシタの他端とを前記第３のバイアス供給線路で接続し、
前記第１のｎ個のバイアス抵抗の他端および前記第２のバイアス抵抗の他端とをそれぞれ前記第２のバイアス供給線路で接続し、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子と前記第２のバイアス供給線路とが交差することなく配置し、前記バイアス抵抗を、前記入力端子、前記出力端子の入力伝送線路、出力伝送線路の長手方向と平行に配置したことを特徴とするスイッチ回路。
請求項１または請求項２記載のスイッチ回路において、
１つ以上のバイアス用パッドを備え、
前記バイアス用パッドと前記第２のバイアス供給線路とを接続してなることを特徴とするスイッチ回路。
請求項１乃至請求項３の何れかに記載のスイッチ回路において、
１つ以上のゲートバイアス用端子を備え、
前記ゲートバイアス用端子は回路端部に配置されたゲートバイアス用パッドを含み、
前記ゲートバイアス用パッドと、回路が構成されている半導体基板のチップ境界線との
間に所定の間隔を設け、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記ゲー
トバイアス用端子の布線と前記第２のバイアス供給線路とが交差することなく配置したこ
とを特徴とするスイッチ回路。